【課題】低電源電圧下においても、安定にデータの書込／読出を行なうことのできるスタティック型半導体記憶装置を実現する。
【解決手段】メモリセル列毎に、セル電源線（ＡＰＶＬ０−ＡＰＶＬｎ）を配設するとともに書込補助回路（ＢＰＣＫ０−ＢＰＣＫｎ）を配設する。この書込み補助回路（ＰＣＫ）は、書込み回路から出力される前記相補なデジタル信号に応答して、その応答信号を出力する論理回路（ＶＣＴ，１０）と、第１の電源電圧よりも低い第２の電源電圧を供給する供給線（ＶＬ）とセル電源線（ＶＤＭ）との間に接続され、論理回路の出力する応答信号に応答してオンすることによってセル電源線の電圧を降圧させる第１のスイッチ素子（ＮＴ１）とを有する。 （もっと読む）

【課題】低消費電力化を図れるようにした半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルと、メモリセルに接続された第１のビット線及び第２のビット線と、第１及び第２のビット線に接続されて第１及び第２のビット線間の電圧を増幅するセンスアンプとを備え、センスアンプが、差動増幅用のトランジスタ対を構成する第１及び第２の駆動トランジスタと、これら第１及び第２の駆動トランジスタのソースとソース制御端子との間にそれぞれ接続された第１及び第２のキャパシタとを有する。センスアンプは、センス動作に先立って、第１及び第２の駆動トランジスタのドレイン側をプリチャージすることにより、第１及び第２のキャパシタに第１及び第２の駆動トランジスタのしきい値情報を保持し、センス動作時に、第１及び第２の駆動トランジスタのソース電圧を第１及び第２のキャパシタに保持されたしきい値情報で補償する。 （もっと読む）

【課題】ＳＲＡＭの書き込み時間の増大を抑制しつつ、ライトマージンを増大させる。
【解決手段】メモリセルＭＣは、相補的にデータを記憶する１対の記憶ノードが設けられている。１対のビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋは、メモリセルＭＣに書き込まれるデータに基づいて相補的に駆動される。ワード線ｗｌ_０〜ｗｌ_ｍは、メモリセルＭＣのロウ選択を行う。セル電源制御回路３は、メモリセルＭＣへのデータの書き込み時にビット線線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋの電位に基づいて記憶ノードに供給されるセル電源を遮断する。 （もっと読む）

【課題】ＴＦＴなどのトランジスタ特性がばらつく状況や、ＲＦ回路から電源が供給され
電源が安定しない状況で、ＳＲＡＭを作製する場合、従来の１つのメモリセルに６つのト
ランジスタの構成では読み出し時にメモリセルが保持する値が書き換わる誤書き込みが発
生してしまう。
【解決手段】ＳＲＡＭのメモリセルは、書き込みの回路と読み出しの回路を分離する事に
より、ＳＲＡＭの誤書き込みを防ぎ、安定した動作を行うことを可能にする。また、書き
込みのタイミングを考慮する事により、誤書き込みを起こさず、より確実に書き込みの動
作を行うことが可能なＳＲＡＭを提供する。 （もっと読む）

【課題】設計制約を満たす設計を困難にさせることなくオフセット電圧を抑制することが可能な半導体記憶装置を提供すること。
【解決手段】本発明にかかる半導体記憶装置は、複数のメモリセルと、複数のワード線ＷＬ０〜ＷＬｍ−１と、複数のビット線対ＢＬＴ０，ＢＬＢ０〜ＢＬＴｎ−１，ＢＬＢｎ−１と、複数のビット線対の何れかをデータ線対ＤＬＴ，ＤＬＢに接続するカラムセレクタ１３と、データ線対ＤＬＴ，ＤＬＢをプリチャージするプリチャージ回路１４と、データ線対ＤＬＴ，ＤＬＢの電位差を増幅するセンスアンプ１５と、プリチャージ後のデータ線対ＤＬＴ，ＤＬＢの電位差がセンスアンプ１５によって増幅され始めてから所定期間経過後のデータ線対ＤＬＴ，ＤＬＢの電位に基づいて、センスアンプ１５を駆動する電流を制御する制御回路１６と、を備える。 （もっと読む）

【課題】ほとんどの場合において読み出し動作のアクセス時間をより速くする。
【解決手段】少なくとも第１および第２のポートのワード線と少なくとも第１および第２のポートのビット線とに接続され、クロック信号に同期して読み出し動作が行われるメモリセル（セルアレイ１０内に配置）と、第１および第２のポートのロウアドレス同士を比較し、ロウアドレスの一致を検出するアドレス一致検出回路１７と、アドレス一致検出回路１７の検出結果に応じて調整されたタイミングを有するクロック信号を生成するタイミング生成回路１６ａと、を備える。 （もっと読む）

【課題】遅延変動量を軽減し、ビット線の遅延を良好に追跡することができる半導体記憶装置を提供する。
【解決手段】ＳＲＡＭにおいて、列方向に配置された複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］と、レプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセルＲＰＬＣＥＬＬと、レプリカ・ビット線にそれぞれ接続された複数のインバータＩＮＶ［０］〜［ｐ］とを有する。更に、レプリカ・ビット線同士は共通に接続され、インバータの入力端子はレプリカ・ビット線にそれぞれ接続され、インバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成される。そして、センスアンプイネーブル信号がセンスアンプに供給されることによって、ビット線の読み出し信号がセンスアンプにより増幅され、センスアンプの出力端子から読み出しデータが生成される。 （もっと読む）

【課題】容量素子を用いることなく、充放電電流を削減する。
【解決手段】本発明の一形態に係る信号線駆動装置１００は、共通電源線１０２と、第１電位が供給される第１電源線との間の遮断と導通とを切り替える電源遮断スイッチ１０１と、共通電源線１０２と出力信号線ＳＥＬ０との間の遮断と導通とを切り替える第１電源スイッチ１３０と、共通電源線１０２と出力信号線ＳＥＬ１との間の遮断と導通とを切り替える第１電源スイッチ１３１と、制御回路１０３とを備える。制御回路１０３は、入力信号ＩＳＥＬ０が第１論理値から第２論理値に変更され、かつ、入力信号ＩＳＥＬ１が第２論理値から第１論理値に変更される場合に、電源遮断スイッチ１０１をオフ状態にするとともに、第１電源スイッチ１３０及び１３１を共にオン状態にし、その後、電源遮断スイッチ１０１、第１電源スイッチ１３１をオン状態にするとともに、第１電源スイッチ１３０をオフ状態にする。 （もっと読む）

【課題】メモリユニットを備えた半導体装置において、その動作タイミングのばらつきを低減する。
【解決手段】例えば、正規のビット線ＢＬと並んで配置されたダミービット線ＤＢＬ１，ＤＢＬ２と、ＤＢＬ１，ＤＢＬ２上に順次接続された列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］を備える。各列方向負荷回路は、オフ状態に固定された複数のＮＭＯＳトランジスタＭＮａ１〜ＭＮａ４を備え、この内のＭＮａ２，ＭＮａ３のソースおよびドレインがＤＢＬ１又はＤＢＬ２に適宜接続される。ＤＢＬ１，ＤＢＬ２には、ＭＮａ２，ＭＮａ３の拡散層容量に伴う負荷容量が付加され、これに応じてデコード起動信号ＴＤＥＣからダミービット線信号ＳＤＢＬまでの遅延時間が設定される。ＳＤＢＬは、センスアンプの起動タイミングを定める際に使用される。 （もっと読む）

【課題】１つのコマンドに応答して出力されるデータが２^Ｎ個の場合と２^Ｎ個でない場合との何れの場合でも、簡単な構成でデータを並列−直列変換して出力する集積回路を提供する。
【解決手段】パルス信号Ｐ０〜Ｐ４によって整列されたデータが載せられるデータラインＡ０〜Ａ３，Ｂ０，Ｂ１と、伝達ラインＣ０〜Ｃ３と、相関信号ＭＡＴに応じてデータラインＡ０〜Ａ３，Ｂ０，Ｂ１のデータを伝達ラインＣ０〜Ｃ３に伝達するデータ伝達部３２０と、伝送信号ＣＫ０〜ＣＫ３のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部３３０と、コマンドＣＭＤ印加時に、伝送信号ＣＫ０〜ＣＫ３のうちの１つの伝送信号の論理値とレイテンシ値ＣＬとを利用して、相関信号ＭＡＴを生成する相関信号生成部３１０と、コマンドＣＭＤが相関信号生成部３１０に印加されると、パルス信号Ｐ０〜Ｐ４を順に活性化するパルス信号生成部３４０とを備える。 （もっと読む）

【課題】回路を構成する各トランジスタの設計サイズによらず、マージン設計なしに、安定動作可能な半導体記憶装置の提供。
【解決手段】データ入力端子Ｄ、書込許可入力端子φ、及びデータ出力端子Ｑ₋を有し、書込許可入力端子φのライト選択信号がアサートされるとデータ入力端子Ｄのライトデータ信号の電圧をスルーし、ライト選択信号がネゲートされるとデータライトデータ信号の電圧をホールドし、スルー／ホールドされる電圧の反転値をデータ出力端子Ｑ₋から出力するＤラッチ回路２、並びにＤラッチ回路２のデータ出力端子Ｑ₋とリードデータ線ＲＤの間に接続され、リード選択信号がアサートされるとデータ出力端子Ｑ₋の電圧の反転値をリードデータ線ＲＤへ出力しリード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファ３を具備するメモリセル１とを備えた。 （もっと読む）

【課題】メモリセルの特性バラツキに反映されたタイミング調整を可能とする。
【解決手段】メモリセル群は、対応の行のメモリセルに接続された複数のワード線と、対応の列のメモリセルに接続された複数の一対のビット線とをそれぞれが有する。一方のメモリセル群内のメモリセルへの書込もしくは読出が行われる場合には、他方のメモリセル群は非選択状態にある第１と第２のメモリセルアレイと、上記メモリセルとは接続関係が異なり、上記第１のメモリセルアレイの列に隣接して列状に設けられ、上記第１および第２のメモリセルへのデータの書込のいずれにおいても活性化される複数の第１ダミーセルと、上記メモリセルとは接続関係が異なり、上記第２のメモリセルアレイの列に隣接して列状に設けられ、上記第１および第２のメモリセルからの読出のいずれにおいても活性化される複数の第２ダミーセルとを有する。 （もっと読む）

【課題】回路面積が小さく、且つデータ読み出しを正確且つ高速にする。
【解決手段】
ロウデコーダは、メモリセルアレイのカラム方向の側部に配置されメモリセルを選択するための第１駆動信号をワード線に供給する。ダミーワード線は、カラム方向に延びるよう形成される。ダミービット線は、ロウ方向に延びるように形成される。ダミーワード線及びダミービット線の少なくとも１つはメモリセルアレイの外部に配置される。ロウデコーダは、第２駆動信号をダミービット線及びダミーワード線を介してセンスアンプ回路に向けて出力する。 （もっと読む）

【課題】電源電圧が低下した場合にも、データの読み出しを高速且つ正確に実行することを可能にした半導体記憶を提供する。
【解決手段】メモリセルは、ワード線とビット線の交差部に設けられ、ダミーセルは、ダミーワード線とダミービット線の交差部に設けられる。遅延回路は、ダミービット線に読み出された信号を遅延させてセンスアンプ活性化信号を生じさせる。センスアンプ回路は、センスアンプ活性化信号の変化に従い動作を開始しメモリセルからビット線に読み出された信号を検知・増幅する。遅延回路は、第１論理ゲート回路と第２論理ゲート回路とを交互に縦列接続して構成される。第１論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第１の遅延時間よりも、第２論理ゲート回路の出力信号が第１の論理状態から第２の論理状態に切り替わるのに要する第２の遅延時間の方が長い。 （もっと読む）

【課題】適切なタイミングを生成できるタイミング生成回路及びそのタイミング生成回路を用いた半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、メモリセルアレイと、複数のセンスアンプと、タイミング生成回路と、を有する。前記メモリセルアレイは、複数のワード線、前記複数のワード線に交差する複数のビット線、及び、前記複数のワード線と前記複数のビット線との交差部にそれぞれ設けられた複数のメモリセルを有する。前記複数のセンスアンプは、対応するビット線の信号レベルをそれぞれ検知する。前記タイミング生成回路は、前記複数のビット線における各ビット線信号が変化するタイミングの中から予め定められた順番のタイミングを選択するタイミング選択回路を有し、選択されたタイミングに基づいて、前記複数のセンスアンプを活性化する活性化タイミングを生成する。 （もっと読む）

【課題】半導体記憶装置の高速動作時における動作マージンを確保する。
【解決手段】コマンド入力手段１００は、コマンドの入力を受ける。バンク選択手段１０１は、コマンドに対応する所定のバンクを選択する。バースト転送手段１０２は、バンク選択手段１０１によって選択されたバンクを対象としてバースト転送を実行する。コマンド入力禁止手段１０３は、バースト転送手段１０２によるバースト転送が開始された場合には、コマンド入力手段１００が新たなコマンドの入力を受けることを禁止する。 （もっと読む）

【課題】低電源電圧下においても、安定にデータの書込／読出を行なうことのできるスタティック型半導体記憶装置を実現する。
【解決手段】メモリセル列毎に、セル電源線（ＡＰＶＬ０−ＡＰＶＬｎ）を配設するとともに書込補助回路（ＢＰＣＫ０−ＢＰＣＫｎ）を配設し、書込指示信号（ＷＥ）および列選択信号（ＣＳＬ０−ＣＳＬｎ）に従ってセル電源線と電源ノードとを選択的に結合／分離を各列単位で実行する。データ書込時、選択列のセル電源線をフローティング状態として、その電圧レベルをビット線電位変化前に変更し、選択されたメモリセルのラッチ能力を低減して、高速でデータを書込む。 （もっと読む）

【課題】ビット線当たりのセル数が異なりビット線容量が変化する場合においても、ビット線の負電位の変動を低減する。
【解決手段】ビット線負電位回路１７は、メモリセル１２への書き込み時にビット線ＢＬ、ＢＬＢのロウ電位を負電位とし、ダミービット線ＤＢＬ、ＤＢＬＢの駆動時のダミービット線ＤＢＬ、ＤＢＬＢの電位に基づいて、ビット線ＢＬ、ＢＬＢを負電位にするタイミングを制御し、ビット線ＢＬ、ＢＬＢの容量およびビット線ＢＬ、ＢＬＢの周辺の寄生容量に基づいて負電位を設定する。 （もっと読む）

【課題】半導体記憶装置において、面積増大や層数の増大を抑制しつつ、センスタイミング生成不要でデータを精度よく検出する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリブロック２と、ビット線対ＤＬＴ、ＤＬＢと、データ入出力回路３とを具備している。メモリブロック２は、ビット線対ＤＬＴ、ＤＬＢに接続された複数のメモリセル３１を備えている。ビット線対ＤＬＴ、ＤＬＢは、複数のメモリブロック２に共用される。データ入出力回路３は、ビット線対ＤＬＴ、ＤＬＢに接続されている。メモリブロック２は、メモリセル３１の読み出し動作時に、ビット線対ＤＬＴ、ＤＬＢをメモリブロック２ごとに分断し、分断されたビット線対ＤＬＴ、ＤＬＢにおける読み出しデータの電位状態を、データ入出力回路３側の隣のメモリブロック２のビット線対ＤＬＴ、ＤＬＢに反映させる。 （もっと読む）

【課題】トランジスタのプロセス依存と配線幅のばらつきとに応じて適切なパルス幅に制御することが可能なパルス幅制御回路及び半導体メモリを提供すること。
【解決手段】配線による遅延とインバータによる遅延とを比較する比較回路と、インバータ段数によりパルス幅を調整するパルス幅調整回路と、を備える。パルス幅調整回路は、比較回路の比較結果に基づいて、インバータによる遅延が配線による遅延よりも小さくなった場合に、インバータ段数を多くし、パルス幅を増加させる。 （もっと読む）