【課題】 外部からのデータ入力により、ＳＲＡＭ内の各メモリセルに所望の初期データＤ０を初期設定する。
【解決手段】 ＳＲＡＭは、インバータ１０３および１０４からなるフリップフロップを主体として各々構成された複数のメモリセルＭＣと、初期化回路２００を有する。初期化回路２００は、初期化信号ＳＥＴが非アクティブレベルである場合に、各メモリセルのインバータ１０３の低電位側給電ノード１０３Ｓおよびインバータ１０４の低電位側給電ノード１０４Ｓの両方を低電位側電源ＶＳＳに接続し、初期化信号ＳＥＴがアクティブレベルである場合に、初期データＤ０に応じて、低電位側給電ノード１０３Ｓまたは低電位側給電ノード１０４Ｓの一方を低電位側電源ＶＳＳから遮断するともに、他方を低電位側電源ＶＳＳに接続する。 （もっと読む）

【課題】メモリセルのリーク特性、センスアンプの出力特性アンバランスの影響を排除し、メモリセルの欠陥を高効率で確実に検査可能とする。
【解決手段】行列状の複数のスタティック型メモリセル５と、行方向に並ぶメモリセルに共通に接続されたワード線ＷＬｎと、列方向に並ぶメモリセルに共通に接続され相補対を成すビット線対ＢＬＯ、ＮＢＬＯと、ビット線対に接続されメモリセルのデータを外部に出力するセンスアンプと、ビット線対の各々を第１プリチャージ電位に設定する第１及び第２プリチャージ回路７ａ、７ｂと、ビット線対の各々を第２プリチャージ電位に設定する第３及び第４プリチャージ回路７ｃ、７ｄと、ビット線対の各々のビット線電位を外部に出力する第１及び第２検査出力部８ａ、８ｂとを備え、センスアンプからのデータ、第１または第２検査出力部からのビット線電位のうちのいずれかを選択的に出力するように制御可能である。 （もっと読む）

【課題】特定の回路領域の回路特性を変化させて回路動作の正規性を抑制すると共に動作解析を困難として、耐タンパ性を高める。
【解決手段】少なくとも一部のトランジスタに対し外部から背面ゲート電圧を印加できるよう設計された半導体メモリセルからなる回路と、メモリセルが安定動作する第１電圧値と、安定動作しない第２電圧値のいずれかの電圧値をもつ背面ゲート電圧を発生する背面ゲート電圧制御回路とを備え、背面ゲート電圧制御回路は所定の入力パターンに応じて背面ゲート電圧を変更する。期待しない入力パターンに応答して第２電圧値を選択することにより、メモリセルは安定動作を行わないから、その正規の論理的な動作がマスクされ、また、動作は停止されず、不安定動作を行うと言う意味で動作の解析を一層困難とする。 （もっと読む）

【課題】使い勝手が良くて高速動作及び高速応答性を実現した半導体装置を提供する。
【解決手段】メモリアレイを複数のワード線と複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルで構成する。データ入出力回路は、上記スタティック型メモリセルに対するデータ入力及びデータ出力を行う。アドレス選択回路は、上記メモリアレイにおける上記スタティック型メモリセルの選択及び上記メモリアレイと上記データ入出力回路との間の信号伝達経路の選択を行う。アドレス入力回路は、上記アドレス入力回路は、第１タイミングでロウ系アドレス信号を取り込み、第２タイミングでカラム系アドレス信号を取り込む入力回路と、上記アドレス選択回路に供給される上記ロウ系アドレスを保持するロウ系レジスタと、上記アドレス選択回路に供給される上記カラム系アドレス信号を保持するカラム系レジスタとを有する。 （もっと読む）

【課題】本発明は、冗長領域から冗長データを読み出すための専用回路等を必要とせず、またメモリアレイ領域において、自由に冗長領域の構成配置を変化させることができる半導体記憶装置を提供する。
【解決手段】本発明に係わる半導体記憶装置１００が備えるメモリアレイ１０は、次のようなアレイ構成である。当該メモリアレイ１０は、所定のページ単位で構成されており、ユーザデータが記憶されるユーザ領域１と、同じ所定のページ単位で構成されており、冗長データが記憶される冗長領域２とを備えている。さらに、メモリアレイ内の領域をユーザ領域１としても冗長領域２としても使用できる。 （もっと読む）

【課題】半導体メモリにおいて、メモリマクロに対してリダンダンシデータを転送するための不揮発性記憶素子の数を削減する。
【解決手段】それぞれアドレスが割り当てられ、半導体メモリの不良アドレスのデータがそれぞれ転送され、当該不良アドレスのデータを格納する複数のメモリマクロ１０と、複数のメモリマクロより少ない数だけ設けられ、複数のメモリマクロに転送すべきリダンダンシデータおよび当該リダンダンシデータの転送先を示すアドレスデータをペアとして記憶する複数のヒューズボックス１１と、複数のヒューズボックスから転送先アドレスデータにしたがって対応するメモリマクロにリダンダンシデータの転送を行う転送制御回路１２とを具備する。 （もっと読む）

【課題】特別な回路等を追加することなく、複数のメモリの試験結果から一つを選択して結果出力端子へ出力するセレクタの不良を検出すること。
【解決手段】結果出力端子を共有する複数のメモリのうちの一つを着目メモリに定め、その着目メモリにのみ、“０”を書き込む（ステップＳ１）。次いで、着目メモリ以外のメモリに“１”を書き込む（ステップＳ２）。次いで、着目メモリから値を読み出し、結果出力端子から外部へシフト出力させる（ステップＳ３）。次いで、着目メモリ以外のメモリから順次値を読み出し、結果出力端子から外部へシフト出力させる（ステップＳ４）。これを、すべてのメモリが着目メモリになるまで、繰り返し行う（ステップＳ１〜４、ステップＳ５〜８）。 （もっと読む）

【課題】 記憶素子に１ライト型SRAM素子を用いながら、複数のロウアドレスにまたがる連続データの書き込みを可能とする半導体記憶装置を提供する。
【解決手段】 ロウアドレスが偶数の偶数アドレスデータをそれぞれ保存する偶数アドレス用記憶素子M001〜M424、対応する行に接続された偶数アドレス用記憶素子M001〜M424を行毎に選択する偶数アドレス用ワード線WW0〜WW4、対応する列に接続された偶数アドレス用記憶素子M001〜M424に偶数アドレスデータを伝送する偶数アドレス用ビット線WBE1a〜WBE24b、ロウアドレスが奇数の奇数アドレスデータを保存する奇数アドレス用記憶素子M101〜M524、対応する行に接続された奇数アドレス用記憶素子M101〜M524を行毎に選択する奇数アドレス用ワード線WW1〜WW5、及び対応する列に接続された奇数アドレス用記憶素子M101〜M524に奇数アドレスデータを伝送する複数の奇数アドレス用ビット線WBO1a〜WBO24bを備える。 （もっと読む）

【課題】 グローバルビット線の長さを短縮することで、消費電力を減少し、アクセス時間を短縮する。
【解決手段】 所定のメモリ容量を有する少なくとも一つの完全セルアレイと、所定のメモリ容量に満たない容量を有する不完全セルアレイが一方向に配列されている。不完全セルアレイは、完全セルアレイより信号制御部の近くに配置されている。セルアレイの列の一端側に配置された信号制御部は、グローバル線に信号を入出力する。セルアレイの間に配置された読み書き制御部は、セルアレイに対するデータの読み書きを制御する。グローバル線は、セルアレイの列の一端からされ、読み書き制御部に接続されている。グローバル線は、長さの短い不完全セルアレイ上に必ず配線されるため、その負荷容量を削減でき、充放電電流を削減できる。この結果、半導体メモリの消費電力を削減でき、半導体メモリのアクセス時間を短縮できる。 （もっと読む）

本発明は、メモリを構成する各部分が２つの異なる基板上に配置されている、メモリ回路構造（１０）に関するものである。メモリセルアレイ（１６）は、特に、１つの基板に配置されている。制御回路（３８）は、特に、他の基板に配置されている。メモリを適切に分割することで、製造コストの大幅な低減を図ることができる。
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【課題】 メモリ製品の品種展開の簡略化とコストの低減を可能にする半導体装置を提供する。
【解決手段】 レギュレータ１０とメモリチップ１１を組み合わせて、例えば１つのパッケージ内に実装し、レギュレータ１０には、メモリチップ１１を品種展開した際に採り得る複数の電源電圧値の内、いずれの電源電圧値が入力された場合でも、予め前記複数の電源電圧値の中から特定した１つの電源電圧値をメモリチップ１１に対して出力する機能を備える。これによって、前記特定した１つの電源電圧値で動作するメモリチップ１１のみを開発および製造することで、複数の電源電圧仕様を含む品種展開品に対応することが可能になる。 （もっと読む）