【課題】不揮発性メモリ部内蔵のＳＲＡＭの特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１とビット線ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ１を設け、アクセストランジスタＡｃｃ２とビット線／ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ２を設ける。ＳＲＡＭ通常動作期間の終了時において、例えば、蓄積ノードＡに低電位（Ｌ＝０Ｖ）、蓄積ノードＢに高電位（Ｈ＝１．５Ｖ）が保持されている場合、ＲｅＲＡＭ部ＲＭ１をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ２をオフ状態（ＯＦＦ）とすることで、ＳＲＡＭの保持データをＲｅＲＡＭ部へ書き込み、再び、ＳＲＡＭ通常動作となった場合には、蓄積ノードＡおよびＢに対応するデータ書き戻すとともに、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方をオン状態に（リセット）する。 （もっと読む）

【課題】消費電力を抑えることができる記憶素子、当該記憶素子を用いた信号処理回路を提供する。
【解決手段】一対のインバータ（クロックドインバータを含む）を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。例えば、容量素子の一方の電極を一対のインバータのいずれかの入力あるいは出力である第１のノードに接続し、他方の電極をスイッチング素子の一方の電極に接続する。スイッチング素子の他方の電極は前記インバータの出力あるいは入力である第２のノードに接続する。ここで、第１のノードの電位と第２のノードの電位は互いに逆の位相である。このような接続により、データ回復時における第１のノードと第２のノードの電位差の絶対値を十分に大きくすることができ、データ回復時のエラーを減らせる。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】ＳＲＡＭの読み書き機能と不揮発性メモリの不揮発記憶特性をあわせ持つ不発揮性ＳＲＡＭセルを提供する。
【解決手段】二つの出力ノードを設けるラッチと、前記二つの出力ノードのうちの一つとビットラインペアのうちの一つとの間に接続されるアクセストランジスタからなるＳＲＡＭセルにおいて、前記二つの出力ノードのうちの一つと電圧ラインとの間に不揮発性メモリ素子を接続することにより、不揮発性ＳＲＡＭセルを構成する。 （もっと読む）

【課題】低消費電力動作が可能で、且つキャッシュヒット率が向上したキャッシュメモリと、その駆動方法を提供する。
【解決手段】キャッシュメモリが有するメモリセット内の１つのメモリセルに２つのデータ格納部（第１格納部、第２格納部）と、１つのデータ転送部を設ける構成とし、２つのデータ格納部間でデータ転送部を介してそれぞれのデータを移行できる構成とする。さらに、２つのデータ格納部のうち、いずれか１つのデータ格納部は、外部から入力されるデータを格納可能で、且つメモリセットに対に設けられる比較回路にデータを出力可能な構成とすればよい。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１乃至第４のノードを有する論理回路と、第１のノード、第２のノード、及び第３のノードと接続された第１の制御回路と、第１のノード、第２のノード、及び第４のノードと接続された第２の制御回路と、第１のノード、第１の制御回路、及び第２の制御回路に接続された第１の記憶回路と、第２のノード、第１の制御回路、及び第２の制御回路に接続された第２の記憶回路と、を有する記憶装置である。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１及び第２のノードを有する論理回路と、第１のノードに接続された第１の記憶回路と、第２のノードに接続された第２の記憶回路と、第１のノード、第２のノード、第１の記憶回路、及び第２の記憶回路に接続されたプリチャージ回路と、を有し、読み出しの際に、プリチャージ回路は、プリチャージ電位を第１のノード及び第２のノードに出力し、第１の記憶回路及び第２の記憶回路は、チャネルが酸化物半導体膜に形成されるトランジスタを含む記憶装置である。 （もっと読む）

【課題】高速動作が可能であり、且つ消費電力を低減することが可能な記憶装置、及び該記憶装置を有する半導体装置を提供する。
【解決手段】第１の入力端子、及び第１の入力端子の入力信号の反転信号が入力される第２の入力端子、並びに第１の信号が出力される第１の出力端子、及び第１の信号の反転信号が出力される第２の出力端子、を有するレベルシフタと、第１の信号が入力される第３の入力端子、及び第１の信号の反転信号が入力される第４の入力端子、並びに第３の出力端子を有する第１のバッファと、第１の信号の反転信号が入力される第５の入力端子、及び第１の信号が入力される第６の入力端子、並びに第４の出力端子を有する第２のバッファと、を有し、第１のバッファの第３の出力端子から出力される信号が、レベルシフタの第１の入力端子に入力され、第２のバッファの第４の出力端子から出力される信号が、レベルシフタの第２の入力端子に入力される。 （もっと読む）

【課題】電力の供給が停止した後もデータを保持することができる、新たな構成の記憶素子を提供することを目的の一とする。
【解決手段】記憶素子は、ラッチ回路と、第１の選択回路と、第２の選択回路と、第１の不揮発性記憶回路と、第２の不揮発性記憶回路と、を有する。また、第１の不揮発性記憶回路及び第２の不揮発性記憶回路は、それぞれトランジスタ及び容量素子を有する。第１及び第２の不揮発性記憶回路のそれぞれが有するトランジスタは、チャネルが酸化物半導体膜に形成されるトランジスタである。当該トランジスタは、オフ電流が極めて低いため、トランジスタと容量素子の接続点であるノードにデータが入力された後、トランジスタがオフ状態となり、電源電圧の供給が停止しても、長期間にわたりデータを保持することができる。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路。特に、短時間の電源停止により消費電力を抑えることができる信号処理回路。
【解決手段】制御装置と、演算装置と、緩衝記憶装置とを有し、緩衝記憶装置は、主記憶装置から、或いは演算装置から送られてきたデータを、制御装置からの命令に従って記憶し、緩衝記憶装置は複数のメモリセルを有し、メモリセルは、チャネル形成領域に酸化物半導体を含むトランジスタと、トランジスタを介してデータの値に従った量の電荷が供給される記憶素子とを有する信号処理回路。 （もっと読む）

【課題】トリミングデータはチップ毎に固有のランダムなデータであるため、外部装置により複数チップを同時測定している場合、チップ個別の制御が必要となり、テスト時間・テストプログラム開発工数等のテストコストやテストプログラム複雑化によるヒューマンエラー増大を招く。
【解決手段】チップ内部でトリミング値を算出して不揮発性メモリに記憶し、必要に応じてトリミングデータを取り出して、リファレンスセルのＶｔレベルやオシレータの周波数を調整する。チップ毎に固有のランダムなトリミングをチップ内部で行えるので、外部装置により複数チップを同時測定している場合でも、チップ個別の制御が不要となる。このため、テスト時間・テストプログラム開発工数等のテストコストを削減でき、テストプログラム複雑化によるヒューマンエラーを低減できる。 （もっと読む）

【課題】故障率及び消費電力を充分に小さくすることができる不揮発性記憶素子を提供する。
【解決手段】複数のメモリセルが配列された不揮発性記憶素子１００であって、複数のメモリセルのそれぞれは、端子Ａと端子Ｂとを有するインバータ部と、端子Ａとビット線１４０との導通及び非導通を切り替える選択トランジスタ１２０と、端子Ｂとビット線１４１との導通及び非導通を切り替える選択トランジスタ１２１と、一端が端子Ａに接続された固定抵抗１３０と、固定抵抗１３０の他端と信号線１４４との導通及び非導通を切り替える制御トランジスタ１２２と、一端が端子Ｂに接続され、固定抵抗１３０より高抵抗又は低抵抗となることが可能な可変抵抗１３１と、可変抵抗１３１の他端と信号線１４４との導通及び非導通を切り替える制御トランジスタ１２３とを備える。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。そして、上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】不揮発性ＳＲＡＭセルを提供する。
【解決手段】ＣＭＯＳ技術により形成された２つのクロスカップル型インバータを有するＳＲＡＭセルと、記憶セルに不揮発性特性を追加するためにＳＲＡＭセルと一体化された第１及び第２のカルコゲン素子とを提供する。ＰＣＭ抵抗は、ＳＥＴ状態及びＲＥＳＥＴ状態にプログラムされ、電源投入時には、ＳＲＡＭセルがＰＣＭセルに含まれるデータを有する。 （もっと読む）

【課題】簡単な構成で多機能化を図った記憶回路を有する半導体装置を提供する。
【解決手段】複数のメモリセルのそれぞれは、第１と第２記憶ノードに交差接続された入力と出力がそれぞれ接続された第１と第２インバータ回路と、第１と第２記憶ノードと第１と第２入出力端子との間にそれぞれ設けられた第１、第２スイッチＭＯＳＦＥＴと、第１記憶ノードと第３記憶ノードの間に設けられた第３スイッチＭＯＳＦＥＴとを有する。第１と第２記憶ノードは、第１と第２入出力端子からの第１記憶情報が書き込み／読み出し可能にされる。第３記憶ノードは、第２記憶情報に対応して電源電圧又は接地電位が定常的に供給される。第３記憶ノードの記憶情報は、第３スイッチＭＯＳＦＥＴをオン状態にして第１、第２記憶ノードに伝えられる。第１、第２スイッチＭＯＳＦＥＴを介して第１と第２端子から読み出し可能にされる。 （もっと読む）

【課題】不揮発性半導体記憶装置が備える不揮発性半導体記憶素子を標準的なＣＭＯＳプロセスで製造するトランジスタを用いて構成する。
【解決手段】標準的なＣＭＯＳプロセスによるトランジスタ二個を一組とし備える記憶部２００は、ソース・半導体基板間に発生するバンド間トンネル電流が流れる際に発生する正孔と電子を、半導体基板とゲート酸化膜の境界付近にある結晶欠陥にトラップさせる。結晶欠陥に正孔又は電子をトラップしたトランジスタは閾値が変化するので、記憶部２００が備えるＮＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２の閾値の変化によるドレイン電流の差をＳＲＡＭ部１００が備えるセンスアンプ回路で検出することにより記憶されたデータの読み出しを行う。 （もっと読む）

【課題】回路複雑化やコスト増なく、ＳＲＡＭをプログラマブルＲＯＭとして使用する。
【解決手段】本発明の例に係るプログラマブルＲＯＭは、第１及び第２電源端子の間に直列に接続される第１電界効果トランジスタＰ１及び第２電界効果トランジスタＮ１と、ゲートがワード線ＷＬに接続され、第１ビット線ＢＬと第１及び第２電界効果トランジスタＰ１，Ｎ１のドレインとの間のデータ転送に使用される第３電界効果トランジスタＮ３と、第１及び第２電源端子の間に直列に接続される第４電界効果トランジスタＰ２及び第５電界効果トランジスタＮ２と、ゲートがワード線ＷＬに接続され、第２ビット線ｂＢＬと第４及び第５電界効果トランジスタＰ２，Ｎ２のドレインとの間のデータ転送に使用される第６電界効果トランジスタＮ４とを備える。第１及び第４電界効果トランジスタＰ１，Ｐ２の閾値は、互いに異なり、その大小関係は、ＲＯＭデータに応じて決定される。 （もっと読む）

【課題】 電源立ち上げ時において、揮発性メモリの通常動作で必要とされる設定情報の設定を、簡単な構成で、処理時間及びＣＰＵ負荷を低減できる半導体記憶装置を提供する。
【解決手段】 揮発性の第１データ記憶領域２１に対する通常動作の実行に必要な設定情報を記憶する揮発性のモードレジスタを備える揮発性半導体記憶装置２０と、不揮発性の第２データ記憶領域１２と設定情報を有する不揮発性の設定情報記憶領域を備える不揮発性半導体記憶装置１０を備え、不揮発性半導体記憶装置１０が、電源立ち上げ検知手段３０と、電源立ち上げ後、通常動作前に、揮発性半導体記憶装置２０に対し、設定情報を自動的に送出する設定情報送出手段１３と、を備え、揮発性半導体記憶装置２０が、電源立ち上げ後、通常動作の実行前に、不揮発性半導体記憶装置１０から設定情報を受け付けてモードレジスタに記憶する設定情報記憶手段を備えて構成される。 （もっと読む）

【課題】電源が切れても記憶状態を保持することができ、且つ揮発性メモリと同程度のコストで製造でき、且つ読み出しまたは書き込みの速度が揮発性メモリと同程度の半導体記憶装置を提供することを課題とする。
【解決手段】メモリセルを選択するためのトランジスタと、メモリセルの記憶状態を保持するためのラッチ回路を有し、ラッチ回路を構成するインバーター回路の高電位電源側にはダイオードが接続され、ラッチ回路に容量素子が接続される構成とする。ラッチ回路を具備する半導体記憶装置において、電源が切られた状態でもラッチ回路に接続された容量素子が電位を保持し、そしてラッチ回路を構成するインバーター回路の高電位電源側に接続されたダイオードが容量素子に保持された電荷のリークを防ぐことが出来る。その結果、不揮発性を有する半導体記憶装置を安価に提供することができる。 （もっと読む）

【課題】メモリセルの面積を増大させたり、ＣＭＯＳプロセスを追加させることなく、信頼性の高い不揮発性メモリを実現すること。
【解決手段】６個のＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２、Ｔ１、Ｔ２よりなるＳＲＡＭセルと、第１トランスファＭＯＳトランジスタＴ１のゲートと電気的に接続される第１ワード線と、第２トランスファＭＯＳトランジスタＴ２のゲートと電気的に接続される第２ワード線と、を備える。駆動回路は、第１ＰＭＯＳトランジスタＰ１に係る書き込み動作の際、Ｎ型ウェル２、第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２のソースに絶対値が接合耐圧以下の正電圧を印加するとともに、第１ワード線Ｗ１に正電圧を印加し、第２ワード線Ｗ２の接地電圧を印加し、かつ、第１データ線Ｄ１に接地電圧を印加する。 （もっと読む）