半導体装置
【課題】簡単な構成で多機能化を図った記憶回路を有する半導体装置を提供する。
【解決手段】複数のメモリセルのそれぞれは、第１と第２記憶ノードに交差接続された入力と出力がそれぞれ接続された第１と第２インバータ回路と、第１と第２記憶ノードと第１と第２入出力端子との間にそれぞれ設けられた第１、第２スイッチＭＯＳＦＥＴと、第１記憶ノードと第３記憶ノードの間に設けられた第３スイッチＭＯＳＦＥＴとを有する。第１と第２記憶ノードは、第１と第２入出力端子からの第１記憶情報が書き込み／読み出し可能にされる。第３記憶ノードは、第２記憶情報に対応して電源電圧又は接地電位が定常的に供給される。第３記憶ノードの記憶情報は、第３スイッチＭＯＳＦＥＴをオン状態にして第１、第２記憶ノードに伝えられる。第１、第２スイッチＭＯＳＦＥＴを介して第１と第２端子から読み出し可能にされる。
【解決手段】複数のメモリセルのそれぞれは、第１と第２記憶ノードに交差接続された入力と出力がそれぞれ接続された第１と第２インバータ回路と、第１と第２記憶ノードと第１と第２入出力端子との間にそれぞれ設けられた第１、第２スイッチＭＯＳＦＥＴと、第１記憶ノードと第３記憶ノードの間に設けられた第３スイッチＭＯＳＦＥＴとを有する。第１と第２記憶ノードは、第１と第２入出力端子からの第１記憶情報が書き込み／読み出し可能にされる。第３記憶ノードは、第２記憶情報に対応して電源電圧又は接地電位が定常的に供給される。第３記憶ノードの記憶情報は、第３スイッチＭＯＳＦＥＴをオン状態にして第１、第２記憶ノードに伝えられる。第１、第２スイッチＭＯＳＦＥＴを介して第１と第２端子から読み出し可能にされる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、ＲＯＭ（リード・オンリ・メモリ）とＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）とを有する半導体装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平５−１２８３２８号公報には、マスクＲＯＭとＳＲＡＭを有し、マスクＲＯＭに記憶されているデータのうち、当面の読み出しに係る一部のデータを読み出し速度が高速である小容量のＳＲＡＭに転送し、データを読み出す場合はＳＲＡＭを活性化して外部へ読み出すことが開示されている。特開２００４−３１８３３０号公報においては、ＣＰＵとブートＲＯＭ及びＳＲＡＭを有する半導体集積回路装置が開示されている。
【特許文献１】特開平５−１２８３２８号公報
【特許文献２】特開２００４−３１８３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前記特許文献２のようなブートＲＯＭは、マイクロコンピュータの起動時にしか記憶情報（プログラム）の読み出しを行わない。つまり、ＳＲＡＭに書き込みや読み出しを行うときに上記ブートＲＯＭの読み出しを行うことはない。このことに着目し、本願発明者等においては、ＳＲＡＭにＲＯＭの機能を持たせることを考えた。
【０００４】
この発明の目的は、簡単な構成で多機能化を図った新規な記憶回路を有する半導体装置を提供することにある。ここの発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される１つの実施例は、以下の通りである。複数のメモリセルのそれぞれは、第１と第２記憶ノードに交差接続された入力と出力がそれぞれ接続された第１と第２インバータ回路と、上記第１と第２記憶ノードと第１と第２入出力端子との間にそれぞれ設けられた第１、第２スイッチＭＯＳＦＥＴと、上記第１記憶ノードと第３記憶ノードの間に設けられた第３スイッチＭＯＳＦＥＴとを有する。上記第１と第２記憶ノードは、上記第１と第２入出力端子からの第１記憶情報が書き込み／読み出し可能にされる。上記第３記憶ノードは、第２記憶情報に対応して電源電圧又は接地電位が定常的に供給される。上記第３記憶ノードの記憶情報は、上記第３スイッチＭＯＳＦＥＴをオン状態にして上記第１、第２記憶ノードに伝えられる。上記第１、第２スイッチＭＯＳＦＥＴを介して上記第１と第２端子から読み出し可能にされる。
【発明の効果】
【０００６】
ＳＲＡＭにＲＯＭ機能を持たせることにより簡単な構成で記憶回路の多機能化が実現できる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係るメモリセルの一実施例の回路図が示されている。ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２からなる第１ＣＭＯＳインバータ回路と、ＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４からなる第２ＣＭＯＳインバータ回路の入力と出力とが交差接続されて第１記憶部としてのラッチ回路を構成する。上記ラッチ回路の一対の入出力ノードは、記憶ノードＭＴとＭＢとされる。一方の記憶ノードＭＴと非反転（トルー）ビット線ＢＬＴに接続される第１入出力端子との間には、Ｎチャネル型のスイッチＭＯＳＦＥＴＱ５が設けられる。他方の記憶ノードＭＢと反転（バー）ビット線ＢＬＢに接続される第２入出力端子との間には、Ｎチャネル型のスイッチＭＯＳＦＥＴＱ６が設けられる。上記スイッチＭＯＳＦＥＴＱ５とＱ６のゲートは、ワード線ＷＬに接続される。
【０００８】
この実施例では、同じメモリセルに第２記憶部を構成するＭＯＳＦＥＴＱ７、Ｑ８及び接続部ＣＮが設けられる。上記記憶ノードＭＴと、接続部ＣＮとの間にはＮチャネル型のスイッチＭＯＳＦＥＴＱ７が設けられる。特に制限されないが、他方の記憶ノードＭＢにも上記スイッチＭＯＳＦＥＴＱ７と同様なＭＯＳＦＥＴＱ８の一方のソース，ドレインがダミーとして接続される。このＭＯＳＦＥＴＱ８の他方のソース，ドレインとゲートは、接続されて回路の接地電位ＶＳＳが与えられる。上記接続部ＣＮは、特に制限されないが、コンタクトホールにより構成されており、上記接続部に電源電圧ＶＤＤが与えられる配線層又は回路の接地電位ＶＳＳが与えられる配線層との間に設けられたコンタクトホールにより、記憶情報としていずれか一方に固定的に接続される。上記ＭＯＳＦＥＴＱ７のゲートは、選択線ＲＥに接続される。上記第１記憶部は、ＳＲＡＭセルの記憶部を構成し、上記第２記憶部はＲＯＭセルを構成する。
【０００９】
図２には、上記図１のメモリセルの一実施例の動作説明図が示されている。ステップ（１）において電源供給される。ステップ（２）では、パワーオンリセット信号に連動して上記選択線ＲＥが一時的にハイレベルにされる。これにより、ＭＯＳＦＥＴＱ７がオン状態になり、記憶ノードＭＴに電源電圧ＶＤＤ（ハイレベル）又は接地電位ＶＳＳ（ロウレベル）を供給する。これにより、例えば接続部ＣＮが電源電圧ＶＤＤに接続されていたなら、言い換えるならば、上記ＲＯＭセルにハイレベルが記憶されていたなら、第１ＣＭＯＳインバータ回路（Ｑ１とＱ２）と第２ＣＭＯＳインバータ回路（Ｑ３とＱ４）からなるラッチ回路は、上記スイッチＭＯＳＦＥＴＱ７のオン状態に対応して記憶情報に対応したハイレベルが上記記憶ノードＭＴに伝えられ、これに対応して記憶ノードＭＢがロウレベルになる。上記ステップ（２）によりにより、上記第１記憶部には、上記第２記憶部の記憶情報が転送される。
【００１０】
ステップ（３）では、ＲＯＭの読み出しが行われる。つまり、ワード線ＷＬの選択とビット線ＢＬＴ／ＢＬＢの選択動作により、上記メモリセルが選択されて上記第１記憶部の記憶情報、つまりは第２記憶情報（ＲＯＭ）の記憶情報が読み出される。例えば、上記メモリセルがマイクロコンピュータに搭載されている場合には、上記ＲＯＭにはブートプログラが格納されており、上記ステップ（３）の読み出し（Ｂｏｏｔ）によりマイクロコンピュータの起動動作が実施される。
【００１１】
ステップ（４）では、通常動作とされる。つまり、上記メモリセルに対してデータを書き込みと読み出しが行われる。すなわち、通常動作は、ＳＲＡＭとして動作させるものであり、ワード線ＷＬの選択とビット線ＢＬＴ／ＢＬＢの選択動作により、上記メモリセルを選択して任意のデータを書き込み、読み出すことができる。
【００１２】
上記通常動作から再びＲＯＭとしての情報を読み出す必要があるときには、ステップ（２）に戻り、リセット信号を発生させ、これに連動して信号ＲＥを発生させた後にステップ（３）により読み出すようにすればよい。ステップ（５）は、電源遮断である。
【００１３】
図３には、この発明に係るメモリセルの一実施例の素子レイアウト図が示されている。２つのＰチャネルＭＯＳＦＥＴ（Ｑ１、Ｑ３）が形成されるＮ型ウェル領域（ＮＷＥＬ）を挟んでＳＲＡＭ部のＮチャネルＭＯＳＦＥＴ（Ｑ２、Ｑ４、Ｑ５、Ｑ６）が形成されるＰ型ウェル領域ＰＷＥＬ１と、ＲＯＭ部のＮチャネルＭＯＳＦＥＴ（Ｑ７、Ｑ８）が形成されるＰ型ウェル領域ＰＷＥＬ２とに振り分けられて形成される。
【００１４】
上記Ｐ型ウェル領域ＰＷＥＬ１及びＮ型ウェル領域ＮＷＥＬにおいて、第１ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２は、ゲートＧが一体的に形成される。同様に第２ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４もゲートＧが一体的に形成される。上記２つのＮチャネルＭＯＳＦＥＴＱ２とＱ４は、ソース領域を構成する拡散層が共通化されてコンタクトＣＮにより接地線ＶＳＳに接続される。上記ＮチャネルＭＯＳＦＥＴＱ２とＱ４のドレインは、第１配線層Ｍ１により、ＰチャネルＭＯＳＦＥＴＱ１、Ｑ３のドレインと接続されて、他方のＣＭＯＳインバータ回路のゲートＧと交差接続されて記憶ノードＭＴ、ＭＢが構成される。上記２つのＰチャネルＭＯＳＦＥＴＱ１とＱ２のソース領域を構成する拡散層が共通化されてコンタクトＣＮにより電源電圧線ＶＤＤに接続される。コンタクトＣＮは、上と下の層の配線等を隔てる層間絶縁膜に設けられた穴であり、穴の中に金属等の導電物質が埋め込まれて上下層間を接続する。
【００１５】
ＮチャネルＭＯＳＦＥＴＱ５は、上記ＭＯＳＦＥＴＱ２の記憶ノードＭＴに対応した拡散層を一方のソース，ドレイン拡散層とし、ゲートを挟んだ他方のソース，ドレイン拡散層は、ビット線ＢＬＴとの接続を行う第１配線層Ｍ１に接続される。ＮチャネルＭＯＳＦＥＴＱ６は、上記ＭＯＳＦＥＴＱ４の記憶ノードＭＢに対応した拡散層を一方のソース，ドレイン拡散層とし、ゲートを挟んだ他方のソース，ドレイン拡散層は、ビット線ＢＬＢとの接続を行う第１配線層Ｍ１に接続される。
【００１６】
上記Ｐ型ウェル領域ＰＷＥＬ２において、ＮチャネルＭＯＳＦＥＴＱ７とＱ８が形成される。ダミーとしてのＭＯＳＦＥＴＱ８は、一方の拡散層が上記記憶ノードＭＢを構成する配線層Ｍ１に接続され、ゲートと拡散層の他方とは配線層Ｍ１により接続されて接地電位ＶＳＳが与えられる。ＲＯＭの読み出し用としてのＭＯＳＦＥＴＱ７は、一方の拡散層が上記記憶ノードＭＴを構成する配線層Ｍ１に接続される。他方の拡散層は、第１配線層Ｍ１に接続されている。ゲートは選択線ＲＥと接続されるよう第１配線層に接続されている。
【００１７】
第２配線層Ｍ２は、電源線ＶＤＤ、接地線ＶＳＳ、ビット線ＢＬＴ、ＢＬＢをそれぞれ構成する。これらの配線と、メモリセルの内部との接続は図面が複雑になるので図示しないけれども、上記電源線ＶＤＤは、上記ＰチャネルＭＯＳＦＥＴＱ１、Ｑ３の共通化されたソース拡散層と接続される第１配線層Ｍ１と接続されて電源電圧を供給する。ビット線ＢＬＴは、上記ＭＯＳＦＥＴＱ５の他方のソース，ドレインに接続される第１配線層Ｍ１と接続される。ビット線ＢＬＢは、上記ＭＯＳＦＥＴＱ６の他方のソース，ドレインに接続される第１配線層Ｍ１と接続される。接地線ＶＳＳは、上記ＭＯＳＦＥＴＱ１とＱ３の共通化されたソース拡散層に接続される第１配線層Ｍ１に接続されて接地電位を供給する。ＲＯＭの目用の電源線ＶＤＤ又はＶＳＳのいずれか一方が、上記ＭＯＳＦＥＴＱ７の他方の拡散層に接続された第１配線層Ｍ１に接続される。
【００１８】
第３配線層Ｍ３は、電源線ＶＤＤ、接地線ＶＳＳ、ワード線ＷＬ、選択線ＲＥをそれぞれ構成する。これらの配線と、メモリセルの内部との接続は図面が複雑になるので図示しないけれども、上記接地線ＶＳＳは、上記ＭＯＳＦＥＴＱ８の上記ゲートと拡散層の他方と接続される配線層Ｍ１に接続される。上記電源線ＶＤＤは、上記ＰチャネルＭＯＳＦＥＴＱ１、Ｑ３の共通化されたソース拡散層と接続される第１配線層Ｍ１及びＭ２と接続されて電源電圧を供給する。ワード線ＷＬは、上記ＭＯＳＦＥＴＱ５とＱ５のゲートを共通に接続する第１配線層Ｍ１に接続される。選択線ＲＥは、ＭＯＳＦＥＴＱ７のゲートに接続される第１配線Ｍ１と接続される。
【００１９】
図４には、この発明に係る記憶回路の一実施例の全体回路図が示されている。この記憶回路は、基本的にはスタティック型ＲＡＭを構成するメモリセルにＲＯＭの目が組み込まれてＲＡＭ／ＲＯＭの両機能が持たせられる。この記憶回路は、上記のようなメモリセルにより構成されたメモリセルアレイと、その周辺回路に設けられたアドレス選択回路、読み出し回路及び書き込み回路等から構成される。
【００２０】
メモリセルアレイとして、３本のワード線ＷＬ１〜ＷＬ３と、３対の相補ビット線ＢＬＴ０，ＢＬＢ０〜ＢＬＴ２，ＢＬＢ２と、その交点に設けられた９個のメモリセルＭＣが代表として例示的に示されている。上記メモリセルＭＣは、前記図１、図３に示したようなＭＯＳＦＥＴＱ１〜Ｑ８から構成される。
【００２１】
特に制限されないが、実際のメモリセルアレイは、１つのワード線ＷＬに２５６個のメモリセルが配置される。それ故、相補ビット線ＢＬＴ，ＢＬＢは、ＢＬＴ０，ＢＬＢ０〜ＢＬＴ２５５，ＢＬＢ２５５のような２５６対から構成される。例えば、一対のビット線ＢＬＴとＢＬＢには、２５６個のメモリセルが配置される。それ故、ワード線は、ＷＬ０〜２５５のような２５６本から構成される。上記各ビット線ＢＬＴ，ＢＬＢには、図示しないけれどもプリチャージ＆イコライズ回路が設けられる。このプリチャージ回路＆イコライズ回路は、例えば、相補ビット線ＢＬＴとＢＬＢに電源電圧のようなプリチャージ電圧を与えるＰチャネルＭＯＳＦＥＴと、上記相補ビット線ＢＬＴとＢＬＢとの間を短絡するＰチャネルＭＯＳＦＥＴから構成される。また、相補ビット線ＢＬＴとＢＬＢと電源端子との間に、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴをプルアップＭＯＳＦＥＴとして設けるようにしてもよい。このプルアップＭＯＳＦＥＴにより、読み出し時にハイレベル側のビット線の落ち込みが防止される。
【００２２】
特に制限されないが、上記２５６対のビット線は、ＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチＹＳを構成するＰチャネルＭＯＳＦＥＴＱ２０，Ｑ２１、Ｑ２２，Ｑ２３及びＱ２４，Ｑ２５等により６４対の相補の読み出しデータ線ＣＢ，／ＣＢに接続される。１つの読み出しデータ線ＣＢＴ，ＣＢＢには、４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記読み出しデータ線ＣＢＴ，ＣＢＢには、センスアンプＳＡが設けられる。センスアンプＳＡは、ＰチャネルＭＯＳＦＥＴＱ２８，Ｑ２９とＮチャネルＭＯＳＦＥＴＱ２６，Ｑ２７からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路と、このＣＭＯＳラッチ回路のＮチャネルＭＯＳＦＥＴのソースと回路の接地電位ＶＳＳに設けられたＮチャネルＭＯＳＦＥＴＱ３０から構成される。上記読み出しデータ線ＣＢＴ，ＣＢＢが上記のように６４対設けられることに対応してセンスアンプＳＡも全体で６４個設けられる。
【００２３】
上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴＱ３０のゲートには、タイミング生成回路で形成されたセンスアンプ選択信号ｓａｃが供給される。センスアンプＳＡは、上記選択信号ｓａｃにより活性化されて読み出しデータ線ＣＢＴ，ＣＢＢの信号を増幅する。上記センスアンプＳＡの増幅信号は、例えば出力ラッチ回路に伝えられ、出力回路により出力信号が形成される。
【００２４】
この実施例では、特に制限されないが、上記６４個のセンスアンプＳＡを全て活性化して６４ビットからなる読み出し信号を出力させる読み出し動作、上記６４個のセンスアンプＳＡうちの３２個を活性化して３２ビットからなる読み出し信号を出力させる読み出し動作、あるいは上記６４個のセンスアンプＳＡのうちの１６個を活性化して１６ビットからなる読み出し信号を出力させる読み出し動作が選択的に可能にされる。上記センスアンプ選択信号ｓａｃは、上記３種類の読み出し動作に対応してセンスアンプＳＡ等の制御を行うようにされる。
【００２５】
この実施例では、各ビット線対ＢＬＴ，ＢＬＢに、ライトアンプＷＡが設けられる。これらのライトアンプは、上記のような読み出し動作に対応して、書き込み用データ線に与えられる書き込み信号を上記ビット線対ＢＬＴ，ＢＬＢに供給する。上記のようにカラムスイッチＹＳを介さないで上記ライトアンプＷＡが設けられるので、各ライトアンプは、選択されたものが活性化されて上記のような６４ビット、３２ビットあるいは１６ビット等のようなデータ単位での書き込みが行われる。このようなカラムスイッチＹＳ及びセンスアンプＳＡの選択動作、ライトアンプＷＡの選択動作は、制御回路ＣＴＲＬからの信号により行われる。
【００２６】
上記２５６本からなるワード線ＷＬのうちの１本がデコーダ回路ＤＥＣにより形成された選択信号を受けるワードドライバＷＤＲによって選択される。デコーダ回路ＤＥＣは、タイミング生成回路で形成されたタイミング信号とアドレス信号を受けて、上記ワード線の選択信号やカラムの選択信号を形成する。そして、上記スタンバイ動作等の動作モードでは、アドレス信号に無関係に全てのワード線は非選択レベルにされる。デコーダ回路で形成されたカラム選択信号は、制御回路ＣＴＲＬに含まれる論理回路により、前記３２ビット動作、１６ビット動作及び８ビット動作に対応した選択動作を行う。
【００２７】
特に制限されないが、各メモリセルＭＣの上記ＲＯＭ情報の読み出しのために選択線ＲＥの選択ドライバが上記ワードドライバＷＤＲ部に設けられる。これらの選択ドライバは、制御回路ＣＴＲＬで発生された信号ｒｅが駆動回路を介して共通に供給される。これにより、全メモリセルＭＣの上記ＲＯＭの目の記憶情報が上記メモリセルを構成するラッチ回路に転送される。したがって、前記のように通常のＳＲＡＭの読み出しを行うことにより、上記転送されたＲＯＭの目の記憶情報を取り出すことができる。このようなＲＯＭの目の記憶情報が格納されたメモリセルに、書き込みを行うと、ＲＯＭの目の記憶情報が上記書き込みデータに置き換えられる。
【００２８】
図５には、前記図１、図３の実施例のメモリセルの動作波形図が示されている。この波形図は、コンピュータによる回路シミュレーションにより求められたものであり、前記のようなＲＯＭ部を設けたメモリセルに読み出し動作（Ｒead)と書き込み動作（Ｗrite) を行った例が示されている。
【００２９】
読み出し動作（Ｒead)は、クロックＣＬＫに同期して行われ、アドレス選択動作によりワード線ＷＬの選択動作が行われ、ビット線ＢＬＴ／ＢＬＢには記憶ノードに対応した電位差が表れる。上記ワード線ＷＬの選択動作により、メモリセルの記憶ノード（メモリノード）のロウレベルが一時的に浮き上がるがラッチ動作によってもとに戻る。センスアンプＳＡの活性化によってセンスアンプのコモンソース電位がロウレベルとなり、増幅動作が開始されて選択されたビット線ＢＬＴ／ＢＬＢに接続されたセンス線ＣＢＴ／ＣＢＢがハイレベル／ロウレベルに増幅される。この増幅信号は、信号信号として出力（Ｒead)される。
【００３０】
書き込み動作（Ｗrite) は、上記同様にクロックＣＬＫに同期して行われ、アドレス選択動作によりワード線ＷＬの選択動作が行われ、ビット線ＢＬＴ／ＢＬＢには記憶ノードに対応した電位差が表れる。上記ワード線ＷＬの選択動作により、メモリセルの記憶ノード（メモリノード）のロウレベルが一時的に浮き上がる。ライトスイッチにより書き込み信号が伝えられると、ビット線ＢＬＴ／ＢＬＢが切り替えられ、これに対応してメモリノードのデータ書き換え（反転書き込み）が行われる。同図のように、前記のようなＲＯＭ機能のためのＭＯＳＦＥＴＱ７、Ｑ８を付加しても、何も問題なく通常のＳＲＡＭメモリセルと同様な読み出し動作及び書き込み動作を行えることが確認される。特に、前記実施例のように、ダミーとしてのＭＯＳＦＥＴＱ８を付加することにより、上記ラッチ回路の入出力負荷のバランスが良好となるものである。
【００３１】
図６には、この発明に係る半導体装置の一実施例の全体ブロック図が示されている。この実施例は、マイクロコンピュータユニット（システムＬＳＩ又はＳＯＣ）に向けらており、同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。この実施例のマイコンＬＳＩは、例えばＲＩＳＣ(Reduced instruction set computer)タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、例えば携帯機器応用に向けられている。
【００３２】
ＣＰＵは前記中央処理装置であり、ＳＲＡＭは、本願発明に係る記憶回路であり、半導体装置（ＳＯＣ；システム・オン・チップ）のデータバスＢＵＳに接続されて高速、小容量の記憶装置として用いられる。ＤＲＡＭは、ダイナミック型ＲＡＭであり、上記データバスＢＵＳに接続されて低速、大容量の記憶装置として用いられる。ＬＣＤＤは、例えば液晶駆動回路であり、表示動作を行う。インターフェイス回路ＩＮＦは、半導体装置（ＳＯＣ）の外部との間での信号の授受を行う。上記ＳＲＡＭは、前記図４に示したメモリセルＭＣのようにＲＯＭ部を持つものであり、ここにマイクロコンピュータの起動用のブートプログラムが書き込まれている。
【００３３】
電源投入直後のリセット動作において上記ＳＲＡＭには選択信号ＲＥが発生されて、ＲＯＭ部のブートプログラムがメモリセルＭＣに転送される。これにより、ＣＰＵはＳＲＡＭをアクセスしてブートプログラムを読み出して起動動作が行われる。この後は、上記ＳＲＡＭに、ＳＲＡＭとして扱うことにより、ブートプログラムがデータ書き込みに対応して書き換えられるものである。この構成では、ＳＲＡＭ（ＲＯＭ）を時分割的にブートＲＯＭとＳＲＡＭとして使用するので回路の簡素化が可能になる。つまり、上記メモリアレイ部は、ＳＲＡＭセルにＲＯＭ部分が加わる分だけ若干大きくなるが、上記アドレス選択回路やセンスアンプ等の周辺回路が共通化されることによって全体として簡素化が可能になる。動作速度も、ＲＯＭの読み出しがＳＲＡＭと同じく高速にできる。
【００３４】
図７には、この発明に係るメモリセルの他の一実施例の回路図が示されている。この実施例では、ＲＯＭ部がＣＮＴとＣＮＢの一対から構成される。つまり、ＭＯＳＦＥＴＱ７とＱ８により、ＲＯＭ記憶情報をスイッチＭＯＳＦＥＴＱ７とＱ８を介して相補的に記憶ノードＭＴとＭＢに伝える。接続部ＣＮＴにおいて例えば電源電圧ＶＤＤ側に接続すると、接続部ＣＮＢでは接地電位ＶＳＳ側に接続する。逆に、接続部ＣＮＴにおいて例えば接地電位ＶＳＳ側に接続すると、接続部ＣＮＢでは電源電圧ＶＤＤ側に接続する。これにより、前記図１の実施例よりも小さなＭＯＳＦＥＴＱ７とＱ８により、上記ＲＯＭ記憶情報を記憶ノードＭＴとＭＢに伝えることができ、セルサイズの小型化が可能になる。
【００３５】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＲＯＭ部の構成は、ヒューズやレーザー光線での配線切断の有無によって記憶情報を生成するもの等種々の実施形態を採ることができる。メモリセルを構成するラッチ回路は、ＣＭＯＳインバータ回路を用いるもの他にＮチャネルＭＯＳＦＥＴと高抵抗ポリシリコンで構成するもの等の変形を行うことができる。図３のメモリセルのレイウトも、使用する素子に応じて同様に種々の実施形態を採ることができる。ＲＯＭ部に記憶させる記憶情報は、ブートプログラムの他何であってもよい。
【産業上の利用可能性】
【００３６】
この発明は、前記マイクロコンピュータの他にＲＯＭ／ＲＡＭを必要とする半導体装置に広く利用することができる。
【図面の簡単な説明】
【００３７】
【図１】この発明に係るメモリセルの一実施例の回路図である。
【図２】図１のメモリセルの一実施例の動作説明図である。
【図３】この発明に係るメモリセルの一実施例の素子レイアウト図である。
【図４】この発明に係る記憶回路の一実施例の全体回路図である。
【図５】図１、図３の実施例のメモリセルの動作波形図である。
【図６】この発明に係る半導体集積回路装置の一実施例の全体ブロック図である。
【図７】この発明に係るメモリセルの他の一実施例の回路図である。
【符号の説明】
【００３８】
Ｑ１〜Ｑ８…ＭＯＳＦＥＴ、ＷＬ…ワード線、ＢＬＴ／ＢＬＢ…ビット線、ＲＥ…選択線、ＭＴ，ＭＢ…記憶ノード、ＮＷＥＬ…Ｎ型ウェル領域、ＰＷＥＬ１，２…Ｐ型ウェル領域、ＭＣ…メモリセル、ＷＤＲ…ワードドライバ、ＤＥＣ…デコーダ回路、ＣＴＲＬ…制御回路、ＳＡ…センスアンプ、ＷＡ…ライトアンプ、ＹＳ…カラムスイッチ、
ＣＰＵ…中央処理装置、ＢＵＳ…バス、ＩＮＦ…インターフェイス、ＳＲＡＭ（ＲＯＭ），ＤＲＡＭ…メモリ回路、ＬＣＤＤ…液晶駆動回路、
【技術分野】
【０００１】
この発明は、半導体装置に関し、ＲＯＭ（リード・オンリ・メモリ）とＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）とを有する半導体装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平５−１２８３２８号公報には、マスクＲＯＭとＳＲＡＭを有し、マスクＲＯＭに記憶されているデータのうち、当面の読み出しに係る一部のデータを読み出し速度が高速である小容量のＳＲＡＭに転送し、データを読み出す場合はＳＲＡＭを活性化して外部へ読み出すことが開示されている。特開２００４−３１８３３０号公報においては、ＣＰＵとブートＲＯＭ及びＳＲＡＭを有する半導体集積回路装置が開示されている。
【特許文献１】特開平５−１２８３２８号公報
【特許文献２】特開２００４−３１８３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前記特許文献２のようなブートＲＯＭは、マイクロコンピュータの起動時にしか記憶情報（プログラム）の読み出しを行わない。つまり、ＳＲＡＭに書き込みや読み出しを行うときに上記ブートＲＯＭの読み出しを行うことはない。このことに着目し、本願発明者等においては、ＳＲＡＭにＲＯＭの機能を持たせることを考えた。
【０００４】
この発明の目的は、簡単な構成で多機能化を図った新規な記憶回路を有する半導体装置を提供することにある。ここの発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される１つの実施例は、以下の通りである。複数のメモリセルのそれぞれは、第１と第２記憶ノードに交差接続された入力と出力がそれぞれ接続された第１と第２インバータ回路と、上記第１と第２記憶ノードと第１と第２入出力端子との間にそれぞれ設けられた第１、第２スイッチＭＯＳＦＥＴと、上記第１記憶ノードと第３記憶ノードの間に設けられた第３スイッチＭＯＳＦＥＴとを有する。上記第１と第２記憶ノードは、上記第１と第２入出力端子からの第１記憶情報が書き込み／読み出し可能にされる。上記第３記憶ノードは、第２記憶情報に対応して電源電圧又は接地電位が定常的に供給される。上記第３記憶ノードの記憶情報は、上記第３スイッチＭＯＳＦＥＴをオン状態にして上記第１、第２記憶ノードに伝えられる。上記第１、第２スイッチＭＯＳＦＥＴを介して上記第１と第２端子から読み出し可能にされる。
【発明の効果】
【０００６】
ＳＲＡＭにＲＯＭ機能を持たせることにより簡単な構成で記憶回路の多機能化が実現できる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係るメモリセルの一実施例の回路図が示されている。ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２からなる第１ＣＭＯＳインバータ回路と、ＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４からなる第２ＣＭＯＳインバータ回路の入力と出力とが交差接続されて第１記憶部としてのラッチ回路を構成する。上記ラッチ回路の一対の入出力ノードは、記憶ノードＭＴとＭＢとされる。一方の記憶ノードＭＴと非反転（トルー）ビット線ＢＬＴに接続される第１入出力端子との間には、Ｎチャネル型のスイッチＭＯＳＦＥＴＱ５が設けられる。他方の記憶ノードＭＢと反転（バー）ビット線ＢＬＢに接続される第２入出力端子との間には、Ｎチャネル型のスイッチＭＯＳＦＥＴＱ６が設けられる。上記スイッチＭＯＳＦＥＴＱ５とＱ６のゲートは、ワード線ＷＬに接続される。
【０００８】
この実施例では、同じメモリセルに第２記憶部を構成するＭＯＳＦＥＴＱ７、Ｑ８及び接続部ＣＮが設けられる。上記記憶ノードＭＴと、接続部ＣＮとの間にはＮチャネル型のスイッチＭＯＳＦＥＴＱ７が設けられる。特に制限されないが、他方の記憶ノードＭＢにも上記スイッチＭＯＳＦＥＴＱ７と同様なＭＯＳＦＥＴＱ８の一方のソース，ドレインがダミーとして接続される。このＭＯＳＦＥＴＱ８の他方のソース，ドレインとゲートは、接続されて回路の接地電位ＶＳＳが与えられる。上記接続部ＣＮは、特に制限されないが、コンタクトホールにより構成されており、上記接続部に電源電圧ＶＤＤが与えられる配線層又は回路の接地電位ＶＳＳが与えられる配線層との間に設けられたコンタクトホールにより、記憶情報としていずれか一方に固定的に接続される。上記ＭＯＳＦＥＴＱ７のゲートは、選択線ＲＥに接続される。上記第１記憶部は、ＳＲＡＭセルの記憶部を構成し、上記第２記憶部はＲＯＭセルを構成する。
【０００９】
図２には、上記図１のメモリセルの一実施例の動作説明図が示されている。ステップ（１）において電源供給される。ステップ（２）では、パワーオンリセット信号に連動して上記選択線ＲＥが一時的にハイレベルにされる。これにより、ＭＯＳＦＥＴＱ７がオン状態になり、記憶ノードＭＴに電源電圧ＶＤＤ（ハイレベル）又は接地電位ＶＳＳ（ロウレベル）を供給する。これにより、例えば接続部ＣＮが電源電圧ＶＤＤに接続されていたなら、言い換えるならば、上記ＲＯＭセルにハイレベルが記憶されていたなら、第１ＣＭＯＳインバータ回路（Ｑ１とＱ２）と第２ＣＭＯＳインバータ回路（Ｑ３とＱ４）からなるラッチ回路は、上記スイッチＭＯＳＦＥＴＱ７のオン状態に対応して記憶情報に対応したハイレベルが上記記憶ノードＭＴに伝えられ、これに対応して記憶ノードＭＢがロウレベルになる。上記ステップ（２）によりにより、上記第１記憶部には、上記第２記憶部の記憶情報が転送される。
【００１０】
ステップ（３）では、ＲＯＭの読み出しが行われる。つまり、ワード線ＷＬの選択とビット線ＢＬＴ／ＢＬＢの選択動作により、上記メモリセルが選択されて上記第１記憶部の記憶情報、つまりは第２記憶情報（ＲＯＭ）の記憶情報が読み出される。例えば、上記メモリセルがマイクロコンピュータに搭載されている場合には、上記ＲＯＭにはブートプログラが格納されており、上記ステップ（３）の読み出し（Ｂｏｏｔ）によりマイクロコンピュータの起動動作が実施される。
【００１１】
ステップ（４）では、通常動作とされる。つまり、上記メモリセルに対してデータを書き込みと読み出しが行われる。すなわち、通常動作は、ＳＲＡＭとして動作させるものであり、ワード線ＷＬの選択とビット線ＢＬＴ／ＢＬＢの選択動作により、上記メモリセルを選択して任意のデータを書き込み、読み出すことができる。
【００１２】
上記通常動作から再びＲＯＭとしての情報を読み出す必要があるときには、ステップ（２）に戻り、リセット信号を発生させ、これに連動して信号ＲＥを発生させた後にステップ（３）により読み出すようにすればよい。ステップ（５）は、電源遮断である。
【００１３】
図３には、この発明に係るメモリセルの一実施例の素子レイアウト図が示されている。２つのＰチャネルＭＯＳＦＥＴ（Ｑ１、Ｑ３）が形成されるＮ型ウェル領域（ＮＷＥＬ）を挟んでＳＲＡＭ部のＮチャネルＭＯＳＦＥＴ（Ｑ２、Ｑ４、Ｑ５、Ｑ６）が形成されるＰ型ウェル領域ＰＷＥＬ１と、ＲＯＭ部のＮチャネルＭＯＳＦＥＴ（Ｑ７、Ｑ８）が形成されるＰ型ウェル領域ＰＷＥＬ２とに振り分けられて形成される。
【００１４】
上記Ｐ型ウェル領域ＰＷＥＬ１及びＮ型ウェル領域ＮＷＥＬにおいて、第１ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２は、ゲートＧが一体的に形成される。同様に第２ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４もゲートＧが一体的に形成される。上記２つのＮチャネルＭＯＳＦＥＴＱ２とＱ４は、ソース領域を構成する拡散層が共通化されてコンタクトＣＮにより接地線ＶＳＳに接続される。上記ＮチャネルＭＯＳＦＥＴＱ２とＱ４のドレインは、第１配線層Ｍ１により、ＰチャネルＭＯＳＦＥＴＱ１、Ｑ３のドレインと接続されて、他方のＣＭＯＳインバータ回路のゲートＧと交差接続されて記憶ノードＭＴ、ＭＢが構成される。上記２つのＰチャネルＭＯＳＦＥＴＱ１とＱ２のソース領域を構成する拡散層が共通化されてコンタクトＣＮにより電源電圧線ＶＤＤに接続される。コンタクトＣＮは、上と下の層の配線等を隔てる層間絶縁膜に設けられた穴であり、穴の中に金属等の導電物質が埋め込まれて上下層間を接続する。
【００１５】
ＮチャネルＭＯＳＦＥＴＱ５は、上記ＭＯＳＦＥＴＱ２の記憶ノードＭＴに対応した拡散層を一方のソース，ドレイン拡散層とし、ゲートを挟んだ他方のソース，ドレイン拡散層は、ビット線ＢＬＴとの接続を行う第１配線層Ｍ１に接続される。ＮチャネルＭＯＳＦＥＴＱ６は、上記ＭＯＳＦＥＴＱ４の記憶ノードＭＢに対応した拡散層を一方のソース，ドレイン拡散層とし、ゲートを挟んだ他方のソース，ドレイン拡散層は、ビット線ＢＬＢとの接続を行う第１配線層Ｍ１に接続される。
【００１６】
上記Ｐ型ウェル領域ＰＷＥＬ２において、ＮチャネルＭＯＳＦＥＴＱ７とＱ８が形成される。ダミーとしてのＭＯＳＦＥＴＱ８は、一方の拡散層が上記記憶ノードＭＢを構成する配線層Ｍ１に接続され、ゲートと拡散層の他方とは配線層Ｍ１により接続されて接地電位ＶＳＳが与えられる。ＲＯＭの読み出し用としてのＭＯＳＦＥＴＱ７は、一方の拡散層が上記記憶ノードＭＴを構成する配線層Ｍ１に接続される。他方の拡散層は、第１配線層Ｍ１に接続されている。ゲートは選択線ＲＥと接続されるよう第１配線層に接続されている。
【００１７】
第２配線層Ｍ２は、電源線ＶＤＤ、接地線ＶＳＳ、ビット線ＢＬＴ、ＢＬＢをそれぞれ構成する。これらの配線と、メモリセルの内部との接続は図面が複雑になるので図示しないけれども、上記電源線ＶＤＤは、上記ＰチャネルＭＯＳＦＥＴＱ１、Ｑ３の共通化されたソース拡散層と接続される第１配線層Ｍ１と接続されて電源電圧を供給する。ビット線ＢＬＴは、上記ＭＯＳＦＥＴＱ５の他方のソース，ドレインに接続される第１配線層Ｍ１と接続される。ビット線ＢＬＢは、上記ＭＯＳＦＥＴＱ６の他方のソース，ドレインに接続される第１配線層Ｍ１と接続される。接地線ＶＳＳは、上記ＭＯＳＦＥＴＱ１とＱ３の共通化されたソース拡散層に接続される第１配線層Ｍ１に接続されて接地電位を供給する。ＲＯＭの目用の電源線ＶＤＤ又はＶＳＳのいずれか一方が、上記ＭＯＳＦＥＴＱ７の他方の拡散層に接続された第１配線層Ｍ１に接続される。
【００１８】
第３配線層Ｍ３は、電源線ＶＤＤ、接地線ＶＳＳ、ワード線ＷＬ、選択線ＲＥをそれぞれ構成する。これらの配線と、メモリセルの内部との接続は図面が複雑になるので図示しないけれども、上記接地線ＶＳＳは、上記ＭＯＳＦＥＴＱ８の上記ゲートと拡散層の他方と接続される配線層Ｍ１に接続される。上記電源線ＶＤＤは、上記ＰチャネルＭＯＳＦＥＴＱ１、Ｑ３の共通化されたソース拡散層と接続される第１配線層Ｍ１及びＭ２と接続されて電源電圧を供給する。ワード線ＷＬは、上記ＭＯＳＦＥＴＱ５とＱ５のゲートを共通に接続する第１配線層Ｍ１に接続される。選択線ＲＥは、ＭＯＳＦＥＴＱ７のゲートに接続される第１配線Ｍ１と接続される。
【００１９】
図４には、この発明に係る記憶回路の一実施例の全体回路図が示されている。この記憶回路は、基本的にはスタティック型ＲＡＭを構成するメモリセルにＲＯＭの目が組み込まれてＲＡＭ／ＲＯＭの両機能が持たせられる。この記憶回路は、上記のようなメモリセルにより構成されたメモリセルアレイと、その周辺回路に設けられたアドレス選択回路、読み出し回路及び書き込み回路等から構成される。
【００２０】
メモリセルアレイとして、３本のワード線ＷＬ１〜ＷＬ３と、３対の相補ビット線ＢＬＴ０，ＢＬＢ０〜ＢＬＴ２，ＢＬＢ２と、その交点に設けられた９個のメモリセルＭＣが代表として例示的に示されている。上記メモリセルＭＣは、前記図１、図３に示したようなＭＯＳＦＥＴＱ１〜Ｑ８から構成される。
【００２１】
特に制限されないが、実際のメモリセルアレイは、１つのワード線ＷＬに２５６個のメモリセルが配置される。それ故、相補ビット線ＢＬＴ，ＢＬＢは、ＢＬＴ０，ＢＬＢ０〜ＢＬＴ２５５，ＢＬＢ２５５のような２５６対から構成される。例えば、一対のビット線ＢＬＴとＢＬＢには、２５６個のメモリセルが配置される。それ故、ワード線は、ＷＬ０〜２５５のような２５６本から構成される。上記各ビット線ＢＬＴ，ＢＬＢには、図示しないけれどもプリチャージ＆イコライズ回路が設けられる。このプリチャージ回路＆イコライズ回路は、例えば、相補ビット線ＢＬＴとＢＬＢに電源電圧のようなプリチャージ電圧を与えるＰチャネルＭＯＳＦＥＴと、上記相補ビット線ＢＬＴとＢＬＢとの間を短絡するＰチャネルＭＯＳＦＥＴから構成される。また、相補ビット線ＢＬＴとＢＬＢと電源端子との間に、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴをプルアップＭＯＳＦＥＴとして設けるようにしてもよい。このプルアップＭＯＳＦＥＴにより、読み出し時にハイレベル側のビット線の落ち込みが防止される。
【００２２】
特に制限されないが、上記２５６対のビット線は、ＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチＹＳを構成するＰチャネルＭＯＳＦＥＴＱ２０，Ｑ２１、Ｑ２２，Ｑ２３及びＱ２４，Ｑ２５等により６４対の相補の読み出しデータ線ＣＢ，／ＣＢに接続される。１つの読み出しデータ線ＣＢＴ，ＣＢＢには、４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記読み出しデータ線ＣＢＴ，ＣＢＢには、センスアンプＳＡが設けられる。センスアンプＳＡは、ＰチャネルＭＯＳＦＥＴＱ２８，Ｑ２９とＮチャネルＭＯＳＦＥＴＱ２６，Ｑ２７からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路と、このＣＭＯＳラッチ回路のＮチャネルＭＯＳＦＥＴのソースと回路の接地電位ＶＳＳに設けられたＮチャネルＭＯＳＦＥＴＱ３０から構成される。上記読み出しデータ線ＣＢＴ，ＣＢＢが上記のように６４対設けられることに対応してセンスアンプＳＡも全体で６４個設けられる。
【００２３】
上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴＱ３０のゲートには、タイミング生成回路で形成されたセンスアンプ選択信号ｓａｃが供給される。センスアンプＳＡは、上記選択信号ｓａｃにより活性化されて読み出しデータ線ＣＢＴ，ＣＢＢの信号を増幅する。上記センスアンプＳＡの増幅信号は、例えば出力ラッチ回路に伝えられ、出力回路により出力信号が形成される。
【００２４】
この実施例では、特に制限されないが、上記６４個のセンスアンプＳＡを全て活性化して６４ビットからなる読み出し信号を出力させる読み出し動作、上記６４個のセンスアンプＳＡうちの３２個を活性化して３２ビットからなる読み出し信号を出力させる読み出し動作、あるいは上記６４個のセンスアンプＳＡのうちの１６個を活性化して１６ビットからなる読み出し信号を出力させる読み出し動作が選択的に可能にされる。上記センスアンプ選択信号ｓａｃは、上記３種類の読み出し動作に対応してセンスアンプＳＡ等の制御を行うようにされる。
【００２５】
この実施例では、各ビット線対ＢＬＴ，ＢＬＢに、ライトアンプＷＡが設けられる。これらのライトアンプは、上記のような読み出し動作に対応して、書き込み用データ線に与えられる書き込み信号を上記ビット線対ＢＬＴ，ＢＬＢに供給する。上記のようにカラムスイッチＹＳを介さないで上記ライトアンプＷＡが設けられるので、各ライトアンプは、選択されたものが活性化されて上記のような６４ビット、３２ビットあるいは１６ビット等のようなデータ単位での書き込みが行われる。このようなカラムスイッチＹＳ及びセンスアンプＳＡの選択動作、ライトアンプＷＡの選択動作は、制御回路ＣＴＲＬからの信号により行われる。
【００２６】
上記２５６本からなるワード線ＷＬのうちの１本がデコーダ回路ＤＥＣにより形成された選択信号を受けるワードドライバＷＤＲによって選択される。デコーダ回路ＤＥＣは、タイミング生成回路で形成されたタイミング信号とアドレス信号を受けて、上記ワード線の選択信号やカラムの選択信号を形成する。そして、上記スタンバイ動作等の動作モードでは、アドレス信号に無関係に全てのワード線は非選択レベルにされる。デコーダ回路で形成されたカラム選択信号は、制御回路ＣＴＲＬに含まれる論理回路により、前記３２ビット動作、１６ビット動作及び８ビット動作に対応した選択動作を行う。
【００２７】
特に制限されないが、各メモリセルＭＣの上記ＲＯＭ情報の読み出しのために選択線ＲＥの選択ドライバが上記ワードドライバＷＤＲ部に設けられる。これらの選択ドライバは、制御回路ＣＴＲＬで発生された信号ｒｅが駆動回路を介して共通に供給される。これにより、全メモリセルＭＣの上記ＲＯＭの目の記憶情報が上記メモリセルを構成するラッチ回路に転送される。したがって、前記のように通常のＳＲＡＭの読み出しを行うことにより、上記転送されたＲＯＭの目の記憶情報を取り出すことができる。このようなＲＯＭの目の記憶情報が格納されたメモリセルに、書き込みを行うと、ＲＯＭの目の記憶情報が上記書き込みデータに置き換えられる。
【００２８】
図５には、前記図１、図３の実施例のメモリセルの動作波形図が示されている。この波形図は、コンピュータによる回路シミュレーションにより求められたものであり、前記のようなＲＯＭ部を設けたメモリセルに読み出し動作（Ｒead)と書き込み動作（Ｗrite) を行った例が示されている。
【００２９】
読み出し動作（Ｒead)は、クロックＣＬＫに同期して行われ、アドレス選択動作によりワード線ＷＬの選択動作が行われ、ビット線ＢＬＴ／ＢＬＢには記憶ノードに対応した電位差が表れる。上記ワード線ＷＬの選択動作により、メモリセルの記憶ノード（メモリノード）のロウレベルが一時的に浮き上がるがラッチ動作によってもとに戻る。センスアンプＳＡの活性化によってセンスアンプのコモンソース電位がロウレベルとなり、増幅動作が開始されて選択されたビット線ＢＬＴ／ＢＬＢに接続されたセンス線ＣＢＴ／ＣＢＢがハイレベル／ロウレベルに増幅される。この増幅信号は、信号信号として出力（Ｒead)される。
【００３０】
書き込み動作（Ｗrite) は、上記同様にクロックＣＬＫに同期して行われ、アドレス選択動作によりワード線ＷＬの選択動作が行われ、ビット線ＢＬＴ／ＢＬＢには記憶ノードに対応した電位差が表れる。上記ワード線ＷＬの選択動作により、メモリセルの記憶ノード（メモリノード）のロウレベルが一時的に浮き上がる。ライトスイッチにより書き込み信号が伝えられると、ビット線ＢＬＴ／ＢＬＢが切り替えられ、これに対応してメモリノードのデータ書き換え（反転書き込み）が行われる。同図のように、前記のようなＲＯＭ機能のためのＭＯＳＦＥＴＱ７、Ｑ８を付加しても、何も問題なく通常のＳＲＡＭメモリセルと同様な読み出し動作及び書き込み動作を行えることが確認される。特に、前記実施例のように、ダミーとしてのＭＯＳＦＥＴＱ８を付加することにより、上記ラッチ回路の入出力負荷のバランスが良好となるものである。
【００３１】
図６には、この発明に係る半導体装置の一実施例の全体ブロック図が示されている。この実施例は、マイクロコンピュータユニット（システムＬＳＩ又はＳＯＣ）に向けらており、同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。この実施例のマイコンＬＳＩは、例えばＲＩＳＣ(Reduced instruction set computer)タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、例えば携帯機器応用に向けられている。
【００３２】
ＣＰＵは前記中央処理装置であり、ＳＲＡＭは、本願発明に係る記憶回路であり、半導体装置（ＳＯＣ；システム・オン・チップ）のデータバスＢＵＳに接続されて高速、小容量の記憶装置として用いられる。ＤＲＡＭは、ダイナミック型ＲＡＭであり、上記データバスＢＵＳに接続されて低速、大容量の記憶装置として用いられる。ＬＣＤＤは、例えば液晶駆動回路であり、表示動作を行う。インターフェイス回路ＩＮＦは、半導体装置（ＳＯＣ）の外部との間での信号の授受を行う。上記ＳＲＡＭは、前記図４に示したメモリセルＭＣのようにＲＯＭ部を持つものであり、ここにマイクロコンピュータの起動用のブートプログラムが書き込まれている。
【００３３】
電源投入直後のリセット動作において上記ＳＲＡＭには選択信号ＲＥが発生されて、ＲＯＭ部のブートプログラムがメモリセルＭＣに転送される。これにより、ＣＰＵはＳＲＡＭをアクセスしてブートプログラムを読み出して起動動作が行われる。この後は、上記ＳＲＡＭに、ＳＲＡＭとして扱うことにより、ブートプログラムがデータ書き込みに対応して書き換えられるものである。この構成では、ＳＲＡＭ（ＲＯＭ）を時分割的にブートＲＯＭとＳＲＡＭとして使用するので回路の簡素化が可能になる。つまり、上記メモリアレイ部は、ＳＲＡＭセルにＲＯＭ部分が加わる分だけ若干大きくなるが、上記アドレス選択回路やセンスアンプ等の周辺回路が共通化されることによって全体として簡素化が可能になる。動作速度も、ＲＯＭの読み出しがＳＲＡＭと同じく高速にできる。
【００３４】
図７には、この発明に係るメモリセルの他の一実施例の回路図が示されている。この実施例では、ＲＯＭ部がＣＮＴとＣＮＢの一対から構成される。つまり、ＭＯＳＦＥＴＱ７とＱ８により、ＲＯＭ記憶情報をスイッチＭＯＳＦＥＴＱ７とＱ８を介して相補的に記憶ノードＭＴとＭＢに伝える。接続部ＣＮＴにおいて例えば電源電圧ＶＤＤ側に接続すると、接続部ＣＮＢでは接地電位ＶＳＳ側に接続する。逆に、接続部ＣＮＴにおいて例えば接地電位ＶＳＳ側に接続すると、接続部ＣＮＢでは電源電圧ＶＤＤ側に接続する。これにより、前記図１の実施例よりも小さなＭＯＳＦＥＴＱ７とＱ８により、上記ＲＯＭ記憶情報を記憶ノードＭＴとＭＢに伝えることができ、セルサイズの小型化が可能になる。
【００３５】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＲＯＭ部の構成は、ヒューズやレーザー光線での配線切断の有無によって記憶情報を生成するもの等種々の実施形態を採ることができる。メモリセルを構成するラッチ回路は、ＣＭＯＳインバータ回路を用いるもの他にＮチャネルＭＯＳＦＥＴと高抵抗ポリシリコンで構成するもの等の変形を行うことができる。図３のメモリセルのレイウトも、使用する素子に応じて同様に種々の実施形態を採ることができる。ＲＯＭ部に記憶させる記憶情報は、ブートプログラムの他何であってもよい。
【産業上の利用可能性】
【００３６】
この発明は、前記マイクロコンピュータの他にＲＯＭ／ＲＡＭを必要とする半導体装置に広く利用することができる。
【図面の簡単な説明】
【００３７】
【図１】この発明に係るメモリセルの一実施例の回路図である。
【図２】図１のメモリセルの一実施例の動作説明図である。
【図３】この発明に係るメモリセルの一実施例の素子レイアウト図である。
【図４】この発明に係る記憶回路の一実施例の全体回路図である。
【図５】図１、図３の実施例のメモリセルの動作波形図である。
【図６】この発明に係る半導体集積回路装置の一実施例の全体ブロック図である。
【図７】この発明に係るメモリセルの他の一実施例の回路図である。
【符号の説明】
【００３８】
Ｑ１〜Ｑ８…ＭＯＳＦＥＴ、ＷＬ…ワード線、ＢＬＴ／ＢＬＢ…ビット線、ＲＥ…選択線、ＭＴ，ＭＢ…記憶ノード、ＮＷＥＬ…Ｎ型ウェル領域、ＰＷＥＬ１，２…Ｐ型ウェル領域、ＭＣ…メモリセル、ＷＤＲ…ワードドライバ、ＤＥＣ…デコーダ回路、ＣＴＲＬ…制御回路、ＳＡ…センスアンプ、ＷＡ…ライトアンプ、ＹＳ…カラムスイッチ、
ＣＰＵ…中央処理装置、ＢＵＳ…バス、ＩＮＦ…インターフェイス、ＳＲＡＭ（ＲＯＭ），ＤＲＡＭ…メモリ回路、ＬＣＤＤ…液晶駆動回路、
【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、
上記メモリセルは、
第１と第２記憶ノードに交差接続された入力と出力がそれぞれ接続された第１と第２インバータ回路と、
上記第１と第２記憶ノードと第１と第２入出力端子との間にそれぞれ設けられた第１、第２スイッチＭＯＳＦＥＴと、
上記第１記憶ノードと第３記憶ノードの間に設けられた第３スイッチＭＯＳＦＥＴとを有し、
上記第１と第２記憶ノードは、上記第１と第２入出力端子からの第１記憶情報が書き込み／読み出し可能にされ、
上記第３記憶ノードは、第２記憶情報に対応して電源電圧又は接地電位が定常的に供給され、
上記第３記憶ノードの記憶情報は、上記第３スイッチＭＯＳＦＥＴをオン状態にして上記第１、第２記憶ノードに伝えられ、上記第１、第２スイッチＭＯＳＦＥＴを介して上記第１と第２端子から読み出し可能にされる半導体装置。
【請求項２】
請求項１において、
上記第２記憶情報に対応して上記第３記憶ノードに上記電源電圧又は接地電位が定常的に供給する手段は、上記第３記憶ノードと上記電源電圧又は接地電位を伝える配線層との間のコンタクトホールとされる半導体装置。
【請求項３】
請求項２において、
第４記憶ノードと、
上記第２記憶ノードと上記第４記憶ノードとの間に第４スイッチＭＯＳＦＥＴとを更に有し、
上記第２記憶情報は、上記第３記憶ノードに対して上記電源電圧又は接地電位のうち一方を供給するとき、上記第４記憶ノードに対して上記電源電圧又は接地電位のうち他方を供給する半導体装置。
【請求項４】
請求項３において、
複数のワード線と、
複数の相補ビット線と、
読み出し線とを更に有し、
上記メモリセルの第１、第２スイッチＭＯＳＦＥＴのゲートは、対応する上記ワード線に接続され、
上記メモリセルの第１、第２入出力端子は、対応する上記相補ビット線に接続され、
上記メモリセルの第３スイッチＭＯＳＦＥＴのゲートは、上記読み出し線に接続される半導体装置。
【請求項５】
請求項４において、
マイクロコンピュータを更に有し、
上記第２記憶情報は、マイクロコンピュータを起動するブートプログラムを構成する半導体装置。
【請求項１】
複数のメモリセルを有し、
上記メモリセルは、
第１と第２記憶ノードに交差接続された入力と出力がそれぞれ接続された第１と第２インバータ回路と、
上記第１と第２記憶ノードと第１と第２入出力端子との間にそれぞれ設けられた第１、第２スイッチＭＯＳＦＥＴと、
上記第１記憶ノードと第３記憶ノードの間に設けられた第３スイッチＭＯＳＦＥＴとを有し、
上記第１と第２記憶ノードは、上記第１と第２入出力端子からの第１記憶情報が書き込み／読み出し可能にされ、
上記第３記憶ノードは、第２記憶情報に対応して電源電圧又は接地電位が定常的に供給され、
上記第３記憶ノードの記憶情報は、上記第３スイッチＭＯＳＦＥＴをオン状態にして上記第１、第２記憶ノードに伝えられ、上記第１、第２スイッチＭＯＳＦＥＴを介して上記第１と第２端子から読み出し可能にされる半導体装置。
【請求項２】
請求項１において、
上記第２記憶情報に対応して上記第３記憶ノードに上記電源電圧又は接地電位が定常的に供給する手段は、上記第３記憶ノードと上記電源電圧又は接地電位を伝える配線層との間のコンタクトホールとされる半導体装置。
【請求項３】
請求項２において、
第４記憶ノードと、
上記第２記憶ノードと上記第４記憶ノードとの間に第４スイッチＭＯＳＦＥＴとを更に有し、
上記第２記憶情報は、上記第３記憶ノードに対して上記電源電圧又は接地電位のうち一方を供給するとき、上記第４記憶ノードに対して上記電源電圧又は接地電位のうち他方を供給する半導体装置。
【請求項４】
請求項３において、
複数のワード線と、
複数の相補ビット線と、
読み出し線とを更に有し、
上記メモリセルの第１、第２スイッチＭＯＳＦＥＴのゲートは、対応する上記ワード線に接続され、
上記メモリセルの第１、第２入出力端子は、対応する上記相補ビット線に接続され、
上記メモリセルの第３スイッチＭＯＳＦＥＴのゲートは、上記読み出し線に接続される半導体装置。
【請求項５】
請求項４において、
マイクロコンピュータを更に有し、
上記第２記憶情報は、マイクロコンピュータを起動するブートプログラムを構成する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２０８６０（Ｐ２０１０−２０８６０Ａ）
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願番号】特願２００８−１８２１００（Ｐ２００８−１８２１００）
【出願日】平成２０年７月１２日（２００８．７．１２）
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願日】平成２０年７月１２日（２００８．７．１２）
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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