【課題】適切に電源電圧を負荷回路に供給することができる、半導体装置を提供する。
【解決手段】電圧トランスファ２０及びセンスノード配線３３が設けられており、電圧トランスファ２０は、各Ｓｕｂ−Ａｒｒａｙに応じて設けられたＮＭＯＳトランジスタＴＲにより、ノード３２とノード３０との間が接続される。電圧トランスファ２０のトランジスタＴＲは、ソース及びドレインの一方が電源線３１の各Ｓｕｂ−Ａｒｒａｙに応じた位置に接続されており、ソース及びドレインの他方がセンスノード配線３３に接続されている。また、トランジスタＴＲのゲートには、対応するＳｕｂ−Ａｒｒａｙのデコード信号Ａ０〜ＡＸが入力される。 （もっと読む）

【課題】比較的高い抵抗率を持つ導電体を電極に用いた場合でも、高信頼な抵抗変化素子を実現する。
【解決手段】不揮発性半導体記憶装置は、第１配線５４と、第２配線５５と、一端を前記第１配線５４に、他端を前記第２配線５５にそれぞれ電気的に接続されたメモリセル４０とを具備する。メモリセル４０は、抵抗値の変化で情報を記憶する抵抗変化層４１と、抵抗変化層４１の両端にそれぞれ接続され、貴金属を含まない第１電極５１及び第２電極５２とを備える。第１電極５１は、外側電極４３と、外側電極４３と抵抗変化層４１との間に設けられた界面電極４２とを含む。界面電極４２の膜厚は、外側電極４３の膜厚よりも薄い。界面電極４２の抵抗率は、外側電極４３の抵抗率よりも高い。第１電極５１の抵抗値Ｒｓは、抵抗変化層５２の低抵抗状態の抵抗値Ｒｏｎよりも低い。 （もっと読む）

【課題】メモリセルを微細化しても、抵抗変化動作に十分な電流を流すことが可能なダイオードを備える抵抗変化型の不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、Ｘ方向に延在する第１配線１３と、Ｙ方向に延在する第２配線２０と、第１配線１３と第２配線２０との交点に設けられたメモリセル１０とを具備する。メモリセル１０は、第１配線１３上に設けられ一端を第１配線１３に接続されたダイオード１５と、ダイオード１５上方に設けられ一端をダイオード１５に直列接続され、他端を第２配線２０に接続され、抵抗値の変化で情報を記憶する抵抗変化部１９とを備えている。ダイオード１５は、第１導電型の第１半導体層１３と、第２導電型で、第１半導体層１３の内部に伸びている第２半導体層１４とを含んでいる。 （もっと読む）

【課題】大規模な半導体記憶装置における不良トランジスタの検出と、不良トランジスタの特性の測定とを高速で行うことができる、半導体記憶装置を提供する。
【解決手段】メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定する。 （もっと読む）

【課題】 微妙なプロセスコントロールのための判断材料となる情報を短時間のうちに採取することができるプロセス評価用半導体集積回路を提供する。
【解決手段】 プロセス評価用半導体集積回路としてのＳＲＡＭは、メモリセルに電源電圧を供給する給電系統と、メモリセル以外の回路に電源電圧を供給する給電系統とが分離されており、メモリセルに供給する電源電圧を他の回路に対する電源電圧と独立に制御可能な構成となっている。メモリセルに対する電源電圧を段階的に下げつつ、各メモリセルに対するアクセスを試み、動作不良を検出することにより、メモリセル間のトランジスタの電気的特性の微妙な変化を判定することができる。 （もっと読む）

【課題】複数の機種に展開される集積回路装置の低コスト化を実現する集積回路装置及びその端子配置方法を提供する。
【解決手段】マスクＲＯＭを内蔵する集積回路装置は、ＥＰＲＯＭを内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通の第１の共通外部端子群と、前記ＥＰＲＯＭにアクセスするＥＰＲＯＭ版処理回路の機能の少なくとも一部を有し、その処理内容に対応した信号が前記第１の共通外部端子群を介して入力又は出力される処理回路と、前記処理回路によってアクセスされる前記マスクＲＯＭとを含み、前記第１の共通外部端子群が、当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って配置され、前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じである。 （もっと読む）

【解決手段】本発明は、少なくとも第１及び第２のメモリセル(Cell_B) を備えた不揮発性メモリ(M) に関しており、第１及び第２のメモリセルは、デュアルゲート(21,23) とデュアルゲート(21,23) 間に設けられた絶縁層(22)とを有する蓄積MOS トランジスタ(T_B') を夫々備えている。第２のメモリセル(Cell_B) の蓄積トランジスタ(T_B') の絶縁層(22)は、第１のメモリセルの蓄積トランジスタの絶縁層より絶縁性が低い少なくとも１つの部分(29)を有している。
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【課題】プログラムされた情報のセキリュティが高く、半導体チップ毎に異なる情報をプログラムすることを簡単に可能とすること。
【解決手段】本発明は、半導体ウエハ内に配列された複数の半導体チップとなるべき領域１２内にそれぞれ設けられたＯＴＰ−ＲＯＭセル配列２１に対応するプログラムドット配列を有するプログラムヘッド８０を、複数の半導体チップとなるべき領域１２のうち１つの領域内のＯＴＰ−ＲＯＭセル配列２１に合わせる工程と、プログラムヘッド８０を用いＯＴＰ−ＲＯＭセル配列２１を、複数の半導体チップとなるべき領域１２ごとに異なるパターンでプログラムする工程と、を有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】外部から局所的に圧力がかかっても破損しにくい半導体装置を提供する。また、外部からの局所的押圧による非破壊の信頼性が高い半導体装置を歩留まり高く作製する方法を提供する。
【解決手段】単結晶半導体領域を用いて形成された半導体素子を有する素子基板上に、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体を設け、加熱圧着することにより、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体及び素子基板が固着された半導体装置を作製する。 （もっと読む）

【課題】ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした上で、ＣＰＵシステムを高速化し、無線タグの通信性能の向上を行う。
【解決手段】ＣＰＵが搭載されている無線タグにＲＦバッテリー付きのＳＲＡＭを搭載することで、ＣＰＵシステムの高速化による通信性能を向上させる。また、ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした。ＲＦバッテリーは、アンテナ回路と、電源部と、蓄電装置と、を有する。ＳＲＡＭとＲＦバッテリーとを組み合わせることで、ＳＲＡＭに不揮発性メモリとしての機能を持たせる。 （もっと読む）

【課題】基板表面と基板上に形成された配線とで形成される段差部分にシリコン膜を形成した場合においても、メモリ素子の書き込み特性を低下させない半導体装置および当該半導体装置の作製方法を提供する。
【解決手段】絶縁表面を有する基板１０上に形成された第１の電極１１と、第１の電極１１の側壁部に形成されたサイドウォール絶縁層１２と、第１の電極１１上及びサイドウォール絶縁層１２を覆って形成されたシリコン膜１３と、シリコン膜１３上に形成された第２の電極１４と、を有し、第１の電極１１又は第２の電極１４は、シリコン膜１３と合金化する材料で形成されているメモリ素子を複数有している。 （もっと読む）

【課題】メモリーにおいて波長以下の線幅を有する微細なワード線やデータ線をパターニングする際、メモリーアレーとサブワードドライバやセンスアンプの境界部において、パターン端部で生ずる回折光が干渉するためワード線やデータ線端がショートしたり、断線を起こす問題を解決するパターン形成方法を提供する。
【解決手段】ワード線やデーター線をパターニングするためのマスクパターン（ａ）において、終端部の隣り合うワード線ＷＬ１、ＷＬ２、ＷＬ５、ＷＬ６の長さを変えて先端をずらし、さらにワード線端ＷＬ１、ＷＬ２、ＷＬ５，ＷＬ６を斜めに角を落とす。レジストパターン内の分離やパターン同士の接触を防止することができ、パターニングする配線の断線や、配線間のショートを防止することができる。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１〜１３４と、ゲート絶縁膜と、ゲート電極１０３〜１０６とを有する薄膜トランジスタ１１８〜１２１と、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホール１４２を含む第１のコンタクトホールと、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホールに含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホール１４２の底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関するものである。 （もっと読む）

【課題】メモリにおけるデータの読み出しに関し、低消費電力なメモリを搭載した半導体装置を提供することを課題とする。
【解決手段】ワード線と、ビット線と、ワード線及びビット線に電気的に接続されたメモリセルを有する半導体装置において、ビット線に接続され、ビット線の電位をメモリセルに保持されたデータを読み出すための電位にするプリチャージ回路を有し、プリチャージ回路はビット線毎に設けられており、ビット線毎にメモリセルに保持されたデータを読み出すための電位にする構成とする。 （もっと読む）

【課題】メモリ・セルの設計に関する種々の制約を同時に叶えるメモリ・セルの金属ラインのレイアウトを提供する。
【解決手段】メモリ・セルは、第１の方向に走るポリシリコン・ゲート２を有して提供される。金属ラインの一連の層は、第１の方向と実質的に直交する第２の方向に走るビット・ライン４の層を含み、その後に、第２の方向に走るデータ・ライン６を含み、そして、次に、第１の方向に走るワード・ライン８を含んで、提供される。データ・ライン６は、ビット・ライン４が、メモリ・セル内に記憶されたデータ値を感知するために用いられている間に保持されている値にプリチャージされる。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一シリコン基板上に、少なくとも、ソース・ゲート間あるいはドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のＭＯＳトランジスタを設けるとともに、トンネル電流の大きさが異なる複数種類のＭＯＳトランジスタのうち、トンネル電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのＭＯＳトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入された制御回路とを有し、制御回路に供給される制御信号により、主回路を構成するトンネル電流が大きいＭＯＳトランジスタのソース・ゲート間あるいはドレイン・ゲート間に流れることの許容／不許容を制御するようにした。 （もっと読む）

【課題】メモリセルごとに書き込まれる電位のばらつきを抑えることが可能な半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法を提供する。
【解決手段】半導体記憶装置１００は、半導体基板１１と、半導体基板１１上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、半導体基板１１上部であってゲート電極１５下を挟む一対の領域に形成された低濃度拡散領域１６と、低濃度拡散領域１６上に形成された電荷蓄積部１８とを含むメモリセル１と、メモリセル１を覆うように半導体基板１１上に形成され、所定波長のＵＶレーザ光を透過させる絶縁性の第１パッシベーション２１と、第１パッシベーション２１上に形成され、ＵＶレーザ光を遮断し、電荷蓄積部１８上に開口を有する第２パッシベーション２３とを有する。 （もっと読む）

【課題】マスクＲＯＭを具備する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００と、半導体基板の複数の活性領域を画定する素子分離膜パターン１１０と、活性領域に形成されノーマリオントランジスタとノーマリオフトランジスタにより構成されたマスクＲＯＭ領域ＭＲＲと、活性領域上に配置され素子分離膜パターン１１０上を交差して伸びるゲートライン１７０と、ゲートライン１７０と活性領域との間に形成されたゲート絶縁膜１２１,１６０を有し、ノーマリオフトランジスタはさらに前記ゲートラインと前記ゲート絶縁膜１９０との間において浮遊導電パターン１３１とゲート層間絶縁膜パターン１４１を順に積層する。 （もっと読む）

【課題】微小構造体の空間を形成するために設ける犠牲層に使用されるフォトマスクの枚数を低減し、製造コストを削減する。
【解決手段】同一のフォトマスクを用いてパターニングされたレジストマスクにより犠牲層を形成する。レジストマスクにより第１の犠牲層をエッチングして形成した後に、同一のフォトマスクを使用してパターンを形成されたレジストマスクを用いて第２の犠牲層をエッチングして形成する。レジストマスクは一方の犠牲層のエッチング前に外形寸法を拡大又は縮小する等して変形することで、大きさの異なる犠牲層を形成することができる。 （もっと読む）

【課題】
デコーダ部の両側にそれぞれのワード線に対応したドライバを設けることは困難となってきていた。
【解決手段】
半導体記憶装置は、行デコーダ部と、前記行デコーダ部の一方に配置された第１のセルアレイと、前記行デコーダ部の他方に配置された第２のセルアレイと、前記行デコーダ部上に配置され、前記第１のセルアレイの所定の行アドレスに対応するワード線と前記第２のセルアレイの前記所定の行アドレスに対応するワード線を短絡する配線層とを有する。 （もっと読む）