【課題】データ保持時間を、マスクＲＯＭと同様の無限大とすることができる、長期にわたりデータを保持できる信頼性の高いＥＥＰＲＯＭを提供する。
【解決手段】不揮発性半導体記憶装置は、所定のセンスレベルに対して熱平衡状態しきい値電圧が正方向である第１の不揮発性半導体記憶素子１００に正のデータを記憶し、熱平衡状態しきい値電圧が負方向である第２の不揮発性半導体記憶素子２００に負のデータを記憶することでデータ保持時間を無限大にする。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】パッケージの端子数の増加と、ベースチップのＩ／Ｏ領域の増加を抑制する構造体を提供する。
【解決手段】複数の外部導出配線と、マスクＲＯＭ領域、内部バス、複数のバス接続端子、および複数の外部接続端子を有する半導体集積回路基板と、この半導体集積回路基板上に積層され、複数のＲＯＭ接続端子を持つプログラマブルＲＯＭ１５と、を備えた半導体集積回路装置において、複数の外部導出配線の一部、半導体集積回路基板、プログラマブルＲＯＭ１５、複数の外部接続端子と複数の外部導出配線との電気的接続、および複数のバス接続端子と複数のＲＯＭ接続端子との電気的接続のそれぞれが同一半導体パッケージ内に封止されている。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Ｓｉ基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のＭＯＳトランジスタを設け、当該複数種類のＭＯＳトランジスタの内、トンネル電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのＭＯＳトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のＩＮとＯＵＴの論理レベルが異なる際のＩＮ−ＯＵＴ間リーク電流を防止するスイッチを主回路のＩＮ又はＯＵＴに設ける。 （もっと読む）

【課題】マスクＲＯＭとＥＥＰＲＯＭとは、その構造が著しく異なることら、マスクＲＯＭ領域をＥＥＰＲＯＭ領域に、あるいはＥＥＰＲＯＭ領域をマスクＲＯＭ領域に変更することは難しい。各メモリのメモリ容量は固定化され、結果として、システムの自由度が制限されるという問題が生じていた。
【解決手段】本発明の半導体記憶装置は、半導体基板上のチャネル領域に同一構造のメモリ絶縁膜を備える複数のメモリ素子を有し、メモリ絶縁膜の所定の領域に電荷を注入することで情報を記憶する第１のメモリ素子と、ソースとドレインとの間に電流を流さないことで情報を記憶する第２のメモリ素子とからなる。このような構造とすることで、第１のメモリ素子と第２のメモリ素子との変更が容易となる。 （もっと読む）

【課題】半導体基板の損傷を最大限抑制して素子の漏洩電流発生が防止できる半導体素子の製造方法を提供する。
【解決手段】第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜２６を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板２０の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにし、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成されて金属配線の断絶が最小化できる。 （もっと読む）

【課題】プログラムされた情報のセキリュティが高く、半導体チップ毎に異なる情報をプログラムすることを簡単に可能とすること。
【解決手段】本発明は、半導体ウエハ内に配列された複数の半導体チップとなるべき領域１２内にそれぞれ設けられたＯＴＰ−ＲＯＭセル配列２１に対応するプログラムドット配列を有するプログラムヘッド８０を、複数の半導体チップとなるべき領域１２のうち１つの領域内のＯＴＰ−ＲＯＭセル配列２１に合わせる工程と、プログラムヘッド８０を用いＯＴＰ−ＲＯＭセル配列２１を、複数の半導体チップとなるべき領域１２ごとに異なるパターンでプログラムする工程と、を有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】オンセルの注入イオンによるオフセルの劣化が防止されている構造のマスクＲＯＭを提供する。
【解決手段】オン状態のメモリセルトランジスタ１１０にｎ型イオンが注入されており、オフ状態のメモリセルトランジスタ１２０の少なくとも一部にｐ型イオンが注入されている。このため、データ書込のときにオン状態のメモリセルトランジスタ１１０に注入されたｎ型イオンが、隣接するオフ状態のメモリセルトランジスタ１２０まで到達していても、その影響がｐ型イオンにより解消されている。従って、オフ状態のメモリセルトランジスタ１２０のリーク電流を抑制して読出マージンを良好に確保することができる。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】 パッケージの端子数の増加と、ベースチップのＩ／Ｏ領域の増加を抑制すること。
【解決手段】 マスクＲＯＭ領域と内部バス（１３）とを有する半導体集積回路基板（１０）と、この半導体集積回路基板上に積層され、複数のＲＯＭ接続端子(１５−１，１５−２)を持つプログラマブルＲＯＭ（１５）とを備えた半導体集積回路装置(２０)において、内部バスに接続された複数のバス接続端子（１３２−１，１３４−１）と複数のＲＯＭ接続端子とがそれぞれ電気的に接続されている。複数のバス接続端子は、半導体集積回路基板の外周に設けられて良いし、マスクＲＯＭ領域上に設けられても良いし、内部バス上に設けられても良い。この場合、複数のＲＯＭ接続端子と複数のバス接続端子とはワイヤボンディングによって電気的に接続される。 （もっと読む）

【課題】 短時間で、マスクＲＯＭを備えたシングル・チップの半導体集積回路装置を製造すること。
【解決手段】 第１のマスクＲＯＭ（１１）を有する第１の半導体集積回路基板（１０）とプログラマブルＲＯＭ（１５）とが搭載された第１の半導体集積回路装置（２０）の状態において、そのプログラマブルＲＯＭ（１５）を使用して決定された最終的なプログラムを、第１の半導体集積回路基板（１０）と実質的に同一構成の第２の半導体集積回路基板の第２のマスクＲＯＭに記憶することにより、最終製品としての第２の半導体集積回路装置を製造する。 （もっと読む）

【課題】トランジスタの浮遊ボディ効果が避けられ、且つ高密度な集積回路装置を提供。
【解決手段】縦型ＭＯＳトランジスタにおいて、第１導電型の基板１上に配置された一連の層ＳＦ、ＳＦ*を備え、前記一連の層は、第１のソース・ドレイン領域用の下層Ｕ、第１導電型でドープされ、チャンネル領域となる中間層Ｍおよび第２のソース・ドレイン領域用の上層Ｏからなる。第１導電型でドープされた接続構造体Ｖが、チャンネル領域を基板１と電気的に接続するために前記一連の層ＳＦ、ＳＦ*の第１の表面上に配置される。トランジスタのゲート電極が、前記一連の層ＳＦ、ＳＦ*の第２の表面上に配置される。接続構造体Ｖは、一連の層ＳＦ、ＳＦ*と、同一の又は別の一連の層ＳＦ、ＳＦ*との間に配置できる。接続構造体Ｖ等の寸法は、リソグラフィ寸法以下となり得る。製作された回路は、記憶セル配列に好適。 （もっと読む）

【課題】メモリセル面積が小さく信頼性の高いマスクＲＯＭを短ＴＡＴで製造できる技術を提供する。
【解決手段】ｎ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｎ型ゲート電極１０Ｎを備えるｎチャネル型のＭＩＳＦＥＴＱ_Ｌと、ｐ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｐ型ゲート電極１０Ｐを備えるｎチャネル型のＭＩＳＦＥＴＱ_Ｈとからメモリセルを形成する。ｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐには、さらにｎ型の導電型を有する不純物が導入し、ｎチャネル型のＭＩＳＦＥＴＱ_Ｌのしきい値電圧をｎチャネル型のＭＩＳＦＥＴＱ_Ｈのしきい値電圧より相対的に低くする。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一シリコン基板上に、少なくとも、ソース・ゲート間あるいはドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のＭＯＳトランジスタを設けるとともに、トンネル電流の大きさが異なる複数種類のＭＯＳトランジスタのうち、トンネル電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのＭＯＳトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入された制御回路とを有し、制御回路に供給される制御信号により、主回路を構成するトンネル電流が大きいＭＯＳトランジスタのソース・ゲート間あるいはドレイン・ゲート間に流れることの許容／不許容を制御するようにした。 （もっと読む）

【課題】 従来の半導体記憶装置においては、メモリセルの電圧とリファレンスセルの電圧とが逆転することにより、誤判定が生じる。
【解決手段】 本発明の一実施形態に係る製造方法は、リファレンスセル４１_２に隣接するようにダミーセル６１_１〜６１_８を形成する工程と、リファレンスセル４１_２を覆うマスクを用いて、ダミーセル６１_１〜６１_８に不純物を注入する工程と、を含んでいる。ここで、不純物を注入する工程においては、リファレンスセル４１_２にダミーセル６１_１〜６１_８から上記不純物が染み出すように、ダミーセル６１_１〜６１_８に上記不純物を注入することを特徴とする。 （もっと読む）

【課題】 デバイス特性を劣化させることなく、短納期化が可能なマスクＲＯＭを含む半導体装置を得られるようにする。
【解決手段】 半導体装置は、半導体基板１の上に形成され、電荷蓄積機能（ＯＮＯ構造）を持つゲート絶縁膜３と該ゲート絶縁膜３上に形成されたゲート電極４ａと、半導体基板１におけるゲート電極４ａの側方にそれぞれ形成されたソース・領域２とを有する少なくとも１つのトランジスタＴｐを含むマスクＲＯＭ部を備えている。マスクＲＯＭ部は、データの書き込みが、紫外線又は電子ビームを半導体基板１におけるゲート電極４ａの近傍部分に照射されて励起された電荷をゲート絶縁膜３に蓄積して、トランジスタＴｐのしきい値を変化させることにより行なわれる。 （もっと読む）

【課題】エンハンスメント型のＭＯＳ構造を有する半導体装置において、大きなリーク電流を発生させないようにする。
【解決手段】エンハンスメント型トランジスタにおいて、ゲート電極１３下のチャネル領域に形成される高濃度Ｐ領域１７を、ソース領域１５ｂに接し、ドレイン領域１５ａに接しないようにする。このことによって、ドレイン領域１５ａと高濃度Ｐ領域１７間のＰＮ接合がなくなり、リーク電流を低減することができる。また、ドレイン領域１５ａと高濃度Ｐ領域１７との距離は、ドレイン領域１５ａに動作電圧が印可されたときに拡がる空乏層が、高濃度Ｐ領域１７の内部に拡がったとしても、空乏層内部の電界がアバランシェ降伏あるいはツェナー降伏を発生させる臨界電界に達しないような距離とする。これによりアバランシェ降伏あるいはツェナー降伏によるリーク電流の増大を抑制することができる。 （もっと読む）

【課題】 リーク電流を低減させたＲＯＭを備えた半導体集積回路装置を提供する。
【解決手段】 ワード線とビット線の交点に設けられ、記憶情報に対応して上記ビット線に選択的にメモリ電流を流すようにされたＭＯＳＦＥＴからなる複数のメモリセルと、アドレス信号に従って１つのワード線を選択するアドレス選択回路とを備えたＲＯＭにおいて、ゲート電圧制御回路又はアドレス選択回路とワード線との間にスイッチ素子を設け、スタンバイ状態のとき上記ゲート電圧制御回路により全ワード線を非選択レベルにし、又は上記スイッチ素子をオフ状態にして全ワード線をフローティング状態にする。 （もっと読む）