半導体素子の製造方法
【課題】半導体基板の損傷を最大限抑制して素子の漏洩電流発生が防止できる半導体素子の製造方法を提供する。
【解決手段】第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜２６を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板２０の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにし、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成されて金属配線の断絶が最小化できる。
【解決手段】第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜２６を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板２０の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにし、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成されて金属配線の断絶が最小化できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関するもので、より詳しくは、オープンベース特性を用いてソース／ドレイン不純物領域を形成し、ソース／ドレインを連結する高濃度の不純物イオンを注入した後、第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくてチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにして、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成され、金属配線の断絶が最小化できる半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
一般的に、マスクＲＯＭはディプレション型トランジスター（ｄｅｐｌｅｔｉｏｎ ｔｙｐｅ ｔｒａｎｓｉｓｔｏｒ）とエンハンスメント型トランジスター（ｅｎｈａｎｃｅｍｅｎｔ ｔｙｐｅ ｔｒａｎｓｉｓｔｏｒ）との組合せからなる。
【０００３】
まず、ディプレション型トランジスターは、ディプレションイオンの注入によりネガティブ（−）のスレッシュホールド電圧を有し、ゲート電極に‘０Ｖ’の電圧を印加すればオン（ＯＮ）状態を維持する。
【０００４】
そして、エンハンスメント型トランジスターは、コード（Ｃｏｄｅ）イオンの注入工程を経てディプレション型トランジスターをチャネル領域にカウンタードーピング（Ｃｏｕｎｔ−Ｄｏｐｉｎｇｓ）し、それによって約０．７Ｖのスレッシュホールド電圧を有するようになるので、マスクＲＯＭのオフ（ＯＦＦ）トランジスターとして作用することができる。
【０００５】
図１（ａ）は一般的なディプレション型トランジスターの動作特性を示すグラフであり、図１（ｂ）は一般的なエンハンスメント型トランジスターの動作特性を示すグラフである。
【０００６】
図１（ａ）に示すように、ディプレション型トランジスターは、ゲート電極に電圧を印加しなくてもチャネルが形成されることを示し、図１（ｂ）に示すように、エンハンスメント型トランジスターは、ゲート電極に臨界電圧以上の電圧を印加しないとチャネルが形成されないことを示す。
【０００７】
次に、図２を参照して従来の半導体素子の製造方法について説明する。
【０００８】
図２は従来の半導体素子の製造方法を示す工程断面図である。まず、図２（ａ）に示すように、ｎ型半導体基板１１にフィールド領域と活性領域とを規定した後、フィールド領域にフィールドイオンを注入して、互いに一定の間隔を有する複数のフィールド酸化膜１２を形成する。
【０００９】
そして、フィールド酸化膜１２を含む半導体基板１１の全面にフォト工程及びディプレション（Ｄｅｐｌｅｔｉｏｎ）イオンの注入を行う。
【００１０】
この時、使用する不純物としては、ＮＭＯＳデフレーションモードにおいてはチャネルをＮ型にしなければならないので、Ｎ型不純物であるアーセニック（Ａｓ）イオンを使用する。
【００１１】
次に、図２（ｂ）に示すようにフィールド酸化膜１２を含む半導体基板１１の全面に、ゲート絶縁膜１３及び多結晶シリコン層を形成した後、フォトリソグラフィ工程を行ってパターニングし、半導体基板１１の活性領域に複数のゲート絶縁膜１３及びゲート電極１４を形成する。
【００１２】
そして、ゲート電極１４を含む半導体基板１１の全面に絶縁膜を蒸着した後、エッチバック（ｅｔｃｈ ｂａｃｋ）してゲート電極１４の両側面に側壁スペーサー１５を形成する。
【００１３】
次に、ゲート電極１４及び側壁スペーサー１５をマスクとして用いるソース／ドレインのイオン注入工程を行って、ゲート電極１４の両側の半導体基板１１にソース／ドレイン不純物領域１６を形成する。
【００１４】
続いて、図２（ｃ）に示すようにカスタマーのニーズに応じてコードイオンを注入するが、そのためにはオフ（ＯＦＦ）トランジスターを作るのに必要とするゲート電極１４を除いた他の領域をマスキングしなければならない。
【００１５】
すなわち、ゲート電極１４を含む半導体基板１１の全面にフォトレジスト１７を塗布した後、オフトランジスターを形成するのに必要とするゲート電極１４のみが露出されるように、露光及び現像工程でパターニングする。
【００１６】
そして、パターニングしたフォトレジスト１７をマスクとして用い、ゲート電極１４を介してコードイオンを注入する。
【００１７】
したがって、図２（ｄ）に示すように、フォトレジスト１７を除去すればオン（ＯＮ）トランジットとコードイオンの注入によりなされたオフトランジスターが作られることで、データコーディングが完了する。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００１−２４４４４０号公報
【特許文献２】特開２００１−２２３３５６号公報
【特許文献３】特開２００１−２１７４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかし、このような従来技術において、アクティブ領域にイオンを注入するＲＯＭコーディング方法では漏洩電流が発生する問題点がある。
【００２０】
したがって、このような問題点を解決するための本発明は、オープンベース特性を用いてソース／ドレイン不純物領域を形成し、ソース／ドレインを連結する高濃度の不純物イオンを注入した後、第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにし、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成され、金属配線の断絶が最小化できる半導体素子の製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２１】
前述の目的を達成するために、本発明の半導体素子の製造方法は、所定の下部構造を有する半導体基板上にゲート酸化膜を蒸着する段階と、前記ゲート酸化膜上のＲＯＭコーディング領域として使用する領域をウェットエッチングして、素子を電気的に連結する第１のコンタクトホールを形成する段階と、前記第１のコンタクトホールが形成された結果物上にドープポリシリコン膜を蒸着する段階と、前記ポリシリコン膜の金属配線として使用する部分をパターニングしてゲート電極及び第１の金属配線を形成する段階と、前記ゲート電極の両側の半導体基板上にソース／ドレイン不純物領域が形成されるようにソース／ドレインを連結する低濃度の不純物イオンを注入する段階と、前記半導体基板の全面に窒化膜を蒸着した後、全面エッチングしてゲート電極の両側面に窒化膜スペーサーを形成する段階と、前記窒化膜スペーサーが形成された前記結果物上にＲＯＭコーディングしようとする部分をマスクした後、ＲＯＭコーディングトランジスター以外の領域に高濃度の不純物イオンを注入する段階と、前記高濃度の不純物イオンが注入された前記結果物上にＰＭＤを蒸着し、フォトリソグラフィ工程を行って第２のコンタクトホールを形成する段階と、前記第２のコンタクトホールが形成された前記結果物上にレジストパターンを形成した後、レジストパターンをマスクとしてイオンを注入してＲＯＭコーディングを形成する段階と、前記結果物における金属配線として使用するメタルを蒸着した後、フォトリソグラフィ工程によりパターニングして第２の金属配線を形成する段階と、を含むことを特徴とする。
【００２２】
また、前記第１のコンタクトホールが形成された前記結果物上にドープポリシリコン膜を蒸着する段階は、無結晶のシリコン膜を蒸着することが好ましい。
【００２３】
また、前記第１のコンタクトホールは、ゲート電極の形成前に形成することが好ましい。
【００２４】
さらに、前記素子と金属配線とを連結するためのメタル蒸着膜であるポリシリコン膜の代わりに、ゲート電極として使用するポリシリコンを使用することが好ましい。
【００２５】
さらに、前記第１の金属配線として使用するポリシリコン膜の厚さは、２０００Å〜４０００Åであることが好ましい。
【００２６】
またさらに、前記イオンの注入を行ってＲＯＭコーディングを形成する段階は、素子のソース及びドレイン領域にイオンが注入されないように５０ＫｅＶないし１００ＫｅＶのエネルギーで行うことが好ましい。
【００２７】
またさらに、前記第２のコンタクトホールの形成段階は、第１の金属配線が約１／１０の厚さに達するまでエッチングすることが好ましい。
【発明の効果】
【００２８】
以上のように本発明によれば、オープンベース特性を用いてソース／ドレイン不純物領域を形成し、ソース／ドレインを連結する高濃度の不純物イオンを注入した後、第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにして、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成されて、金属配線の断絶が最小化できる利点がある。
【図面の簡単な説明】
【００２９】
【図１】一般的なディプレション型トランジスター及びエンハンスメント型トランジスターの動作特性を示すグラフである。
【図２】従来技術に係る半導体素子の製造方法を示す工程断面図である。
【図３】本発明に係る半導体素子の製造方法を示す工程断面図である。
【図４】本発明に係る半導体素子の製造方法を示す工程断面図である。
【図５】本発明に係る半導体素子の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００３０】
以下、添付図面を参照して本発明の好ましい実施の形態について詳細に説明する。また、本発明の目的及びそれ以外の目的と特徴は、添付図面に基づいて行う次の説明と請求範囲中で指摘したその新規事項を読めば明白になるであろう。本実施の形態においては、従来の構成と同一な部分は同一符号及び名称を使用する。
【００３１】
図３ないし図５は本発明に係る半導体素子の製造方法を示す工程断面図である。
【００３２】
まず、図３（ａ）に示すように半導体基板２０上にゲート酸化膜２１を蒸着する。次に図３（ｂ）に示すようにレジストパターン（不図示）を用いたフォトリソグラフィ工程を行ってゲート酸化膜２１をパターニングし、素子を電気的に連結する第１のコンタクトホールＡを形成した後、ゲートと第１の金属配線及びＲＯＭコーディング領域として使用するポリシリコン膜２２を蒸着する。この時、第１のコンタクトホールＡはゲート酸化膜２１上のＲＯＭコーディング領域として使用する領域をウェットエッチングして形成する。また、ドーピングされたポリシリコン膜２２の蒸着は無結晶シリコン膜を蒸着して行う。また、第１の金属配線として使用するポリシリコン膜２２の厚さは２０００Å〜４０００Å（２００ｎｍ〜４００ｎｍ）になるように形成する。
【００３３】
次に、図４（ａ）に示すように、ポリシリコン膜２２をパターニングしてゲート電極２３及び第１の金属配線２４を形成する。素子と第１の金属配線２４とを連結するためのメタル蒸着膜であるポリシリコン膜の代りに、ゲート電極として使用するポリシリコンを使用することができる。
【００３４】
次に図４（ｂ）に示すように、レジストパターン（不図示）をマスクとしてソース／ドレインイオンを連結する低濃度の不純物イオンを注入し、ゲート電極２３の両側の半導体基板２０上にソース／ドレイン不純物領域（不図示）を形成する。続いて、半導体基板２０の全面に窒化膜を蒸着した後、全面エッチングしてゲート電極２３の両側面に窒化膜スペーサー２５を形成する。
【００３５】
次に窒化膜スペーサー２５が形成された結果物上にＲＯＭコーディングしようとする部分をマスクした後、ＲＯＭコーディングトランジスター以外の領域に高濃度の不純物イオンを注入する。
【００３６】
次に図４（ｃ）に示すように、ゲートと金属配線とを分離するＰＭＤ２６を蒸着し、フォトリソグラフィ工程を行って第２のコンタクトホールＢを形成する。この第２のコンタクトホールＢは、第１の金属配線２４の厚さを１／１０に達するまでエッチングすることによって形成する。
【００３７】
続いて図５（ａ）に示すように、レジストパターン２７を形成した後、レジストパターン２７をマスクとしてイオンを注入してＲＯＭコーディングを形成する。この時、ＲＯＭコーディングは、素子のソース及びドレイン領域にイオンが注入されないように、５０ＫｅＶ〜１００ＫｅＶのエネルギーで施す。その後、図５（ｂ）に示すように、第２の金属配線として使用するメタルを蒸着した後、フォトリソグラフィ工程を行ってパターニングする。それによって、第２の金属配線２８が形成される。
【００３８】
この時、ＲＯＭトランジスターがＯＦＦ特性を有しているが、コーディング時に所定の領域にソース／ドレイン領域のようなタイプのイオンを注入し、オン特性を有するようにする。
【００３９】
このように本発明では、オープンベース特性に基づいたコンタクトホールを用いてＲＯＭコーディングするので、コーディングを要する領域が別に必要でなくチップ面積を縮小することができる。また、ＰＭＤ蒸着前に第１のコンタクトホールを形成することによって、半導体基板の損傷を最大限抑制して素子の漏洩電流発生が防止できる。
【符号の説明】
【００４０】
２０ 半導体基板、２１ ゲート酸化膜、２２ ポリシリコン膜、２３ ゲート電極、２４ 第１の金属配線、２５ 窒化膜スペーサー、２６ ＰＭＤ膜、２７ レジストパターン、２８ 第２の金属配線、Ａ 第１のコンタクトホール、Ｂ 第２のコンタクトホール。
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関するもので、より詳しくは、オープンベース特性を用いてソース／ドレイン不純物領域を形成し、ソース／ドレインを連結する高濃度の不純物イオンを注入した後、第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくてチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにして、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成され、金属配線の断絶が最小化できる半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
一般的に、マスクＲＯＭはディプレション型トランジスター（ｄｅｐｌｅｔｉｏｎ ｔｙｐｅ ｔｒａｎｓｉｓｔｏｒ）とエンハンスメント型トランジスター（ｅｎｈａｎｃｅｍｅｎｔ ｔｙｐｅ ｔｒａｎｓｉｓｔｏｒ）との組合せからなる。
【０００３】
まず、ディプレション型トランジスターは、ディプレションイオンの注入によりネガティブ（−）のスレッシュホールド電圧を有し、ゲート電極に‘０Ｖ’の電圧を印加すればオン（ＯＮ）状態を維持する。
【０００４】
そして、エンハンスメント型トランジスターは、コード（Ｃｏｄｅ）イオンの注入工程を経てディプレション型トランジスターをチャネル領域にカウンタードーピング（Ｃｏｕｎｔ−Ｄｏｐｉｎｇｓ）し、それによって約０．７Ｖのスレッシュホールド電圧を有するようになるので、マスクＲＯＭのオフ（ＯＦＦ）トランジスターとして作用することができる。
【０００５】
図１（ａ）は一般的なディプレション型トランジスターの動作特性を示すグラフであり、図１（ｂ）は一般的なエンハンスメント型トランジスターの動作特性を示すグラフである。
【０００６】
図１（ａ）に示すように、ディプレション型トランジスターは、ゲート電極に電圧を印加しなくてもチャネルが形成されることを示し、図１（ｂ）に示すように、エンハンスメント型トランジスターは、ゲート電極に臨界電圧以上の電圧を印加しないとチャネルが形成されないことを示す。
【０００７】
次に、図２を参照して従来の半導体素子の製造方法について説明する。
【０００８】
図２は従来の半導体素子の製造方法を示す工程断面図である。まず、図２（ａ）に示すように、ｎ型半導体基板１１にフィールド領域と活性領域とを規定した後、フィールド領域にフィールドイオンを注入して、互いに一定の間隔を有する複数のフィールド酸化膜１２を形成する。
【０００９】
そして、フィールド酸化膜１２を含む半導体基板１１の全面にフォト工程及びディプレション（Ｄｅｐｌｅｔｉｏｎ）イオンの注入を行う。
【００１０】
この時、使用する不純物としては、ＮＭＯＳデフレーションモードにおいてはチャネルをＮ型にしなければならないので、Ｎ型不純物であるアーセニック（Ａｓ）イオンを使用する。
【００１１】
次に、図２（ｂ）に示すようにフィールド酸化膜１２を含む半導体基板１１の全面に、ゲート絶縁膜１３及び多結晶シリコン層を形成した後、フォトリソグラフィ工程を行ってパターニングし、半導体基板１１の活性領域に複数のゲート絶縁膜１３及びゲート電極１４を形成する。
【００１２】
そして、ゲート電極１４を含む半導体基板１１の全面に絶縁膜を蒸着した後、エッチバック（ｅｔｃｈ ｂａｃｋ）してゲート電極１４の両側面に側壁スペーサー１５を形成する。
【００１３】
次に、ゲート電極１４及び側壁スペーサー１５をマスクとして用いるソース／ドレインのイオン注入工程を行って、ゲート電極１４の両側の半導体基板１１にソース／ドレイン不純物領域１６を形成する。
【００１４】
続いて、図２（ｃ）に示すようにカスタマーのニーズに応じてコードイオンを注入するが、そのためにはオフ（ＯＦＦ）トランジスターを作るのに必要とするゲート電極１４を除いた他の領域をマスキングしなければならない。
【００１５】
すなわち、ゲート電極１４を含む半導体基板１１の全面にフォトレジスト１７を塗布した後、オフトランジスターを形成するのに必要とするゲート電極１４のみが露出されるように、露光及び現像工程でパターニングする。
【００１６】
そして、パターニングしたフォトレジスト１７をマスクとして用い、ゲート電極１４を介してコードイオンを注入する。
【００１７】
したがって、図２（ｄ）に示すように、フォトレジスト１７を除去すればオン（ＯＮ）トランジットとコードイオンの注入によりなされたオフトランジスターが作られることで、データコーディングが完了する。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００１−２４４４４０号公報
【特許文献２】特開２００１−２２３３５６号公報
【特許文献３】特開２００１−２１７４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかし、このような従来技術において、アクティブ領域にイオンを注入するＲＯＭコーディング方法では漏洩電流が発生する問題点がある。
【００２０】
したがって、このような問題点を解決するための本発明は、オープンベース特性を用いてソース／ドレイン不純物領域を形成し、ソース／ドレインを連結する高濃度の不純物イオンを注入した後、第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにし、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成され、金属配線の断絶が最小化できる半導体素子の製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２１】
前述の目的を達成するために、本発明の半導体素子の製造方法は、所定の下部構造を有する半導体基板上にゲート酸化膜を蒸着する段階と、前記ゲート酸化膜上のＲＯＭコーディング領域として使用する領域をウェットエッチングして、素子を電気的に連結する第１のコンタクトホールを形成する段階と、前記第１のコンタクトホールが形成された結果物上にドープポリシリコン膜を蒸着する段階と、前記ポリシリコン膜の金属配線として使用する部分をパターニングしてゲート電極及び第１の金属配線を形成する段階と、前記ゲート電極の両側の半導体基板上にソース／ドレイン不純物領域が形成されるようにソース／ドレインを連結する低濃度の不純物イオンを注入する段階と、前記半導体基板の全面に窒化膜を蒸着した後、全面エッチングしてゲート電極の両側面に窒化膜スペーサーを形成する段階と、前記窒化膜スペーサーが形成された前記結果物上にＲＯＭコーディングしようとする部分をマスクした後、ＲＯＭコーディングトランジスター以外の領域に高濃度の不純物イオンを注入する段階と、前記高濃度の不純物イオンが注入された前記結果物上にＰＭＤを蒸着し、フォトリソグラフィ工程を行って第２のコンタクトホールを形成する段階と、前記第２のコンタクトホールが形成された前記結果物上にレジストパターンを形成した後、レジストパターンをマスクとしてイオンを注入してＲＯＭコーディングを形成する段階と、前記結果物における金属配線として使用するメタルを蒸着した後、フォトリソグラフィ工程によりパターニングして第２の金属配線を形成する段階と、を含むことを特徴とする。
【００２２】
また、前記第１のコンタクトホールが形成された前記結果物上にドープポリシリコン膜を蒸着する段階は、無結晶のシリコン膜を蒸着することが好ましい。
【００２３】
また、前記第１のコンタクトホールは、ゲート電極の形成前に形成することが好ましい。
【００２４】
さらに、前記素子と金属配線とを連結するためのメタル蒸着膜であるポリシリコン膜の代わりに、ゲート電極として使用するポリシリコンを使用することが好ましい。
【００２５】
さらに、前記第１の金属配線として使用するポリシリコン膜の厚さは、２０００Å〜４０００Åであることが好ましい。
【００２６】
またさらに、前記イオンの注入を行ってＲＯＭコーディングを形成する段階は、素子のソース及びドレイン領域にイオンが注入されないように５０ＫｅＶないし１００ＫｅＶのエネルギーで行うことが好ましい。
【００２７】
またさらに、前記第２のコンタクトホールの形成段階は、第１の金属配線が約１／１０の厚さに達するまでエッチングすることが好ましい。
【発明の効果】
【００２８】
以上のように本発明によれば、オープンベース特性を用いてソース／ドレイン不純物領域を形成し、ソース／ドレインを連結する高濃度の不純物イオンを注入した後、第１のコンタクトホールと、無結晶のポリシリコン膜及びＰＭＤ膜を順次に形成してイオンを注入した後、金属配線を形成することによって、第１のコンタクトホールを用いてコーディングするので、その他のコーディング領域が別に必要でなくチップ面積を縮小することができ、ＰＭＤの蒸着前に第１のコンタクトホールを形成するので、半導体基板の損傷を減らして漏洩電流が減少し、通常のＲＯＭコーディングとは反対にＯＦＦ特性で反対タイプのイオン注入によりＯＮ特性を有するようにして、金属配線の蒸着時に金属配線層の下部にポリシリコン膜が形成されて、金属配線の断絶が最小化できる利点がある。
【図面の簡単な説明】
【００２９】
【図１】一般的なディプレション型トランジスター及びエンハンスメント型トランジスターの動作特性を示すグラフである。
【図２】従来技術に係る半導体素子の製造方法を示す工程断面図である。
【図３】本発明に係る半導体素子の製造方法を示す工程断面図である。
【図４】本発明に係る半導体素子の製造方法を示す工程断面図である。
【図５】本発明に係る半導体素子の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００３０】
以下、添付図面を参照して本発明の好ましい実施の形態について詳細に説明する。また、本発明の目的及びそれ以外の目的と特徴は、添付図面に基づいて行う次の説明と請求範囲中で指摘したその新規事項を読めば明白になるであろう。本実施の形態においては、従来の構成と同一な部分は同一符号及び名称を使用する。
【００３１】
図３ないし図５は本発明に係る半導体素子の製造方法を示す工程断面図である。
【００３２】
まず、図３（ａ）に示すように半導体基板２０上にゲート酸化膜２１を蒸着する。次に図３（ｂ）に示すようにレジストパターン（不図示）を用いたフォトリソグラフィ工程を行ってゲート酸化膜２１をパターニングし、素子を電気的に連結する第１のコンタクトホールＡを形成した後、ゲートと第１の金属配線及びＲＯＭコーディング領域として使用するポリシリコン膜２２を蒸着する。この時、第１のコンタクトホールＡはゲート酸化膜２１上のＲＯＭコーディング領域として使用する領域をウェットエッチングして形成する。また、ドーピングされたポリシリコン膜２２の蒸着は無結晶シリコン膜を蒸着して行う。また、第１の金属配線として使用するポリシリコン膜２２の厚さは２０００Å〜４０００Å（２００ｎｍ〜４００ｎｍ）になるように形成する。
【００３３】
次に、図４（ａ）に示すように、ポリシリコン膜２２をパターニングしてゲート電極２３及び第１の金属配線２４を形成する。素子と第１の金属配線２４とを連結するためのメタル蒸着膜であるポリシリコン膜の代りに、ゲート電極として使用するポリシリコンを使用することができる。
【００３４】
次に図４（ｂ）に示すように、レジストパターン（不図示）をマスクとしてソース／ドレインイオンを連結する低濃度の不純物イオンを注入し、ゲート電極２３の両側の半導体基板２０上にソース／ドレイン不純物領域（不図示）を形成する。続いて、半導体基板２０の全面に窒化膜を蒸着した後、全面エッチングしてゲート電極２３の両側面に窒化膜スペーサー２５を形成する。
【００３５】
次に窒化膜スペーサー２５が形成された結果物上にＲＯＭコーディングしようとする部分をマスクした後、ＲＯＭコーディングトランジスター以外の領域に高濃度の不純物イオンを注入する。
【００３６】
次に図４（ｃ）に示すように、ゲートと金属配線とを分離するＰＭＤ２６を蒸着し、フォトリソグラフィ工程を行って第２のコンタクトホールＢを形成する。この第２のコンタクトホールＢは、第１の金属配線２４の厚さを１／１０に達するまでエッチングすることによって形成する。
【００３７】
続いて図５（ａ）に示すように、レジストパターン２７を形成した後、レジストパターン２７をマスクとしてイオンを注入してＲＯＭコーディングを形成する。この時、ＲＯＭコーディングは、素子のソース及びドレイン領域にイオンが注入されないように、５０ＫｅＶ〜１００ＫｅＶのエネルギーで施す。その後、図５（ｂ）に示すように、第２の金属配線として使用するメタルを蒸着した後、フォトリソグラフィ工程を行ってパターニングする。それによって、第２の金属配線２８が形成される。
【００３８】
この時、ＲＯＭトランジスターがＯＦＦ特性を有しているが、コーディング時に所定の領域にソース／ドレイン領域のようなタイプのイオンを注入し、オン特性を有するようにする。
【００３９】
このように本発明では、オープンベース特性に基づいたコンタクトホールを用いてＲＯＭコーディングするので、コーディングを要する領域が別に必要でなくチップ面積を縮小することができる。また、ＰＭＤ蒸着前に第１のコンタクトホールを形成することによって、半導体基板の損傷を最大限抑制して素子の漏洩電流発生が防止できる。
【符号の説明】
【００４０】
２０ 半導体基板、２１ ゲート酸化膜、２２ ポリシリコン膜、２３ ゲート電極、２４ 第１の金属配線、２５ 窒化膜スペーサー、２６ ＰＭＤ膜、２７ レジストパターン、２８ 第２の金属配線、Ａ 第１のコンタクトホール、Ｂ 第２のコンタクトホール。
【特許請求の範囲】
【請求項１】
所定の下部構造を有する半導体基板上にゲート酸化膜を蒸着する段階と、
前記ゲート酸化膜上のＲＯＭコーディング領域として使用する領域をウェットエッチングして、素子を電気的に連結する第１のコンタクトホールを形成する段階と、
前記第１のコンタクトホールが形成された結果物上にドープポリシリコン膜を蒸着する段階と、
前記ポリシリコン膜の金属配線として使用する部分をパターニングして、ゲート電極及び第１の金属配線を形成する段階と、
前記ゲート電極の両側の半導体基板上にソース／ドレイン不純物領域が形成されるようにソース／ドレインを連結する低濃度の不純物イオンを注入する段階と、
前記半導体基板の全面に窒化膜を蒸着した後、全面エッチングしてゲート電極の両側面に窒化膜スペーサーを形成する段階と、
前記窒化膜スペーサーが形成された前記結果物上にＲＯＭコーディングしようとする部分をマスクした後、ＲＯＭコーディングトランジスター以外の領域に高濃度の不純物イオンを注入する段階と、
前記高濃度の不純物イオンが注入された前記結果物上にＰＭＤを蒸着し、フォトリソグラフィ工程を行って第２のコンタクトホールを形成する段階と、
前記第２のコンタクトホールが形成された前記結果物上にレジストパターンを形成した後、レジストパターンをマスクとしてイオンを注入してＲＯＭコーディングを形成する段階と、
前記結果物における金属配線として使用するメタルを蒸着した後、フォトリソグラフィ工程によりパターニングして第２の金属配線を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１のコンタクトホールが形成された前記結果物上にドープポリシリコン膜を蒸着する段階は、無結晶のシリコン膜を蒸着することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１のコンタクトホールは、ゲート電極の形成前に形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記素子と金属配線とを連結するためのメタル蒸着膜であるポリシリコン膜の代わりに、ゲート電極として使用するポリシリコンを使用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第１の金属配線として使用するポリシリコン膜の厚さは、２０００Å〜４０００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記イオンの注入を行ってＲＯＭコーディングを形成する段階は、素子のソース及びドレイン領域にイオンが注入されないように、５０ＫｅＶないし１００ＫｅＶのエネルギーで行うことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記第２のコンタクトホールの形成段階は、第１の金属配線が約１／１０の厚さに達するまでエッチングすることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１】
所定の下部構造を有する半導体基板上にゲート酸化膜を蒸着する段階と、
前記ゲート酸化膜上のＲＯＭコーディング領域として使用する領域をウェットエッチングして、素子を電気的に連結する第１のコンタクトホールを形成する段階と、
前記第１のコンタクトホールが形成された結果物上にドープポリシリコン膜を蒸着する段階と、
前記ポリシリコン膜の金属配線として使用する部分をパターニングして、ゲート電極及び第１の金属配線を形成する段階と、
前記ゲート電極の両側の半導体基板上にソース／ドレイン不純物領域が形成されるようにソース／ドレインを連結する低濃度の不純物イオンを注入する段階と、
前記半導体基板の全面に窒化膜を蒸着した後、全面エッチングしてゲート電極の両側面に窒化膜スペーサーを形成する段階と、
前記窒化膜スペーサーが形成された前記結果物上にＲＯＭコーディングしようとする部分をマスクした後、ＲＯＭコーディングトランジスター以外の領域に高濃度の不純物イオンを注入する段階と、
前記高濃度の不純物イオンが注入された前記結果物上にＰＭＤを蒸着し、フォトリソグラフィ工程を行って第２のコンタクトホールを形成する段階と、
前記第２のコンタクトホールが形成された前記結果物上にレジストパターンを形成した後、レジストパターンをマスクとしてイオンを注入してＲＯＭコーディングを形成する段階と、
前記結果物における金属配線として使用するメタルを蒸着した後、フォトリソグラフィ工程によりパターニングして第２の金属配線を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１のコンタクトホールが形成された前記結果物上にドープポリシリコン膜を蒸着する段階は、無結晶のシリコン膜を蒸着することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１のコンタクトホールは、ゲート電極の形成前に形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記素子と金属配線とを連結するためのメタル蒸着膜であるポリシリコン膜の代わりに、ゲート電極として使用するポリシリコンを使用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第１の金属配線として使用するポリシリコン膜の厚さは、２０００Å〜４０００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記イオンの注入を行ってＲＯＭコーディングを形成する段階は、素子のソース及びドレイン領域にイオンが注入されないように、５０ＫｅＶないし１００ＫｅＶのエネルギーで行うことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記第２のコンタクトホールの形成段階は、第１の金属配線が約１／１０の厚さに達するまでエッチングすることを特徴とする請求項１記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１６４１４（Ｐ２０１０−１６４１４Ａ）
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願番号】特願２００９−２４４５４８（Ｐ２００９−２４４５４８）
【出願日】平成２１年１０月２３日（２００９．１０．２３）
【分割の表示】特願２００２−３０６４９５（Ｐ２００２−３０６４９５）の分割
【原出願日】平成１４年１０月２２日（２００２．１０．２２）
【出願人】（５０５０８７７８０）マグナチップセミコンダクター有限会社 (125)
【氏名又は名称原語表記】ＭＡＧＮＡＣＨＩＰ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＴＤ
【住所又は居所原語表記】１ Ｈｙａｎｇｊｅｏｎｇ−ｄｏｎｇ，Ｈｅｕｎｇｄｕｋ−ｇｕ，Ｃｈｅｏｎｇｊｕ Ｃｉｔｙ，Ｃｈｕｎｇ Ｃｈｅｏｎｇ Ｂｏｋ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願日】平成２１年１０月２３日（２００９．１０．２３）
【分割の表示】特願２００２−３０６４９５（Ｐ２００２−３０６４９５）の分割
【原出願日】平成１４年１０月２２日（２００２．１０．２２）
【出願人】（５０５０８７７８０）マグナチップセミコンダクター有限会社 (125)
【氏名又は名称原語表記】ＭＡＧＮＡＣＨＩＰ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＬＴＤ
【住所又は居所原語表記】１ Ｈｙａｎｇｊｅｏｎｇ−ｄｏｎｇ，Ｈｅｕｎｇｄｕｋ−ｇｕ，Ｃｈｅｏｎｇｊｕ Ｃｉｔｙ，Ｃｈｕｎｇ Ｃｈｅｏｎｇ Ｂｏｋ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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