半導体記憶装置およびその製造方法
【課題】 従来の半導体記憶装置においては、メモリセルの電圧とリファレンスセルの電圧とが逆転することにより、誤判定が生じる。
【解決手段】 本発明の一実施形態に係る製造方法は、リファレンスセル４１２に隣接するようにダミーセル６１１〜６１８を形成する工程と、リファレンスセル４１２を覆うマスクを用いて、ダミーセル６１１〜６１８に不純物を注入する工程と、を含んでいる。ここで、不純物を注入する工程においては、リファレンスセル４１２にダミーセル６１１〜６１８から上記不純物が染み出すように、ダミーセル６１１〜６１８に上記不純物を注入することを特徴とする。
【解決手段】 本発明の一実施形態に係る製造方法は、リファレンスセル４１２に隣接するようにダミーセル６１１〜６１８を形成する工程と、リファレンスセル４１２を覆うマスクを用いて、ダミーセル６１１〜６１８に不純物を注入する工程と、を含んでいる。ここで、不純物を注入する工程においては、リファレンスセル４１２にダミーセル６１１〜６１８から上記不純物が染み出すように、ダミーセル６１１〜６１８に上記不純物を注入することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置に含まれるセンスアンプは、各メモリセルの微少な状態変化（電流、電位等の変化）を高速に大きな電位振幅として検出する回路である。センスアンプに求められる性能には、高速性、広い電圧・温度範囲、プロセスバラツキに対するマージン、電源ノイズマージン等がある。超高集積化が進んでいる現在、広い電圧・温度範囲、プロセスバラツキに対するマージンが減少し、その向上が求められている。
【０００３】
従来の半導体記憶装置としては、例えば、特許文献１に記載されたものがある。同文献の半導体記憶装置は、マスクＲＯＭ等の電源を切ってもメモリセルに記憶されたデータが保持される不揮発性半導体記憶装置である。この半導体記憶装置は、図４に示すように、メモリセル１１１１と、選択セル１１２１１，１１２２１と、ワード線１１３と、カラム線１１４１，１１４２と、ワード線駆動回路１１５と、カラム選択回路１１６１，１１６２と、読出駆動部１１９１と、バッファ１２０１と、リファレンス部１２２と、センスアンプ１２３１とを備えている。
【０００４】
メモリセル１１１１は、ＭＯＳトランジスタからなり、互いのゲートがワード線１１３を介して接続されるとともに、ワード線１１３を介してワード線駆動回路１１５の出力端に接続されている。
【０００５】
選択セル１１２１１は、ＭＯＳトランジスタからなり、互いのゲートがカラム線１１４１を介して接続されるとともに、カラム線１１４１を介してカラム選択回路１１６１の出力端に接続されている。カラム選択回路１１６１は、外部から供給されるアドレスを第１段階のデコーディングによりデコードした結果、当該カラム線１１４１が選択された場合には、カラム線１１４１にハイ（Ｈ）レベルの信号を印加する。これにより、選択セル１１２１１は、ゲートにＨレベルの信号が印加されるので、オンして、メモリセル１１１１からデータを読み出すためのパスを形成する。
【０００６】
選択セル１１２２１は、ＭＯＳトランジスタからなり、互いのゲートがカラム線１１４２を介して接続されるとともに、カラム線１１４２を介してカラム選択回路１１６２の出力端に接続されている。カラム選択回路１１６２は、外部から供給されるアドレスを第２段階のデコーディングによりデコードした結果、当該カラム線１１４２が選択された場合には、カラム線１１４２にＨレベルの信号を印加する。これにより、選択セル１１２２１は、ゲートにＨレベルの信号が印加されるので、オンして、メモリセル１１１１からデータを読み出すためのパスを形成する。
【０００７】
センスアンプ活性化信号は、外部からデータの読み出しの信号が供給されると、データ読み出しの開始を示すロー（Ｌ）レベルの信号が印加され、読出駆動部１１９１、バッファ１２０１およびリファレンス部１２２に供給する。
【０００８】
読出駆動部１１９１は、駆動トランジスタ１３１１と、パス形成トランジスタ１３２１と、パス遮断トランジスタ１３３１と、ノア（ＮＯＲ）ゲート１３４１とを含んでいる。
【０００９】
駆動トランジスタ１３１１は、ＭＯＳトランジスタからなり、バッファ１２０１の入力端にメモリセル１１１１のオン状態またはオフ状態に応じた電圧を印加する。パス形成トランジスタ１３２１は、ＭＯＳトランジスタからなり、ノアゲート１３４１から供給されるＨレベルの信号によりオンして、メモリセル１１１１からデータを読み出すためのパスを形成する。パス遮断トランジスタ１３３１は、ＭＯＳトランジスタからなり、センスアンプ活性化信号から供給されるＨレベルの信号によりオンして、メモリセル１１１１からデータを読み出すためのパスを遮断する。ノアゲート１３４１は、その第１の入力端にセンスアンプ活性化信号が供給される。また、ノアゲート１３４１は、その第２の入力端がパス形成トランジスタ１３２１のソースと接続され、センスアンプ活性化信号から供給される信号およびパス形成トランジスタ１３２１のソースの電圧がいずれもＬレベルの場合に、Ｈレベルの信号を出力し、パス形成トランジスタ１３２１をオンする。
【００１０】
バッファ１２０１は、パワーＭＯＳトランジスタ１３５１，１３６１と、定電流源を構成するＭＯＳトランジスタ１３７１とを含んでいる。このバッファ１２０１は、入力電圧を緩衝および増幅し、その出力電圧ＶＤ１をセンスアンプ１２３１の第１の入力端に印加する。
【００１１】
リファレンス部１２２は、リファレンスセル１４１１，１４１２と、選択セル１４２１１，１４２１２，１４２２１，１４２２２と、ワード線駆動回路１４３と、カラム選択回路１４４１，１４４２と、駆動トランジスタ１４５１，１４５２と、パス形成トランジスタ１４６１，１４６２と、パス遮断トランジスタ１４７１，１４７２と、ノアゲート１４８１，１４８２と、パワーＭＯＳトランジスタ１４９１，１４９２，１５０１，１５０２と、定電流源を構成するＭＯＳトランジスタ１５１１，１５１２とを含んでいる。
【００１２】
リファレンスセル１４１１，１４１２は、メモリセル１１１１と同一構造および同一特性のＭＯＳトランジスタである。リファレンスセル１４１１は、コードリン注入がされデプレッショントランジスタ状態、すなわちオン状態に予め設定されている。一方のリファレンスセル１４１２は、コードリン注入がされていないエンハンストランジスタ状態、すなわちオフ状態に予め設定されている。
【００１３】
選択セル１４２１１，１４２１２は選択セル１１２１１と、選択セル１４２２１，１４２２２は選択セル１１２２１と、ワード線駆動回路１４３はワード線駆動回路１１５と、カラム選択回路１４４１はカラム選択回路１１６１と、カラム選択回路１４４２はカラム選択回路１１６２と、駆動トランジスタ１４５１，１４５２は駆動トランジスタ１３１１と、パス形成トランジスタ１４６１，１４６２はパス形成トランジスタ１３２１と、それぞれ同一構造および同一特性である。
【００１４】
同様に、パス遮断トランジスタ１４７１，１４７２はパス遮断トランジスタ１３３１と、ノアゲート１４８１，１４８２はノアゲート１３４１と、パワーＭＯＳトランジスタ１４９１，１４９２，１５０１，１５０２はパワーＭＯＳトランジスタ１３５１，１３６１と、ＭＯＳトランジスタ１５１１，１５１２はＭＯＳトランジスタ１３７１と、それぞれ同一構造および同一特性である。
【００１５】
これは、センスアンプ１２３１が差動増幅器により形成されているため、その第１の入力端に接続される負荷と、その第２の入力端に接続される負荷とをできるだけ等しくするためである。
【００１６】
駆動トランジスタ１４５１は、パワーＭＯＳトランジスタ１５０１のゲートにリファレンスセル１４１１のオン状態に応じた電圧ＶＲＯＮを印加する。同様に、駆動トランジスタ１４５２は、パワーＭＯＳトランジスタ１５０２のゲートにリファレンスセル１４１２のオフ状態に応じた電圧ＶＲＯＦＦを印加する。
【００１７】
パワーＭＯＳトランジスタ１４９１，１５０１と、定電流源を構成するＭＯＳトランジスタ１５１１とは、駆動トランジスタ１４５１の出力電圧ＶＲＯＮを緩衝及び増幅する。一方、パワーＭＯＳトランジスタ１４９２，１５０２と、定電流源を構成するＭＯＳトランジスタ１５１２とは、駆動トランジスタ１４５２の出力電圧ＶＲＯＦＦを緩衝および増幅する。すなわち、パワーＭＯＳトランジスタ１４９１，１４９２，１５０１，１５０２と、ＭＯＳトランジスタ１５１１，１５１２とは、バッファ１５２を構成している。
【００１８】
したがって、パワーＭＯＳトランジスタ１５０１のバッファの出力電流を電流Ｉ１とし、パワーＭＯＳトランジスタ１５０２の出力電流を電流Ｉ２とすると、ＭＯＳトランジスタ１５１１，１５１２それぞれによって構成される定電流源には、式（１）に示すように、電流Ｉ１と電流Ｉ２とを平均した電流ＩＲが流れる。
ＩＲ＝（Ｉ１＋Ｉ２）／２…（１）
【００１９】
これにより、センスアンプ１２３１の第２の入力端には、式（２）に示すように、リファレンスセル１４１１のオン状態に応じた電圧ＶＲＯＮと、リファレンスセル１４１２のオフ状態に応じた電圧ＶＲＯＦＦと中間の電圧ＶＲが印加されることになる。
ＶＲ＝（ＶＲＯＮ＋ＶＲＯＦＦ）／２…（２）
【００２０】
センスアンプ１２３１は、上述したように、差動増幅器からなり、バッファ１２０１から供給される電圧とリファレンス部１２２から供給される電圧との差を検出・増幅してデータを外部に出力する。
【特許文献１】特許第３５７８６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、かかる手法において、高集積化が進むにつれて各々のメモリセルピッチが狭くなると、上述の「同一構造および同一特性の」ＭＯＳトランジスタ、メモリセルが製造できなくなる。例として、図５を参照しつつ、マスクＲＯＭのメモリセル構成を説明する。
【００２２】
図５は、図４のワード線駆動回路１１５、メモリセル１１１１およびワード線１１３の部分の詳細な構成を示す模式図である。同図においては、ＯＮセルを１重の円で示し、ＯＦＦセルを２重の円で示している。本例において、メモリセル１１１１はＯＦＦセルである。
【００２３】
マスクＲＯＭにおけるＯＮセルとＯＦＦセルとは、上述のとおり、コードリンイオン注入により区別される。フォトレジスト（ＰＲ）にてＯＮセルは開口させ、ＯＦＦセルは非開口にする。これにより、開口しているセルにはイオンが注入され、デプレッショントランジスタとなりＯＮセルになる。一方、非開口セルはイオンが注入されずエンハンストランジスタとなりＯＦＦセルとなる。
【００２４】
ところが、高集積化進むにつれてメモリセルピッチが狭くなると、ＯＦＦセルであるメモリセル１１１１に対して、隣接するＯＮセル（メモリセル１１１２〜１１１９）からイオンが染み出すことが稀にある。すると、メモリセル１１１１の閾値が下がり、高温時にセルのドレイン−ソース間にリーク電流が流れ、センスアンプ１２３１が誤判定をする。このような現象は、同一のＲＯＭ配置（ＯＮセル、ＯＦＦセルの並び方）であってもランダムに発生する。そのため、センスアンプ１２３１の第２の入力端に印加される電圧をＶＤＯＮとＶＤＯＦＦの中間に設定したとしても、誤判定が生じてしまう。
【００２５】
この点について、図６を参照しつつ説明する。データの読み出しが開始されると、センスアンプ１２３１の第１および第２の入力端にそれぞれ印加される電圧ＶＤ１および電圧ＶＲは、選択セル１１２１１，１１２２１、選択セル１４２１１，１４２２１および選択セル１４２１２，１４２２２がオンするまでは、ほぼ同様な経過で上昇していく。次に、ワード線１１３以外にＨレベルの信号が印加されるまでについても、電圧ＶＤ１および電圧ＶＲは同様な経過で上昇していく（図中Ａ参照）。そして、ワード線１１３以外にＨレベルの信号が印加されると電圧ＶＲについては、ワード線駆動回路１４３がダミーであるので変わらない傾斜で上昇していき、飽和状態となる（図中Ｂ参照）。
【００２６】
一方、電圧ＶＤ１については、メモリセル１１１１がＯＮセルの場合は、下降していく（図中Ｃ参照）。メモリセルがＯＦＦセル且つセルリークを発生しない場合は、さらに上昇していく（図中Ｄ参照）のに対し、メモリセルがＯＦＦセル且つセルリークを発生する場合は、ＶＲ近傍に落ち着く（図中Ｅ参照）。したがって、メモリセル１１１１がＯＦＦセル且つセルリークを発生する場合は、ＶＤ１とＶＲのレベルが逆転し、誤判定が生じる。
【課題を解決するための手段】
【００２７】
本発明による半導体記憶装置の製造方法は、メモリセルの電圧とリファレンスセルの電圧とを比較することにより、上記メモリセルに記憶されたデータを読み出す半導体記憶装置を製造する方法であって、上記リファレンスセルのうちオフ状態とされるリファレンスセルに隣接するように、ダミーセルを形成する工程と、上記オフ状態とされるリファレンスセルを覆うマスクを用いて、上記ダミーセルに不純物を注入する工程と、を含み、上記不純物を注入する工程においては、上記オフ状態とされるリファレンスセルに上記ダミーセルから上記不純物が染み出すように、上記ダミーセルに上記不純物を注入することを特徴とする。
【００２８】
この製造方法においては、リファレンスセルに隣接するダミーセルへの不純物注入時に、ダミーセルからリファレンスセルに不純物が染み出すようにしている。これにより、高温時に、リファレンスセルにリークが発生する。すると、リファレンスセルの電圧レベルが下がるため、メモリセルにリークが発生した場合であっても、メモリセルの電圧とリファレンスセルの電圧とが逆転するのを防ぐことができる。
【００２９】
本発明による半導体記憶装置は、２つの素子分離領域の間に設けられ、第１の不純物濃度をもつ第１の領域と、上記第１の領域と上記素子分離領域の少なくとも一方との間に設けられ、上記第１の不純物濃度よりも高い第２の不純物濃度をもつ第２の領域と、を有するリファレンスセルを備えることを特徴とする。
【００３０】
この半導体記憶装置においては、不純物濃度が比較的低い第１の領域と、不純物濃度が比較的高い第２の領域とがリファレンスセルに設けられている。これにより、高温時に、リファレンスセルにリークが発生する。このため、上述のとおり、メモリセルの電圧とリファレンスセルの電圧とが逆転するのを防ぐことができる。
【００３１】
また、本発明による半導体記憶装置は、メモリセルに記憶されている情報を、基準となるリファレンスセルの情報と比較して読み出す半導体記憶装置であって、上記メモリセルは、第１のオフリーク特性を有し、上記リファレンスセルは、上記第１のオフリーク特性よりも大きい第２のオフリーク特性を有することを特徴とする。
【００３２】
この半導体記憶装置においては、リファレンスセルが、メモリセルに比して大きなオフリーク特性を有している。これにより、高温時に、リファレンスセルにリークが発生する。このため、上述のとおり、メモリセルの電圧とリファレンスセルの電圧とが逆転するのを防ぐことができる。
【発明の効果】
【００３３】
本発明によれば、読出し時の誤判定確率が低減した半導体記憶装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照しつつ、本発明による半導体記憶装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００３５】
図１は、本発明による半導体記憶装置の一実施形態を示す回路図である。半導体記憶装置１は、不揮発性半導体記憶装置であり、メモリセル１１１と、選択セル１２１１，１２２１と、ワード線１３と、カラム線１４１，１４２と、ワード線駆動回路１５と、カラム選択回路１６１，１６２と、読出駆動部１９１と、バッファ２０１と、リファレンス部２２と、センスアンプ２３１とを備えている。
【００３６】
メモリセル１１１は、ＭＯＳトランジスタからなり、互いのゲートがワード線１３を介して接続されるとともに、ワード線１３を介してワード線駆動回路１５の出力端に接続されている。
【００３７】
選択セル１２１１は、ＭＯＳトランジスタからなり、互いのゲートがカラム線１４１を介して接続されるとともに、カラム線１４１を介してカラム選択回路１６１の出力端に接続されている。カラム選択回路１６１は、外部から供給されるアドレスを第１段階のデコーディングによりデコードした結果、当該カラム線１４１が選択された場合には、カラム線１４１にＨレベルの信号を印加する。これにより、選択セル１２１１は、ゲートにＨレベルの信号が印加されるので、オンして、メモリセル１１１からデータを読み出すためのパスを形成する。
【００３８】
選択セル１２２１は、ＭＯＳトランジスタからなり、互いのゲートがカラム線１４２を介して接続されるとともに、カラム線１４２を介してカラム選択回路１６２の出力端に接続されている。カラム選択回路１６２は、外部から供給されるアドレスを第２段階のデコーディングによりデコードした結果、当該カラム線１４２が選択された場合には、カラム線１４２にＨレベルの信号を印加する。これにより、選択セル１２２１は、ゲートにＨレベルの信号が印加されるので、オンして、メモリセル１１１からデータを読み出すためのパスを形成する。
【００３９】
センスアンプ活性化信号は、外部からデータの読み出しの信号が供給されると、データ読み出しの開始を示すＬレベルの信号が印加され、読出駆動部１９１、バッファ２０１およびリファレンス部２２に供給する。
【００４０】
読出駆動部１９１は、駆動トランジスタ３１１と、パス形成トランジスタ３２１と、パス遮断トランジスタ３３１と、ノアゲート３４１とを含んでいる。
【００４１】
駆動トランジスタ３１１は、ＭＯＳトランジスタからなり、バッファ２０１の入力端にメモリセル１１１のオン状態またはオフ状態に応じた電圧を印加する。パス形成トランジスタ３２１は、ＭＯＳトランジスタからなり、ノアゲート３４１から供給されるＨレベルの信号によりオンして、メモリセル１１１からデータを読み出すためのパスを形成する。パス遮断トランジスタ３３１は、ＭＯＳトランジスタからなり、センスアンプ活性化信号から供給されるＨレベルの信号によりオンして、メモリセル１１１からデータを読み出すためのパスを遮断する。ノアゲート３４１は、その第１の入力端にセンスアンプ活性化信号が供給される。また、ノアゲート３４１は、その第２の入力端がパス形成トランジスタ３２１のソースと接続され、センスアンプ活性化信号から供給される信号およびパス形成トランジスタ３２１のソースの電圧がいずれもＬレベルの場合に、Ｈレベルの信号を出力し、パス形成トランジスタ３２１をオンする。
【００４２】
バッファ２０１は、パワーＭＯＳトランジスタ３５１，３６１と、定電流源を構成するＭＯＳトランジスタ３７１とを含んでいる。このバッファ２０１は、入力電圧を緩衝および増幅し、その出力電圧ＶＤ１をセンスアンプ２３１の第１の入力端に印加する。
【００４３】
リファレンス部２２は、リファレンスセル４１１，４１２と、選択セル４２１１，４２１２，４２２１，４２２２と、ワード線駆動回路４３と、カラム選択回路４４１，４４２と、駆動トランジスタ４５１，４５２と、パス形成トランジスタ４６１，４６２と、パス遮断トランジスタ４７１，４７２と、ノアゲート４８１，４８２と、パワーＭＯＳトランジスタ４９１，４９２，５０１，５０２と、定電流源を構成するＭＯＳトランジスタ５１１，５１２とを含んでいる。
【００４４】
リファレンスセル４１１，４１２は、メモリセル１１１と同一構造および同一特性のＭＯＳトランジスタである。リファレンスセル４１１は、コードリン注入がされデプレッショントランジスタ状態、すなわちオン状態に予め設定されている。一方のリファレンスセル４１２は、コードリン注入がされていないエンハンストランジスタ状態、すなわちオフ状態に予め設定されている。
【００４５】
選択セル４２１１，４２１２は選択セル１２１１と、選択セル４２２１，４２２２は選択セル１２２１と、ワード線駆動回路４３はワード線駆動回路１５と、カラム選択回路４４１はカラム選択回路１６１と、カラム選択回路４４２はカラム選択回路１６２と、駆動トランジスタ４５１，４５２は駆動トランジスタ３１１と、パス形成トランジスタ４６１，４６２はパス形成トランジスタ３２１と、それぞれ同一構造および同一特性である。
【００４６】
同様に、パス遮断トランジスタ４７１，４７２はパス遮断トランジスタ３３１と、ノアゲート４８１，４８２はノアゲート３４１と、パワーＭＯＳトランジスタ４９１，４９２，５０１，５０２はパワーＭＯＳトランジスタ３５１，３６１と、ＭＯＳトランジスタ５１１，５１２はＭＯＳトランジスタ３７１と、それぞれ同一構造および同一特性である。
【００４７】
これは、センスアンプ２３１が差動増幅器により形成されているため、その第１の入力端に接続される負荷と、その第２の入力端に接続される負荷とをできるだけ等しくするためである。
【００４８】
駆動トランジスタ４５１は、パワーＭＯＳトランジスタ５０１のゲートにリファレンスセル４１１のオン状態に応じた電圧ＶＲＯＮを印加する。同様に、駆動トランジスタ４５２は、パワーＭＯＳトランジスタ５０２のゲートにリファレンスセル４１２のオフ状態に応じた電圧ＶＲＯＦＦを印加する。
【００４９】
パワーＭＯＳトランジスタ４９１，５０１と、定電流源を構成するＭＯＳトランジスタ５１１とは、駆動トランジスタ４５１の出力電圧ＶＲＯＮを緩衝及び増幅する。一方、パワーＭＯＳトランジスタ４９２，５０２と、定電流源を構成するＭＯＳトランジスタ５１２とは、駆動トランジスタ４５２の出力電圧ＶＲＯＦＦを緩衝および増幅する。すなわち、パワーＭＯＳトランジスタ４９１，４９２，５０１，５０２と、ＭＯＳトランジスタ５１１，５１２とは、バッファ５２を構成している。
【００５０】
したがって、パワーＭＯＳトランジスタ５０１のバッファの出力電流を電流Ｉ１とし、パワーＭＯＳトランジスタ５０２の出力電流を電流Ｉ２とすると、ＭＯＳトランジスタ５１１，５１２それぞれによって構成される定電流源には、電流Ｉ１と電流Ｉ２とを平均した電流ＩＲが流れる（式（１）参照）。
【００５１】
これにより、センスアンプ２３１の第２の入力端には、リファレンスセル４１１のオン状態に応じた電圧ＶＲＯＮと、リファレンスセル４１２のオフ状態に応じた電圧ＶＲＯＦＦと中間の電圧ＶＲが印加されることになる（式（２）参照）。
【００５２】
センスアンプ２３１は、上述したように、差動増幅器からなり、バッファ２０１から供給される電圧とリファレンス部２２から供給される電圧との差を検出・増幅してデータを外部に出力する。
【００５３】
図２は、半導体記憶装置１のワード線駆動回路４３、リファレンスセル４１２およびワード線５３の部分の詳細な構成を示す模式図である。同図においては、ＯＮセルを１重の円で示し、ＯＦＦセルを２重の円で示している。本例において、リファレンスセル４１２はＯＦＦセルである。
【００５４】
リファレンスセル４１２の周囲には、ダミーセル６１１〜６１８が配置されている。これらのダミーセル６１１〜６１８は、リファレンスセル４１２に隣接している。ワード線駆動回路４３の出力はワード線５３を介して各セルのゲートと接続されている。また、各セルのドレインは下段セルのソースと接続され、最下段のセルのソースは接地されている。最上段のセルのドレインは、選択セル４２２２（図１参照）のソースへ接続されている。
【００５５】
次に、本発明による半導体記憶装置の製造方法の一実施形態として、半導体記憶装置１の製造方法を説明する。この製造方法は、リファレンスセル４１２に隣接するようにダミーセル６１１〜６１８を形成する工程と、リファレンスセル４１２を覆うマスクを用いて、ダミーセル６１１〜６１８に不純物を注入する工程と、を含んでいる。ここで、不純物を注入する工程においては、リファレンスセル４１２にダミーセル６１１〜６１８から上記不純物が染み出すように、ダミーセル６１１〜６１８に上記不純物を注入することを特徴とする。なお、上記不純物としては、例えばリンイオンが挙げられる。
【００５６】
具体的には、図７に示すように、上記マスクにおけるダミーセル６１１〜６１８に対応する開口（点線Ｌ１で示す）を、メモリセルのうちオン状態とされるメモリセルに対応する開口（参考として、点線Ｌ２で示す）よりも開口面積が大きくなるように設計する。同図において、上側はリファレンスセルアレイの平面図を、下側はそのＡ−Ａ線に沿った断面図を示している。図からわかるように、拡散層７２および素子分離領域７４の延在方向と垂直な方向に沿ってワード線５３が延びている。
【００５７】
上述のとおりダミーセル６１１〜６１８に対応する開口を大きく設計することにより、不純物注入時に、矢印Ａ１で示すように、ダミーセル６１１〜６１８の開口から注入された不純物がリファレンスセル４１２の拡散層に達する。これにより、点線Ｃ１で囲んだ領域で染み出しが発生する。かかる染み出しが発生する結果、リファレンスセル４１２は、２つの素子分離領域７４の間に設けられ、第１の不純物濃度をもつ第１の領域と、第１の領域と素子分離領域７４の少なくとも一方との間に設けられ、第１の不純物濃度よりも高い第２の不純物濃度をもつ第２の領域（不純物の染み出しが発生した領域）と、を有することとなる。ここで、リファレンスセル４１２の両側のダミーセル６１４，６１５の不純物濃度は、上記第２の不純物濃度以上である。また、半導体記憶装置１において、メモリセル１１１は第１のオフリーク特性を有し、リファレンスセル４１２は第１のオフリーク特性よりも大きい第２のオフリーク特性を有することとなる。
【００５８】
これに対して、ダミーセル６１１〜６１８の開口の大きさをメモリセルの開口と等しくした場合には、矢印Ａ２で示すように、ダミーセル６１１〜６１８の開口から注入された不純物がリファレンスセル４１２の拡散層に達しないため、染み出しが発生しない。
【００５９】
また、拡散層７２および素子分離領域７４の延在方向について見ても、図８に示すように、ダミーセル６１１〜６１８からリファレンスセル４１２への不純物の染み出しが起こる。同図において、左側はリファレンスセルアレイの平面図を、右側はそのＢ−Ｂ線に沿った断面図を示している。なお、図７および図８のリファレンスセルアレイに対応する回路図は、図９に示すとおりである。
【００６０】
続いて、本実施形態の効果を説明する。本実施形態においては、ダミーセル６１１〜６１８への不純物注入時に、ダミーセル６１１〜６１８からリファレンスセル４１２に不純物が染み出すようにしている。これにより、高温時に、リファレンスセル４１２にリークが発生する。すると、リファレンスセル４１２の電圧レベルが下がるため、メモリセルにリークが発生した場合であっても、メモリセルの電圧とリファレンスセルの電圧とが逆転するのを防ぐことができる。
【００６１】
この点について、図３を参照しつつ説明する。データの読み出しが開始されると、センスアンプ２３１の第１および第２の入力端にそれぞれ印加される電圧ＶＤ１および電圧ＶＲは、選択セル１２１１，１２２１、選択セル４２１１，４２２１および選択セル４２１２，４２２２がオンするまでは、ほぼ同様な経過で上昇していく。次に、ワード線１３以外にＨレベルの信号が印加されるまでについても、電圧ＶＤ１および電圧ＶＲは同様な経過で上昇していく（図中Ａ参照）。
【００６２】
ワード線５３以外にＨレベルの信号が印加されると電圧ＶＲについては、リファレンスセル４１２にリークが発生し、選択セルへの接続点Ｆ（図２参照）の電位が下がり、結果としてＶＲは図３中のＧに示すようになる。一方、電圧ＶＤｎについては、メモリセル１１１がＯＮセルの場合は、下降していく（図中Ｃ参照）。メモリセル１１１がＯＦＦセル且つセルリークを発生しない場合は、さらに上昇していく（図中Ｄ参照）のに対し、メモリセル１１１がＯＦＦセル且つセルリークを発生する場合は、図中のＥに示すようになる。したがって、 メモリセルがＯＦＦセル且つセルリークを発生する場合でも、ＶＤｎとＶＲのレベルが逆転することはなく、正常に判定されるのである。また、高温以外では、リーク電流は発生しないため、ＶＤｎとＶＲも電圧降下はなく、安定動作を行う。
【００６３】
また、上述したように、センスアンプ２３１の第２の入力端に、リファレンスセル４１１のオン状態に応じた電圧ＶＲＯＮと、リファレンスセル４１２のオフ状態に応じた電圧ＶＲＯＦＦとの中間の電圧ＶＲが印加されるので、電圧ＶＲは、常に、メモリセル１１１がオン状態にある場合の電圧ＶＤＯＮと、メモリセル１１１がオフ状態である場合の電圧ＶＤＯＦＦとの中間に自動的に設定される。これにより、メモリセル１１１のオン状態およびオフ状態を検出するマージンをいずれも充分に確保することができる。
【００６４】
本発明による半導体記憶装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態に係る製造方法は、メモリセル１１１に接続されるワード線よりも細くなるように、オフ状態とされるリファレンスセル４１２に接続されるワード線を形成する工程を含んでいてもよい。こうすることにより、選択リファレンスセル４１２のドレイン−ソース間の実効Ｌ寸法が細くなり、イオン注入時に染み出しが発生する。よって、高温時に必ずセルリークを発生させることができる。
【００６５】
また、不純物を注入する工程においては、メモリセルのうちオン状態とされるメモリセルよりも高いドーズ量で、ダミーセル６１１〜６１８に上記不純物を注入してもよい。こうすることにより、選択リファレンスセル４１２に対して、ダミーセル６１１〜６１８から染み出しが発生する。よって、高温時に必ずセルリークを発生させることができる。
【図面の簡単な説明】
【００６６】
【図１】本発明による半導体記憶装置の一実施形態を示す回路図である。
【図２】図１の半導体記憶装置のワード線駆動回路、リファレンスセルおよびワード線の部分の詳細な構成を示す模式図である。
【図３】実施形態に係る製造方法の効果を説明するためのグラフである。
【図４】従来の半導体記憶装置を示す回路図である。
【図５】図４の半導体記憶装置のワード線駆動回路、メモリセルおよびワード線の部分の詳細な構成を示す模式図である。
【図６】従来の半導体記憶装置の課題を説明するためのグラフである。
【図７】実施形態に係る製造方法を説明するための平面図および断面図である。
【図８】実施形態に係る製造方法を説明するための平面図および断面図である。
【図９】図７および図８に示すリファレンスセルアレイに対応する回路図である。
【符号の説明】
【００６７】
１ 半導体記憶装置
１１１ メモリセル
１２１１，１２２１ 選択セル
１３ ワード線
１４１，１４２ カラム線
１５ ワード線駆動回路
１６１，１６２ カラム選択回路
１９１ 読出駆動部
２０１ バッファ
２２ リファレンス部
２３１ センスアンプ
４１１，４１２ リファレンスセル
４２１１，４２１２，４２２１，４２２２ 選択セル
４３ ワード線駆動回路
４４１，４４２ カラム選択回路
４５１，４５２ 駆動トランジスタ
４５１ 駆動トランジスタ
４５２ 駆動トランジスタ
４６１，４６２ パス形成トランジスタ
４７１，４７２ パス遮断トランジスタ
４８１，４８２ ノアゲート
５２ バッファ
５３ ワード線
６１１〜６１８ ダミーセル
７２ 拡散層
７４ 素子分離領域
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置に含まれるセンスアンプは、各メモリセルの微少な状態変化（電流、電位等の変化）を高速に大きな電位振幅として検出する回路である。センスアンプに求められる性能には、高速性、広い電圧・温度範囲、プロセスバラツキに対するマージン、電源ノイズマージン等がある。超高集積化が進んでいる現在、広い電圧・温度範囲、プロセスバラツキに対するマージンが減少し、その向上が求められている。
【０００３】
従来の半導体記憶装置としては、例えば、特許文献１に記載されたものがある。同文献の半導体記憶装置は、マスクＲＯＭ等の電源を切ってもメモリセルに記憶されたデータが保持される不揮発性半導体記憶装置である。この半導体記憶装置は、図４に示すように、メモリセル１１１１と、選択セル１１２１１，１１２２１と、ワード線１１３と、カラム線１１４１，１１４２と、ワード線駆動回路１１５と、カラム選択回路１１６１，１１６２と、読出駆動部１１９１と、バッファ１２０１と、リファレンス部１２２と、センスアンプ１２３１とを備えている。
【０００４】
メモリセル１１１１は、ＭＯＳトランジスタからなり、互いのゲートがワード線１１３を介して接続されるとともに、ワード線１１３を介してワード線駆動回路１１５の出力端に接続されている。
【０００５】
選択セル１１２１１は、ＭＯＳトランジスタからなり、互いのゲートがカラム線１１４１を介して接続されるとともに、カラム線１１４１を介してカラム選択回路１１６１の出力端に接続されている。カラム選択回路１１６１は、外部から供給されるアドレスを第１段階のデコーディングによりデコードした結果、当該カラム線１１４１が選択された場合には、カラム線１１４１にハイ（Ｈ）レベルの信号を印加する。これにより、選択セル１１２１１は、ゲートにＨレベルの信号が印加されるので、オンして、メモリセル１１１１からデータを読み出すためのパスを形成する。
【０００６】
選択セル１１２２１は、ＭＯＳトランジスタからなり、互いのゲートがカラム線１１４２を介して接続されるとともに、カラム線１１４２を介してカラム選択回路１１６２の出力端に接続されている。カラム選択回路１１６２は、外部から供給されるアドレスを第２段階のデコーディングによりデコードした結果、当該カラム線１１４２が選択された場合には、カラム線１１４２にＨレベルの信号を印加する。これにより、選択セル１１２２１は、ゲートにＨレベルの信号が印加されるので、オンして、メモリセル１１１１からデータを読み出すためのパスを形成する。
【０００７】
センスアンプ活性化信号は、外部からデータの読み出しの信号が供給されると、データ読み出しの開始を示すロー（Ｌ）レベルの信号が印加され、読出駆動部１１９１、バッファ１２０１およびリファレンス部１２２に供給する。
【０００８】
読出駆動部１１９１は、駆動トランジスタ１３１１と、パス形成トランジスタ１３２１と、パス遮断トランジスタ１３３１と、ノア（ＮＯＲ）ゲート１３４１とを含んでいる。
【０００９】
駆動トランジスタ１３１１は、ＭＯＳトランジスタからなり、バッファ１２０１の入力端にメモリセル１１１１のオン状態またはオフ状態に応じた電圧を印加する。パス形成トランジスタ１３２１は、ＭＯＳトランジスタからなり、ノアゲート１３４１から供給されるＨレベルの信号によりオンして、メモリセル１１１１からデータを読み出すためのパスを形成する。パス遮断トランジスタ１３３１は、ＭＯＳトランジスタからなり、センスアンプ活性化信号から供給されるＨレベルの信号によりオンして、メモリセル１１１１からデータを読み出すためのパスを遮断する。ノアゲート１３４１は、その第１の入力端にセンスアンプ活性化信号が供給される。また、ノアゲート１３４１は、その第２の入力端がパス形成トランジスタ１３２１のソースと接続され、センスアンプ活性化信号から供給される信号およびパス形成トランジスタ１３２１のソースの電圧がいずれもＬレベルの場合に、Ｈレベルの信号を出力し、パス形成トランジスタ１３２１をオンする。
【００１０】
バッファ１２０１は、パワーＭＯＳトランジスタ１３５１，１３６１と、定電流源を構成するＭＯＳトランジスタ１３７１とを含んでいる。このバッファ１２０１は、入力電圧を緩衝および増幅し、その出力電圧ＶＤ１をセンスアンプ１２３１の第１の入力端に印加する。
【００１１】
リファレンス部１２２は、リファレンスセル１４１１，１４１２と、選択セル１４２１１，１４２１２，１４２２１，１４２２２と、ワード線駆動回路１４３と、カラム選択回路１４４１，１４４２と、駆動トランジスタ１４５１，１４５２と、パス形成トランジスタ１４６１，１４６２と、パス遮断トランジスタ１４７１，１４７２と、ノアゲート１４８１，１４８２と、パワーＭＯＳトランジスタ１４９１，１４９２，１５０１，１５０２と、定電流源を構成するＭＯＳトランジスタ１５１１，１５１２とを含んでいる。
【００１２】
リファレンスセル１４１１，１４１２は、メモリセル１１１１と同一構造および同一特性のＭＯＳトランジスタである。リファレンスセル１４１１は、コードリン注入がされデプレッショントランジスタ状態、すなわちオン状態に予め設定されている。一方のリファレンスセル１４１２は、コードリン注入がされていないエンハンストランジスタ状態、すなわちオフ状態に予め設定されている。
【００１３】
選択セル１４２１１，１４２１２は選択セル１１２１１と、選択セル１４２２１，１４２２２は選択セル１１２２１と、ワード線駆動回路１４３はワード線駆動回路１１５と、カラム選択回路１４４１はカラム選択回路１１６１と、カラム選択回路１４４２はカラム選択回路１１６２と、駆動トランジスタ１４５１，１４５２は駆動トランジスタ１３１１と、パス形成トランジスタ１４６１，１４６２はパス形成トランジスタ１３２１と、それぞれ同一構造および同一特性である。
【００１４】
同様に、パス遮断トランジスタ１４７１，１４７２はパス遮断トランジスタ１３３１と、ノアゲート１４８１，１４８２はノアゲート１３４１と、パワーＭＯＳトランジスタ１４９１，１４９２，１５０１，１５０２はパワーＭＯＳトランジスタ１３５１，１３６１と、ＭＯＳトランジスタ１５１１，１５１２はＭＯＳトランジスタ１３７１と、それぞれ同一構造および同一特性である。
【００１５】
これは、センスアンプ１２３１が差動増幅器により形成されているため、その第１の入力端に接続される負荷と、その第２の入力端に接続される負荷とをできるだけ等しくするためである。
【００１６】
駆動トランジスタ１４５１は、パワーＭＯＳトランジスタ１５０１のゲートにリファレンスセル１４１１のオン状態に応じた電圧ＶＲＯＮを印加する。同様に、駆動トランジスタ１４５２は、パワーＭＯＳトランジスタ１５０２のゲートにリファレンスセル１４１２のオフ状態に応じた電圧ＶＲＯＦＦを印加する。
【００１７】
パワーＭＯＳトランジスタ１４９１，１５０１と、定電流源を構成するＭＯＳトランジスタ１５１１とは、駆動トランジスタ１４５１の出力電圧ＶＲＯＮを緩衝及び増幅する。一方、パワーＭＯＳトランジスタ１４９２，１５０２と、定電流源を構成するＭＯＳトランジスタ１５１２とは、駆動トランジスタ１４５２の出力電圧ＶＲＯＦＦを緩衝および増幅する。すなわち、パワーＭＯＳトランジスタ１４９１，１４９２，１５０１，１５０２と、ＭＯＳトランジスタ１５１１，１５１２とは、バッファ１５２を構成している。
【００１８】
したがって、パワーＭＯＳトランジスタ１５０１のバッファの出力電流を電流Ｉ１とし、パワーＭＯＳトランジスタ１５０２の出力電流を電流Ｉ２とすると、ＭＯＳトランジスタ１５１１，１５１２それぞれによって構成される定電流源には、式（１）に示すように、電流Ｉ１と電流Ｉ２とを平均した電流ＩＲが流れる。
ＩＲ＝（Ｉ１＋Ｉ２）／２…（１）
【００１９】
これにより、センスアンプ１２３１の第２の入力端には、式（２）に示すように、リファレンスセル１４１１のオン状態に応じた電圧ＶＲＯＮと、リファレンスセル１４１２のオフ状態に応じた電圧ＶＲＯＦＦと中間の電圧ＶＲが印加されることになる。
ＶＲ＝（ＶＲＯＮ＋ＶＲＯＦＦ）／２…（２）
【００２０】
センスアンプ１２３１は、上述したように、差動増幅器からなり、バッファ１２０１から供給される電圧とリファレンス部１２２から供給される電圧との差を検出・増幅してデータを外部に出力する。
【特許文献１】特許第３５７８６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、かかる手法において、高集積化が進むにつれて各々のメモリセルピッチが狭くなると、上述の「同一構造および同一特性の」ＭＯＳトランジスタ、メモリセルが製造できなくなる。例として、図５を参照しつつ、マスクＲＯＭのメモリセル構成を説明する。
【００２２】
図５は、図４のワード線駆動回路１１５、メモリセル１１１１およびワード線１１３の部分の詳細な構成を示す模式図である。同図においては、ＯＮセルを１重の円で示し、ＯＦＦセルを２重の円で示している。本例において、メモリセル１１１１はＯＦＦセルである。
【００２３】
マスクＲＯＭにおけるＯＮセルとＯＦＦセルとは、上述のとおり、コードリンイオン注入により区別される。フォトレジスト（ＰＲ）にてＯＮセルは開口させ、ＯＦＦセルは非開口にする。これにより、開口しているセルにはイオンが注入され、デプレッショントランジスタとなりＯＮセルになる。一方、非開口セルはイオンが注入されずエンハンストランジスタとなりＯＦＦセルとなる。
【００２４】
ところが、高集積化進むにつれてメモリセルピッチが狭くなると、ＯＦＦセルであるメモリセル１１１１に対して、隣接するＯＮセル（メモリセル１１１２〜１１１９）からイオンが染み出すことが稀にある。すると、メモリセル１１１１の閾値が下がり、高温時にセルのドレイン−ソース間にリーク電流が流れ、センスアンプ１２３１が誤判定をする。このような現象は、同一のＲＯＭ配置（ＯＮセル、ＯＦＦセルの並び方）であってもランダムに発生する。そのため、センスアンプ１２３１の第２の入力端に印加される電圧をＶＤＯＮとＶＤＯＦＦの中間に設定したとしても、誤判定が生じてしまう。
【００２５】
この点について、図６を参照しつつ説明する。データの読み出しが開始されると、センスアンプ１２３１の第１および第２の入力端にそれぞれ印加される電圧ＶＤ１および電圧ＶＲは、選択セル１１２１１，１１２２１、選択セル１４２１１，１４２２１および選択セル１４２１２，１４２２２がオンするまでは、ほぼ同様な経過で上昇していく。次に、ワード線１１３以外にＨレベルの信号が印加されるまでについても、電圧ＶＤ１および電圧ＶＲは同様な経過で上昇していく（図中Ａ参照）。そして、ワード線１１３以外にＨレベルの信号が印加されると電圧ＶＲについては、ワード線駆動回路１４３がダミーであるので変わらない傾斜で上昇していき、飽和状態となる（図中Ｂ参照）。
【００２６】
一方、電圧ＶＤ１については、メモリセル１１１１がＯＮセルの場合は、下降していく（図中Ｃ参照）。メモリセルがＯＦＦセル且つセルリークを発生しない場合は、さらに上昇していく（図中Ｄ参照）のに対し、メモリセルがＯＦＦセル且つセルリークを発生する場合は、ＶＲ近傍に落ち着く（図中Ｅ参照）。したがって、メモリセル１１１１がＯＦＦセル且つセルリークを発生する場合は、ＶＤ１とＶＲのレベルが逆転し、誤判定が生じる。
【課題を解決するための手段】
【００２７】
本発明による半導体記憶装置の製造方法は、メモリセルの電圧とリファレンスセルの電圧とを比較することにより、上記メモリセルに記憶されたデータを読み出す半導体記憶装置を製造する方法であって、上記リファレンスセルのうちオフ状態とされるリファレンスセルに隣接するように、ダミーセルを形成する工程と、上記オフ状態とされるリファレンスセルを覆うマスクを用いて、上記ダミーセルに不純物を注入する工程と、を含み、上記不純物を注入する工程においては、上記オフ状態とされるリファレンスセルに上記ダミーセルから上記不純物が染み出すように、上記ダミーセルに上記不純物を注入することを特徴とする。
【００２８】
この製造方法においては、リファレンスセルに隣接するダミーセルへの不純物注入時に、ダミーセルからリファレンスセルに不純物が染み出すようにしている。これにより、高温時に、リファレンスセルにリークが発生する。すると、リファレンスセルの電圧レベルが下がるため、メモリセルにリークが発生した場合であっても、メモリセルの電圧とリファレンスセルの電圧とが逆転するのを防ぐことができる。
【００２９】
本発明による半導体記憶装置は、２つの素子分離領域の間に設けられ、第１の不純物濃度をもつ第１の領域と、上記第１の領域と上記素子分離領域の少なくとも一方との間に設けられ、上記第１の不純物濃度よりも高い第２の不純物濃度をもつ第２の領域と、を有するリファレンスセルを備えることを特徴とする。
【００３０】
この半導体記憶装置においては、不純物濃度が比較的低い第１の領域と、不純物濃度が比較的高い第２の領域とがリファレンスセルに設けられている。これにより、高温時に、リファレンスセルにリークが発生する。このため、上述のとおり、メモリセルの電圧とリファレンスセルの電圧とが逆転するのを防ぐことができる。
【００３１】
また、本発明による半導体記憶装置は、メモリセルに記憶されている情報を、基準となるリファレンスセルの情報と比較して読み出す半導体記憶装置であって、上記メモリセルは、第１のオフリーク特性を有し、上記リファレンスセルは、上記第１のオフリーク特性よりも大きい第２のオフリーク特性を有することを特徴とする。
【００３２】
この半導体記憶装置においては、リファレンスセルが、メモリセルに比して大きなオフリーク特性を有している。これにより、高温時に、リファレンスセルにリークが発生する。このため、上述のとおり、メモリセルの電圧とリファレンスセルの電圧とが逆転するのを防ぐことができる。
【発明の効果】
【００３３】
本発明によれば、読出し時の誤判定確率が低減した半導体記憶装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照しつつ、本発明による半導体記憶装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００３５】
図１は、本発明による半導体記憶装置の一実施形態を示す回路図である。半導体記憶装置１は、不揮発性半導体記憶装置であり、メモリセル１１１と、選択セル１２１１，１２２１と、ワード線１３と、カラム線１４１，１４２と、ワード線駆動回路１５と、カラム選択回路１６１，１６２と、読出駆動部１９１と、バッファ２０１と、リファレンス部２２と、センスアンプ２３１とを備えている。
【００３６】
メモリセル１１１は、ＭＯＳトランジスタからなり、互いのゲートがワード線１３を介して接続されるとともに、ワード線１３を介してワード線駆動回路１５の出力端に接続されている。
【００３７】
選択セル１２１１は、ＭＯＳトランジスタからなり、互いのゲートがカラム線１４１を介して接続されるとともに、カラム線１４１を介してカラム選択回路１６１の出力端に接続されている。カラム選択回路１６１は、外部から供給されるアドレスを第１段階のデコーディングによりデコードした結果、当該カラム線１４１が選択された場合には、カラム線１４１にＨレベルの信号を印加する。これにより、選択セル１２１１は、ゲートにＨレベルの信号が印加されるので、オンして、メモリセル１１１からデータを読み出すためのパスを形成する。
【００３８】
選択セル１２２１は、ＭＯＳトランジスタからなり、互いのゲートがカラム線１４２を介して接続されるとともに、カラム線１４２を介してカラム選択回路１６２の出力端に接続されている。カラム選択回路１６２は、外部から供給されるアドレスを第２段階のデコーディングによりデコードした結果、当該カラム線１４２が選択された場合には、カラム線１４２にＨレベルの信号を印加する。これにより、選択セル１２２１は、ゲートにＨレベルの信号が印加されるので、オンして、メモリセル１１１からデータを読み出すためのパスを形成する。
【００３９】
センスアンプ活性化信号は、外部からデータの読み出しの信号が供給されると、データ読み出しの開始を示すＬレベルの信号が印加され、読出駆動部１９１、バッファ２０１およびリファレンス部２２に供給する。
【００４０】
読出駆動部１９１は、駆動トランジスタ３１１と、パス形成トランジスタ３２１と、パス遮断トランジスタ３３１と、ノアゲート３４１とを含んでいる。
【００４１】
駆動トランジスタ３１１は、ＭＯＳトランジスタからなり、バッファ２０１の入力端にメモリセル１１１のオン状態またはオフ状態に応じた電圧を印加する。パス形成トランジスタ３２１は、ＭＯＳトランジスタからなり、ノアゲート３４１から供給されるＨレベルの信号によりオンして、メモリセル１１１からデータを読み出すためのパスを形成する。パス遮断トランジスタ３３１は、ＭＯＳトランジスタからなり、センスアンプ活性化信号から供給されるＨレベルの信号によりオンして、メモリセル１１１からデータを読み出すためのパスを遮断する。ノアゲート３４１は、その第１の入力端にセンスアンプ活性化信号が供給される。また、ノアゲート３４１は、その第２の入力端がパス形成トランジスタ３２１のソースと接続され、センスアンプ活性化信号から供給される信号およびパス形成トランジスタ３２１のソースの電圧がいずれもＬレベルの場合に、Ｈレベルの信号を出力し、パス形成トランジスタ３２１をオンする。
【００４２】
バッファ２０１は、パワーＭＯＳトランジスタ３５１，３６１と、定電流源を構成するＭＯＳトランジスタ３７１とを含んでいる。このバッファ２０１は、入力電圧を緩衝および増幅し、その出力電圧ＶＤ１をセンスアンプ２３１の第１の入力端に印加する。
【００４３】
リファレンス部２２は、リファレンスセル４１１，４１２と、選択セル４２１１，４２１２，４２２１，４２２２と、ワード線駆動回路４３と、カラム選択回路４４１，４４２と、駆動トランジスタ４５１，４５２と、パス形成トランジスタ４６１，４６２と、パス遮断トランジスタ４７１，４７２と、ノアゲート４８１，４８２と、パワーＭＯＳトランジスタ４９１，４９２，５０１，５０２と、定電流源を構成するＭＯＳトランジスタ５１１，５１２とを含んでいる。
【００４４】
リファレンスセル４１１，４１２は、メモリセル１１１と同一構造および同一特性のＭＯＳトランジスタである。リファレンスセル４１１は、コードリン注入がされデプレッショントランジスタ状態、すなわちオン状態に予め設定されている。一方のリファレンスセル４１２は、コードリン注入がされていないエンハンストランジスタ状態、すなわちオフ状態に予め設定されている。
【００４５】
選択セル４２１１，４２１２は選択セル１２１１と、選択セル４２２１，４２２２は選択セル１２２１と、ワード線駆動回路４３はワード線駆動回路１５と、カラム選択回路４４１はカラム選択回路１６１と、カラム選択回路４４２はカラム選択回路１６２と、駆動トランジスタ４５１，４５２は駆動トランジスタ３１１と、パス形成トランジスタ４６１，４６２はパス形成トランジスタ３２１と、それぞれ同一構造および同一特性である。
【００４６】
同様に、パス遮断トランジスタ４７１，４７２はパス遮断トランジスタ３３１と、ノアゲート４８１，４８２はノアゲート３４１と、パワーＭＯＳトランジスタ４９１，４９２，５０１，５０２はパワーＭＯＳトランジスタ３５１，３６１と、ＭＯＳトランジスタ５１１，５１２はＭＯＳトランジスタ３７１と、それぞれ同一構造および同一特性である。
【００４７】
これは、センスアンプ２３１が差動増幅器により形成されているため、その第１の入力端に接続される負荷と、その第２の入力端に接続される負荷とをできるだけ等しくするためである。
【００４８】
駆動トランジスタ４５１は、パワーＭＯＳトランジスタ５０１のゲートにリファレンスセル４１１のオン状態に応じた電圧ＶＲＯＮを印加する。同様に、駆動トランジスタ４５２は、パワーＭＯＳトランジスタ５０２のゲートにリファレンスセル４１２のオフ状態に応じた電圧ＶＲＯＦＦを印加する。
【００４９】
パワーＭＯＳトランジスタ４９１，５０１と、定電流源を構成するＭＯＳトランジスタ５１１とは、駆動トランジスタ４５１の出力電圧ＶＲＯＮを緩衝及び増幅する。一方、パワーＭＯＳトランジスタ４９２，５０２と、定電流源を構成するＭＯＳトランジスタ５１２とは、駆動トランジスタ４５２の出力電圧ＶＲＯＦＦを緩衝および増幅する。すなわち、パワーＭＯＳトランジスタ４９１，４９２，５０１，５０２と、ＭＯＳトランジスタ５１１，５１２とは、バッファ５２を構成している。
【００５０】
したがって、パワーＭＯＳトランジスタ５０１のバッファの出力電流を電流Ｉ１とし、パワーＭＯＳトランジスタ５０２の出力電流を電流Ｉ２とすると、ＭＯＳトランジスタ５１１，５１２それぞれによって構成される定電流源には、電流Ｉ１と電流Ｉ２とを平均した電流ＩＲが流れる（式（１）参照）。
【００５１】
これにより、センスアンプ２３１の第２の入力端には、リファレンスセル４１１のオン状態に応じた電圧ＶＲＯＮと、リファレンスセル４１２のオフ状態に応じた電圧ＶＲＯＦＦと中間の電圧ＶＲが印加されることになる（式（２）参照）。
【００５２】
センスアンプ２３１は、上述したように、差動増幅器からなり、バッファ２０１から供給される電圧とリファレンス部２２から供給される電圧との差を検出・増幅してデータを外部に出力する。
【００５３】
図２は、半導体記憶装置１のワード線駆動回路４３、リファレンスセル４１２およびワード線５３の部分の詳細な構成を示す模式図である。同図においては、ＯＮセルを１重の円で示し、ＯＦＦセルを２重の円で示している。本例において、リファレンスセル４１２はＯＦＦセルである。
【００５４】
リファレンスセル４１２の周囲には、ダミーセル６１１〜６１８が配置されている。これらのダミーセル６１１〜６１８は、リファレンスセル４１２に隣接している。ワード線駆動回路４３の出力はワード線５３を介して各セルのゲートと接続されている。また、各セルのドレインは下段セルのソースと接続され、最下段のセルのソースは接地されている。最上段のセルのドレインは、選択セル４２２２（図１参照）のソースへ接続されている。
【００５５】
次に、本発明による半導体記憶装置の製造方法の一実施形態として、半導体記憶装置１の製造方法を説明する。この製造方法は、リファレンスセル４１２に隣接するようにダミーセル６１１〜６１８を形成する工程と、リファレンスセル４１２を覆うマスクを用いて、ダミーセル６１１〜６１８に不純物を注入する工程と、を含んでいる。ここで、不純物を注入する工程においては、リファレンスセル４１２にダミーセル６１１〜６１８から上記不純物が染み出すように、ダミーセル６１１〜６１８に上記不純物を注入することを特徴とする。なお、上記不純物としては、例えばリンイオンが挙げられる。
【００５６】
具体的には、図７に示すように、上記マスクにおけるダミーセル６１１〜６１８に対応する開口（点線Ｌ１で示す）を、メモリセルのうちオン状態とされるメモリセルに対応する開口（参考として、点線Ｌ２で示す）よりも開口面積が大きくなるように設計する。同図において、上側はリファレンスセルアレイの平面図を、下側はそのＡ−Ａ線に沿った断面図を示している。図からわかるように、拡散層７２および素子分離領域７４の延在方向と垂直な方向に沿ってワード線５３が延びている。
【００５７】
上述のとおりダミーセル６１１〜６１８に対応する開口を大きく設計することにより、不純物注入時に、矢印Ａ１で示すように、ダミーセル６１１〜６１８の開口から注入された不純物がリファレンスセル４１２の拡散層に達する。これにより、点線Ｃ１で囲んだ領域で染み出しが発生する。かかる染み出しが発生する結果、リファレンスセル４１２は、２つの素子分離領域７４の間に設けられ、第１の不純物濃度をもつ第１の領域と、第１の領域と素子分離領域７４の少なくとも一方との間に設けられ、第１の不純物濃度よりも高い第２の不純物濃度をもつ第２の領域（不純物の染み出しが発生した領域）と、を有することとなる。ここで、リファレンスセル４１２の両側のダミーセル６１４，６１５の不純物濃度は、上記第２の不純物濃度以上である。また、半導体記憶装置１において、メモリセル１１１は第１のオフリーク特性を有し、リファレンスセル４１２は第１のオフリーク特性よりも大きい第２のオフリーク特性を有することとなる。
【００５８】
これに対して、ダミーセル６１１〜６１８の開口の大きさをメモリセルの開口と等しくした場合には、矢印Ａ２で示すように、ダミーセル６１１〜６１８の開口から注入された不純物がリファレンスセル４１２の拡散層に達しないため、染み出しが発生しない。
【００５９】
また、拡散層７２および素子分離領域７４の延在方向について見ても、図８に示すように、ダミーセル６１１〜６１８からリファレンスセル４１２への不純物の染み出しが起こる。同図において、左側はリファレンスセルアレイの平面図を、右側はそのＢ−Ｂ線に沿った断面図を示している。なお、図７および図８のリファレンスセルアレイに対応する回路図は、図９に示すとおりである。
【００６０】
続いて、本実施形態の効果を説明する。本実施形態においては、ダミーセル６１１〜６１８への不純物注入時に、ダミーセル６１１〜６１８からリファレンスセル４１２に不純物が染み出すようにしている。これにより、高温時に、リファレンスセル４１２にリークが発生する。すると、リファレンスセル４１２の電圧レベルが下がるため、メモリセルにリークが発生した場合であっても、メモリセルの電圧とリファレンスセルの電圧とが逆転するのを防ぐことができる。
【００６１】
この点について、図３を参照しつつ説明する。データの読み出しが開始されると、センスアンプ２３１の第１および第２の入力端にそれぞれ印加される電圧ＶＤ１および電圧ＶＲは、選択セル１２１１，１２２１、選択セル４２１１，４２２１および選択セル４２１２，４２２２がオンするまでは、ほぼ同様な経過で上昇していく。次に、ワード線１３以外にＨレベルの信号が印加されるまでについても、電圧ＶＤ１および電圧ＶＲは同様な経過で上昇していく（図中Ａ参照）。
【００６２】
ワード線５３以外にＨレベルの信号が印加されると電圧ＶＲについては、リファレンスセル４１２にリークが発生し、選択セルへの接続点Ｆ（図２参照）の電位が下がり、結果としてＶＲは図３中のＧに示すようになる。一方、電圧ＶＤｎについては、メモリセル１１１がＯＮセルの場合は、下降していく（図中Ｃ参照）。メモリセル１１１がＯＦＦセル且つセルリークを発生しない場合は、さらに上昇していく（図中Ｄ参照）のに対し、メモリセル１１１がＯＦＦセル且つセルリークを発生する場合は、図中のＥに示すようになる。したがって、 メモリセルがＯＦＦセル且つセルリークを発生する場合でも、ＶＤｎとＶＲのレベルが逆転することはなく、正常に判定されるのである。また、高温以外では、リーク電流は発生しないため、ＶＤｎとＶＲも電圧降下はなく、安定動作を行う。
【００６３】
また、上述したように、センスアンプ２３１の第２の入力端に、リファレンスセル４１１のオン状態に応じた電圧ＶＲＯＮと、リファレンスセル４１２のオフ状態に応じた電圧ＶＲＯＦＦとの中間の電圧ＶＲが印加されるので、電圧ＶＲは、常に、メモリセル１１１がオン状態にある場合の電圧ＶＤＯＮと、メモリセル１１１がオフ状態である場合の電圧ＶＤＯＦＦとの中間に自動的に設定される。これにより、メモリセル１１１のオン状態およびオフ状態を検出するマージンをいずれも充分に確保することができる。
【００６４】
本発明による半導体記憶装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態に係る製造方法は、メモリセル１１１に接続されるワード線よりも細くなるように、オフ状態とされるリファレンスセル４１２に接続されるワード線を形成する工程を含んでいてもよい。こうすることにより、選択リファレンスセル４１２のドレイン−ソース間の実効Ｌ寸法が細くなり、イオン注入時に染み出しが発生する。よって、高温時に必ずセルリークを発生させることができる。
【００６５】
また、不純物を注入する工程においては、メモリセルのうちオン状態とされるメモリセルよりも高いドーズ量で、ダミーセル６１１〜６１８に上記不純物を注入してもよい。こうすることにより、選択リファレンスセル４１２に対して、ダミーセル６１１〜６１８から染み出しが発生する。よって、高温時に必ずセルリークを発生させることができる。
【図面の簡単な説明】
【００６６】
【図１】本発明による半導体記憶装置の一実施形態を示す回路図である。
【図２】図１の半導体記憶装置のワード線駆動回路、リファレンスセルおよびワード線の部分の詳細な構成を示す模式図である。
【図３】実施形態に係る製造方法の効果を説明するためのグラフである。
【図４】従来の半導体記憶装置を示す回路図である。
【図５】図４の半導体記憶装置のワード線駆動回路、メモリセルおよびワード線の部分の詳細な構成を示す模式図である。
【図６】従来の半導体記憶装置の課題を説明するためのグラフである。
【図７】実施形態に係る製造方法を説明するための平面図および断面図である。
【図８】実施形態に係る製造方法を説明するための平面図および断面図である。
【図９】図７および図８に示すリファレンスセルアレイに対応する回路図である。
【符号の説明】
【００６７】
１ 半導体記憶装置
１１１ メモリセル
１２１１，１２２１ 選択セル
１３ ワード線
１４１，１４２ カラム線
１５ ワード線駆動回路
１６１，１６２ カラム選択回路
１９１ 読出駆動部
２０１ バッファ
２２ リファレンス部
２３１ センスアンプ
４１１，４１２ リファレンスセル
４２１１，４２１２，４２２１，４２２２ 選択セル
４３ ワード線駆動回路
４４１，４４２ カラム選択回路
４５１，４５２ 駆動トランジスタ
４５１ 駆動トランジスタ
４５２ 駆動トランジスタ
４６１，４６２ パス形成トランジスタ
４７１，４７２ パス遮断トランジスタ
４８１，４８２ ノアゲート
５２ バッファ
５３ ワード線
６１１〜６１８ ダミーセル
７２ 拡散層
７４ 素子分離領域
【特許請求の範囲】
【請求項１】
メモリセルの電圧とリファレンスセルの電圧とを比較することにより、前記メモリセルに記憶されたデータを読み出す半導体記憶装置を製造する方法であって、
前記リファレンスセルのうちオフ状態とされるリファレンスセルに隣接するように、ダミーセルを形成する工程と、
前記オフ状態とされるリファレンスセルを覆うマスクを用いて、前記ダミーセルに不純物を注入する工程と、を含み、
前記不純物を注入する工程においては、前記オフ状態とされるリファレンスセルに前記ダミーセルから前記不純物が染み出すように、前記ダミーセルに前記不純物を注入することを特徴とする半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の半導体記憶装置の製造方法において、
前記マスクにおける前記ダミーセルに対応する開口は、前記メモリセルのうちオン状態とされるメモリセルに対応する開口よりも開口面積が大きい、半導体記憶装置の製造方法。
【請求項３】
請求項１に記載の半導体記憶装置の製造方法において、
前記メモリセルに接続されるワード線よりも細くなるように、前記オフ状態とされるリファレンスセルに接続されるワード線を形成する工程を含む、半導体記憶装置の製造方法。
【請求項４】
請求項１に記載の半導体記憶装置の製造方法において、
前記不純物を注入する工程においては、前記メモリセルのうちオン状態とされるメモリセルよりも高いドーズ量で、前記ダミーセルに前記不純物を注入する、半導体記憶装置の製造方法。
【請求項５】
２つの素子分離領域の間に設けられ、第１の不純物濃度をもつ第１の領域と、
前記第１の領域と前記素子分離領域の少なくとも一方との間に設けられ、前記第１の不純物濃度よりも高い第２の不純物濃度をもつ第２の領域と、を有するリファレンスセルを備えることを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記リファレンスセルの両側に設けられたダミーセルを備え、
前記ダミーセルの不純物濃度は、前記第２の不純物濃度以上である半導体記憶装置。
【請求項７】
メモリセルに記憶されている情報を、基準となるリファレンスセルの情報と比較して読み出す半導体記憶装置であって、
前記メモリセルは、第１のオフリーク特性を有し、
前記リファレンスセルは、前記第１のオフリーク特性よりも大きい第２のオフリーク特性を有することを特徴とする半導体記憶装置。
【請求項１】
メモリセルの電圧とリファレンスセルの電圧とを比較することにより、前記メモリセルに記憶されたデータを読み出す半導体記憶装置を製造する方法であって、
前記リファレンスセルのうちオフ状態とされるリファレンスセルに隣接するように、ダミーセルを形成する工程と、
前記オフ状態とされるリファレンスセルを覆うマスクを用いて、前記ダミーセルに不純物を注入する工程と、を含み、
前記不純物を注入する工程においては、前記オフ状態とされるリファレンスセルに前記ダミーセルから前記不純物が染み出すように、前記ダミーセルに前記不純物を注入することを特徴とする半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の半導体記憶装置の製造方法において、
前記マスクにおける前記ダミーセルに対応する開口は、前記メモリセルのうちオン状態とされるメモリセルに対応する開口よりも開口面積が大きい、半導体記憶装置の製造方法。
【請求項３】
請求項１に記載の半導体記憶装置の製造方法において、
前記メモリセルに接続されるワード線よりも細くなるように、前記オフ状態とされるリファレンスセルに接続されるワード線を形成する工程を含む、半導体記憶装置の製造方法。
【請求項４】
請求項１に記載の半導体記憶装置の製造方法において、
前記不純物を注入する工程においては、前記メモリセルのうちオン状態とされるメモリセルよりも高いドーズ量で、前記ダミーセルに前記不純物を注入する、半導体記憶装置の製造方法。
【請求項５】
２つの素子分離領域の間に設けられ、第１の不純物濃度をもつ第１の領域と、
前記第１の領域と前記素子分離領域の少なくとも一方との間に設けられ、前記第１の不純物濃度よりも高い第２の不純物濃度をもつ第２の領域と、を有するリファレンスセルを備えることを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記リファレンスセルの両側に設けられたダミーセルを備え、
前記ダミーセルの不純物濃度は、前記第２の不純物濃度以上である半導体記憶装置。
【請求項７】
メモリセルに記憶されている情報を、基準となるリファレンスセルの情報と比較して読み出す半導体記憶装置であって、
前記メモリセルは、第１のオフリーク特性を有し、
前記リファレンスセルは、前記第１のオフリーク特性よりも大きい第２のオフリーク特性を有することを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−５３２２９（Ｐ２００７−５３２２９Ａ）
【公開日】平成１９年３月１日（２００７．３．１）
【国際特許分類】
【出願番号】特願２００５−２３７２３５（Ｐ２００５−２３７２３５）
【出願日】平成１７年８月１８日（２００５．８．１８）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１９年３月１日（２００７．３．１）
【国際特許分類】
【出願日】平成１７年８月１８日（２００５．８．１８）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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