半導体装置
【課題】適切に電源電圧を負荷回路に供給することができる、半導体装置を提供する。
【解決手段】電圧トランスファ２０及びセンスノード配線３３が設けられており、電圧トランスファ２０は、各Ｓｕｂ−Ａｒｒａｙに応じて設けられたＮＭＯＳトランジスタＴＲにより、ノード３２とノード３０との間が接続される。電圧トランスファ２０のトランジスタＴＲは、ソース及びドレインの一方が電源線３１の各Ｓｕｂ−Ａｒｒａｙに応じた位置に接続されており、ソース及びドレインの他方がセンスノード配線３３に接続されている。また、トランジスタＴＲのゲートには、対応するＳｕｂ−Ａｒｒａｙのデコード信号Ａ０〜ＡＸが入力される。
【解決手段】電圧トランスファ２０及びセンスノード配線３３が設けられており、電圧トランスファ２０は、各Ｓｕｂ−Ａｒｒａｙに応じて設けられたＮＭＯＳトランジスタＴＲにより、ノード３２とノード３０との間が接続される。電圧トランスファ２０のトランジスタＴＲは、ソース及びドレインの一方が電源線３１の各Ｓｕｂ−Ａｒｒａｙに応じた位置に接続されており、ソース及びドレインの他方がセンスノード配線３３に接続されている。また、トランジスタＴＲのゲートには、対応するＳｕｂ−Ａｒｒａｙのデコード信号Ａ０〜ＡＸが入力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に内部電源回路を有する半導体装置に関するものである。
【背景技術】
【０００２】
一般に、外部電源から入力された外部電源電圧を負荷回路に供給するための内部電源装置を備えた半導体装置が知られている。
【０００３】
このような半導体装置として、負荷回路として複数のメモリセルアレイを備えたメモリアレイブロックと、内部電源装置と、を備えた半導体記憶装置が知られている。また、当該半導体記憶装置の内部電源装置としては、例えば、特許文献１に記載された技術や特許文献２に記載された技術等が知られている。
【０００４】
従来の内部電源装置を備えた半導体記憶装置の一例の概略構成図を図５に示す。従来の半導体記憶装置１００は、内部電源１１２と、メモリアレイブロックであるＭ−Ｃｅｌｌ（以下、単にＭ−Ｃｅｌｌという）と、Ｍ−Ｃｅｌｌに含まれる複数のメモリセルであるＣｅｌｌ（以下、単にＣｅｌｌという）を選択するためのデコード信号を出力するカラムデコーダ１１６及びロウデコーダ１１８と、を備えて構成されている。内部電源１１２は、外部電源電圧Ｖｃｃと、接地電圧Ｖｓｓとの中間電圧レベルを出力する降圧電源である。内部電源１１２から出力される出力信号は、内部電源１１２の負荷回路となるＭ−Ｃｅｌｌを動作させるための内部電源電圧ＶＣＩである。Ｍ−Ｃｅｌｌは、Ｓｕｂ−Ａｒｒａｙ０〜Ｘの、Ｘ＋１個のサブアレイを備えて構成されている。
【０００５】
カラムデコーダ１１６から出力されるデコード信号Ｂ０〜ＢＹ＋１及びロウデコーダ１１８から出力されるデコード信号Ａ０〜ＡＸに基づいて、内部電源１１２から内部電源電圧ＶＣＩが、選択的にＣｅｌｌに供給される。
【０００６】
図５に示した、内部電源１１２の回路構成とその負荷の等価回路の一例を図６に示す。内部電源１１２は、比較器１４０と、比較器１４０の比較結果である出力信号に基づいて、外部電源から電源線１３１へ電流を供給するドライブ素子であるＰＭＯＳチャネルトランジスタ（以下、ＰＭＯＳトランジスタＰという）と、を備えて構成されている。なお、図６では、内部電源１１２の負荷回路としてのＭ−Ｃｅｌｌを負荷容量ＣＬ、電源線１３１に寄生する寄生抵抗を寄生抵抗Ｒで表している。実際には、電源線１３１は、インダクタンスや容量成分等も含んでいるが、ここでは、本発明の主旨を明確にすると共に、説明を簡略化するために、負荷容量ＣＬ及び寄生抵抗Ｒとして説明している。
【０００７】
比較器１４０は、基準電圧Ｖｒｅｆと、電源線１３１の内部電源電圧ＶＣＩとを比較した比較結果を出力信号として出力する機能を有しており、一方の端子から基準電圧Ｖｒｅｆが入力され、他方の端子には、電源線１３１のノード１３０が接続され、内部電源電圧ＶＣＩが入力される。比較器１４０の出力信号は、ＰＭＯＳトランジスタＰのゲートに入力される。比較器１４０及びＰＭＯＳトランジスタＰにより、内部電源電圧ＶＣＩは、基準電圧Ｖｒｅｆと同電位になる。
【０００８】
上述の従来の半導体記憶装置１００の内部電源１１２の内部電源電圧ＶＣＩの出力動作について図７を参照して説明する。
【０００９】
内部電源１１２はＰＭＯＳトランジスタＰ、比較器１４０、及び電源線１３１により、フィードバックループが形成され、フィードバック制御が行われる。フィードバック制御動作は、以下のステップで行われる。
【００１０】
定常状態における比較器１４０の出力信号は、一定レベルである。負荷容量ＣＬの電荷のやりとり（充放電）がない定常状態においては、比較器１４０の出力信号はＨレベル（例えば、外部電源電圧Ｖｃｃレベル）となっており、ＰＭＯＳトランジスタＰは、オフ状態となっている。
【００１１】
この状態から、負荷回路であるＭ−Ｃｅｌｌが動作し、付加容量ＣＬから電荷が放出されると、内部電源電圧ＶＣＩの電位が低下する。比較器１４０は、電位が低下した内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとを比較するため、出力信号のレベルを低下（Ｌレベル）させる。
【００１２】
出力信号のレベルの低下（Ｌレベルになったこと）に応じて、ＰＭＯＳトランジスタＰがオン状態となり、外部電源Ｖｃｃから、電源電１３１へ電流が供給される。これにより、内部電源電圧ＶＣＩの電位が定常状態の電位（基準電圧Ｖｒｅｆと同等の電位以上）に回復する。
【００１３】
比較器１４０は、電位が電位ＶＣＩｚに回復された内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとを比較するため、出力信号のレベルを上昇（Ｈレベル）させる。
【００１４】
出力信号のレベルの上昇（Ｈレベルになったこと）に応じて、ＰＭＯＳトランジスタＰがオフ状態となる（後述の図７、ＰＭＯＳ−ｃｕｔ ｏｆｆ：タイミングｔ１参照）。これにより、外部電源Ｖｃｃから電源電１３１への電流の供給が停止する。
【００１５】
以上のように、フィードバック制御においては、内部電源電圧ＶＣＩの電位の変化が比較器１４０で検出され、次いで、比較器１４０の出力信号に従って、ＰＭＯＳトランジスタＰのゲート電位（ＨレベルまたはＬレベル）が調整されることにより、ＰＭＯＳトランジスタＰの駆動による電流の供給量が調整される。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平０６−１２４５９０号公報
【特許文献２】特開２０００−０５８７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述した従来の半導体記憶装置１００の内部電源１１２では、上述のフィードバック制御動作において、負荷容量ＣＬの電荷が放出（放電）され、内部電源電圧ＶＣＩの電位が急激に変化した場合、ＰＭＯＳトランジスタＰは、即座にオン状態となる。その際、ＰＭＯＳトランジスタＰは、ノード１３０を介して、ノード１３４（付加容量ＣＬ）に電流を供給するが、寄生抵抗Ｒの存在により、ノード１３０は、ノード１３４の充電（電位の上昇）を待たずに、一端、基準電位（基準電圧Ｖｒｅｆ）近くまで上昇してしまう。その結果、比較器１４０は、充電完了間近の場合と同様の動作を行う。すなわち、比較器１４０が、ノード１３４の充電完了間近と誤判定してしまう。そのため、ＰＭＯＳトランジスタＰは電流供給能力の低い状態（外部電源Ｖｃｃから電源線１３０への電流供給量が低下した状態）となる。
【００１８】
電流供給能力の低い状態でＰＭＯＳトランジスタＰが電源線１３０へ電流を供給するため、容量が他に比べて著しく大きいノード１３４の内部電源電圧ＶＣＩの電位が定常状態の電位に到達するのに時間を要する。図７に、Ｓｕｂ−Ａｒｒａｙ０に電源線１３０により供給される内部電源電圧ＶＣＩの推移、及びＳｕｂ−ＡｒｒａｙＸに電源線１３０により供給される内部電源電圧ＶＣＩの推移を示す。
【００１９】
このように、電源線１３０の遠端に位置する回路（ここでは、Ｓｕｂ−ＡｒｒａｙＸ）が所望の電圧を得るまでの遅延が大きく、すなわち、所望の電圧に充電されるまでに時間を要するため、負荷回路１１３が動作する際に、所望の電圧より低い電圧しか供給されないという問断が生じる場合があった。
【００２０】
本発明は、上述した問題を解決するために提案されたものであり、適切に電源電圧を負荷回路に供給することができる、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、請求項１に記載の半導体装置は、電源線に接続され、かつ前記電源線から供給された電流に応じて動作する複数の負荷回路と、一方の入力端から入力された基準電圧と、他方の入力端から入力された電源電圧とを比較した比較結果を出力する比較手段と、前記比較手段の比較結果に基づいて、外部の電源から前記負荷回路の前記電源線へ前記電流を供給するドライブ素子と、前記複数の負荷回路のうちのいずれか１つを選択する選択手段と、前記電源線における前記選択手段で選択された前記負荷回路が接続された位置に応じて予め定められた前記電源線における位置と、前記比較手段の他方の入力端とを接続する接続手段と、を備える。
【発明の効果】
【００２２】
本発明によれば、適切に電源電圧を負荷回路に供給することができる、という効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】本実施の形態に係る半導体記憶装置の一例を示す概略構成図である。
【図２】本実施の形態に係る半導体記憶装置の内部電源の回路構成と負荷の一例を示す等価回路図である。
【図３】本実施の形態に係る半導体記憶装置の内部電源の出力動作の一例を示す説明図である。
【図４】本実施の形態に係る半導体記憶装置の内部電源の回路構成と負荷のその他の一例を示す等価回路図である。
【図５】従来の半導体記憶装置の一例を示す概略構成図である。
【図６】従来の半導体記憶装置の内部電源の回路構成と負荷の一例を示す等価回路図である。
【図７】従来の半導体記憶装置の内部電源の出力動作の一例を示す説明図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態の半導体記憶装置について詳細に説明する。なお、本実施の形態では、半導体装置が、負荷回路としてメモリアレイを複数備えた半導体記憶装置である場合について詳細に説明する。
【００２５】
本実施の形態の半導体記憶装置の概略構成の一例の概略構成図を図１に示す。また、本実施の形態の半導体記憶装置１０における内部電源１２の回路構成と負荷の一例の等価回路図を図２に示す。なお、図２では、簡略化のため、Ｓｕｂ−Ａｒｒａｙが４個（Ｘ＝３）の場合の等価回路を示している。
【００２６】
本実施の形態の半導体記憶装置１０は、内部電源１２と、カラムデコーダ１６と、ロウデコーダ１８と、電圧トランスファ２０と、メモリアレイブロックであるＭ−Ｃｅｌｌと、を備えて構成されている。
【００２７】
メモリアレイブロックであるＭ−Ｃｅｌｌ（以下、単にＭ−Ｃｅｌｌという）は、複数（一例として、Ｘ＋１個）のサブアレイＳｕｂ−Ａｒｒａｙ０〜Ｘを備えて構成されている。以下、サブアレイＳｕｂ−Ａｒｒａｙを単にＳｕｂ−Ａｒｒａｙという。また、個別のＳｕｂ−Ａｒｒａｙを言う場合には個々を示す０〜Ｘの符号を付し、総称する場合は、単にＳｕｂ−Ａｒｒａｙという。各Ｓｕｂ−Ａｒｒａｙは、複数（一例としてＹ＋１個）のメモリセルＣｅｌｌ００〜ＣｅｌｌＸＹを備えて構成されている。
【００２８】
カラムデコーダ１６は、デコード信号Ｂ０〜ＢＹ＋１を各々、ＭＯＳ（ＮＭＯＳ）トランジスタＭ０〜ＭＹ＋１のゲートに出力する。また、ロウデコーダ１８は、デコード信号Ａ０〜ＡＸを各々、各Ｓｕｂ−Ａｒｒａｙに出力する。カラムデコーダ１６から出力されるデコード信号Ｂ０〜ＢＹ＋１及びロウデコーダ１８から出力されるデコード信号Ａ０〜ＡＸに基づいて、内部電源１２から内部電源電圧ＶＣＩが、選択的にＣｅｌｌ（Ｃｅｌｌ００〜ＣｅｌｌＸＹのいずれか）に供給される。
【００２９】
内部電源１２は、半導体記憶装置１０の外部に備えられた外部電源（図示省略）から供給される外部電源電圧Ｖｃｃと、接地電圧Ｖｓｓ（図示省略）との中間電圧レベルを出力する降圧電源である。内部電源１２から出力される出力信号は、内部電源１２の負荷回路となるＭ−Ｃｅｌｌを動作させるための内部電源電圧ＶＣＩである。
【００３０】
内部電源１２は、図２に示すように、比較器４０と、比較器４０の比較結果である出力信号に基づいて、外部電源から電源線３１へ電流を供給するドライブ素子であるＰＭＯＳチャネルトランジスタ（以下、ＰＭＯＳトランジスタＰという）と、を備えて構成されている。なお、図２では、内部電源１２の負荷回路１３としてのＭ−Ｃｅｌｌの各Ｓｕｂ−Ａｒｒａｙ毎の負荷容量を負荷容量ＣＬ０〜ＣＬＸ、各Ｓｕｂ−Ａｒｒａｙ毎の電源線３１に寄生する寄生抵抗を寄生抵抗Ｒ０〜ＲＸで表している。実際には、電源線３１は、インダクタンスや容量成分等も含んでいるが、ここでは、本発明の主旨を明確にすると共に、説明を簡略化するために、負荷容量ＣＬ０〜ＣＬＸ、及び寄生抵抗Ｒ０〜ＲＸとして説明している。なお、これらの寄生抵抗Ｒ０〜ＲＸによる総抵抗は、従来の寄生抵抗Ｒ（図６参照）と等価である。
【００３１】
比較器４０は、基準電圧Ｖｒｅｆと、センスノード３２の電位（内部電源電圧ＶＣＩ）とを比較した比較結果を出力信号として出力する機能を有しており、一方の端子から基準電圧Ｖｒｅｆが入力され、他方の端子には、センスノード配線３３のセンスノード３２が接続され、内部電源電圧ＶＣＩが入力される。なお、本実施の形態では、具体的一例として、電源線３１と略平行にセンスノード配線３３が配線されている。
【００３２】
比較器４０の出力信号は、ＰＭＯＳトランジスタＰのゲートに入力される。比較器４０及びＰＭＯＳトランジスタＰにより、内部電源電圧ＶＣＩは、基準電圧Ｖｒｅｆと同電位になるようにフィードバック制御される（詳細後述）。
【００３３】
本実施の形態の半導体記憶装置１０は、ノード３０とセンスノード３２とを接続する機能を有する、電圧トランスファ２０を備えている。電圧トランスファ２０は、各Ｓｕｂ−Ａｒｒａｙに対応するＮＭＯＳトランジスタＴＲ０〜ＴＲＸ（以下、総称する場合は単にトランジスタＴＲという）を備えて構成されている。トランジスタＴＲは、ソース及びドレインの一方が電源線３１の各Ｓｕｂ−Ａｒｒａｙに応じた位置に接続されており、ソース及びドレインの他方がセンスノード配線３３（センスノード３２）に接続されている。また、トランジスタＴＲのゲートには、対応するＳｕｂ−Ａｒｒａｙのデコード信号Ａ０〜ＡＸが入力される。
【００３４】
上述の本実施の形態の半導体記憶装置１０の内部電源１２の内部電源電圧ＶＣＩの出力動作について図３を参照して説明する。
【００３５】
内部電源１２はＰＭＯＳトランジスタＰ、比較器４０、電源線３１、及びセンスノード配線３３により、フィードバックループが形成され、フィードバック制御が行われる。フィードバック制御動作は、以下のステップで行われる。なお、ここでは具体的一例として、Ｓｕｂ−Ａｒｒａｙ０が選択された場合及びＳｕｂ−ＡｒｒａｙＸが選択された場合について説明する。
【００３６】
定常状態における比較器４０の出力信号は、一定レベルである。負荷容量ＣＬの電荷のやりとり（充放電）がない定常状態においては、比較器４０の出力信号はＨレベル（例えば、外部電源電圧Ｖｃｃレベル）となっており、ＰＭＯＳトランジスタＰは、オフ状態となっている。
【００３７】
当該定常状態からＳｕｂ−Ａｒｒａｙ０を選択する場合、まず、Ｓｕｂ−Ａｒｒａｙ０を選択するために、ロウデコーダ１８から、Ｈレベルのデコード信号Ａ０が出力されると共に、Ｌレベルのデコード信号Ａ１〜ＡＸが出力される。
【００３８】
Ｓｕｂ−Ａｒｒａｙ０が選択されると、当該Ｓｕｂ−Ａｒｒａｙ０内の回路が動作することにより負荷容量ＣＬ０の容量（電荷）が放電されるため、ノード３４０の電位が低下する。
【００３９】
この際、電圧トランスファ２０では、トランジスタＴＲ０は、オン状態になり、トランジスタＴＲ１〜ＴＲＸは、オフ状態になっている。トランジスタＴＲ０がオン状態であるため、ノード３４０の電位は、トランジスタＴＲ０を介してセンスノード配線３３により、センスノード３２を介して比較器４０に入力される。
【００４０】
比較器４０は、電位が低下したセンスノード３２の電位と基準電圧Ｖｒｅｆとを比較するため、出力信号のレベルを低下（Ｌレベル）させる。
【００４１】
出力信号のレベルの低下（Ｌレベルになったこと）に応じて、ＰＭＯＳトランジスタＰがオン状態となり、外部電源Ｖｃｃ（図示省略）から、電源線３１（負荷回路１３）へ電流が供給される。この際、寄生抵抗Ｒ０〜ＲＸにより、ＰＭＯＳトランジスタＰの近傍（例えば、ノード３０）の電圧（電位）が急速に基準電圧Ｖｒｅｆに向かって上昇する。内部電源１２に最近端であるノード３４０では、内部電源１２からの距離が近いため配線インピーダンスである寄生抵抗Ｒ０が小さい。そのため、ＰＭＯＳトランジスタＰの駆動によって供給された電流により、即座に定常状態の電位（基準電圧Ｖｒｅｆと同等の電位以上）に充電される。
【００４２】
これと同時に、Ｓｕｂ−Ａｒｒａｙ０の電位は、トランジスタＴＲ０、センスノード３２を介して比較器４０に入力される。比較器４０は、電位が電位ＶＣＩｚに回復された内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとを比較するため、出力信号のレベルを上昇（Ｈレベル）させる。
【００４３】
出力信号のレベルの上昇（Ｈレベルになったこと）に応じて、ＰＭＯＳトランジスタＰが速やかにオフ状態となる（図３、ＰＭＯＳ−ｃｕｔ ｏｆｆ：タイミングｔ１参照）。これにより、外部電源Ｖｃｃから電源電３１（負荷回路１３）への電流の供給が停止する。
【００４４】
一方、Ｓｕｂ−ＡｒｒａｙＸを選択する場合、まず、Ｓｕｂ−ＡｒｒａｙＸを選択するために、ロウデコーダ１８から、Ｈレベルのデコード信号ＡＸが出力されると共に、Ｌレベルのデコード信号Ａ０〜ＡＸ−１が出力される。
【００４５】
Ｓｕｂ−ＡｒｒａｙＸが選択されると、当該Ｓｕｂ−ＡｒｒａｙＸ内の回路が動作することにより負荷容量ＣＬＸの容量（電荷）が放電されるため、ノード３４Ｘの電位が低下する。
【００４６】
この際、電圧トランスファ２０では、トランジスタＴＲＸは、オン状態になり、トランジスタＴＲ０〜ＴＲＸ−１は、オフ状態になっている。トランジスタＴＲＸがオン状態であるため、ノード３４Ｘの電位は、トランジスタＴＲＸを介してセンスノード配線３３により、センスノード３２を介して比較器４０に入力される。
【００４７】
比較器４０は、電位が低下したセンスノード３２の電位と基準電圧Ｖｒｅｆとを比較するため、出力信号のレベルを低下（Ｌレベル）させる。
【００４８】
出力信号のレベルの低下（Ｌレベルになったこと）に応じて、ＰＭＯＳトランジスタＰがオン状態となり、外部電源Ｖｃｃから、電源電３１（負荷回路１３）へ電流が供給される。この際、寄生抵抗Ｒ０〜ＲＸにより、ＰＭＯＳトランジスタＰの近傍（例えば、ノード３０）の電圧（電位）が急速に基準電圧Ｖｒｅｆに向かって上昇する。このようにＰＭＯＳトランジスタＰの近傍の電圧が急速に上昇するが、電圧トランスファ２０のトランジスタＴＲＸのみがオン状態であり、ノード３２には、選択されたＳｕｂ−ＡｒｒａｙＸ（ノード３４Ｘ）が接続されているため、比較器４０にセンスノード配線３３により入力される内部電源電圧ＶＣＩの電位は、急速に上昇することがない。従って、比較器４０の状態（出力信号のレベル）は、変化しない。
【００４９】
比較器４０の出力信号のレベルが変化しないため、ＰＭＯＳトランジスタＰはオン状態のままであり、外部電源Ｖｃｃから電流が供給され続け、Ｓｕｂ−ＡｒｒａｙＸ（負荷容量ＣＬＸ）の電位が基準電圧Ｖｒｅｆに到達すると、センスノード３２を介して、比較器４０に入力される内部電源電圧ＶＣＩの電位が基準電圧Ｖｒｅｆとなるため、比較器４０は、出力信号のレベルを上昇（Ｈレベル）させる。
【００５０】
出力信号のレベルの上昇（Ｈレベルになったこと）に応じて、ＰＭＯＳトランジスタＰがオフ状態となる（図３、ＰＭＯＳ−ｃｕｔ ｏｆｆ：タイミングｔ２参照）。これにより、外部電源Ｖｃｃから電源電３１（負荷回路１３）への電流の供給が停止する。
【００５１】
なお、Ｓｕｂ−ＡｒｒａｙＸのように末端近傍のＳｕｂ−Ａｒｒａｙでは、末端であるノード３４Ｘの電圧が上昇し始めてから比較器４０が反応し、負荷回路１３への電流供給を減らし始め、末端であるノード３４Ｘの電圧が基準電圧Ｖｒｅｆに到達した時点で電流供給を停止する。末端（ノード３４Ｘ）から比較器４０の入力端まで距離があるため、遅延が生じ、負荷回路１３の電位の最終到達点（定常状態の電位）は、基準電圧Ｖｒｅｆよりもやや高い値となる（図３参照）。
【００５２】
以上説明したように、本実施の形態の半導体記憶装置１０では、電圧トランスファ２０及びセンスノード配線３３が設けられており、電圧トランスファ２０は、各Ｓｕｂ−Ａｒｒａｙに応じて設けられたＮＭＯＳトランジスタＴＲにより、ノード３２とノード３０との間が接続される。電圧トランスファ２０のトランジスタＴＲは、ソース及びドレインの一方が電源線３１の各Ｓｕｂ−Ａｒｒａｙに応じた位置に接続されており、ソース及びドレインの他方がセンスノード配線３３に接続されている。また、トランジスタＴＲのゲートには、対応するＳｕｂ−Ａｒｒａｙのデコード信号Ａ０〜ＡＸが入力される。
【００５３】
本実施の形態の半導体記憶装置１０では、負荷回路１３（Ｍ−Ｃｅｌｌ、Ｓｕｂ−Ａｒｒａｙ）が大きな電荷を放出し、大きな電流を消費し、ＰＭＯＳトランジスタＰが即座にオン状態になり、外部電源Ｖｃｃから電源線３１（ノード３０）に急激な電流供給が生じ、ＰＭＯＳトランジスタＰの近傍（ノード３０）の電位が上昇した場合であっても、比較器４０に入力される内部電源電圧ＶＣＩの電位に大きな変動が生じない。従って、比較器４０は、従来の半導体記憶装置１００（図５〜７参照）のように、ノード３４の充電完了間近と誤判定してしまうことがなく、ＰＭＯＳトランジスタＰの電流供給能力を低下させることがなく、充電完了前に電流供給が停止擦るような不具合を防止できる。
【００５４】
また、電圧トランスファ２０が選択されたＳｕｂ−Ａｒｒａｙに応じてノード３０（ノード３４）とセンスノード３２とを接続するため、電源線３１に寄生するインピーダンス（寄生容量Ｒ）の影響（位置依存）を低減することができる。
【００５５】
なお、本実施の形態で説明した、半導体記憶装置１０やＭ−Ｃｅｌｌ、Ｓｕｂ−Ａｒｒａｙの構成等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更されることは言うまでもない。
【００５６】
なお、本実施の形態では、電圧トランスファ２０のトランジスタＴＲのゲートには、１８のデコード信号Ａ０〜ＡＸがそれぞれ入力されるようになっているがこれに限らず、トランジスタＴＲをオン、オフさせるための制御信号を出力する制御回路を別途設け、当該制御回路から出力された制御信号が各ゲートに入力されるように構成してもよい。
【００５７】
また、本実施の形態では、電圧トランスファ２０は、Ｓｕｂ−Ａｒｒａｙ毎にトランジスタＴＲを備えるように構成しているがこれに限らない。例えば、図４に等価回路図を示したように、１つおき（Ｓｕｂ−Ａｒｒａｙ２個に対して１つ）に設けるようにしてもよいし、電源線３１の配線容量（寄生容量ＣＬ）に応じて定める等、特にその数は限定されるものではない。なお、図４に示した場合では、例えば、Ｓｕｂ−Ａｒｒａｙ１が選択された場合は、トランジスタＴＲ０またはＴＲ２のいずれかがオン状態になればよい。このように、Ｓｕｂ−Ａｒｒａｙ毎にトランジスタＴＲが設けられていない場合は、上述のように制御回路を別途設け、予め定められたトランジスタＴＲがオンするようにゲートに制御信号を入力させるようにすればよい。
【００５８】
また、本実施の形態では、Ｃｅｌｌを選択するための素子として、カラムデコーダからの出力がゲートに入力されるＮＭＯＳトランジスタＭ０〜ＭＹ＋１を用いているがこれに限らず、例えばＰＭＯＳトランジスタとしてもよい。また、電圧トランスファ２０のトランジスタＴＲも同様に、ＰＭＯＳトランジスタとしてもよい。
【００５９】
また、内部電源１２は、図２に示した構成に限らず、少なくとも、外部電源Ｖｃｃから電源線３１へ電流を供給するためのドライブ素子（例えば、本実施の形態のようにＰＭＯＳトランジスタ）と、入力された二つの電圧の差分に応じて出力信号が変化する比較器４０と、を備えており、内部電源電圧ＶＣＩをフィードバック制御する構成であればよい。例えば、トランジスタ等の製造バラツキを調整するための可変抵抗をドライブ素子の出力側に備えるようにしてもよい。このような可変抵抗は、ウエハプロセスの終了後に例えば、ヒューズ等で調整が可能なエレメントであるため、出力電圧（内部電源電圧ＶＣＩ）の製造バラツキを強制することができる。また、このような内部電源１２の場合には、入力端（入力ノード）と出力端（出力ノード）とを様々な方法で分離することができる。例えば、相似形の内部電源回路を複数用意して、一方を入力用、他方を出力用としてもよい。また例えば、内部電源回路の入出力ノードを能動素子であるＰＭＯＳトランジスタと受動素子である可変抵抗との接続部分で分離するようにしてもよい。また例えば、１つの内部電源回路を入力用に備え、その出力をドライブ素子のゲートに入力させるようにしてもよい。この場合、ドライブ素子をＰＭＯＳトランジスタとすると、ソースは外部電源電圧Ｖｃｃに接続され、ドレインが出力ノードとなる。
【００６０】
また、本実施の形態では負荷回路１３として複数のＳｕｂ−Ａｒｒａｙを備えたＭ−Ｃｅｌｌである場合について説明したがこれに限らず、その他の負荷回路であってもよい。
【符号の説明】
【００６１】
１０ 半導体記憶装置
１２ 内部電源
２０ 電圧トランスファ
４０ 比較器
Ｍ−Ｃｅｌｌ メモリアレイブロック
Ｓｕｂ−Ａｒｒａｙ０〜Ｓｕｂ−ＡｒｒａｙＸ メモリアレイ
Ｐ ＰＭＯＳトランジスタ（ドライブ素子）
【技術分野】
【０００１】
本発明は、半導体装置、特に内部電源回路を有する半導体装置に関するものである。
【背景技術】
【０００２】
一般に、外部電源から入力された外部電源電圧を負荷回路に供給するための内部電源装置を備えた半導体装置が知られている。
【０００３】
このような半導体装置として、負荷回路として複数のメモリセルアレイを備えたメモリアレイブロックと、内部電源装置と、を備えた半導体記憶装置が知られている。また、当該半導体記憶装置の内部電源装置としては、例えば、特許文献１に記載された技術や特許文献２に記載された技術等が知られている。
【０００４】
従来の内部電源装置を備えた半導体記憶装置の一例の概略構成図を図５に示す。従来の半導体記憶装置１００は、内部電源１１２と、メモリアレイブロックであるＭ−Ｃｅｌｌ（以下、単にＭ−Ｃｅｌｌという）と、Ｍ−Ｃｅｌｌに含まれる複数のメモリセルであるＣｅｌｌ（以下、単にＣｅｌｌという）を選択するためのデコード信号を出力するカラムデコーダ１１６及びロウデコーダ１１８と、を備えて構成されている。内部電源１１２は、外部電源電圧Ｖｃｃと、接地電圧Ｖｓｓとの中間電圧レベルを出力する降圧電源である。内部電源１１２から出力される出力信号は、内部電源１１２の負荷回路となるＭ−Ｃｅｌｌを動作させるための内部電源電圧ＶＣＩである。Ｍ−Ｃｅｌｌは、Ｓｕｂ−Ａｒｒａｙ０〜Ｘの、Ｘ＋１個のサブアレイを備えて構成されている。
【０００５】
カラムデコーダ１１６から出力されるデコード信号Ｂ０〜ＢＹ＋１及びロウデコーダ１１８から出力されるデコード信号Ａ０〜ＡＸに基づいて、内部電源１１２から内部電源電圧ＶＣＩが、選択的にＣｅｌｌに供給される。
【０００６】
図５に示した、内部電源１１２の回路構成とその負荷の等価回路の一例を図６に示す。内部電源１１２は、比較器１４０と、比較器１４０の比較結果である出力信号に基づいて、外部電源から電源線１３１へ電流を供給するドライブ素子であるＰＭＯＳチャネルトランジスタ（以下、ＰＭＯＳトランジスタＰという）と、を備えて構成されている。なお、図６では、内部電源１１２の負荷回路としてのＭ−Ｃｅｌｌを負荷容量ＣＬ、電源線１３１に寄生する寄生抵抗を寄生抵抗Ｒで表している。実際には、電源線１３１は、インダクタンスや容量成分等も含んでいるが、ここでは、本発明の主旨を明確にすると共に、説明を簡略化するために、負荷容量ＣＬ及び寄生抵抗Ｒとして説明している。
【０００７】
比較器１４０は、基準電圧Ｖｒｅｆと、電源線１３１の内部電源電圧ＶＣＩとを比較した比較結果を出力信号として出力する機能を有しており、一方の端子から基準電圧Ｖｒｅｆが入力され、他方の端子には、電源線１３１のノード１３０が接続され、内部電源電圧ＶＣＩが入力される。比較器１４０の出力信号は、ＰＭＯＳトランジスタＰのゲートに入力される。比較器１４０及びＰＭＯＳトランジスタＰにより、内部電源電圧ＶＣＩは、基準電圧Ｖｒｅｆと同電位になる。
【０００８】
上述の従来の半導体記憶装置１００の内部電源１１２の内部電源電圧ＶＣＩの出力動作について図７を参照して説明する。
【０００９】
内部電源１１２はＰＭＯＳトランジスタＰ、比較器１４０、及び電源線１３１により、フィードバックループが形成され、フィードバック制御が行われる。フィードバック制御動作は、以下のステップで行われる。
【００１０】
定常状態における比較器１４０の出力信号は、一定レベルである。負荷容量ＣＬの電荷のやりとり（充放電）がない定常状態においては、比較器１４０の出力信号はＨレベル（例えば、外部電源電圧Ｖｃｃレベル）となっており、ＰＭＯＳトランジスタＰは、オフ状態となっている。
【００１１】
この状態から、負荷回路であるＭ−Ｃｅｌｌが動作し、付加容量ＣＬから電荷が放出されると、内部電源電圧ＶＣＩの電位が低下する。比較器１４０は、電位が低下した内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとを比較するため、出力信号のレベルを低下（Ｌレベル）させる。
【００１２】
出力信号のレベルの低下（Ｌレベルになったこと）に応じて、ＰＭＯＳトランジスタＰがオン状態となり、外部電源Ｖｃｃから、電源電１３１へ電流が供給される。これにより、内部電源電圧ＶＣＩの電位が定常状態の電位（基準電圧Ｖｒｅｆと同等の電位以上）に回復する。
【００１３】
比較器１４０は、電位が電位ＶＣＩｚに回復された内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとを比較するため、出力信号のレベルを上昇（Ｈレベル）させる。
【００１４】
出力信号のレベルの上昇（Ｈレベルになったこと）に応じて、ＰＭＯＳトランジスタＰがオフ状態となる（後述の図７、ＰＭＯＳ−ｃｕｔ ｏｆｆ：タイミングｔ１参照）。これにより、外部電源Ｖｃｃから電源電１３１への電流の供給が停止する。
【００１５】
以上のように、フィードバック制御においては、内部電源電圧ＶＣＩの電位の変化が比較器１４０で検出され、次いで、比較器１４０の出力信号に従って、ＰＭＯＳトランジスタＰのゲート電位（ＨレベルまたはＬレベル）が調整されることにより、ＰＭＯＳトランジスタＰの駆動による電流の供給量が調整される。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平０６−１２４５９０号公報
【特許文献２】特開２０００−０５８７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述した従来の半導体記憶装置１００の内部電源１１２では、上述のフィードバック制御動作において、負荷容量ＣＬの電荷が放出（放電）され、内部電源電圧ＶＣＩの電位が急激に変化した場合、ＰＭＯＳトランジスタＰは、即座にオン状態となる。その際、ＰＭＯＳトランジスタＰは、ノード１３０を介して、ノード１３４（付加容量ＣＬ）に電流を供給するが、寄生抵抗Ｒの存在により、ノード１３０は、ノード１３４の充電（電位の上昇）を待たずに、一端、基準電位（基準電圧Ｖｒｅｆ）近くまで上昇してしまう。その結果、比較器１４０は、充電完了間近の場合と同様の動作を行う。すなわち、比較器１４０が、ノード１３４の充電完了間近と誤判定してしまう。そのため、ＰＭＯＳトランジスタＰは電流供給能力の低い状態（外部電源Ｖｃｃから電源線１３０への電流供給量が低下した状態）となる。
【００１８】
電流供給能力の低い状態でＰＭＯＳトランジスタＰが電源線１３０へ電流を供給するため、容量が他に比べて著しく大きいノード１３４の内部電源電圧ＶＣＩの電位が定常状態の電位に到達するのに時間を要する。図７に、Ｓｕｂ−Ａｒｒａｙ０に電源線１３０により供給される内部電源電圧ＶＣＩの推移、及びＳｕｂ−ＡｒｒａｙＸに電源線１３０により供給される内部電源電圧ＶＣＩの推移を示す。
【００１９】
このように、電源線１３０の遠端に位置する回路（ここでは、Ｓｕｂ−ＡｒｒａｙＸ）が所望の電圧を得るまでの遅延が大きく、すなわち、所望の電圧に充電されるまでに時間を要するため、負荷回路１１３が動作する際に、所望の電圧より低い電圧しか供給されないという問断が生じる場合があった。
【００２０】
本発明は、上述した問題を解決するために提案されたものであり、適切に電源電圧を負荷回路に供給することができる、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、請求項１に記載の半導体装置は、電源線に接続され、かつ前記電源線から供給された電流に応じて動作する複数の負荷回路と、一方の入力端から入力された基準電圧と、他方の入力端から入力された電源電圧とを比較した比較結果を出力する比較手段と、前記比較手段の比較結果に基づいて、外部の電源から前記負荷回路の前記電源線へ前記電流を供給するドライブ素子と、前記複数の負荷回路のうちのいずれか１つを選択する選択手段と、前記電源線における前記選択手段で選択された前記負荷回路が接続された位置に応じて予め定められた前記電源線における位置と、前記比較手段の他方の入力端とを接続する接続手段と、を備える。
【発明の効果】
【００２２】
本発明によれば、適切に電源電圧を負荷回路に供給することができる、という効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】本実施の形態に係る半導体記憶装置の一例を示す概略構成図である。
【図２】本実施の形態に係る半導体記憶装置の内部電源の回路構成と負荷の一例を示す等価回路図である。
【図３】本実施の形態に係る半導体記憶装置の内部電源の出力動作の一例を示す説明図である。
【図４】本実施の形態に係る半導体記憶装置の内部電源の回路構成と負荷のその他の一例を示す等価回路図である。
【図５】従来の半導体記憶装置の一例を示す概略構成図である。
【図６】従来の半導体記憶装置の内部電源の回路構成と負荷の一例を示す等価回路図である。
【図７】従来の半導体記憶装置の内部電源の出力動作の一例を示す説明図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態の半導体記憶装置について詳細に説明する。なお、本実施の形態では、半導体装置が、負荷回路としてメモリアレイを複数備えた半導体記憶装置である場合について詳細に説明する。
【００２５】
本実施の形態の半導体記憶装置の概略構成の一例の概略構成図を図１に示す。また、本実施の形態の半導体記憶装置１０における内部電源１２の回路構成と負荷の一例の等価回路図を図２に示す。なお、図２では、簡略化のため、Ｓｕｂ−Ａｒｒａｙが４個（Ｘ＝３）の場合の等価回路を示している。
【００２６】
本実施の形態の半導体記憶装置１０は、内部電源１２と、カラムデコーダ１６と、ロウデコーダ１８と、電圧トランスファ２０と、メモリアレイブロックであるＭ−Ｃｅｌｌと、を備えて構成されている。
【００２７】
メモリアレイブロックであるＭ−Ｃｅｌｌ（以下、単にＭ−Ｃｅｌｌという）は、複数（一例として、Ｘ＋１個）のサブアレイＳｕｂ−Ａｒｒａｙ０〜Ｘを備えて構成されている。以下、サブアレイＳｕｂ−Ａｒｒａｙを単にＳｕｂ−Ａｒｒａｙという。また、個別のＳｕｂ−Ａｒｒａｙを言う場合には個々を示す０〜Ｘの符号を付し、総称する場合は、単にＳｕｂ−Ａｒｒａｙという。各Ｓｕｂ−Ａｒｒａｙは、複数（一例としてＹ＋１個）のメモリセルＣｅｌｌ００〜ＣｅｌｌＸＹを備えて構成されている。
【００２８】
カラムデコーダ１６は、デコード信号Ｂ０〜ＢＹ＋１を各々、ＭＯＳ（ＮＭＯＳ）トランジスタＭ０〜ＭＹ＋１のゲートに出力する。また、ロウデコーダ１８は、デコード信号Ａ０〜ＡＸを各々、各Ｓｕｂ−Ａｒｒａｙに出力する。カラムデコーダ１６から出力されるデコード信号Ｂ０〜ＢＹ＋１及びロウデコーダ１８から出力されるデコード信号Ａ０〜ＡＸに基づいて、内部電源１２から内部電源電圧ＶＣＩが、選択的にＣｅｌｌ（Ｃｅｌｌ００〜ＣｅｌｌＸＹのいずれか）に供給される。
【００２９】
内部電源１２は、半導体記憶装置１０の外部に備えられた外部電源（図示省略）から供給される外部電源電圧Ｖｃｃと、接地電圧Ｖｓｓ（図示省略）との中間電圧レベルを出力する降圧電源である。内部電源１２から出力される出力信号は、内部電源１２の負荷回路となるＭ−Ｃｅｌｌを動作させるための内部電源電圧ＶＣＩである。
【００３０】
内部電源１２は、図２に示すように、比較器４０と、比較器４０の比較結果である出力信号に基づいて、外部電源から電源線３１へ電流を供給するドライブ素子であるＰＭＯＳチャネルトランジスタ（以下、ＰＭＯＳトランジスタＰという）と、を備えて構成されている。なお、図２では、内部電源１２の負荷回路１３としてのＭ−Ｃｅｌｌの各Ｓｕｂ−Ａｒｒａｙ毎の負荷容量を負荷容量ＣＬ０〜ＣＬＸ、各Ｓｕｂ−Ａｒｒａｙ毎の電源線３１に寄生する寄生抵抗を寄生抵抗Ｒ０〜ＲＸで表している。実際には、電源線３１は、インダクタンスや容量成分等も含んでいるが、ここでは、本発明の主旨を明確にすると共に、説明を簡略化するために、負荷容量ＣＬ０〜ＣＬＸ、及び寄生抵抗Ｒ０〜ＲＸとして説明している。なお、これらの寄生抵抗Ｒ０〜ＲＸによる総抵抗は、従来の寄生抵抗Ｒ（図６参照）と等価である。
【００３１】
比較器４０は、基準電圧Ｖｒｅｆと、センスノード３２の電位（内部電源電圧ＶＣＩ）とを比較した比較結果を出力信号として出力する機能を有しており、一方の端子から基準電圧Ｖｒｅｆが入力され、他方の端子には、センスノード配線３３のセンスノード３２が接続され、内部電源電圧ＶＣＩが入力される。なお、本実施の形態では、具体的一例として、電源線３１と略平行にセンスノード配線３３が配線されている。
【００３２】
比較器４０の出力信号は、ＰＭＯＳトランジスタＰのゲートに入力される。比較器４０及びＰＭＯＳトランジスタＰにより、内部電源電圧ＶＣＩは、基準電圧Ｖｒｅｆと同電位になるようにフィードバック制御される（詳細後述）。
【００３３】
本実施の形態の半導体記憶装置１０は、ノード３０とセンスノード３２とを接続する機能を有する、電圧トランスファ２０を備えている。電圧トランスファ２０は、各Ｓｕｂ−Ａｒｒａｙに対応するＮＭＯＳトランジスタＴＲ０〜ＴＲＸ（以下、総称する場合は単にトランジスタＴＲという）を備えて構成されている。トランジスタＴＲは、ソース及びドレインの一方が電源線３１の各Ｓｕｂ−Ａｒｒａｙに応じた位置に接続されており、ソース及びドレインの他方がセンスノード配線３３（センスノード３２）に接続されている。また、トランジスタＴＲのゲートには、対応するＳｕｂ−Ａｒｒａｙのデコード信号Ａ０〜ＡＸが入力される。
【００３４】
上述の本実施の形態の半導体記憶装置１０の内部電源１２の内部電源電圧ＶＣＩの出力動作について図３を参照して説明する。
【００３５】
内部電源１２はＰＭＯＳトランジスタＰ、比較器４０、電源線３１、及びセンスノード配線３３により、フィードバックループが形成され、フィードバック制御が行われる。フィードバック制御動作は、以下のステップで行われる。なお、ここでは具体的一例として、Ｓｕｂ−Ａｒｒａｙ０が選択された場合及びＳｕｂ−ＡｒｒａｙＸが選択された場合について説明する。
【００３６】
定常状態における比較器４０の出力信号は、一定レベルである。負荷容量ＣＬの電荷のやりとり（充放電）がない定常状態においては、比較器４０の出力信号はＨレベル（例えば、外部電源電圧Ｖｃｃレベル）となっており、ＰＭＯＳトランジスタＰは、オフ状態となっている。
【００３７】
当該定常状態からＳｕｂ−Ａｒｒａｙ０を選択する場合、まず、Ｓｕｂ−Ａｒｒａｙ０を選択するために、ロウデコーダ１８から、Ｈレベルのデコード信号Ａ０が出力されると共に、Ｌレベルのデコード信号Ａ１〜ＡＸが出力される。
【００３８】
Ｓｕｂ−Ａｒｒａｙ０が選択されると、当該Ｓｕｂ−Ａｒｒａｙ０内の回路が動作することにより負荷容量ＣＬ０の容量（電荷）が放電されるため、ノード３４０の電位が低下する。
【００３９】
この際、電圧トランスファ２０では、トランジスタＴＲ０は、オン状態になり、トランジスタＴＲ１〜ＴＲＸは、オフ状態になっている。トランジスタＴＲ０がオン状態であるため、ノード３４０の電位は、トランジスタＴＲ０を介してセンスノード配線３３により、センスノード３２を介して比較器４０に入力される。
【００４０】
比較器４０は、電位が低下したセンスノード３２の電位と基準電圧Ｖｒｅｆとを比較するため、出力信号のレベルを低下（Ｌレベル）させる。
【００４１】
出力信号のレベルの低下（Ｌレベルになったこと）に応じて、ＰＭＯＳトランジスタＰがオン状態となり、外部電源Ｖｃｃ（図示省略）から、電源線３１（負荷回路１３）へ電流が供給される。この際、寄生抵抗Ｒ０〜ＲＸにより、ＰＭＯＳトランジスタＰの近傍（例えば、ノード３０）の電圧（電位）が急速に基準電圧Ｖｒｅｆに向かって上昇する。内部電源１２に最近端であるノード３４０では、内部電源１２からの距離が近いため配線インピーダンスである寄生抵抗Ｒ０が小さい。そのため、ＰＭＯＳトランジスタＰの駆動によって供給された電流により、即座に定常状態の電位（基準電圧Ｖｒｅｆと同等の電位以上）に充電される。
【００４２】
これと同時に、Ｓｕｂ−Ａｒｒａｙ０の電位は、トランジスタＴＲ０、センスノード３２を介して比較器４０に入力される。比較器４０は、電位が電位ＶＣＩｚに回復された内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとを比較するため、出力信号のレベルを上昇（Ｈレベル）させる。
【００４３】
出力信号のレベルの上昇（Ｈレベルになったこと）に応じて、ＰＭＯＳトランジスタＰが速やかにオフ状態となる（図３、ＰＭＯＳ−ｃｕｔ ｏｆｆ：タイミングｔ１参照）。これにより、外部電源Ｖｃｃから電源電３１（負荷回路１３）への電流の供給が停止する。
【００４４】
一方、Ｓｕｂ−ＡｒｒａｙＸを選択する場合、まず、Ｓｕｂ−ＡｒｒａｙＸを選択するために、ロウデコーダ１８から、Ｈレベルのデコード信号ＡＸが出力されると共に、Ｌレベルのデコード信号Ａ０〜ＡＸ−１が出力される。
【００４５】
Ｓｕｂ−ＡｒｒａｙＸが選択されると、当該Ｓｕｂ−ＡｒｒａｙＸ内の回路が動作することにより負荷容量ＣＬＸの容量（電荷）が放電されるため、ノード３４Ｘの電位が低下する。
【００４６】
この際、電圧トランスファ２０では、トランジスタＴＲＸは、オン状態になり、トランジスタＴＲ０〜ＴＲＸ−１は、オフ状態になっている。トランジスタＴＲＸがオン状態であるため、ノード３４Ｘの電位は、トランジスタＴＲＸを介してセンスノード配線３３により、センスノード３２を介して比較器４０に入力される。
【００４７】
比較器４０は、電位が低下したセンスノード３２の電位と基準電圧Ｖｒｅｆとを比較するため、出力信号のレベルを低下（Ｌレベル）させる。
【００４８】
出力信号のレベルの低下（Ｌレベルになったこと）に応じて、ＰＭＯＳトランジスタＰがオン状態となり、外部電源Ｖｃｃから、電源電３１（負荷回路１３）へ電流が供給される。この際、寄生抵抗Ｒ０〜ＲＸにより、ＰＭＯＳトランジスタＰの近傍（例えば、ノード３０）の電圧（電位）が急速に基準電圧Ｖｒｅｆに向かって上昇する。このようにＰＭＯＳトランジスタＰの近傍の電圧が急速に上昇するが、電圧トランスファ２０のトランジスタＴＲＸのみがオン状態であり、ノード３２には、選択されたＳｕｂ−ＡｒｒａｙＸ（ノード３４Ｘ）が接続されているため、比較器４０にセンスノード配線３３により入力される内部電源電圧ＶＣＩの電位は、急速に上昇することがない。従って、比較器４０の状態（出力信号のレベル）は、変化しない。
【００４９】
比較器４０の出力信号のレベルが変化しないため、ＰＭＯＳトランジスタＰはオン状態のままであり、外部電源Ｖｃｃから電流が供給され続け、Ｓｕｂ−ＡｒｒａｙＸ（負荷容量ＣＬＸ）の電位が基準電圧Ｖｒｅｆに到達すると、センスノード３２を介して、比較器４０に入力される内部電源電圧ＶＣＩの電位が基準電圧Ｖｒｅｆとなるため、比較器４０は、出力信号のレベルを上昇（Ｈレベル）させる。
【００５０】
出力信号のレベルの上昇（Ｈレベルになったこと）に応じて、ＰＭＯＳトランジスタＰがオフ状態となる（図３、ＰＭＯＳ−ｃｕｔ ｏｆｆ：タイミングｔ２参照）。これにより、外部電源Ｖｃｃから電源電３１（負荷回路１３）への電流の供給が停止する。
【００５１】
なお、Ｓｕｂ−ＡｒｒａｙＸのように末端近傍のＳｕｂ−Ａｒｒａｙでは、末端であるノード３４Ｘの電圧が上昇し始めてから比較器４０が反応し、負荷回路１３への電流供給を減らし始め、末端であるノード３４Ｘの電圧が基準電圧Ｖｒｅｆに到達した時点で電流供給を停止する。末端（ノード３４Ｘ）から比較器４０の入力端まで距離があるため、遅延が生じ、負荷回路１３の電位の最終到達点（定常状態の電位）は、基準電圧Ｖｒｅｆよりもやや高い値となる（図３参照）。
【００５２】
以上説明したように、本実施の形態の半導体記憶装置１０では、電圧トランスファ２０及びセンスノード配線３３が設けられており、電圧トランスファ２０は、各Ｓｕｂ−Ａｒｒａｙに応じて設けられたＮＭＯＳトランジスタＴＲにより、ノード３２とノード３０との間が接続される。電圧トランスファ２０のトランジスタＴＲは、ソース及びドレインの一方が電源線３１の各Ｓｕｂ−Ａｒｒａｙに応じた位置に接続されており、ソース及びドレインの他方がセンスノード配線３３に接続されている。また、トランジスタＴＲのゲートには、対応するＳｕｂ−Ａｒｒａｙのデコード信号Ａ０〜ＡＸが入力される。
【００５３】
本実施の形態の半導体記憶装置１０では、負荷回路１３（Ｍ−Ｃｅｌｌ、Ｓｕｂ−Ａｒｒａｙ）が大きな電荷を放出し、大きな電流を消費し、ＰＭＯＳトランジスタＰが即座にオン状態になり、外部電源Ｖｃｃから電源線３１（ノード３０）に急激な電流供給が生じ、ＰＭＯＳトランジスタＰの近傍（ノード３０）の電位が上昇した場合であっても、比較器４０に入力される内部電源電圧ＶＣＩの電位に大きな変動が生じない。従って、比較器４０は、従来の半導体記憶装置１００（図５〜７参照）のように、ノード３４の充電完了間近と誤判定してしまうことがなく、ＰＭＯＳトランジスタＰの電流供給能力を低下させることがなく、充電完了前に電流供給が停止擦るような不具合を防止できる。
【００５４】
また、電圧トランスファ２０が選択されたＳｕｂ−Ａｒｒａｙに応じてノード３０（ノード３４）とセンスノード３２とを接続するため、電源線３１に寄生するインピーダンス（寄生容量Ｒ）の影響（位置依存）を低減することができる。
【００５５】
なお、本実施の形態で説明した、半導体記憶装置１０やＭ−Ｃｅｌｌ、Ｓｕｂ−Ａｒｒａｙの構成等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更されることは言うまでもない。
【００５６】
なお、本実施の形態では、電圧トランスファ２０のトランジスタＴＲのゲートには、１８のデコード信号Ａ０〜ＡＸがそれぞれ入力されるようになっているがこれに限らず、トランジスタＴＲをオン、オフさせるための制御信号を出力する制御回路を別途設け、当該制御回路から出力された制御信号が各ゲートに入力されるように構成してもよい。
【００５７】
また、本実施の形態では、電圧トランスファ２０は、Ｓｕｂ−Ａｒｒａｙ毎にトランジスタＴＲを備えるように構成しているがこれに限らない。例えば、図４に等価回路図を示したように、１つおき（Ｓｕｂ−Ａｒｒａｙ２個に対して１つ）に設けるようにしてもよいし、電源線３１の配線容量（寄生容量ＣＬ）に応じて定める等、特にその数は限定されるものではない。なお、図４に示した場合では、例えば、Ｓｕｂ−Ａｒｒａｙ１が選択された場合は、トランジスタＴＲ０またはＴＲ２のいずれかがオン状態になればよい。このように、Ｓｕｂ−Ａｒｒａｙ毎にトランジスタＴＲが設けられていない場合は、上述のように制御回路を別途設け、予め定められたトランジスタＴＲがオンするようにゲートに制御信号を入力させるようにすればよい。
【００５８】
また、本実施の形態では、Ｃｅｌｌを選択するための素子として、カラムデコーダからの出力がゲートに入力されるＮＭＯＳトランジスタＭ０〜ＭＹ＋１を用いているがこれに限らず、例えばＰＭＯＳトランジスタとしてもよい。また、電圧トランスファ２０のトランジスタＴＲも同様に、ＰＭＯＳトランジスタとしてもよい。
【００５９】
また、内部電源１２は、図２に示した構成に限らず、少なくとも、外部電源Ｖｃｃから電源線３１へ電流を供給するためのドライブ素子（例えば、本実施の形態のようにＰＭＯＳトランジスタ）と、入力された二つの電圧の差分に応じて出力信号が変化する比較器４０と、を備えており、内部電源電圧ＶＣＩをフィードバック制御する構成であればよい。例えば、トランジスタ等の製造バラツキを調整するための可変抵抗をドライブ素子の出力側に備えるようにしてもよい。このような可変抵抗は、ウエハプロセスの終了後に例えば、ヒューズ等で調整が可能なエレメントであるため、出力電圧（内部電源電圧ＶＣＩ）の製造バラツキを強制することができる。また、このような内部電源１２の場合には、入力端（入力ノード）と出力端（出力ノード）とを様々な方法で分離することができる。例えば、相似形の内部電源回路を複数用意して、一方を入力用、他方を出力用としてもよい。また例えば、内部電源回路の入出力ノードを能動素子であるＰＭＯＳトランジスタと受動素子である可変抵抗との接続部分で分離するようにしてもよい。また例えば、１つの内部電源回路を入力用に備え、その出力をドライブ素子のゲートに入力させるようにしてもよい。この場合、ドライブ素子をＰＭＯＳトランジスタとすると、ソースは外部電源電圧Ｖｃｃに接続され、ドレインが出力ノードとなる。
【００６０】
また、本実施の形態では負荷回路１３として複数のＳｕｂ−Ａｒｒａｙを備えたＭ−Ｃｅｌｌである場合について説明したがこれに限らず、その他の負荷回路であってもよい。
【符号の説明】
【００６１】
１０ 半導体記憶装置
１２ 内部電源
２０ 電圧トランスファ
４０ 比較器
Ｍ−Ｃｅｌｌ メモリアレイブロック
Ｓｕｂ−Ａｒｒａｙ０〜Ｓｕｂ−ＡｒｒａｙＸ メモリアレイ
Ｐ ＰＭＯＳトランジスタ（ドライブ素子）
【特許請求の範囲】
【請求項１】
電源線に接続され、かつ前記電源線から供給された電流に応じて動作する複数の負荷回路と、
一方の入力端から入力された基準電圧と、他方の入力端から入力された電源電圧とを比較した比較結果を出力する比較手段と、
前記比較手段の比較結果に基づいて、外部の電源から前記負荷回路の前記電源線へ前記電流を供給するドライブ素子と、
前記複数の負荷回路のうちのいずれか１つを選択する選択手段と、
前記電源線における前記選択手段で選択された前記負荷回路が接続された位置に応じて予め定められた前記電源線における位置と、前記比較手段の他方の入力端とを接続する接続手段と、
を備えた半導体装置。
【請求項２】
前記接続手段は、前記電源線と前記比較手段の入力端の他端との間に、ソース及びドレインが接続されたトランジスタである、請求項１に記載の半導体装置。
【請求項３】
前記トランジスタは、ゲートに前記選択手段の選択結果に応じた信号が入力される、請求項２に記載の半導体装置。
【請求項４】
前記トランジスタは、前記負荷回路毎に設けられている、請求項２または請求項３に記載の半導体装置。
【請求項５】
前記負荷回路は、前記電源線に供給された電流に応じて動作する複数の半導体記憶素子がアレイ状に配置されたメモリアレイである、請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項１】
電源線に接続され、かつ前記電源線から供給された電流に応じて動作する複数の負荷回路と、
一方の入力端から入力された基準電圧と、他方の入力端から入力された電源電圧とを比較した比較結果を出力する比較手段と、
前記比較手段の比較結果に基づいて、外部の電源から前記負荷回路の前記電源線へ前記電流を供給するドライブ素子と、
前記複数の負荷回路のうちのいずれか１つを選択する選択手段と、
前記電源線における前記選択手段で選択された前記負荷回路が接続された位置に応じて予め定められた前記電源線における位置と、前記比較手段の他方の入力端とを接続する接続手段と、
を備えた半導体装置。
【請求項２】
前記接続手段は、前記電源線と前記比較手段の入力端の他端との間に、ソース及びドレインが接続されたトランジスタである、請求項１に記載の半導体装置。
【請求項３】
前記トランジスタは、ゲートに前記選択手段の選択結果に応じた信号が入力される、請求項２に記載の半導体装置。
【請求項４】
前記トランジスタは、前記負荷回路毎に設けられている、請求項２または請求項３に記載の半導体装置。
【請求項５】
前記負荷回路は、前記電源線に供給された電流に応じて動作する複数の半導体記憶素子がアレイ状に配置されたメモリアレイである、請求項１から請求項４のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−７７３５５（Ｐ２０１３−７７３５５Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１１−２１７４６８（Ｐ２０１１−２１７４６８）
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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