【課題】低消費電流で正確なデータ読出を行なうことが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このフラッシュメモリでは、４つのメモリマットＭＡＴ０〜ＭＡＴ３の各々にセンスアンプＳＡ０〜ＳＡｍを設け、通常の読出動作モードでは、全メモリマットＭＡＴ０〜ＭＡＴ３のセンスアンプＳＡ０〜ＳＡｍに参照電圧ＶＲを供給し、低速読出モードでは、選択されたメモリマットＭＡＴのセンスアンプＳＡ０〜ＳＡｍのみに参照電圧ＶＲを供給する。したがって、低消費電力で正確なデータ読出を行なうことができる。 （もっと読む）

【課題】電源遮断時に電源を供給できるキャパシタＣｓを備え、揮発性メモリ１５を経由して不揮発性メモリ１４にデータを格納し電源遮断時に揮発性メモリ１５に格納されたデータを不揮発性メモリ１４に格納できるディスク装置１において、キャパシタＣｓの容量を精度よく測定し、確実にキャパシタＣｓの寿命を判定できるようにする。
【解決手段】キャパシタＣｓの負荷となる測定用負荷２１と、キャパシタＣｓへの電源入力側と電源出力側にそれぞれ備えるスイッチＳＷ１とスイッチＳＷ２と、キャパシタＣｓと測定用負荷２１との間に備えスイッチＳＷ１とＳＷ２のオンオフと背反してオンオフするスイッチＳＷ３とを備え、所定の時に、スイッチＳＷ３をオンとしキャパシタＣｓが所定の電圧Ｖａ以下となるまでの放電時間Ｔａを測定し、当該放電時間Ｔａに基づいてキャパシタＣｓの容量を推定できるようにした。 （もっと読む）

【課題】書き込み動作時のディスターブ等を抑止できる不揮発性記憶装置、集積回路装置及び電子機器等の提供。
【解決手段】不揮発性記憶装置は、電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルが各メモリーブロックに設けられる第１〜第ＮのメモリーブロックＭＢ１〜ＭＢ４と、第１〜第ＮのメモリーブロックＭＢ１〜ＭＢ４に対応して設けられ、少なくとも書き込み動作に用いられる印加電圧ＶＰＰを第１〜第ＮのメモリーブロックＭＢ１〜ＭＢ４に供給するスイッチ制御を行う第１〜第Ｎの電源スイッチ回路ＳＣ１〜ＳＣ４を含む。第１〜第Ｎの電源スイッチ回路ＳＣ１〜ＳＣ４のうちの第ｉの電源スイッチ回路は、第ｉのメモリーブロックへの入力データに基づいて、第ｉのメモリーブロックに印加電圧ＶＰＰを供給するか否かを切り替える。 （もっと読む）

【課題】電源電圧が遮断されている場合でも記憶データに基づいてスイッチ回路を導通状態または非導通状態にすることが可能な半導体装置を提供する。
【解決手段】この半導体集積回路装置では、浮遊ゲートおよび制御ゲートを有するメモリトランジスタＭＡと、ゲートが浮遊ゲートに接続され、メモリトランジスタＭＡの記憶データに応じてオンまたはオフするＮチャネルＭＯＳトランジスタＱＡとを含む。したがって、電源電圧ＶＣＣが遮断されている場合でも、メモリトランジスタＭＡの記憶データに基づいてトランジスタＱＡをオンまたはオフさせることができる。 （もっと読む）

【課題】電源遮断時に不揮発性メモリへの誤書込の可能性を低減する。
【解決手段】不揮発性メモリ４は、外部から第１および第２の書換可能信号ＦＨＶＥＤ，ＦＧＶＥＩを受ける。第１の書換可能信号ＦＨＶＥＤは、ラッチ回路３０Ｄを介してデータ領域１０Ｄに設けられた第１の電圧供給制御部２０Ｄに与えられる。第１の電圧供給制御部２０Ｄは、第１の書換可能信号ＦＨＶＥＤが活性化状態の場合に、内部電源回路（昇圧回路）１１で生成された高電圧をデータ領域１０Ｄのメモリアレイ４０Ｄに供給する。第２の書換可能信号ＦＧＶＥＩは、ラッチ回路３０Ｉを介して第２の電圧供給制御部２０Ｉに与えられる。第２の電圧供給制御部２０Ｉは、第２の書換可能信号ＦＨＶＥＩが活性化状態の場合に、内部電源回路（昇圧回路）１１で生成された高電圧をコード領域１０Ｉのメモリアレイ４０Ｉに供給する。 （もっと読む）

【課題】低消費電流で正確なデータ読出を行なうことが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このフラッシュメモリでは、クロック信号ＣＬＫの立ち上がりエッジに応答して外部アドレス信号ＡＤＤ０〜ＡＤＤｉに従ってメモリセルＭＣを選択し、通常の読出モード時は、クロック信号ＣＬＫの立ち上がりエッジに応答してメモリセルＭＣからデータを読み出し、通常の読出モードよりも低消費電力で読出動作を行なう低速読出モード時は、クロック信号ＣＬＫの立下りエッジに応答してメモリセルＭＣからデータを読み出す。したがって、低速読出モードにおいてクロック信号ＣＬＫの立ち上がりエッジに応答してノイズが発生してもクロック信号ＣＬＫの立下りエッジではノイズレベルが低下しているので、正確にデータ読出を行なうことができる。 （もっと読む）

【課題】１つの回路で正負高電圧を効率良く発生する高電圧発生回路を提供する。
【解決手段】チャージポンプ回路を構成するＮＭＯＳトランジスタが配置されるＰウエル及び、本Ｐウエルの周辺及び底面を囲むＮウエルで形成される寄生ダイオードが順バイアスにならないように各々のウエル電位を正確に制御することで、負高電圧出力時はＳＷ２、ＳＷ３を導通状態とし、正高電圧出力時はＳＷ１、ＳＷ４を導通状態とすることで、１つの回路で正負高電圧を効率良く発生可能なチャージポンプ回路を実現できる。 （もっと読む）

【課題】スタンバイモード時における消費電流を抑制すると共に、通常動作モードに移行した場合のアクセス速度の低下を抑制する。
【解決手段】内部電源制御回路２６は、ＲＯＭの内部電源回路から内部回路に常時電源が供給される通常動作モードから消費電力を抑えるスタンバイモードに移行した場合に、内部電源回路から内部回路への電源供給を予め定めた周期で間欠的に許可するための内部電源イネーブル信号ＣＥＢ＿ＧＥＮを生成するための周期信号ＴＩＭ２を発生する周期信号発生回路３４と、通常動作モード及びスタンバイモードの何れかのモードを示すチップイネーブル信号ＣＥＢと、周期信号ＴＩＭ２と、が入力され、入力されたチップイネーブル信号ＣＥＢがスタンバイモードである場合に、周期信号ＴＩＭ２に同期した内部電源イネーブル信号ＣＥＢ＿ＧＥＮを内部電源回路に出力する間欠内部電源イネーブル信号発生回路３６と、を含む。 （もっと読む）

【課題】電源の遮断時に残留電位を速やかに放電することができる半導体メモリの内部電源のスタートアップ回路を提供する。
【解決手段】放電回路４０が、放電用のＮＭＯＳトランジスタＮ４〜Ｎ６、電位補償用のＮＭＯＳトランジスタＮ７、及びカップリング容量により配線Ｇの電位を引き下げるＤＭＯＳトランジスタＤ２を含んで構成されている。電源電圧ＶＣＣの遮断時に、ＤＭＯＳトランジスタＤ２及びＮＭＯＳトランジスタＮ７により配線Ｇの電位がマイナス電位に引き下げられ、ＮＭＯＳトランジスタＮ４〜Ｎ６が動作して、配線Ｄ、Ｅ、Ｆの残留電荷を引き下げ、放電する。 （もっと読む）

【課題】消去動作を高速に実行可能にした不揮発性半導体記憶装置を提供する。
【解決手段】消去動作を行う場合において、選択ソース線ＳＬ０に消去電圧Ｖｅｒａ１を印加する一方その他のソース線ＳＬ１〜３には接地電圧ＶＳＳを印加し、続いてソース側選択ゲート線ＳＧＳ０に電圧Ｖｅｒａ１よりも小さい電圧Ｖｅｒａ２を所定時間遅れて印加する。一方、消去対象のメモリトランジスタＭＴｒに接続されるワード線ＷＬ１に接地電圧ＶＳＳを印加する一方、それ以外のワード線ＷＬ０、２、３をフローティング状態とする。 （もっと読む）

【課題】半導体記憶装置において、プログラム動作時においてメモリセルに接地電圧を印加するときに生じる、IR-DROPに起因した電圧上昇を抑制する。
【解決手段】メモリセルＭＣのソースおよびドレインと接続されたビット線ＭＢＬ０，ＭＢＬ１について、グランドとの間にディスチャージトランジスタＤ０，Ｄ１が設けられている。ディスチャージトランジスタＤ０，Ｄ１は、ＤＳデコーダドライバ５３によって生成出力された、互いに独立したディスチャージ制御信号ＤＳ０，ＤＳ１をゲートに受ける。メモリセルＭＣのプログラム動作時に、接地電圧を印加するビット線ＭＢＬ０について、ディスチャージトランジスタＤ０を用いて接地電圧を設定することが可能になる。 （もっと読む）

【課題】不揮発性メモリにかかる電力制御をより効率的に行うことが可能な電力制御装置、情報処理装置及び電力制御方法を提供する。
【解決手段】複数のメモリ領域の各々に対応して設けられ、対応するメモリ領域の状態を活動状態とするか停止状態とするかを規定する第１設定情報を保持するモード設定手段と、前記複数のメモリ領域のうち、活動状態と規定された第１設定情報に対応するメモリ領域に電力を供給するとともに、停止状態と規定された第１設定情報に対応するメモリ領域への電力供給を停止する電源制御手段と、を備える。 （もっと読む）

【課題】不揮発性メモリを搭載した半導体装置において、簡易な構成によって、外部からの電力供給の安定性が阻害された場合であっても書き込み動作等を確実に実行可能にする。
【解決手段】半導体装置１は、不揮発性メモリを含む不揮発性メモリコア１０と、不揮発性メモリコア１０への電力供給のモードを、外部電源から電力供給を行う第１モードと、バックアップ電源として用いられる蓄電デバイス３１から電力供給を行う第２モードとで切り替えるスイッチ２０とを備えている。不揮発性メモリコア１０は、その動作状態を示すステータス信号を出力し、スイッチ２０は、ステータス信号が示す不揮発性メモリコア１０の動作状態に応じて、電力供給モードの切替を行う。 （もっと読む）

【課題】基準電流の立ち上がりの高速化を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、しきい値電圧に応じたデータを保持するメモリセルにデータを記憶し、読み出すことが可能な半導体記憶装置であって、基準電流生成部と、基準電流生成部の出力に応じて出力端子から配線に基準電流を出力するアンプ部と、を有する基準電流生成回路を備える。 （もっと読む）

【課題】正電圧もしくは負電圧を印加しても、絶縁状態に設定されたスイッチ側は、絶縁状態を維持することが可能な双方向スイッチが望まれていた。
【解決手段】双方向スイッチ回路は、正電圧もしくは負電圧が印加される第１の端子と、
前記第１の端子に接続され、フローティング状態の第１のウェル内に形成される第１導電型の第１のトランジスタと、前記第１のトランジスタと第２の端子との間に接続される第１導電型の第２のトランジスタとを有し、前記第１及び第２のトランジスタは前記第１の端子と前記第２の端子との間の導通状態を制御する。 （もっと読む）

【課題】不揮発性半導体記憶装置のデータ転送処理効率を改善する。
【解決手段】それぞれが複数の不揮発性メモリセルを有するメモリブロック（ＭＢ０−ＭＢ３）それぞれに対応してデータの書込／読出を行なうためのローカルバス（ＨＢ０−ＨＢ３）を設け、また各メモリブロックに対応してデータの書込／読出を行なうための回路（ＳＡ０−ＳＡ３，ＨＳＷ０−ＨＳＷ３）を設ける。さらに、これらのメモリブロックに共通に双方向でデータを転送するデータ転送線（ＢＴＸ０，ＢＴＸ１）と、メモリブロック間でデータ転送を行なうための転送スイッチゲート（ＴＸ０−ＴＸ３）を設ける。これらのメモリブロックをバンク（ＢＮＫＡ，ＢＮＫＢ）に分割し、メモリブロック個々にデータの書込／読出をバンク単位で行ない、書込／読出の並行実行および書込／読出と内部転送を行なう。 （もっと読む）

【課題】動作速度を向上出来る半導体記憶装置を提供すること。
【解決手段】動作がプロセッサ２の制御によって自動で行われる半導体記憶装置１であって、不揮発性のメモリセルＭＣを備えたメモリセルアレイと、第１レジスタを保持し、電圧を発生する電源回路１１と、第２レジスタを保持し、前記メモリセルからデータを読み出し増幅するセンスアンプ７と、第３レジスタ３０を保持し、前記電源回路１１と前記センスアンプ７の動作を制御する制御回路１２と、前記第１乃至第３レジスタに命令を与えることにより、前記電源回路１１、前記センスアンプ７、及び前記制御回路１２の動作を制御する前記プロセッサ２とを具備し、前記制御回路１２は、前記第３レジスタ３０で受け取った前記命令をデコードして、デコード結果に基づいて前記電源回路１１及び前記センスアンプ７を直接制御可能である。 （もっと読む）

【課題】消費電力を低減できる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、内部電源発生回路と、半導体メモリと、前記半導体メモリの不良情報を記録する記憶回路３３と、前記不良情報が読み出された場合に、前記内部電源発生回路から発生する内部電源を停止するように構成された制御回路３９とを具備する。 （もっと読む）

【課題】
フラッシュメモリを用いて補助記憶装置を実現する際に、フラッシュメモリの欠点である消去回数の制限を補うハード構成とデータの扱い方に関する発明である。
【解決手段】
フラッシュメモリ１内部を、ファイルデータの書き込み消去単位であるセクタに分け、各セクタに書き込んだファイルに番号を付し、これを管理するテーブル５、６を備え、すでに書いたファイルの書換え時にも新たなデータとして別のセクタに書き込む。そして古いデータは消去して新たに書き込み可能領域としてテーブル５、６上で管理する。 （もっと読む）

【課題】低コストで大容量の半導体メモリ装置を実現する。
【解決手段】メモリカードは、メモリチップ１００と、複数のメモリチップ２００と、これらメモリチップを制御するメモリコントローラとから構成される。メモリチップ１００は、メモリセルアレイ３、デコーダ４及びセンスアンプ５から構成されるＮＡＮＤフラッシュメモリと、周辺回路６と、チャージポンプ部７と、ボンディングパッド領域２−１及び２−２から構成される。ボンディングパッド領域２−１にはチャージポンプ部７の出力電圧を外部に出力する端子パッド２２が設けられ、メモリチップ２００はメモリチップ１００からの出力電圧を入力して動作する。メモリチップ２００は電源回路を備える必要が無いため面積を削減することが可能である。このため、メモリカードの実装密度が向上し、低価格が実現できる。 （もっと読む）