【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】適切に電源電圧を負荷回路に供給することができる、半導体装置を提供する。
【解決手段】電圧トランスファ２０及びセンスノード配線３３が設けられており、電圧トランスファ２０は、各Ｓｕｂ−Ａｒｒａｙに応じて設けられたＮＭＯＳトランジスタＴＲにより、ノード３２とノード３０との間が接続される。電圧トランスファ２０のトランジスタＴＲは、ソース及びドレインの一方が電源線３１の各Ｓｕｂ−Ａｒｒａｙに応じた位置に接続されており、ソース及びドレインの他方がセンスノード配線３３に接続されている。また、トランジスタＴＲのゲートには、対応するＳｕｂ−Ａｒｒａｙのデコード信号Ａ０〜ＡＸが入力される。 （もっと読む）

【課題】半導体装置の制御に好適な制御信号発生回路を提供する。
【解決手段】ジョンソンカウンタ３１は、フリップフロップＦＦ１〜ＦＦ４およびゲート回路４１〜４４を含み、順次入力されるスタート信号ＳＴ１〜ＳＴ４に応答してそれぞれ制御信号Ｃ１〜Ｃ４を「Ｈ」レベルにした後、順次入力されるストップ信号ＳＰ１〜ＳＰ４に応答してそれぞれ制御信号Ｃ１〜Ｃ４を「Ｌ」レベルにする。したがって、多数のフリップフロップを用いることなく、所望の時間間隔で制御信号Ｃ１〜Ｃ４を順次「Ｈ」レベルにし、順次「Ｌ」レベルにすることができる。 （もっと読む）

【課題】消費電力を削減することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性メモリセルは、電気的に書き換え可能である。電源回路15a,15b,15cは、不揮発性メモリセルを駆動するポンプ回路を含んでいる。接地パッド14dには、接地電圧が供給される。第１の電源パッド14aには、第１の電源が供給される。第２の電源パッド14eには、第１の電源の電圧より高い第２の電源が供給される。降圧回路は、第２の電源パッドに接続され、第２の電源を降圧し、第２の電源より低い電圧を出力する。ポンプ回路は、第１の電源に基づき、第２の電源の電圧より高い電圧をする。 （もっと読む）

【課題】消費電力および消費電流を低減することが可能な不揮発性半導体メモリを提供する。
【解決手段】複数のメモリセルを含むメモリセルアレイと、入出力パッドと、メモリセルから読み出したデータを、入出力パッドを介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、入出力パッドを介して入力するためのＩ／Ｏ回路と、メモリセルの、書き込み、読み出し、又は消去動作に必要な第１の電源電圧が印加される第１の電源電圧パッドと、第１の電源電圧よりも低く且つＩ／Ｏ回路に供給するための第２の電源電圧が印加される第２の電源電圧パッドと、第１の電源電圧を降圧し、第２の電源電圧よりも高い第１の降圧電圧を出力する第１の降圧回路と、第２の電源電圧を降圧し、第１の降圧電圧よりも低い第２の降圧電圧を出力する第２の降圧回路と、第１の降圧電圧が供給される第１の内部回路と、第２の降圧電圧が供給される第２の内部回路を備える。 （もっと読む）

【課題】リップルを低減でき、信頼性の向上に有利な電源回路を提供する。
【解決手段】実施形態によれば、複数のワード線とビット線との交差位置に配置される複数のメモリセルを備えるメモリセルアレイ１１に与える電源電圧を発生させる電源回路１４であって、前記電源回路は、第１昇圧回路３９−１と、入力が前記第１昇圧回路の出力に接続される第１降圧回路３５−１と、前記第１昇圧回路および前記第１降圧回路を制御する電圧制御回路３３とを具備する。電圧制御回路３３は、第１電圧を非選択メモリセル（ＭＣ３）に転送する際には第１降圧回路を介さず第１昇圧回路３９−１により電圧を昇圧させた電圧を発生させ、第１電圧よりも電圧が低い第２電圧を選択メモリセル（ＭＣ２）に転送する際には第１昇圧回路３９−１により電圧を昇圧させた電圧を第１降圧回路３５−１を介して降圧させる、ように切り替えて制御する。 （もっと読む）

【課題】アレイ内のセル特性におけるばらつきを補償する技術を提供するとともに、レベルの違いによって起こる複雑性を少なくする３次元集積回路メモリを提供する。
【解決手段】異なるバイアス条件を選択されたビット線に適用することによりアレイ内のメモリセルの閾値電圧のばらつき補償する技術を開示する。また、グローバルビット線を３次元アレイ内の様々なレベルのメモリセルに接続してグローバルビット線間の静電容量差を最小化させる技術を開示する。 （もっと読む）

【課題】半導体集積回路装置の消費電流を抑制する。
【解決手段】半導体記憶装置７０には、昇圧回路２乃至４、スイッチＳＷ１、スイッチＳＷ２、及びレギュレータ５が設けられる。昇圧回路２乃至４は、電源電圧Ｖｄｄがそれぞれ入力され、電源電圧Ｖｄｄを昇圧して、値の異なる昇圧電圧Ｖｐｇ、昇圧電圧Ｖｄｄ、及び昇圧電圧Ｖｅｒａをそれぞれ発生する。スイッチＳＷ１は、昇圧電圧Ｖｐｇが入力され、イネーブル状態の切り替え信号Ｓｓｗ１に基づいて昇圧電圧Ｖｐｇを通過する。スイッチＳＷ２は昇圧電圧Ｖｐｐが入力され、イネーブル状態の切り替え信号Ｓｓｗ２に基づいて昇圧電圧Ｖｐｐを通過する。レギュレータ５はスイッチＳＷ１或いはスイッチＳＷ２を介して、昇圧電圧Ｖｐｇ及び昇圧電圧Ｖｐｇの内１つが電源電圧として入力され、昇圧電圧を降圧し、値の異なる複数の降圧電圧Ｖｒｅｇを生成する。 （もっと読む）

【課題】電源遮断時に不揮発性メモリへの誤書込の可能性を低減する。
【解決手段】不揮発性メモリ４は、外部から第１および第２の書換可能信号ＦＨＶＥＤ，ＦＧＶＥＩを受ける。第１の書換可能信号ＦＨＶＥＤは、ラッチ回路３０Ｄを介してデータ領域１０Ｄに設けられた第１の電圧供給制御部２０Ｄに与えられる。第１の電圧供給制御部２０Ｄは、第１の書換可能信号ＦＨＶＥＤが活性化状態の場合に、内部電源回路（昇圧回路）１１で生成された高電圧をデータ領域１０Ｄのメモリアレイ４０Ｄに供給する。第２の書換可能信号ＦＧＶＥＩは、ラッチ回路３０Ｉを介して第２の電圧供給制御部２０Ｉに与えられる。第２の電圧供給制御部２０Ｉは、第２の書換可能信号ＦＨＶＥＩが活性化状態の場合に、内部電源回路（昇圧回路）１１で生成された高電圧をコード領域１０Ｉのメモリアレイ４０Ｉに供給する。 （もっと読む）

【課題】外部から供給される電源電圧が低くても、昇圧電圧を生成する回路のサイズを大きくすることなく、昇圧電圧を生成することのできる半導体装置を提供する。
【解決手段】主チャージポンプ２４は、外部からの電圧が入力され、コンデンサの充電を繰り返す昇圧動作によって、入力された電圧を昇圧する。キャパシタＣｇ１は、主チャージポンプ２４の出力と接続される。正側副チャージポンプ２８は。主チャージポンプ２４の出力と接続され、コンデンサの充電を繰り返す昇圧動作によって、主チャージポンプ２４の出力電圧を正または負に昇圧する。正側副チャージポンプ２８は、活性化されてから、正側副チャージポンプ２８の出力電圧が所望のレベルに達するまで昇圧動作を間欠的に行なう。 （もっと読む）

【課題】１つの回路で正負高電圧を効率良く発生する高電圧発生回路を提供する。
【解決手段】チャージポンプ回路を構成するＮＭＯＳトランジスタが配置されるＰウエル及び、本Ｐウエルの周辺及び底面を囲むＮウエルで形成される寄生ダイオードが順バイアスにならないように各々のウエル電位を正確に制御することで、負高電圧出力時はＳＷ２、ＳＷ３を導通状態とし、正高電圧出力時はＳＷ１、ＳＷ４を導通状態とすることで、１つの回路で正負高電圧を効率良く発生可能なチャージポンプ回路を実現できる。 （もっと読む）

【課題】不揮発性半導体メモリにおいて、チップがスタンバイ状態の時にはビット線センスアンプのMOS トランジスタのカットオフ電流を減少させ、チップのスタンバイ電流を低減する。
【解決手段】メモリセルアレイから読み出されたデータを検知するビット線センスアンプ１２を含むメモリ回路部１０と、外部電源電圧を降圧した内部降圧電源電圧を生成して少なくともビット線センスアンプに供給する内部降圧電源生成回路２０とを具備し、内部降圧電源生成回路は、メモリチップがアクティブ状態の時はビット線センスアンプの動作に必要な第１の内部降圧電源電圧を生成し、メモリチップがスタンバイ状態の時は第１の内部降圧電源電圧よりも低い第２の内部降圧電源電圧を生成する。 （もっと読む）

【課題】ＥＥＰＲＯＭ等におけるメモリセルのドレイン電圧の立ち上がり時間を十分に確保しつつ、低消費電力で、メモリセルに十分な大きさのドレイン電圧を供給する。
【解決手段】
トランジスタ（４０）は、メモリセル（１１）のソースをフローティング状態及び接地状態のいずれか一方に設定する。ドレイン電圧発生回路（５０）は、第１の電源電圧と当該ドレイン電圧発生回路の出力端との間に接続された第１のスイッチング素子（５１）、第１のスイッチング素子（５１）に並列に接続され、第１のスイッチング素子（５１）よりも電流能力が小さい第２のスイッチング素子（５２）、及び第２のスイッチング素子（５２）をオンにした後に第１のスイッチング素子（５１）をオンにする制御回路（５３）を有し、メモリセル（１１）のドレインに供給すべき電圧を生成する。 （もっと読む）

【課題】データ書込み等の動作時における昇圧回路の消費電流を低減し、動作速度の速い不揮発性半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、不揮発性メモリセルと、データを検出しあるいはデータを書き込むセンスアンプと、複数のビット線から或るビット線を選択するカラムデコーダと、複数のワード線から或るワード線を選択するロウデコーダと、センスアンプ、カラムデコーダおよびロウデコーダに電力供給するチャージポンプと、データ読出しまたはデータ書込み対象であるメモリセルを選択するアドレスに基づいてセンスアンプ、カラムデコーダおよびロウデコーダを制御する論理回路と、論理回路に電圧を印加する第１の電源入力と、チャージポンプに第１の電源入力の電圧より高い電圧を印加する第２の電源入力であって、少なくともデータ読出しおよびデータ書込み時にチャージポンプに電力供給する第２の電源入力とを備えている。 （もっと読む）

【課題】レギュレータの出力負荷電流が過渡的に大きくなった場合にも、消費電流を増加させることなく、応答を高速化し安定した出力電圧を保つことを可能とするレギュレータの提供。
【解決手段】基準電圧と出力端子電圧を差動入力する差動入力段Ｑ９、Ｑ１、Ｑ２、Ｑ３、Ｑ４と、カレントミラー構成のプッシュプル型出力部Ｑ５、Ｑ６、Ｑ７、Ｑ８とを備えた差動アンプと、差動アンプの出力部に制御端子が接続された駆動トランジスタＱ１０の制御端子Ｎ１と縦積み接続された第１及び第２のトランジスタＱ１１、Ｑ１２と、駆動トランジスタＱ１０の制御端子Ｎ１と縦積み接続された第３及び第４のトランジスタＱ１３、Ｑ１４を備え、駆動トランジスタＱ１０の制御端子Ｎ１の電圧は、第１、第２の制御信号ＩＮ１、ＩＮ２に基づき、差動アンプの出力と第１のトランジスタＱ１１、又は、差動アンプの出力と第３のトランジスタＱ１３によって制御される。 （もっと読む）

【課題】ベリファイ動作において、内部降圧電源回路から出力される内部降圧電圧を調整してベリファイ対象のメモリセルからデータを読み出すことにより、メモリセルの書き換え状態の印加電圧依存性を検出することが可能な不揮発性記憶装置の制御方法、および不揮発性記憶装置を提供すること。
【解決手段】内部降圧電源回路が搭載される不揮発性記憶装置に関して、メモリセルに対して書き換え用のバイアスを印加し、書き換え用バイアスの印加の後、内部降圧電源回路から出力される内部降圧電圧の降圧電圧値を調整する。内部降圧電圧の降圧電圧値が調整された状態で、書き換えられたメモリセルの内容を読み出してベリファイする。 （もっと読む）

【課題】上流の電圧発生手段から引き出す電流の量を制限し、これにより回路の占有面積を減らす事ができる電圧調整系を提供する。
【解決手段】電圧を調整するための回路、系、および方法が含まれる。電圧調整系に関する或る実施形態には、出力を有する電圧調整手段４３０と、その電圧調整手段の出力と並列に接続された複数のステージ４４２と、が含まれる。各ステージには、ソースフォロワー回路４５０と、電圧調整手段の出力とそのソースフォロワー回路の入力とのあいだに直列に接続されたサンプルアンドホールド回路４４６と、が含まれる。 （もっと読む）

【課題】絶縁膜電荷蓄積型メモリセルの初期しきい値電圧のばらつきによる影響を抑制して、書込／消去後のメモリセルのしきい値電圧のばらつきを低減し、応じて、メモリセルの電気的特性のばらつきを低減する。
【解決手段】書込動作モード時または消去動作モード時、メモリセルのアドレスに応じて、消去動作に必要な電圧または書込動作に必要な電圧またはベリファイ時に必要な電圧のレベルを調整する。 （もっと読む）

【課題】消費電流を削減することが可能な電源回路を提供する。
【解決手段】電源回路１００は、定電圧回路と、第１のＭＯＳトランジスタと、第２のＭＯＳトランジスタと、第３のＭＯＳトランジスタと、出力端子の電圧を第１の分圧比で分圧した第１の分圧電圧を出力する第１の分圧回路と、基準電圧および第１の分圧電圧が入力され、第２のＭＯＳトランジスタのゲートに出力が接続された第１の差動増幅回路と、を備える。第１の差動増幅回路は、第１の分圧電圧が基準電圧よりも高い場合は、第２のＭＯＳトランジスタがオンするように信号を出力し、第１の分圧電圧が基準電圧よりも低い場合は、第２のＭＯＳトランジスタがオフするように信号を出力する。 （もっと読む）

【課題】２値データを格納する不揮発性メモリ装置を利用して、３値以上の多値データを記憶する多値半導体記憶装置を実現する。
【解決手段】選択ワード線に伝達される電圧（ＶＢＯＯＳＴ）を分圧し、分圧電圧に従って参照セル（ＲＣＡ−ＲＣＣ）を導通状態に設定する。参照セルを流れる電流に従って基準電圧（ＶＲＥＦ−ＶＲＥＦ２）を生成し、この基準電圧を用いてメモリセルデータを検出する。
【選択図】図５４
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