３次元メモリアレイ用のアーキテクチャ
【課題】アレイ内のセル特性におけるばらつきを補償する技術を提供するとともに、レベルの違いによって起こる複雑性を少なくする３次元集積回路メモリを提供する。
【解決手段】異なるバイアス条件を選択されたビット線に適用することによりアレイ内のメモリセルの閾値電圧のばらつき補償する技術を開示する。また、グローバルビット線を３次元アレイ内の様々なレベルのメモリセルに接続してグローバルビット線間の静電容量差を最小化させる技術を開示する。
【解決手段】異なるバイアス条件を選択されたビット線に適用することによりアレイ内のメモリセルの閾値電圧のばらつき補償する技術を開示する。また、グローバルビット線を３次元アレイ内の様々なレベルのメモリセルに接続してグローバルビット線間の静電容量差を最小化させる技術を開示する。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、複数のレベルのメモリセルを配列して３次元（３Ｄ）アレイを提供するメモリデバイス等、セル特性におけるばらつきがアレイ内で変化する高密度メモリデバイスに関する。
【背景技術】
【０００２】
集積回路のデバイスの最小線幅が、一般のメモリセル技術の限界まで縮小されアレイが大型化するのに伴い、アレイ内のメモリセルは、センシングマージンに影響を及ぼす程変化する特性を持つようになる可能性がある。高密度を実現しようとする１つの傾向において、設計者は、記憶容量がより大きくビット当たりのコストがより低いものを実現する技術を探し求めてきた。例えば、非特許文献１及び非特許文献２においては、薄膜トランジスタ技術を電荷トラップメモリ技術に適用している。
【０００３】
また、非特許文献３では、交点アレイ技術をアンチヒューズ型メモリに適用している。非特許文献３に記載されている設計では、複数のレベルのワード線とビット線が設けられ、その交点に記憶素子が設けられる。記憶素子は、ワード線に接続されたｐ+ポリシリコンアノード及びビット線に接続されたｎ-ポリシリコンカソードを含み、アノードとカソードはアンチヒューズ材料によって分離される。
【０００４】
３次元アレイでは、様々なレベルにおける構造の電気的特性の差によって、プログラミング、消去、充電蓄積のダイナミクスにおける違いや、様々なレベルのメモリセルのメモリ状態に対応する閾値電圧のばらつきを引き起す可能性がある。従って、レベル毎に許容できるマージンの範囲内で同じ閾値電圧を達成するために、プログラミング工程及び消去工程を、何らかの方法でターゲットセルのレベルに伴って変えるようにしなければならない。このようなばらつきは、メモリセルの耐久性の問題及び他の複雑な問題を引き起こす可能性がある。
【０００５】
３次元アレイでは、様々なレベルのアレイにアクセスするために配列されたグローバルビット線等のアクセス線は、アクセス線に結合された回路が遭遇する静電容量やインダクタンスが、アクセスしているセルの位置（例えば、アレイのどのレベルか等）に基づいて可変となるようにレイアウトすることができる。例えば、グローバルビット線は、典型的には、メモリセルを読み出したり書き込んだりするために用いられるデコーダ回路まで延びる。様々なレベルへの垂直コネクタ間の違い及びレベル間の他の違いによって、グローバルビット線間の静電容量がばらつく可能性がある。静電容量におけるこれらのばらつきは、読み出し動作、プログラム動作、消去動作の間のグローバルビット線電圧に影響を及ぼし、プログラムされた状態と消去された状態の間のマージンを大きくしたり、最悪の場合の静電容量のためにセンシング時間が遅くなったりする等、仕様書要求事項となってしまう可能性がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】ライ（Lai）等、「マルチレイヤスケーラブル薄膜トランジスタ（ＴＦＴ）ＮＡＮＤ型フラッシュメモリ（A Multi-Layer Stackable Thin-Film transistor (TFT) NAND-Type Flash Memory）」、米国電気電子学会国際電子デバイス会議（IEEE Int’l Electron Devices Meeting）、２００６年１２月１１日〜１３日
【非特許文献２】ジュン（Jung）等、「単結晶Ｓｉ層のＩＬＤへの積層及び３０ｎｍ超ノード用のＴＡＮＯＳ構造を用いた３次元に積層されたＮＡＮＤ型フラッシュメモリ技術（Three Dimensionally Stacked NAND-Type Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node）」米国電気電子学会国際電子デバイス会議（IEEE Int’l Electron Devices Meeting）、２００６年１２月１１日〜１３日
【非特許文献３】ジョンソン（Johnson）等、「ダイオード／アンチヒューズ型メモリセルの３次元アレイを備えた５１２−ＭｂＰＲＯＭ（512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory cells）」、米国電気電子学会国際固体回路会議論文集（IEEE J. of Solid-State Circuits)、第３８巻、 第１１号、２００３年１１月
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そのため、アレイ内のセル特性におけるばらつきを補償する技術を提供するとともに、レベルの違いによって起こる複雑性を少なくする３次元集積回路メモリを提供することが所望されている。
【課題を解決するための手段】
【０００８】
本明細書では、異なるバイアス条件を選択されたビット線に適用することによりアレイのメモリセル間の閾値電圧のばらつきを補償する技術を説明する。
【０００９】
前記補償技術は、３次元アレイを含むメモリアーキテクチャ及び３次元アレイを含まないメモリアーキテクチャにおいて展開して、閾値電圧のばらつきの原因となる動的セル特性を管理することができる。
【００１０】
３次元アレイでは、異なるバイアス条件をアレイの各レベルのビット線、好ましくは、ローカルビット線に適用することによりレベル間の閾値電圧のばらつきを補償するレベルに依存した読み出し動作を説明する。
【００１１】
また、グローバルビット線を含むアクセス線を３次元アレイの様々なレベルのメモリセルに接続してグローバルビット線間の静電容量差を最小化する技術も説明する。
【図面の簡単な説明】
【００１２】
【図１】本明細書に説明したように動作可能なＮＡＮＤフラッシュメモリアレイを含む集積回路の簡略化したブロック図である。
【図２】３次元ＮＡＮＤフラッシュメモリアレイの一部分の概略図である。
【図３】３次元ＮＡＮＤフラッシュメモリアレイの一部分の例示的斜視図である。
【図４】下部レベルにおいてメモリセル領域を形成する半導体材料帯片の厚さが上部レベルにおける厚さよりも厚い一例を示す。
【図５】４つの異なるレベルにおける多くのプラグラムされたメモリセルの閾値電圧の例示的分布を示す。
【図６】本明細書に説明するような、レベルに依存した読み出し動作を実施するための動作順序のフローチャートである。
【図７】選択されたメモリセルに対してレベルに依存した読み出し動作を行うために用いるのに適した回路の概略図である。
【図８】図７に示した回路を操作してレベルに依存した読み出し動作を行うための例示的タイミング図である。
【図９】複数のレベルのメモリセルを有する複数のブロックへのグローバルビット線の接続を例示的に示すレイアウト図である。
【図１０】図９に示した構造における垂直コネクタの断面図を示す。
【図１１】図９に示した構造における垂直コネクタの断面図を示す。
【図１２】図９に示した構造における垂直コネクタの断面図を示す。
【図１３】図９に示した構造における垂直コネクタの断面図を示す。
【図１４】複数のレベルのメモリセルにそれぞれ結合されたグローバルビット線を有する３次元メモリアレイを含む集積回路の簡略化したブロック図である。
【図１５】１つの復号化構造においてグローバルビット線をページバッファに接続する方法を示す概略図である。
【図１６】複数のレベルのメモリセルにそれぞれ結合されたグローバルビット線を有する３次元ＮＡＮＤフラッシュメモリアレイ構造の斜視図である。
【図１７】図１６に示した構成に配列されたメモリセルを有する複数のマルチレベルブロックへのグローバルビット線の接続を例示的に示すレイアウト図である。
【発明を実施するための形態】
【００１３】
本明細書では、異なるバイアス条件を選択されたビット線に適用することによりアレイにおけるメモリセル間の閾値電圧のばらつきを補償する技術を説明する。
【００１４】
補償技術は、３次元アレイを含むメモリアーキテクチャにおいて展開することができるとともに、３次元アレイを含まないメモリアーキテクチャにも展開することができ、閾値電圧のばらつきを引き起こす動的セル特性を管理することを提供するものである。
【００１５】
本明細書に説明したような集積回路デバイスには、１つのメモリアレイと複数のバイアス回路が含まれる。バイアス回路は、セルに対して読み出し動作又は他の動作を行っている間に異なるバイアス条件を選択されたメモリセル用のビット線に適用することで、メモリアレイの物理的な構成内の選択されたメモリセルの位置と相関するとともにアレイにおけるメモリセルのメモリ状態に対応する閾値電圧のばらつきを補償する。例えば、３次元アレイにおけるメモリセルのレベル又は平面と相関するばらつき等、メモリアレイの物理的配列内における選択されたメモリセルの位置と相関するこれらの閾値電圧におけるばらつきは、セル当たり１ビットよりも多く記憶するための複数の閾値レベルを設定するために誘発される閾値電圧のばらつきから区別されるものである。
【００１６】
ページの複数のセルをアレイ内の異なる位置に配置することができるページアクセス中等、異なるバイアス条件を複数のビット線に同時に適用することができる。ページ読み出しの中等の単一の読み出しコマンドに応答して読み出しアクセス中に時間的に重ねてデータを複数のメモリセルから提供することによりバイアス条件が適用される場合、本明細書の目的に対してバイアス条件は「同時に」適用される。
【００１７】
３次元アレイにおける、異なる読み出しバイアス条件をアレイの各レベルのローカルビット線に適用してレベル間の閾値電圧のばらつきを補償するレベルに依存した読み出し動作を説明する。レベルに依存した読み出し動作は、異なるワード線ＷＬ電圧を印加することなく展開することができる。又は、その動作を可能とするアレイアーキテクチャにおいて異なるＷＬ電圧と組み合わせることによって展開することができる。
【００１８】
本明細書に説明した集積回路には、複数のレベルのメモリセルを含むメモリアレイが含まれる。複数のレベルにおけるレベルには、ローカルビット線及び、当該ローカルビット線に結合されたメモリセルが含まれる。グローバルビット線は、アレイのローカルビット線の対応する組に結合される。集積回路は、メモリアレイの中のメモリセルを選択するための復号回路を含む。さらに、集積回路は、選択されたバイアス電圧を提供するためのグローバルビット線に結合されたバイアス回路も含む。バイアス回路は、制御信号に応答して、選択されたメモリセルに対応するグローバルビット線に対するバイアス電圧を選択する。
【００１９】
本明細書では、グローバルビット線を３次元アレイにおける様々なレベルのメモリセルに接続して、グローバルビット線間の静電容量差を最小化させることができる技術も説明する。一態様において、グローバルビット線のそれぞれに結合されたレベルのレベル指数の統計関数（例えば、合計、平均等）が定数と等しくなるように、様々なレベルへのコネクタをグローバルビット線の上に配列する。
【００２０】
本明細書に説明される集積回路は、複数のブロックを含む。複数のブロックにおけるブロックは、複数のレベルＬ（ｚ）を含む。複数のレベルにおけるレベルＬ（ｚ）はそれぞれ、その対応するメモリセルに結合された、行に沿った複数のワード線及び列に沿った複数のローカルビット線を有するメモリセルの２次元アレイを含む。さらに、集積回路は、複数のグローバルビット線も含む。複数のグローバルビット線におけるグローバルビット線は、複数のコネクタを含む。任意のグローバルビット線に結合された複数のコネクタにおけるコネクタは、複数のブロックにおける対応するローカルビット線に結合される。ここに説明する実施形態では、任意のグローバルビット線の上において、複数のブロックのうちの１つのブロックにおける対応するローカルビット線が、複数のブロックのうちの他のブロックにおける対応するローカルビット線とは異なるレベルＬ（ｚ）上にある。同一のグローバルビット線を線に沿った異なるブロックの異なるレベルに結合させることにより、グローバルビット線の静電容量を調節することができる。また、この設計手法をメモリセルの複数のブロックを共有するグローバルビット線の組に適用することで、グローバルビット線の組の各部材の静電容量を等しくなるように近づけることができる。バイアス回路は、選択されたメモリセルのレベルＬ（ｚ）に基づいて、選択されたメモリセルのメモリ状態に対応する閾値電圧のばらつきを補償する複数のグローバルビット線に結合させることができる。
【００２１】
本発明の実施形態を、図１〜図１７を参照して詳細に説明する。
【００２２】
図１は、本明細書に説明したように動作可能なＮＡＮＤフラッシュメモリアレイ１６０を含む集積回路１７５の簡略化したブロック図である。実施形態によっては、アレイ１６０は、複数のレベルのセルを含むことができる。行デコーダ１６１は、メモリアレイ１６０の行に沿って配列された複数のワード線１６２に結合される。ブロック１６６の列デコーダは、データバス１６７を介して、この例ではページバッファの組に結合される。グローバルビット線１６４は、メモリアレイ１６０の列に沿って配列されたローカルビット線（図示せず）に結合される。バス１６５においてアドレスを列デコーダ（ブロック１６６）及び行デコーダ（ブロック１６１）に供給する。データは、データ入力線１７３を介して、汎用プロセッサ又は専用アプリケーション回路等の集積回路上の他の回路１７４（例えば、入出力ポート等）、又は、アレイ１６０によってサポートされたシステムオンチップ（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）の機能を提供するモジュールの組み合わせから供給される。データは、入出力ポート又は、集積回路１７５の内部又は外部の他のデータ送り先へと線１７３を介して供給される。
【００２３】
この例において状態マシン１６９として実装されたコントローラは、信号を提供して、ブロック１６８において単一の電源又は複数の電源によって発生した、又は、提供されたバイアス配列供給電圧の印加を制御して、本明細書に説明する様々な動作を実行する。これらの動作には、消去、プログラム及び、アレイ１６０の各レベルに対して異なる読み出しバイアス条件でレベルに依存した読み出しを行うことが含まれる。コントローラは、当技術分野において公知の専用ロジック回路を用いて実現することができる。代替的実施形態においてコントローラは、同じ集積回路に実装してもよい、デバイスの動作を制御するためにコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態においては、専用ロジック回路及び汎用プロセッサの組み合わせを、コントローラの実現のために利用してもよい。
【００２４】
明確にするために、本明細書で用いた「プログラム」という用語は、メモリセルの閾値電圧を上げる動作を言う。プログラムされたメモリセルに記憶されたデータは、論理「０」又は論理「１」として表すことができる。本明細書で用いた「消去」という用語は、メモリセルの閾値電圧を下げる動作を言う。消去されたメモリセルに記憶されたデータは、論理「１」又は論理「０」のようにプログラムされた状態の逆として表すことができる。また、設計者を満足させるように、マルチビットセルを様々な閾値レベルにプログラムするとともに、単一の最小閾値レベル又は単一の最大閾値レベルに消去することができる。さらに、本明細書に説明した「書込み」という用語は、メモリセルの閾値電圧を変更する動作を説明するものであり、プログラム及び消去の両方を含むことを意図するものである。
【００２５】
図２は、図１のデバイスのようなデバイスにおいて使用可能な３次元フラッシュメモリアレイの一部の概略図である。この例では、メモリセルの３レベルを示し、多くのレベルを含むことができるメモリセルのブロックを表す。
【００２６】
ワード線ＷＬn-1，ＷＬn，ＷＬn+1を含む複数のワード線は、第１の方向に沿って平行に延びる。ワード線は、行デコーダ２６１と電気的に連絡している。ワード線は、ＮＡＮＤストリングとして直列に配列される、メモリセルのゲートに接続される。ワード線ＷＬnは、ワード線を表す。図２に示したように、ワード線ＷＬnは、ワード線ＷＬnの下にある様々なレベルのそれぞれのメモリセルのゲートに垂直に接続される。
【００２７】
複数のローカルビット線は、列に沿って配列され、メモリアレイの様々なレベルにおいてＮＡＮＤストリングを形成する。図２に示したように、アレイは、ローカルビット線ＢＬ31を第３レベルに、ローカルビット線ＢＬ21を第２レベルに、ローカルビット線ＢＬ11を第１レベルに備える。メモリセルは、対応するワード線と対応するローカルビット線との間に電荷トラップ構造を有する。この説明図においては、分かりやすくするために、１つのＮＡＮＤストリングに３つのメモリセルを示す。例えば、第３レベルのローカルビット線ＢＬ31によって形成されたＮＡＮＤストリングは、メモリセル２２０，２２２，２２４を備える。典型的な実施においては、ＮＡＮＤストリングは、１６個、３２個又はそれ以上のメモリセルを備えることができる。
【００２８】
ストリング選択線ＳＳＬn-1，ＳＳＬn，ＳＳＬn+1を含む複数のストリング選択線は、ストリングのグループを選択するグループデコーダ２５８（行デコーダ２６１の一部であっても良い）と電気的に連絡している。ストリング選択線は、メモリセルＮＡＮＤストリングの第１の端部に配列されたストリング選択トランジスタのゲートに接続される。図２に示したように、ストリング選択線のそれぞれは、様々なレベルのそれぞれのストリング選択トランジスタの列のゲートに垂直に接続される。例えば、ストリング選択線ＳＳＬn+1は、３つのレベルのストリング選択トランジスタ２１０，２１２，２１４に接続される。
【００２９】
特定のレベルにあるローカルビット線は、対応するストリング選択トランジスタによって特定のレベルにある延設部に選択的に結合される。例えば、第３レベルのローカルビット線は、そのレベルにある対応するストリング選択トランジスタによって延設部２４０に選択的に結合される。同様に、第２レベルのローカルビット線は、延設部２４２に選択的に結合され、第１レベルのローカルビット線は、延設部２４４に選択的に結合される。
【００３０】
それぞれのレベルの延設部は、対応するグローバルビット線に結合された垂直コネクタと接触するために対応するコンタクトパッドを含む。例えば、第３レベルの延設部２４０は、コンタクトパッド２３０及び垂直コネクタ２００を介してグローバルビット線ＧＢＬn-1に結合される。第２レベルの延設部２４２は、コンタクトパッド２３２及び垂直コネクタ２０２を介してグローバルビット線ＧＢＬnに結合される。第１レベルの延設部２４４は、グローバルビット線ＧＢＬn+1に結合される。
【００３１】
グローバルビット線ＧＢＬn-1，ＧＢＬn，ＧＢＬn+1は、アレイの追加的なブロック（図示せず）に結合され、ページバッファ２６３に延びる。このようにして、１本のワード線、全て又は何本かのビット線及び、１本のストリング選択線を用いて選択されたメモリセルのページにアクセスする３次元の復号化ネットワークが確立される。
【００３２】
ブロック選択トランジスタは、ＮＡＮＤストリングの第２の端部に配列される。例えば、ブロック選択トランジスタ２６０は、メモリセル２２０，２２２，２２４によって形成されたＮＡＮＤストリングの第２の端部に配列される。グランド選択線ＧＳＬは、ブロック選択トランジスタのゲートに接続される。グランド選択線ＧＳＬは、行デコーダ２６１と電気的に連絡して、本明細書に説明した動作中にバイアス電圧を受ける。
【００３３】
ブロック選択トランジスタを用いて、ブロックにおける全てのＮＡＮＤストリングの第２の端部を、共通ソース線ＣＳＬに提供された基準電圧に選択的に結合させる。共通ソース線ＣＳＬは、本明細書に説明した動作中にバイアス回路（ここでは図示せず）からバイアス電圧を受ける。本明細書に説明した動作によっては、共通ソース線ＣＳＬは、グランドでの、又は、グランド近くのより伝統的な「ソース」としての役割としてではなく、ＮＡＮＤストリングの他端に結合されたビット線よりも大きい基準電圧にバイアスされる。
【００３４】
図３は、選択されたセルのレベルに相関する閾値電圧のばらつきを説明するために、読み出し動作中にレベルに依存したバイアスを適用することができる３次元ＮＡＮＤフラッシュメモリアレイの一例の部分を例示的に示す斜視図である。図３では、３次元アレイを形成するワード線及びビット線が見えるようにするために充填材料は取り除いてある。
【００３５】
メモリアレイは、下地の半導体又は他の構造（図示せず）を覆う絶縁層３１０の上に形成される。メモリアレイは、ワード線ＷＬ1，ＷＬ2として機能し、行デコーダへの接続のために配列される複数の導電線３２５−１，３２５−２を含む。シリサイドの層は、導電線３２５−１，３２５−２の上面に形成することができる。
【００３６】
導電線３２５−１，３２５−２は、様々なレベルにおけるローカルビット線として機能する半導体材料帯片と共形である。例えば、半導体材料帯片３１２は、第３レベルでローカルビット線として機能し、半導体材料帯片３１３は、第２レベルでローカルビット線として機能し、半導体材料帯片３１４は、第１レベルにおいてローカルビット線として機能する。半導体材料帯片は、絶縁層（図示せず）によって分離される。
【００３７】
半導体材料帯片は、ｐ型半導体材料であっても良い。導電線３２５−１，３２５−２は、同一又は異なる導電型を有する半導体材料又は、他の導電性ワード線材料であっても良い。例えば、半導体材料帯片は、ｐ型ポリシリコン又はｐ型単結晶シリコンを用いて作成することができる。一方、導電線３２５−１，３２５−２は、比較的高密度にドープされたｐ＋型ポリシリコンを用いて作成することができる。
【００３８】
或いは、半導体材料帯片は、ｎ型半導体材料であっても良い。導電線３２５−１，３２５−２は、同一又は異なる導電型を有する半導体材料であっても良い。このｎ型帯片の配置が、埋込みチャンネル型空乏層式電荷トラップメモリになる。例えば、半導体材料帯片は、ｎ型ポリシリコン又はｎ型単結晶シリコンを用いて作成することができる。一方、導電線３２５−１，３２５−２は、比較的高密度にドープされたｐ＋型ポリシリコンを用いて作成することができる。ｎ型半導体材料帯片に対する典型的なドーピング濃度は、およそ１０18／ｃｍ3であってもよく、利用可能な実施形態では、１０17／ｃｍ3から１０19／ｃｍ3の範囲内とすることができる。ｎ型半導体材料帯片の使用は、無接合の実施形態において特に有益であり、ＮＡＮＤストリングに沿って電気伝導度を改善させることで、より高い読出し電流を可能とする。
【００３９】
メモリセルは、導電線３２５−１，３２５−２と、ローカルビット線として機能する半導体材料帯片との間に電荷蓄積構造を有する。例えば、メモリセル３８０は、導電線３２５−１と、第３レベルでローカルビット線として機能する半導体材料帯片との間に形成される。この説明図においては、分かりやすくするために、１つのＮＡＮＤストリングにおいて２つのメモリセルを示す。ここに説明した実施形態では、各メモリセルは、対応する半導体材料帯片と導電線３２５−１，３２５−２との間のインターフェースの両側にあるアクティブな電荷蓄積領域を有する二重ゲート電界効果トランジスタである。
【００４０】
この例では、電荷蓄積構造は、トンネル層と、電荷トラップ層と阻止層とを備える。ある実施形態では、トンネル層は、シリコン酸化膜（Ｏ）、電荷蓄積層は、シリコン窒化膜（Ｎ）及び、阻止層は、シリコン酸化膜（Ｏ）である。或いは、メモリセルは、例えば、酸窒化ケイ素（ＳｉxＯyＮz）、シリコンリッチ窒化物、シリコンリッチ酸化物、埋込まれたナノ粒子を含むトラップ層等を含む他の電荷蓄積構造を含んでも良い。
【００４１】
ある実施形態では、ゼロバイアス下で逆「Ｕ」字型価電子帯を形成する材料の複合体を含む誘電体トンネル層を含む、バンドギャップ動作ＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）電荷蓄積構造を用いることができる。ある実施形態では、複合トンネル誘電層は、正孔トンネル層と呼ばれる第１の層と、バンドオフセット層と呼ばれる第２の層と、分離層と呼ばれる第３の層を含む。本実施形態にける層の正孔トンネル層は、例えば、その場発生水蒸気（ＩＳＳＧ）法を、堆積後ＮＯアニール又は堆積の間にＮＯを雰囲気に加えることによる任意の窒化物形成とともに用いて半導体材料帯片の側面に形成された二酸化ケイ素を含む。二酸化ケイ素の第１の層の厚さは、２０Åよりも薄く、１５Å以下であることが好ましい。代表的な実施形態での厚さは、１０Å又は１２Åである。
【００４２】
ストリング選択線ＳＳＬn，ＳＳＬn+1は、メモリセルＮＡＮＤストリングの第１の端部のストリング選択トランジスタのゲートに接続される。ストリング選択トランジスタは、対応するＮＡＮＤストリングの半導体材料帯片とマルチレベルストリングゲート構造との間に形成される。例えば、ストリング選択トランジスタ３５０は、半導体材料帯片３１２とストリング選択ゲート構造３２９との間に形成され、ストリング選択ゲート構造３２９は、コンタクトプラグ３６５を介してストリング選択線ＳＳＬnに結合される。
【００４３】
半導体材料帯片は、延設部によって同一レベルの他の半導体材料帯片に選択的に結合される。例えば、第３レベルの半導体材料帯片は、延設部３４０を介して互いに選択的に結合される。同様に、第２レベルの半導体材料帯片は、延設部３４２を介して互いに選択的に結合され、第１レベルの半導体材料帯片は、延設部３４４に選択的に結合される。
【００４４】
第３レベルの延設部３４０は、コンタクトパッド３３０及び垂直コネクタ３００を介してグローバルビット線ＧＢＬn-1に結合される。第２レベルの延設部３４２は、コンタクトパッド３３２及び垂直コネクタ３０２を介してグローバルビット線ＧＢＬnに結合される。第３レベルの延設部３４４は、グローバルビット線ＧＢＬn+1に結合される。
【００４５】
グローバルビット線ＧＢＬn―1，ＧＢＬn，ＧＢＬn+1は、アレイの追加的なブロック（図示せず）に結合され、ページバッファ２６３に延びる。
【００４６】
ブロック選択トランジスタは、ＮＡＮＤストリングの第２の端部に配列される。例えば、ブロック選択トランジスタ３５１は、半導体材料帯片３１２によって形成されるＮＡＮＤストリングの第２の端部に配列される。グランド選択線ＧＳＬとして機能するゲート構造３４９は、ブロック選択トランジスタのゲートに接続される。
【００４７】
ブロック選択トランジスタを用いて、ブロックにおける全てのＮＡＮＤストリングの第２の端部を、共通ソース線ＣＳＬ３７０に提供された基準電圧に選択的に結合させる。共通ソース線ＣＳＬ３７０は、ワード線と平行に延びる。
【００４８】
図３に図示した構造は、例えば、参照することで本明細書に全てが記載されているものとして本明細書に援用される、２０１１年１月３１日に出願された米国特許出願番号第１３／０１８，１１０号に説明されている技術を用いて製造することができる。
【００４９】
動作中、メモリセルのそれぞれは、その閾値電圧に基づいてデータ値を記憶する。選択されたメモリセルの読み出し又は書込みは、適切な電圧をワード線、ビット線、ストリング選択線、グランド選択線、共通ソース線に適用することにより達成することができる。
【００５０】
プログラミング動作では、適切な電圧を印加して、選択されたメモリセルの電荷蓄積層への電子のトンネル現象を誘導する。プログラミング動作は、選択されたメモリセルの閾値電圧を増加させる。選択されたメモリセルは、例えば、ファウラーノルドハイム（ＦＮ：Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電子トンネル効果を用いてプログラミングしても良い。
【００５１】
消去動作では、適切な電圧を印加して、選択されたメモリセルの電荷蓄積層への正孔トンネル現象又は、電荷蓄積層からの電子トンネル現象を誘導する。消去の動作は、選択されたメモリセルの閾値電圧を低減させる。
【００５２】
読み出し動作では、適切な読み出し電圧が印加されるので、選択されたメモリセルを流れる電流を感知することができる。データ値は、読み出し動作中に選択されたメモリセルを流れる電流に基づいて決定することができる。読み出し電圧は、消去されたメモリセルが読み出し動作中にターンオン（すなわち、電流を通）し、プログラムされたメモリセルがオフ（すなわち、電流を全く或いは、ほとんど通さない）のままであるように選択しても良い。
【００５３】
３次元アレイでは、レベルの差は、電荷蓄積ダイナミクスの差となり、様々なレベルおけるメモリセルのメモリ状態に対応する閾値電圧のばらつきを招く可能性がある。図４は、下部レベルでのメモリセルのチャネル領域を形成する半導体材料帯片の厚さが上部レベルでの厚さよりも厚い例を示す。この、チャネル厚の差は、デバイスを形成するために用いたエッチング工程によって生じることがある。
【００５４】
メモリセルの各レベルに対して同一のプログラミング動作及び消去動作を用いる場合、チャネル厚の差及び、レベルの差は、様々なレベルにおけるメモリセルの閾値電圧の分布を広げてしまう可能性がある。図５は、４つの異なるレベルにおける多くのプラグラムされたメモリセルに対する閾値電圧の分布を例示的に示す。図５に示した例では、レベル４のプログラムされたメモリセルは、レベル１のプログラムされたメモリセルの分布５１０よりも概して高い分布５００の範囲内の閾値電圧を有する。
【００５５】
従って、メモリセルの各レベルについて特定のメモリ状態対して同じ閾値電圧を実現するためには、プログラミング工程及び消去工程は、何らかの方法で選択したメモリセルのレベルに伴って変化するように構成することができる。このようにすることで、メモリセルの耐久性の問題及び他の複雑な問題を引き起こす可能性がある。
【００５６】
また、各レベルに対して同一の読み出し動作を用いる場合、様々なレベルにあるメモリセルの閾値電圧のばらつきにより、プログラムされた状態と消去された状態の間の読み出しマージンが減少する。読み出しマージンが狭くなればなるほど複雑な回路が要求され、読み出しプロセスが遅くなってしまう可能性がある。
【００５７】
より広い読み出しマージンを実現する１つの技術として、下部レベルのメモリセルを読み出しかつ検証するために低いワード線電圧を印加し、上部レベルのメモリセルを読み出しかつ検証するために高いワード線電圧を印加するものがある。この手法は、図５においてＶREADと表示された読み出し電圧用の４つの異なる線及びＶPVと表示されたプログラム検証電圧用の４つの異なる線によって表されている。しかしながらワード線は、図２及び図３に示したアレイ構成において各レベルのメモリセルに結合されるので、選択されたメモリセルのレベルに基づいて異なるワード線電圧を印加することで、各レベルのメモリセルを同時に読み出すことを妨げる。
【００５８】
本明細書に説明したレベルに依存した読み出し動作は、異なる読み出しバイアス条件を、アレイ１６０の各レベルのセルへアクセスするためのビット線に適用することで閾値電圧のばらつきを補償するので、異なるレベルにある読み出し動作用のビット線の電流が、例え異なるレベルにあるメモリセル用の閾値電圧が異なっていても、より狭い分布範囲内に収まったままとなる。そうすることで、本明細書に説明した技術は、各レベルについてプログラムされた状態と消去された状態との間の読み出しマージンを、異なる読み出しワード線電圧を要求することなく比較的広く保つことができる。
【００５９】
図６は、本明細書に説明するようにレベルに依存した読出し動作を行うための動作順序６００のフローチャートである。
【００６０】
ステップ６１０において、特定のアドレスに対する読み出しコマンドを受ける。
【００６１】
ステップ６２０において、デコーダ回路によってアドレスを復号し、３次元の実施形態におけるレベル等、アドレスに関連付けられた選択されたメモリセルの物理的な位置を特定する。デコーダ回路は、アドレスに対応して選択されたメモリセルの位置を示す制御信号を生成する。
【００６２】
ステップ６３０において、バイアス回路は、制御信号に応答して選択されたメモリセルのビット線を、選択されたメモリセルの位置又はレベルに依存する電圧レベルまで予めチャージする。
【００６３】
ステップ６４０において、読み出し動作を選択したメモリセルに行って記憶されたデータ値を決定する。そして、ステップ６５０において、データをページバッファから出力する。
【００６４】
図７は、選択されたメモリセル７００に対してレベルに依存した読み出し動作を行うために用いるのに適した回路の概略図である。この例では、読み出しは、レベルに依存する。他の例では、読み出しは、セクタ又はセグメントの範囲内のセルが特定の範囲内にある読み出し特性を有する、３次元又は２次元アレイの他のセクタ又はセグメントの範囲内にある選択されたメモリセルの位置に依存することができる。
【００６５】
選択されたメモリセル７００は、アレイの特定のレベルにおけるローカルビット線ＢＬ７１０によって形成されたＮＡＮＤストリングの一部である。ＮＡＮＤストリングも、メモリセル７０２及びメモリセル７０４を含む。ストリング選択トランジスタ７１２は、ビット線７１０をコンタクトパッド７１４及び垂直コネクタ７１６を介してグローバルビット線７２０に選択的に結合させる。ストリング選択トランジスタ７１２のゲートは、ストリング選択線ＳＳＬ７１８に接続される。
【００６６】
ブロック選択トランジスタ７０６は、ＮＡＮＤストリングの第２の端部を共通ソース線ＣＳＬ７０８に結合させる。
【００６７】
グローバルビット線７２０は、列デコーダ回路（図示せず）によってグローバルビット線７２０用のページバッファ回路を介してセンシング回路７３０に結合される。信号であるＢＬＣＬＡＭＰ、ＶＢＯＯＳＴ、ＢＬＰＷＲ、ＢＬＰＲＥＣＨＧ及び、ＰＢＥＮは、図８のタイミング図を参照して以下に説明する通り、電源及び、プレチャージ間隔及びセンシング間隔を含む読み出し動作のタイミング及び実行を制御するために用いられる制御論理（ボックス７５０〜７５４によって概略的に表す）によって提供される。アレイの特定のレベルの選択されたメモリセル又は、他のセクタやセグメントの位置に基づき、セル位置デコーダ７６０を用いて以下に説明するようにＶＢＯＯＳＴ信号及びＢＬＣＬＡＭＰ信号を生成するために用いるセル位置情報を提供する。実施形態によっては、セル位置デコーダ７６０は、３次元アレイ用の平面復号化のために用いたものと同一の回路である（例えば、図１５参照）。
【００６８】
クランプトランジスタＭ１をグローバルビット線７２０とデータ線ＤＬＩＢとの間に結合する。信号ＢＬＣＬＡＭＰは、クランプトランジスタＭ１のゲートに接続される。
【００６９】
プレチャージトランジスタＭ２は、データ線ＤＬＩＢに接続された第１の端子と、ビット線電力ＢＬＰＷＲ信号に結合された第２の端子と、信号ＢＬＰＲＥＣＨＧに結合されたゲートと、を有する。制御可能な電源７５２は、実行されている制御順序によって決まる電圧レベル及びタイミングでＢＬＰＷＲ信号を印加する。制御回路７５３は、実行されている制御順序によって決まる電圧レベル及びタイミングでＢＬＰＲＥＣＨＧ信号を印加する。
【００７０】
信号ＶＢＯＯＳＴも、コンデンサＣ１を介してデータ線ＤＬＩＢに結合される。制御可能な電源７５１は、実行されている制御順序によって決まる電圧レベル及びタイミングでＶＢＯＯＳＴ信号を印加する。
【００７１】
イネーブルトランジスタＭ３は、データ線ＤＬＩＢとラッチに基づく増幅回路７４０との間に配列される。制御信号ＰＢＥＮは、イネーブルトランジスタＭ３のゲートに接続される。制御論理７５４は、実行されている制御順序によって決まる電圧レベル及びタイミングでＰＢＥＮ信号を印加する。
【００７２】
図８は、図７に示した回路を操作して選択されたメモリセル７００に対するレベルに依存した読み出し動作を行うための例示的タイミング図である。集積回路上の制御回路を配列して、図８に示したように、メモリアレイのバイアス回路、ワード線及び、他の回路を制御することにより、読み出し動作中にシーケンスを起こす。
【００７３】
読み出し動作を初期化する際に、制御信号ＢＬＣＬＡＭＰ、ＶＢＯＯＳＴ、ＢＬＰＷＲ、ＢＬＰＲＥＣＨＧ、ＰＢＥＮを印加して読み出し動作のタイミングを制御する。
【００７４】
時間間隔Ｔ０では、選択されていないメモリセル７０４及び７０２のゲートに結合されたワード線ＷＬ０及びＷＬ２を、選択されていないメモリセル７０４及び７０２をターンオンするために十分な電圧値ＶＰＡＳＳＲまでチャージする。選択したメモリセル７００のゲートに結合されたワード線ＷＬ１は、電圧値ＶＲＥＡＤまでチャージされる。ＶＲＥＡＤは、（１つのビットセルに対して）消去された状態では選択したメモリセル７００をターンオンするのに十分であり、プログラムされた状態では選択されたメモリセル７００をターンオンするには不十分である。説明した実施形態では、電圧値ＶＲＥＡＤは、メモリセルの各レベルに対して略同じである。ストリング選択線７１８を高い値までチャージしてストリング選択トランジスタ７１２をターンオンする。グランド選択線ＧＳＬは低い値に設定してブロック選択トランジスタ７０６をターンオフする。
【００７５】
選択したローカルビット線７１０は、制御可能な電圧ＢＬＣＬＡＭＰ及びタイミング信号ＢＬＰＲＥＣＨＧを高いレベルに設定するとともに制御可能な電圧ＢＬＰＷＲをグランドに設定することによりＭ１及びＭ２を通してグランドまで放電される。共通ソース線ＣＳＬは、高いレベルまでチャージされ、選択されていないローカルビット線（図示せず）をチャージする。選択されていないビット線は、それぞれのバイアス回路を介して共通ソース線ＣＳＬのレベルまで予めチャージされる。
【００７６】
時間間隔Ｔ１では、ＢＬＰＷＲ信号を、例えば２．３ボルト等中間電圧値に変えて、Ｍ２を通してデータ線ＤＬＩＢをチャージする。ＢＬＣＬＡＭＰ信号は、選択されたメモリセル７００のレベルに基づいて電圧値ＶＢＬＣＬＡＭＰ１までバイアスされる。ＶＢＬＣＬＡＭＰ１の値についてタイミング図において４本の線で表したように、選択されたメモリセルによって決まる異なる判断基準を提供するために、異なるバイアスレベルが（このアーキテクチャにおいては、選択されたメモリセルに対応する）各アレイレベルに用いられる。すなわち、アレイの異なるレベルにあるビット線は、異なる電圧レベルに予めチャージされる。このように、異なるプレチャージビット線レベルにより、異なるレベルのセル間の閾値電圧差を補償することができる。予めチャージされたビット線電圧レベルＢＬは、時間間隔Ｔ１でのＶＢＬＣＬＡＭＰ１とトランジスタＭ１の閾値電圧との差によって与えられる。
【００７７】
時間間隔Ｔ２では、ＢＬＣＬＡＭＰ信号及びＢＬＰＲＥＣＨＧ信号を低いレベルに設定してＭ１及びＭ２をオフにすることにより、選択されたビット線７１０及びデータ線ＤＬＩＢを浮動させる。グランド選択線ＧＳＬを高いレベルまでチャージしてブロック選択トランジスタ７０６をターンオンすることにより、ＮＡＮＤストリングの第２の端部を共通ソース線ＣＳＬ７０８に結合させる（レベルは高いまま）。選択したビット線７１０は、ＢＬのタイミング図において、高閾値電圧ＨＶＴメモリ状態（電流が遮断されているために平坦）の分岐線及び低閾値電圧ＬＶＴメモリ状態（電流がＣＳＬからＤＬＩＢに流れるために増加）の分岐線を有する４本の線で表したように、選択されたメモリセル７００を流れるセル電流に基づいてチャージされる。時間間隔Ｔ２では一部で、データ線ＤＬＩＢの電圧レベルを、選択されたメモリセル７００のレベルに基づいてＶＢＯＯＳＴ信号に対して異なる電圧レベル（ＶＢＯＯＳＴ１）を印加することによってより高い電圧まで昇圧しても良い。これにより、ＶＢＯＯＳＴ及びＤＬＩＢのタイミング図において４本の線で表したように、時間間隔Ｔ３においてデータ線ＤＬＩＢ上で揺れる電圧をより大きくすることができる。
【００７８】
時間間隔Ｔ３では一部で、制御信号ＢＬＣＬＡＭＰを電圧値ＶＢＬＣＬＡＭＰ２までバイアスする。ＶＢＬＣＬＡＭＰ２も、ＶＢＬＣＬＡＭＰ２のタイミング図において４本の線によって表されたように、選択されたメモリセル７００のレベルに基づく。ＶＢＬＣＬＡＭＰ２の電圧値は、時間間隔Ｔ１で印加された電圧値ＶＢＬＣＬＡＭＰ１の値よりも大きくすることができる。例えば、ＶＢＬＣＬＡＭＰ２は、任意の選択されたメモリセルに対して、ＶＢＬＣＬＡＭＰ１よりも大きい０．２ボルトであっても良い。
【００７９】
時間間隔Ｔ２の後、選択されたビット線７１０がＭ１の閾値電圧を引いたＶＢＬＣＬＡＭＰ２の値より低い電圧までチャージされた場合、ＶＢＬＣＬＡＭＰ２が印加された時にＭ１がターンオンする。これにより、選択されたビット線７１０がデータ線ＤＬＩＢに結合され、図８のＤＬＩＢの配線上の領域８００に見られるようにその間の電圧レベルが等しくなる。時間間隔Ｔ２の後、選択されたビット線７１０がＭ１の閾値電圧を引いたＶＢＬＣＬＡＭＰ２の値より高い電圧までチャージされた場合、Ｍ１はターンオフする。これにより、データ線ＤＬＩＢの電圧レベルが保持される。
【００８０】
データ線ＤＬＩＢにおける電圧レベルを設定した後で、信号ＶＢＯＯＳＴを低い値に設定して、センス増幅器でのラッチ設定のために適したＤＬＩＢレベルを提供する。センス増幅器は、時間間隔Ｔ３のちょうど終わり又は終わる前の時間間隔におけるＤＬＩＢの電圧に基づいてデータを感知することができる。
【００８１】
時間Ｔ４では、全ての信号が初期状態に回復する。
【００８２】
従って、説明した集積回路は、メモリアレイが、対応するセンシング回路に結合されるデータ線の組の中から対応するデータ線にそれぞれのクランプトランジスタを介して結合された複数のビット線を含み、バイアス回路が、メモリアレイの選択されたメモリセルの読み出し動作中にタイミング信号に応答し、データ線に接続されたプレチャージ回路及び、選択されたメモリセルに依存するクランプトランジスタの制御端子にバイアス電圧を印加するバイアス電源を含む。
【００８３】
この例のメモリアレイは、グランド選択トランジスタとストリング選択トランジスタ、グランド選択線とストリング選択線及び、ワード線をそれぞれが有する複数のＮＡＮＤストリングを含むとともに、メモリアレイに結合された制御回路とバイアス回路を含み、選択されたＮＡＮＤストリングおにける選択されたセルの読み出し動作のために、メモリセルの選択されたページのＮＡＮＤストリングに同時に適用することができるシーケンスを起こすＮＡＮＤアレイを備える。シークエンスには、以下が含まれる。
第１の時間間隔Ｔ０で、読み出すためのターゲットレベルまで選択されたＮＡＮＤストリングに結合されたワード線をチャージするとともに、グランド選択トランジスタがオフ、かつ、ストリング選択トランジスタがオンの間にプレチャージ回路を介してビット線を低い基準電圧まで放電し、
第２の時間間隔Ｔ１で、データ線を読み出し基準電圧まで予めチャージして第１のクランプ電圧を、選択されたメモリセルに依存するクランプトランジスタに印加することにより、データ線及び選択されたＮＡＮＤストリングのビット線を、選択されたメモリセルによって決まるレベルまで予めチャージし、
第３の時間間隔Ｔ２で、クランプトランジスタをターンオフしてプレチャージ回路をデータ線から切断し、読み出しバイアス電圧をソース線に印加する間にグランド選択トランジスタをターンオンし、
第４の時間間隔Ｔ３で、第１のクランプ電圧よりも大きい第２のクランプ電圧を、選択されたメモリセルに依存するクランプトランジスタに印加してデータ線のレベルを感知して、選択されたメモリセルに記憶されたデータの値を示す。
【００８４】
ここに説明した実施形態では、バイアス回路は、読み出し動作中にタイミング信号に応答するとともに、データ線に結合されて昇圧量によってデータ線の電圧を容量的に昇圧させる昇圧回路を含む。昇圧電源を昇圧回路に結合して選択されたメモリセルによって決まる昇圧量を設定し、シーケンスには、第４の時間間隔又はその前の、データ線のレベルを感知する前にブースト電圧を印加してデータ線を昇圧することが含まれる。
【００８５】
本明細書に説明した読み出し動作は、３次元アレイを含むメモリアーキテクチャ及び３次元アレイを含まないメモリアーキテクチャに適用して、異なるＷＬ電圧を印加することなく、又は、それを可能とするアレイアーキテクチャにおいて異なるＷＬ電圧と組み合わせることにより、閾値電圧のばらつきを引き起こす動的セル特性を管理することができる。
【００８６】
上述したように、３次元アレイにおいては、グローバルビット線は、垂直コネクタ及びコンタクトパッドを介して様々なレベルのメモリセルのローカルビット線に結合される。
【００８７】
様々なレベルへの垂直コネクタ及びコンタクトパッドの違い及びレベル差によって、グローバルビット線間の全体の静電容量に差がでる可能性がある。例えば、図３に戻って参照すると、コンタクトパッド３３０及びレベル３の垂直コネクタ３００は、コンタクトパッド３３２及びレベル２の垂直コネクタ３０２とは異なる静電容量を有する。これらの差により、グローバルビット線の全体の静電容量のばらつきを引き起し、ひいては、速度及び電圧と電流の大きさの両方の観点において読み出しマージンが縮小する可能性あり、動作中のアレイの他の特性にも影響を及ぼす可能性がある。
【００８８】
図９は、複数のレベルのメモリセルを有する複数のブロックへのグローバルビット線ＧＢＬ1〜ＧＢＬ8の接続を例示的に示すレイアウト図である。図１０〜図１３は、各ブロックの垂直コネクタの断面図を示す。
【００８９】
ブロックのそれぞれは、それぞれの２次元アレイのメモリセルを有する複数のレベルを含む。メモリセルの各２次元アレイには、複数のワード線と、アレイの対応するメモリセルに結合された複数のビット線が含まれる。例えば、２次元アレイは、上述したようにＮＡＮＤ構成に実装しても良い。或いは、他のアレイ構成を用いても良い。
【００９０】
ブロック大きさ及びブロックの数は、実施形態によって異なる。実施形態によっては、ブロックのそれぞれの大きさは、例えば、２ＫＢ（キロバイト）、４ＫＢ、８ＫＢ、又は１６ＫＢとすることができる。
【００９１】
グローバルビット線ＧＢＬ1〜ＧＢＬ8は、垂直コネクタを介して様々なレベルのブロックにおけるローカルビット線（図示せず）に結合される。この例では、分かりやすくするために、ブロックのそれぞれには、４つのレベルが含まれる。垂直コネクタが、覆っているグローバルビット線を結合するレベルは、レベル指数１，２，３，４によって示される。例えば、グローバルビット線ＧＢＬ1は、レベル１のコネクタを介してメモリブロックＢｌｏｃｋＮ−１の第１レベル内のローカルビット線に結合され、レベル２のコネクタを介してメモリブロックＢｌｏｃｋＮの第２レベル内のローカルビット線に結合され、レベル３のコネクタを介してメモリブロックＢｌｏｃｋＮ＋１の第３レベル内のローカルビット線に結合され、レベル４のコネクタを介してメモリブロックＢｌｏｃｋＮ＋２の第４レベル内のローカルビット線に結合される。
【００９２】
この例では、ブロック毎の垂直コネクタは、各レベルのコンタクトパッドを、図３に示したような階段のステップのように配列することにより実装することができる「ローカルビット線への階段状コネクタ構造」と記された領域内に配置される。
【００９３】
グローバルビット線ＧＢＬ1〜ＧＢＬ8のそれぞれをアレイ全体の様々なレベルに結合させることにより、グローバルビット線ＧＢＬ1〜ＧＢＬ8の静電容量差を小さくすることができる。
【００９４】
例示した実施形態では、コネクタは、グローバルビット線ＧＢＬ1〜ＧＢＬ8のそれぞれに対して対応するローカルビット線のレベル指数の合計が定数と等しくなるように配置される。或いは、コネクタは、例えば、平均等のレベル指数の他の統計関数が定数と等しくなるように配列されても良い。一般的にコネクタは、特定の実施例に合うようにグローバルビット線間の静電容量のばらつきを選択するように配置されても良い。
【００９５】
このように、グローバルビット線ＧＢＬ1〜ＧＢＬ8の静電容量差を小さくすることができる、又は、選択された極限範囲内で制御することができる。これにより、プログラムされた状態と消去された状態との間の読み出しマージンを広くすることができる。
【００９６】
図１４は、複数のレベルのメモリセルにそれぞれ結合されたグローバルビット線を有する３次元メモリアレイ１４６０を含む集積回路１４７５の簡略化したブロック図である。行デコーダ１４６６を、メモリアレイ１４６０の行に沿って配列された複数のワード線１４６２に結合させる。列デコーダ１４６６は、この例ではデータバス１４６７を介してページバッファ１４６３に結合される。平面デコーダ１４６４は、ページバッファ１４６３に結合される。グローバルビット線１４６４は、メモリアレイ１４６０の様々なレベルの列に沿って配列されたローカルビット線（図示せず）に結合される。バス１４６５においてアドレスを列デコーダ１４６６、行デコーダ１４６１及び平面デコーダ１４６４に供給する。データは、入出力ポート又は、集積回路の内部又は外部の他のデータソースから線１４７３を介して供給される。例示した実施形態では、他の回路１４７４が、汎用プロセッサ又は専用アプリケーション回路等の集積回路、又は、アレイ１４６０によって支持されたシステムオンチップの機能を提供するモジュールの組み合わせに含まれる。データは、入出力ポート又は、集積回路の内部又は外部の他のデータ送り先へと線１４７３を介して供給される。
【００９７】
この例において状態マシン１４６９として実装されたコントローラは、制御信号を提供して、ブロック１４６８において単一の電源又は複数の電源を介して発生した又は提供されたバイアス配列供給電圧の印加を制御して、消去、プログラム及び、アレイ１４６０の各レベルに対して異なる読み出しバイアス条件を有するレベルに依存した読み出し等、本明細書に記載した様々な動作を実行する。あわせて、コントローラ１４６９及びブロック１４６８は、図７でブロック７５０〜７５４で表したバイアス回路及び論理を含むことができる。コントローラは、当技術分野において公知の専用ロジック回路を用いて実現することができる。代替的実施形態においてコントローラは、同じ集積回路に実装してもよい、デバイスの動作を制御するためにコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態においては、専用ロジック回路及び汎用プロセッサの組み合わせを、コントローラの実現のために利用してもよい。
【００９８】
図１５は、グローバルビット線ＧＢＬ1〜ＧＢＬ8を、その組み合わせが図１４のページバッファ１４６３に対応するページバッファ１５１１〜１５１８に接続する方法を示す概略図である。ページバッファ１５１１〜１５１８は、例えば、図７の回路のような回路を含むことができる。セル位置に対してバイアスするビット線を補償するバイアス回路を含む実施形態において、ページバッファは、クランプトランジスタ、昇圧コンデンサ、ラッチ、ビット線電源用の充電回路を含む。
【００９９】
図１４の平面デコーダ１４６４のような平面デコーダは、複数のグローバルビット線に結合されたスイッチ回路を含み、バイアス電圧を選択されたメモリセルのレベルＬ（Ｚ）に基づいて選択されたグローバルビット線に印加する。この例のこのスイッチ回路は、電圧スイッチ１５００，１５０２，１５０４，１５０６を備える。この例では、アドレスに対して読み出し動作を初期化すると、平面デコーダ１４６４は、アドレスを復号して、アドレスに関連付けられた選択されたメモリセルの物理的位置やブロック及びレベルを特定する。スイッチ回路は、メモリセルのページにアクセスするために選択されたグローバルビット線に、バイアス電圧を電圧スイッチを介して同時に印加するように構成することができる。
【０１００】
電圧スイッチ１５００，１５０２，１５０４，１５０６は、ブロック１４６８（図１４参照）における単一の電源又は複数の電源を通して発生した、又は、提供された異なる電圧信号Ｖｓｏｕｒｃｅ１、Ｖｓｏｕｒｃｅ２、Ｖｓｏｕｒｃｅ３、Ｖｓｏｕｒｃｅ４を受ける。電圧スイッチ１５００，１５０２，１５０４，１５０６は、電圧信号Ｖｓｏｕｒｃｅ１、Ｖｓｏｕｒｃｅ２、Ｖｓｏｕｒｃｅ３、Ｖｓｏｕｒｃｅ４のうちの１つを、上述したレベルに依存した制御信号ＢＬＣＬＡＭＰとして出力する。レベルに依存した制御信号ＢＬＣＬＡＭＰを、グローバルビット線ＧＢＬ1〜ＧＢＬ8に結合されたページバッファ回路内のクランプトランジスタ（図示せず）に提供する。上述したように、レベルに依存した制御信号ＢＬＣＬＡＭＰは、選択されたメモリセルのグローバルビット線及びローカルビット線を、本明細書に説明したレベルに依存した読み出し動作の間に予めチャージする。
【０１０１】
図１５では、ページバッファ１５１１〜１５１８のそれぞれは、異なるグローバルビット線に結合されるので、広く、平行した読み出し動作が可能となる。
【０１０２】
説明した例では、グローバルビット線ＧＢＬ1及びＧＢＬ8は、各ブロックにおいて同一レベル内の異なる組のビット線に接続される。従って、電圧スイッチ１５００の出力は、グローバルビット線ＧＢＬ1に結合されたページバッファ１（１５１１）とグローバルビット線ＧＢＬ8に結合されたページバッファ２（１５１５）の両方に提供される。
【０１０３】
図１６は、それぞれが複数のレベルのメモリセルに結合されたグローバルビット線を有し、レベルに依存したバイアスを本明細書に説明したように印加できる３次元フラッシュメモリアレイ構造の他の例の斜視図である。この例では、メモリセルの４レベルが示されており、多くのレベルを含むことができるメモリセルのブロックの代表的なものである。
【０１０４】
絶縁材料は、追加的構造を見えるようにするために図面からは省いてある。例えば、絶縁層は、隆起したスタック状の半導体帯片の間で省かれ、半導体帯片の隆起したスタックの間でも省かれている。
【０１０５】
多層アレイが絶縁層の上に形成され、多層アレイには、ワード線ＷＬn，ＷＬn-1，．．．として機能する、複数の隆起したスタックと共形の複数の導電線１６２５−１，．．．，１６２５−ｎ−１，１６２５−ｎが含まれる。複数の隆起したスタックには、ローカルビット線として機能する半導体帯片が含まれる。同一レベルの半導体帯片は、階段状に配列されたコンタクトパッドを有する延設部によってまとめて電気的に結合される。
【０１０６】
全体の構造の後ろから前に向かって１からＮへ昇順するワード線の示した番号付けは、メモリページにも適用する。奇数のメモリページには、ワード線の番号付けは、全体構造の後ろから前に向かってＮから１へと降順する。
【０１０７】
示したように、ブロックの第１の端部にある延設部１６０２，１６０３，１６０４，１６０５は、異なるグローバルビット線ＧＢＬ1〜ＧＢＬ4に電気的に接続される。同様に、延設部１６５２，１６５３，１６５４，１６５５は、異なるグローバルビット線ＧＢＬ1〜ＧＢＬ4に電気的に接続される。
【０１０８】
半導体帯片の任意のスタックは、延設部１６０２，１６０３，１６０４，１６０５又は延設部１６５２，１６５３，１６５４，１６５５のどちらか一方に結合されるが、両方には結合されない。半導体帯片のスタックは、ビット線の端部からソース線の端部への方向及びソース線の端部からビット線の端部への方向の２つの反対の方向のうちの一方を有する。
【０１０９】
延設部１６５２，１６５３，１６５４，１６５５によって１つの端部で終端された半導体帯片のスタックは、ＳＳＬゲート構造１６１９、グランド選択線ＧＳＬ１６２６、ワード線１６２５−１ＷＬ〜１６２５−ＮＷＬ、グランド選択線ＧＳＬ１６２７を通過し、ソース線１６２８によって他端で終端される。半導体帯片のこれらのスタックは、延設部１６０２，１６０３，１６０４，１６０５には到達しない。
【０１１０】
延設部１６０２，１６０３，１６０４，１６０５によって１つの端部で終端された半導体帯片のスタックは、ＳＳＬゲート構造１６０９、グランド選択線ＧＳＬ１６２７、ワード線１６２５−ＮＷＬ〜１６２５−１ＷＬ、グランド選択線ＧＳＬ１６２６を通過し、ソース線１６２８（図の他の部分によって隠されている）によって他端で終端される。半導体帯片のこれらのスタックは、延設部１６５２，１６５３，１６５４，１６５５には到達しない。
【０１１１】
電荷蓄積構造は、ワード線１６２５−１〜１６２５−ｎを半導体帯片から分離する。グランド選択線ＧＳＬ１６２６及びＧＳＬ１６２７は、ワード線と同様に、複数の隆起したスタックと共形である。
【０１１２】
グローバルビット線ＧＢＬ1〜ＧＢＬ4は、金属層ＭＬ１，ＭＬ２，ＭＬ３に形成される。図の他の部分によって隠されているが、示した例では、各グローバルビット線ＧＢＬ1〜ＧＢＬ4は、２つの異なるレベルのメモリセルのブロックに結合される。例えば、図では、グローバルビット線ＧＢＬ1は、第４レベルでローカルビット線として機能する半導体帯片の組に接続される延設部１６０５に結合されるとともに、第１レベルにおいてローカルビット線として機能する半導体帯片の組に接続される延設部１６５２に結合される。このことは、以下、図１７でさらに議論する。
【０１１３】
図１７は、図１６に示した構成に配列されたメモリセルを有する複数のマルチレベルブロックへのグローバルビット線ＧＢＬ1〜ＧＢＬ8の接続を例示的に示すレイアウト図である。
【０１１４】
グローバルビット線ＧＢＬ1〜ＧＢＬ8は、垂直コネクタを介して様々なレベルブロックにおけるローカルビット線（図示せず）に結合される。この例では、分かりやすくするために、ブロックのそれぞれには、４つのレベルが含まれる。垂直コネクタが、覆っているグローバルビット線を結合するレベルは、レベル指数１，２，３，４によって示される。
【０１１５】
例えば、グローバルビット線ＧＢＬ1は、レベル１のコネクタを介して、メモリブロックＢｌｏｃｋＭの第１レベル内のローカルビット線の組に結合され、レベル２のコネクタを介して、メモリブロックＢｌｏｃｋＭの第２レベル内のローカルビット線の組に結合され、レベル３のコネクタを介して、メモリブロックＢｌｏｃｋＭ＋１の第３レベル内のローカルビット線の組に結合される。
【０１１６】
ブロック毎の垂直コネクタは、各レベルのコンタクトパッドを、図１７に示したような階段のステップのように配列することにより実装することができる「ローカルビット線への階段状コネクタ構造」と記された領域内にある。
【０１１７】
図１６及び図１７の例では、グローバルビット線ＧＢＬ1〜ＧＢＬ8は、第３の金属層にパターン形成され、ストリング選択線ＳＳＬ1〜ＳＳＬ8は、第１及び第２の金属層にパターン形成される。ストリング選択線は、下層のストリングと平行である第１の金属セグメント及びワード線と平行である第２の金属セグメントを介してブロックの交互端部のストリング選択トランジスタに結合される。ブロックＭにおいてワード線と平行なセグメントは、説明図ではＳＳＬ1〜ＳＳＬ8と記される。金属層間の垂直接続は、「×が付けられた」ボックスで示される。ワード線ＷＬx及び、各ブロックの上部及び底部の偶数と奇数のグランド選択線ＧＳＬ1及びＧＳＬ2は、この例では、ポリシリコン層等のパターン形成された導体層で第１金属層の下に実装される。
【０１１８】
本発明は、詳述した好適な実施形態及び例を参照して開示されているが、これらの例示は限定する意味においてではなく、例示を意図するものであることが理解される。当業者であれば、本発明の精神及び以下の請求項の範囲内である修正及び組み合わせを容易に行うことができるものと考えられる。
【符号の説明】
【０１１９】
１６０ ＮＡＮＤフラッシュメモリアレイ
１６１ 行デコーダ
１６３ ページバッファ
１６５ アドレス
１６６ 列デコーダ
１６８ バイアス配列供給電圧
１６９ プログラム、消去及びレベルに依存した読み出し動作用の状態マシン
１７４ 他の回路
【技術分野】
【０００１】
本技術は、複数のレベルのメモリセルを配列して３次元（３Ｄ）アレイを提供するメモリデバイス等、セル特性におけるばらつきがアレイ内で変化する高密度メモリデバイスに関する。
【背景技術】
【０００２】
集積回路のデバイスの最小線幅が、一般のメモリセル技術の限界まで縮小されアレイが大型化するのに伴い、アレイ内のメモリセルは、センシングマージンに影響を及ぼす程変化する特性を持つようになる可能性がある。高密度を実現しようとする１つの傾向において、設計者は、記憶容量がより大きくビット当たりのコストがより低いものを実現する技術を探し求めてきた。例えば、非特許文献１及び非特許文献２においては、薄膜トランジスタ技術を電荷トラップメモリ技術に適用している。
【０００３】
また、非特許文献３では、交点アレイ技術をアンチヒューズ型メモリに適用している。非特許文献３に記載されている設計では、複数のレベルのワード線とビット線が設けられ、その交点に記憶素子が設けられる。記憶素子は、ワード線に接続されたｐ+ポリシリコンアノード及びビット線に接続されたｎ-ポリシリコンカソードを含み、アノードとカソードはアンチヒューズ材料によって分離される。
【０００４】
３次元アレイでは、様々なレベルにおける構造の電気的特性の差によって、プログラミング、消去、充電蓄積のダイナミクスにおける違いや、様々なレベルのメモリセルのメモリ状態に対応する閾値電圧のばらつきを引き起す可能性がある。従って、レベル毎に許容できるマージンの範囲内で同じ閾値電圧を達成するために、プログラミング工程及び消去工程を、何らかの方法でターゲットセルのレベルに伴って変えるようにしなければならない。このようなばらつきは、メモリセルの耐久性の問題及び他の複雑な問題を引き起こす可能性がある。
【０００５】
３次元アレイでは、様々なレベルのアレイにアクセスするために配列されたグローバルビット線等のアクセス線は、アクセス線に結合された回路が遭遇する静電容量やインダクタンスが、アクセスしているセルの位置（例えば、アレイのどのレベルか等）に基づいて可変となるようにレイアウトすることができる。例えば、グローバルビット線は、典型的には、メモリセルを読み出したり書き込んだりするために用いられるデコーダ回路まで延びる。様々なレベルへの垂直コネクタ間の違い及びレベル間の他の違いによって、グローバルビット線間の静電容量がばらつく可能性がある。静電容量におけるこれらのばらつきは、読み出し動作、プログラム動作、消去動作の間のグローバルビット線電圧に影響を及ぼし、プログラムされた状態と消去された状態の間のマージンを大きくしたり、最悪の場合の静電容量のためにセンシング時間が遅くなったりする等、仕様書要求事項となってしまう可能性がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】ライ（Lai）等、「マルチレイヤスケーラブル薄膜トランジスタ（ＴＦＴ）ＮＡＮＤ型フラッシュメモリ（A Multi-Layer Stackable Thin-Film transistor (TFT) NAND-Type Flash Memory）」、米国電気電子学会国際電子デバイス会議（IEEE Int’l Electron Devices Meeting）、２００６年１２月１１日〜１３日
【非特許文献２】ジュン（Jung）等、「単結晶Ｓｉ層のＩＬＤへの積層及び３０ｎｍ超ノード用のＴＡＮＯＳ構造を用いた３次元に積層されたＮＡＮＤ型フラッシュメモリ技術（Three Dimensionally Stacked NAND-Type Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node）」米国電気電子学会国際電子デバイス会議（IEEE Int’l Electron Devices Meeting）、２００６年１２月１１日〜１３日
【非特許文献３】ジョンソン（Johnson）等、「ダイオード／アンチヒューズ型メモリセルの３次元アレイを備えた５１２−ＭｂＰＲＯＭ（512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory cells）」、米国電気電子学会国際固体回路会議論文集（IEEE J. of Solid-State Circuits)、第３８巻、 第１１号、２００３年１１月
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そのため、アレイ内のセル特性におけるばらつきを補償する技術を提供するとともに、レベルの違いによって起こる複雑性を少なくする３次元集積回路メモリを提供することが所望されている。
【課題を解決するための手段】
【０００８】
本明細書では、異なるバイアス条件を選択されたビット線に適用することによりアレイのメモリセル間の閾値電圧のばらつきを補償する技術を説明する。
【０００９】
前記補償技術は、３次元アレイを含むメモリアーキテクチャ及び３次元アレイを含まないメモリアーキテクチャにおいて展開して、閾値電圧のばらつきの原因となる動的セル特性を管理することができる。
【００１０】
３次元アレイでは、異なるバイアス条件をアレイの各レベルのビット線、好ましくは、ローカルビット線に適用することによりレベル間の閾値電圧のばらつきを補償するレベルに依存した読み出し動作を説明する。
【００１１】
また、グローバルビット線を含むアクセス線を３次元アレイの様々なレベルのメモリセルに接続してグローバルビット線間の静電容量差を最小化する技術も説明する。
【図面の簡単な説明】
【００１２】
【図１】本明細書に説明したように動作可能なＮＡＮＤフラッシュメモリアレイを含む集積回路の簡略化したブロック図である。
【図２】３次元ＮＡＮＤフラッシュメモリアレイの一部分の概略図である。
【図３】３次元ＮＡＮＤフラッシュメモリアレイの一部分の例示的斜視図である。
【図４】下部レベルにおいてメモリセル領域を形成する半導体材料帯片の厚さが上部レベルにおける厚さよりも厚い一例を示す。
【図５】４つの異なるレベルにおける多くのプラグラムされたメモリセルの閾値電圧の例示的分布を示す。
【図６】本明細書に説明するような、レベルに依存した読み出し動作を実施するための動作順序のフローチャートである。
【図７】選択されたメモリセルに対してレベルに依存した読み出し動作を行うために用いるのに適した回路の概略図である。
【図８】図７に示した回路を操作してレベルに依存した読み出し動作を行うための例示的タイミング図である。
【図９】複数のレベルのメモリセルを有する複数のブロックへのグローバルビット線の接続を例示的に示すレイアウト図である。
【図１０】図９に示した構造における垂直コネクタの断面図を示す。
【図１１】図９に示した構造における垂直コネクタの断面図を示す。
【図１２】図９に示した構造における垂直コネクタの断面図を示す。
【図１３】図９に示した構造における垂直コネクタの断面図を示す。
【図１４】複数のレベルのメモリセルにそれぞれ結合されたグローバルビット線を有する３次元メモリアレイを含む集積回路の簡略化したブロック図である。
【図１５】１つの復号化構造においてグローバルビット線をページバッファに接続する方法を示す概略図である。
【図１６】複数のレベルのメモリセルにそれぞれ結合されたグローバルビット線を有する３次元ＮＡＮＤフラッシュメモリアレイ構造の斜視図である。
【図１７】図１６に示した構成に配列されたメモリセルを有する複数のマルチレベルブロックへのグローバルビット線の接続を例示的に示すレイアウト図である。
【発明を実施するための形態】
【００１３】
本明細書では、異なるバイアス条件を選択されたビット線に適用することによりアレイにおけるメモリセル間の閾値電圧のばらつきを補償する技術を説明する。
【００１４】
補償技術は、３次元アレイを含むメモリアーキテクチャにおいて展開することができるとともに、３次元アレイを含まないメモリアーキテクチャにも展開することができ、閾値電圧のばらつきを引き起こす動的セル特性を管理することを提供するものである。
【００１５】
本明細書に説明したような集積回路デバイスには、１つのメモリアレイと複数のバイアス回路が含まれる。バイアス回路は、セルに対して読み出し動作又は他の動作を行っている間に異なるバイアス条件を選択されたメモリセル用のビット線に適用することで、メモリアレイの物理的な構成内の選択されたメモリセルの位置と相関するとともにアレイにおけるメモリセルのメモリ状態に対応する閾値電圧のばらつきを補償する。例えば、３次元アレイにおけるメモリセルのレベル又は平面と相関するばらつき等、メモリアレイの物理的配列内における選択されたメモリセルの位置と相関するこれらの閾値電圧におけるばらつきは、セル当たり１ビットよりも多く記憶するための複数の閾値レベルを設定するために誘発される閾値電圧のばらつきから区別されるものである。
【００１６】
ページの複数のセルをアレイ内の異なる位置に配置することができるページアクセス中等、異なるバイアス条件を複数のビット線に同時に適用することができる。ページ読み出しの中等の単一の読み出しコマンドに応答して読み出しアクセス中に時間的に重ねてデータを複数のメモリセルから提供することによりバイアス条件が適用される場合、本明細書の目的に対してバイアス条件は「同時に」適用される。
【００１７】
３次元アレイにおける、異なる読み出しバイアス条件をアレイの各レベルのローカルビット線に適用してレベル間の閾値電圧のばらつきを補償するレベルに依存した読み出し動作を説明する。レベルに依存した読み出し動作は、異なるワード線ＷＬ電圧を印加することなく展開することができる。又は、その動作を可能とするアレイアーキテクチャにおいて異なるＷＬ電圧と組み合わせることによって展開することができる。
【００１８】
本明細書に説明した集積回路には、複数のレベルのメモリセルを含むメモリアレイが含まれる。複数のレベルにおけるレベルには、ローカルビット線及び、当該ローカルビット線に結合されたメモリセルが含まれる。グローバルビット線は、アレイのローカルビット線の対応する組に結合される。集積回路は、メモリアレイの中のメモリセルを選択するための復号回路を含む。さらに、集積回路は、選択されたバイアス電圧を提供するためのグローバルビット線に結合されたバイアス回路も含む。バイアス回路は、制御信号に応答して、選択されたメモリセルに対応するグローバルビット線に対するバイアス電圧を選択する。
【００１９】
本明細書では、グローバルビット線を３次元アレイにおける様々なレベルのメモリセルに接続して、グローバルビット線間の静電容量差を最小化させることができる技術も説明する。一態様において、グローバルビット線のそれぞれに結合されたレベルのレベル指数の統計関数（例えば、合計、平均等）が定数と等しくなるように、様々なレベルへのコネクタをグローバルビット線の上に配列する。
【００２０】
本明細書に説明される集積回路は、複数のブロックを含む。複数のブロックにおけるブロックは、複数のレベルＬ（ｚ）を含む。複数のレベルにおけるレベルＬ（ｚ）はそれぞれ、その対応するメモリセルに結合された、行に沿った複数のワード線及び列に沿った複数のローカルビット線を有するメモリセルの２次元アレイを含む。さらに、集積回路は、複数のグローバルビット線も含む。複数のグローバルビット線におけるグローバルビット線は、複数のコネクタを含む。任意のグローバルビット線に結合された複数のコネクタにおけるコネクタは、複数のブロックにおける対応するローカルビット線に結合される。ここに説明する実施形態では、任意のグローバルビット線の上において、複数のブロックのうちの１つのブロックにおける対応するローカルビット線が、複数のブロックのうちの他のブロックにおける対応するローカルビット線とは異なるレベルＬ（ｚ）上にある。同一のグローバルビット線を線に沿った異なるブロックの異なるレベルに結合させることにより、グローバルビット線の静電容量を調節することができる。また、この設計手法をメモリセルの複数のブロックを共有するグローバルビット線の組に適用することで、グローバルビット線の組の各部材の静電容量を等しくなるように近づけることができる。バイアス回路は、選択されたメモリセルのレベルＬ（ｚ）に基づいて、選択されたメモリセルのメモリ状態に対応する閾値電圧のばらつきを補償する複数のグローバルビット線に結合させることができる。
【００２１】
本発明の実施形態を、図１〜図１７を参照して詳細に説明する。
【００２２】
図１は、本明細書に説明したように動作可能なＮＡＮＤフラッシュメモリアレイ１６０を含む集積回路１７５の簡略化したブロック図である。実施形態によっては、アレイ１６０は、複数のレベルのセルを含むことができる。行デコーダ１６１は、メモリアレイ１６０の行に沿って配列された複数のワード線１６２に結合される。ブロック１６６の列デコーダは、データバス１６７を介して、この例ではページバッファの組に結合される。グローバルビット線１６４は、メモリアレイ１６０の列に沿って配列されたローカルビット線（図示せず）に結合される。バス１６５においてアドレスを列デコーダ（ブロック１６６）及び行デコーダ（ブロック１６１）に供給する。データは、データ入力線１７３を介して、汎用プロセッサ又は専用アプリケーション回路等の集積回路上の他の回路１７４（例えば、入出力ポート等）、又は、アレイ１６０によってサポートされたシステムオンチップ（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）の機能を提供するモジュールの組み合わせから供給される。データは、入出力ポート又は、集積回路１７５の内部又は外部の他のデータ送り先へと線１７３を介して供給される。
【００２３】
この例において状態マシン１６９として実装されたコントローラは、信号を提供して、ブロック１６８において単一の電源又は複数の電源によって発生した、又は、提供されたバイアス配列供給電圧の印加を制御して、本明細書に説明する様々な動作を実行する。これらの動作には、消去、プログラム及び、アレイ１６０の各レベルに対して異なる読み出しバイアス条件でレベルに依存した読み出しを行うことが含まれる。コントローラは、当技術分野において公知の専用ロジック回路を用いて実現することができる。代替的実施形態においてコントローラは、同じ集積回路に実装してもよい、デバイスの動作を制御するためにコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態においては、専用ロジック回路及び汎用プロセッサの組み合わせを、コントローラの実現のために利用してもよい。
【００２４】
明確にするために、本明細書で用いた「プログラム」という用語は、メモリセルの閾値電圧を上げる動作を言う。プログラムされたメモリセルに記憶されたデータは、論理「０」又は論理「１」として表すことができる。本明細書で用いた「消去」という用語は、メモリセルの閾値電圧を下げる動作を言う。消去されたメモリセルに記憶されたデータは、論理「１」又は論理「０」のようにプログラムされた状態の逆として表すことができる。また、設計者を満足させるように、マルチビットセルを様々な閾値レベルにプログラムするとともに、単一の最小閾値レベル又は単一の最大閾値レベルに消去することができる。さらに、本明細書に説明した「書込み」という用語は、メモリセルの閾値電圧を変更する動作を説明するものであり、プログラム及び消去の両方を含むことを意図するものである。
【００２５】
図２は、図１のデバイスのようなデバイスにおいて使用可能な３次元フラッシュメモリアレイの一部の概略図である。この例では、メモリセルの３レベルを示し、多くのレベルを含むことができるメモリセルのブロックを表す。
【００２６】
ワード線ＷＬn-1，ＷＬn，ＷＬn+1を含む複数のワード線は、第１の方向に沿って平行に延びる。ワード線は、行デコーダ２６１と電気的に連絡している。ワード線は、ＮＡＮＤストリングとして直列に配列される、メモリセルのゲートに接続される。ワード線ＷＬnは、ワード線を表す。図２に示したように、ワード線ＷＬnは、ワード線ＷＬnの下にある様々なレベルのそれぞれのメモリセルのゲートに垂直に接続される。
【００２７】
複数のローカルビット線は、列に沿って配列され、メモリアレイの様々なレベルにおいてＮＡＮＤストリングを形成する。図２に示したように、アレイは、ローカルビット線ＢＬ31を第３レベルに、ローカルビット線ＢＬ21を第２レベルに、ローカルビット線ＢＬ11を第１レベルに備える。メモリセルは、対応するワード線と対応するローカルビット線との間に電荷トラップ構造を有する。この説明図においては、分かりやすくするために、１つのＮＡＮＤストリングに３つのメモリセルを示す。例えば、第３レベルのローカルビット線ＢＬ31によって形成されたＮＡＮＤストリングは、メモリセル２２０，２２２，２２４を備える。典型的な実施においては、ＮＡＮＤストリングは、１６個、３２個又はそれ以上のメモリセルを備えることができる。
【００２８】
ストリング選択線ＳＳＬn-1，ＳＳＬn，ＳＳＬn+1を含む複数のストリング選択線は、ストリングのグループを選択するグループデコーダ２５８（行デコーダ２６１の一部であっても良い）と電気的に連絡している。ストリング選択線は、メモリセルＮＡＮＤストリングの第１の端部に配列されたストリング選択トランジスタのゲートに接続される。図２に示したように、ストリング選択線のそれぞれは、様々なレベルのそれぞれのストリング選択トランジスタの列のゲートに垂直に接続される。例えば、ストリング選択線ＳＳＬn+1は、３つのレベルのストリング選択トランジスタ２１０，２１２，２１４に接続される。
【００２９】
特定のレベルにあるローカルビット線は、対応するストリング選択トランジスタによって特定のレベルにある延設部に選択的に結合される。例えば、第３レベルのローカルビット線は、そのレベルにある対応するストリング選択トランジスタによって延設部２４０に選択的に結合される。同様に、第２レベルのローカルビット線は、延設部２４２に選択的に結合され、第１レベルのローカルビット線は、延設部２４４に選択的に結合される。
【００３０】
それぞれのレベルの延設部は、対応するグローバルビット線に結合された垂直コネクタと接触するために対応するコンタクトパッドを含む。例えば、第３レベルの延設部２４０は、コンタクトパッド２３０及び垂直コネクタ２００を介してグローバルビット線ＧＢＬn-1に結合される。第２レベルの延設部２４２は、コンタクトパッド２３２及び垂直コネクタ２０２を介してグローバルビット線ＧＢＬnに結合される。第１レベルの延設部２４４は、グローバルビット線ＧＢＬn+1に結合される。
【００３１】
グローバルビット線ＧＢＬn-1，ＧＢＬn，ＧＢＬn+1は、アレイの追加的なブロック（図示せず）に結合され、ページバッファ２６３に延びる。このようにして、１本のワード線、全て又は何本かのビット線及び、１本のストリング選択線を用いて選択されたメモリセルのページにアクセスする３次元の復号化ネットワークが確立される。
【００３２】
ブロック選択トランジスタは、ＮＡＮＤストリングの第２の端部に配列される。例えば、ブロック選択トランジスタ２６０は、メモリセル２２０，２２２，２２４によって形成されたＮＡＮＤストリングの第２の端部に配列される。グランド選択線ＧＳＬは、ブロック選択トランジスタのゲートに接続される。グランド選択線ＧＳＬは、行デコーダ２６１と電気的に連絡して、本明細書に説明した動作中にバイアス電圧を受ける。
【００３３】
ブロック選択トランジスタを用いて、ブロックにおける全てのＮＡＮＤストリングの第２の端部を、共通ソース線ＣＳＬに提供された基準電圧に選択的に結合させる。共通ソース線ＣＳＬは、本明細書に説明した動作中にバイアス回路（ここでは図示せず）からバイアス電圧を受ける。本明細書に説明した動作によっては、共通ソース線ＣＳＬは、グランドでの、又は、グランド近くのより伝統的な「ソース」としての役割としてではなく、ＮＡＮＤストリングの他端に結合されたビット線よりも大きい基準電圧にバイアスされる。
【００３４】
図３は、選択されたセルのレベルに相関する閾値電圧のばらつきを説明するために、読み出し動作中にレベルに依存したバイアスを適用することができる３次元ＮＡＮＤフラッシュメモリアレイの一例の部分を例示的に示す斜視図である。図３では、３次元アレイを形成するワード線及びビット線が見えるようにするために充填材料は取り除いてある。
【００３５】
メモリアレイは、下地の半導体又は他の構造（図示せず）を覆う絶縁層３１０の上に形成される。メモリアレイは、ワード線ＷＬ1，ＷＬ2として機能し、行デコーダへの接続のために配列される複数の導電線３２５−１，３２５−２を含む。シリサイドの層は、導電線３２５−１，３２５−２の上面に形成することができる。
【００３６】
導電線３２５−１，３２５−２は、様々なレベルにおけるローカルビット線として機能する半導体材料帯片と共形である。例えば、半導体材料帯片３１２は、第３レベルでローカルビット線として機能し、半導体材料帯片３１３は、第２レベルでローカルビット線として機能し、半導体材料帯片３１４は、第１レベルにおいてローカルビット線として機能する。半導体材料帯片は、絶縁層（図示せず）によって分離される。
【００３７】
半導体材料帯片は、ｐ型半導体材料であっても良い。導電線３２５−１，３２５−２は、同一又は異なる導電型を有する半導体材料又は、他の導電性ワード線材料であっても良い。例えば、半導体材料帯片は、ｐ型ポリシリコン又はｐ型単結晶シリコンを用いて作成することができる。一方、導電線３２５−１，３２５−２は、比較的高密度にドープされたｐ＋型ポリシリコンを用いて作成することができる。
【００３８】
或いは、半導体材料帯片は、ｎ型半導体材料であっても良い。導電線３２５−１，３２５−２は、同一又は異なる導電型を有する半導体材料であっても良い。このｎ型帯片の配置が、埋込みチャンネル型空乏層式電荷トラップメモリになる。例えば、半導体材料帯片は、ｎ型ポリシリコン又はｎ型単結晶シリコンを用いて作成することができる。一方、導電線３２５−１，３２５−２は、比較的高密度にドープされたｐ＋型ポリシリコンを用いて作成することができる。ｎ型半導体材料帯片に対する典型的なドーピング濃度は、およそ１０18／ｃｍ3であってもよく、利用可能な実施形態では、１０17／ｃｍ3から１０19／ｃｍ3の範囲内とすることができる。ｎ型半導体材料帯片の使用は、無接合の実施形態において特に有益であり、ＮＡＮＤストリングに沿って電気伝導度を改善させることで、より高い読出し電流を可能とする。
【００３９】
メモリセルは、導電線３２５−１，３２５−２と、ローカルビット線として機能する半導体材料帯片との間に電荷蓄積構造を有する。例えば、メモリセル３８０は、導電線３２５−１と、第３レベルでローカルビット線として機能する半導体材料帯片との間に形成される。この説明図においては、分かりやすくするために、１つのＮＡＮＤストリングにおいて２つのメモリセルを示す。ここに説明した実施形態では、各メモリセルは、対応する半導体材料帯片と導電線３２５−１，３２５−２との間のインターフェースの両側にあるアクティブな電荷蓄積領域を有する二重ゲート電界効果トランジスタである。
【００４０】
この例では、電荷蓄積構造は、トンネル層と、電荷トラップ層と阻止層とを備える。ある実施形態では、トンネル層は、シリコン酸化膜（Ｏ）、電荷蓄積層は、シリコン窒化膜（Ｎ）及び、阻止層は、シリコン酸化膜（Ｏ）である。或いは、メモリセルは、例えば、酸窒化ケイ素（ＳｉxＯyＮz）、シリコンリッチ窒化物、シリコンリッチ酸化物、埋込まれたナノ粒子を含むトラップ層等を含む他の電荷蓄積構造を含んでも良い。
【００４１】
ある実施形態では、ゼロバイアス下で逆「Ｕ」字型価電子帯を形成する材料の複合体を含む誘電体トンネル層を含む、バンドギャップ動作ＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）電荷蓄積構造を用いることができる。ある実施形態では、複合トンネル誘電層は、正孔トンネル層と呼ばれる第１の層と、バンドオフセット層と呼ばれる第２の層と、分離層と呼ばれる第３の層を含む。本実施形態にける層の正孔トンネル層は、例えば、その場発生水蒸気（ＩＳＳＧ）法を、堆積後ＮＯアニール又は堆積の間にＮＯを雰囲気に加えることによる任意の窒化物形成とともに用いて半導体材料帯片の側面に形成された二酸化ケイ素を含む。二酸化ケイ素の第１の層の厚さは、２０Åよりも薄く、１５Å以下であることが好ましい。代表的な実施形態での厚さは、１０Å又は１２Åである。
【００４２】
ストリング選択線ＳＳＬn，ＳＳＬn+1は、メモリセルＮＡＮＤストリングの第１の端部のストリング選択トランジスタのゲートに接続される。ストリング選択トランジスタは、対応するＮＡＮＤストリングの半導体材料帯片とマルチレベルストリングゲート構造との間に形成される。例えば、ストリング選択トランジスタ３５０は、半導体材料帯片３１２とストリング選択ゲート構造３２９との間に形成され、ストリング選択ゲート構造３２９は、コンタクトプラグ３６５を介してストリング選択線ＳＳＬnに結合される。
【００４３】
半導体材料帯片は、延設部によって同一レベルの他の半導体材料帯片に選択的に結合される。例えば、第３レベルの半導体材料帯片は、延設部３４０を介して互いに選択的に結合される。同様に、第２レベルの半導体材料帯片は、延設部３４２を介して互いに選択的に結合され、第１レベルの半導体材料帯片は、延設部３４４に選択的に結合される。
【００４４】
第３レベルの延設部３４０は、コンタクトパッド３３０及び垂直コネクタ３００を介してグローバルビット線ＧＢＬn-1に結合される。第２レベルの延設部３４２は、コンタクトパッド３３２及び垂直コネクタ３０２を介してグローバルビット線ＧＢＬnに結合される。第３レベルの延設部３４４は、グローバルビット線ＧＢＬn+1に結合される。
【００４５】
グローバルビット線ＧＢＬn―1，ＧＢＬn，ＧＢＬn+1は、アレイの追加的なブロック（図示せず）に結合され、ページバッファ２６３に延びる。
【００４６】
ブロック選択トランジスタは、ＮＡＮＤストリングの第２の端部に配列される。例えば、ブロック選択トランジスタ３５１は、半導体材料帯片３１２によって形成されるＮＡＮＤストリングの第２の端部に配列される。グランド選択線ＧＳＬとして機能するゲート構造３４９は、ブロック選択トランジスタのゲートに接続される。
【００４７】
ブロック選択トランジスタを用いて、ブロックにおける全てのＮＡＮＤストリングの第２の端部を、共通ソース線ＣＳＬ３７０に提供された基準電圧に選択的に結合させる。共通ソース線ＣＳＬ３７０は、ワード線と平行に延びる。
【００４８】
図３に図示した構造は、例えば、参照することで本明細書に全てが記載されているものとして本明細書に援用される、２０１１年１月３１日に出願された米国特許出願番号第１３／０１８，１１０号に説明されている技術を用いて製造することができる。
【００４９】
動作中、メモリセルのそれぞれは、その閾値電圧に基づいてデータ値を記憶する。選択されたメモリセルの読み出し又は書込みは、適切な電圧をワード線、ビット線、ストリング選択線、グランド選択線、共通ソース線に適用することにより達成することができる。
【００５０】
プログラミング動作では、適切な電圧を印加して、選択されたメモリセルの電荷蓄積層への電子のトンネル現象を誘導する。プログラミング動作は、選択されたメモリセルの閾値電圧を増加させる。選択されたメモリセルは、例えば、ファウラーノルドハイム（ＦＮ：Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電子トンネル効果を用いてプログラミングしても良い。
【００５１】
消去動作では、適切な電圧を印加して、選択されたメモリセルの電荷蓄積層への正孔トンネル現象又は、電荷蓄積層からの電子トンネル現象を誘導する。消去の動作は、選択されたメモリセルの閾値電圧を低減させる。
【００５２】
読み出し動作では、適切な読み出し電圧が印加されるので、選択されたメモリセルを流れる電流を感知することができる。データ値は、読み出し動作中に選択されたメモリセルを流れる電流に基づいて決定することができる。読み出し電圧は、消去されたメモリセルが読み出し動作中にターンオン（すなわち、電流を通）し、プログラムされたメモリセルがオフ（すなわち、電流を全く或いは、ほとんど通さない）のままであるように選択しても良い。
【００５３】
３次元アレイでは、レベルの差は、電荷蓄積ダイナミクスの差となり、様々なレベルおけるメモリセルのメモリ状態に対応する閾値電圧のばらつきを招く可能性がある。図４は、下部レベルでのメモリセルのチャネル領域を形成する半導体材料帯片の厚さが上部レベルでの厚さよりも厚い例を示す。この、チャネル厚の差は、デバイスを形成するために用いたエッチング工程によって生じることがある。
【００５４】
メモリセルの各レベルに対して同一のプログラミング動作及び消去動作を用いる場合、チャネル厚の差及び、レベルの差は、様々なレベルにおけるメモリセルの閾値電圧の分布を広げてしまう可能性がある。図５は、４つの異なるレベルにおける多くのプラグラムされたメモリセルに対する閾値電圧の分布を例示的に示す。図５に示した例では、レベル４のプログラムされたメモリセルは、レベル１のプログラムされたメモリセルの分布５１０よりも概して高い分布５００の範囲内の閾値電圧を有する。
【００５５】
従って、メモリセルの各レベルについて特定のメモリ状態対して同じ閾値電圧を実現するためには、プログラミング工程及び消去工程は、何らかの方法で選択したメモリセルのレベルに伴って変化するように構成することができる。このようにすることで、メモリセルの耐久性の問題及び他の複雑な問題を引き起こす可能性がある。
【００５６】
また、各レベルに対して同一の読み出し動作を用いる場合、様々なレベルにあるメモリセルの閾値電圧のばらつきにより、プログラムされた状態と消去された状態の間の読み出しマージンが減少する。読み出しマージンが狭くなればなるほど複雑な回路が要求され、読み出しプロセスが遅くなってしまう可能性がある。
【００５７】
より広い読み出しマージンを実現する１つの技術として、下部レベルのメモリセルを読み出しかつ検証するために低いワード線電圧を印加し、上部レベルのメモリセルを読み出しかつ検証するために高いワード線電圧を印加するものがある。この手法は、図５においてＶREADと表示された読み出し電圧用の４つの異なる線及びＶPVと表示されたプログラム検証電圧用の４つの異なる線によって表されている。しかしながらワード線は、図２及び図３に示したアレイ構成において各レベルのメモリセルに結合されるので、選択されたメモリセルのレベルに基づいて異なるワード線電圧を印加することで、各レベルのメモリセルを同時に読み出すことを妨げる。
【００５８】
本明細書に説明したレベルに依存した読み出し動作は、異なる読み出しバイアス条件を、アレイ１６０の各レベルのセルへアクセスするためのビット線に適用することで閾値電圧のばらつきを補償するので、異なるレベルにある読み出し動作用のビット線の電流が、例え異なるレベルにあるメモリセル用の閾値電圧が異なっていても、より狭い分布範囲内に収まったままとなる。そうすることで、本明細書に説明した技術は、各レベルについてプログラムされた状態と消去された状態との間の読み出しマージンを、異なる読み出しワード線電圧を要求することなく比較的広く保つことができる。
【００５９】
図６は、本明細書に説明するようにレベルに依存した読出し動作を行うための動作順序６００のフローチャートである。
【００６０】
ステップ６１０において、特定のアドレスに対する読み出しコマンドを受ける。
【００６１】
ステップ６２０において、デコーダ回路によってアドレスを復号し、３次元の実施形態におけるレベル等、アドレスに関連付けられた選択されたメモリセルの物理的な位置を特定する。デコーダ回路は、アドレスに対応して選択されたメモリセルの位置を示す制御信号を生成する。
【００６２】
ステップ６３０において、バイアス回路は、制御信号に応答して選択されたメモリセルのビット線を、選択されたメモリセルの位置又はレベルに依存する電圧レベルまで予めチャージする。
【００６３】
ステップ６４０において、読み出し動作を選択したメモリセルに行って記憶されたデータ値を決定する。そして、ステップ６５０において、データをページバッファから出力する。
【００６４】
図７は、選択されたメモリセル７００に対してレベルに依存した読み出し動作を行うために用いるのに適した回路の概略図である。この例では、読み出しは、レベルに依存する。他の例では、読み出しは、セクタ又はセグメントの範囲内のセルが特定の範囲内にある読み出し特性を有する、３次元又は２次元アレイの他のセクタ又はセグメントの範囲内にある選択されたメモリセルの位置に依存することができる。
【００６５】
選択されたメモリセル７００は、アレイの特定のレベルにおけるローカルビット線ＢＬ７１０によって形成されたＮＡＮＤストリングの一部である。ＮＡＮＤストリングも、メモリセル７０２及びメモリセル７０４を含む。ストリング選択トランジスタ７１２は、ビット線７１０をコンタクトパッド７１４及び垂直コネクタ７１６を介してグローバルビット線７２０に選択的に結合させる。ストリング選択トランジスタ７１２のゲートは、ストリング選択線ＳＳＬ７１８に接続される。
【００６６】
ブロック選択トランジスタ７０６は、ＮＡＮＤストリングの第２の端部を共通ソース線ＣＳＬ７０８に結合させる。
【００６７】
グローバルビット線７２０は、列デコーダ回路（図示せず）によってグローバルビット線７２０用のページバッファ回路を介してセンシング回路７３０に結合される。信号であるＢＬＣＬＡＭＰ、ＶＢＯＯＳＴ、ＢＬＰＷＲ、ＢＬＰＲＥＣＨＧ及び、ＰＢＥＮは、図８のタイミング図を参照して以下に説明する通り、電源及び、プレチャージ間隔及びセンシング間隔を含む読み出し動作のタイミング及び実行を制御するために用いられる制御論理（ボックス７５０〜７５４によって概略的に表す）によって提供される。アレイの特定のレベルの選択されたメモリセル又は、他のセクタやセグメントの位置に基づき、セル位置デコーダ７６０を用いて以下に説明するようにＶＢＯＯＳＴ信号及びＢＬＣＬＡＭＰ信号を生成するために用いるセル位置情報を提供する。実施形態によっては、セル位置デコーダ７６０は、３次元アレイ用の平面復号化のために用いたものと同一の回路である（例えば、図１５参照）。
【００６８】
クランプトランジスタＭ１をグローバルビット線７２０とデータ線ＤＬＩＢとの間に結合する。信号ＢＬＣＬＡＭＰは、クランプトランジスタＭ１のゲートに接続される。
【００６９】
プレチャージトランジスタＭ２は、データ線ＤＬＩＢに接続された第１の端子と、ビット線電力ＢＬＰＷＲ信号に結合された第２の端子と、信号ＢＬＰＲＥＣＨＧに結合されたゲートと、を有する。制御可能な電源７５２は、実行されている制御順序によって決まる電圧レベル及びタイミングでＢＬＰＷＲ信号を印加する。制御回路７５３は、実行されている制御順序によって決まる電圧レベル及びタイミングでＢＬＰＲＥＣＨＧ信号を印加する。
【００７０】
信号ＶＢＯＯＳＴも、コンデンサＣ１を介してデータ線ＤＬＩＢに結合される。制御可能な電源７５１は、実行されている制御順序によって決まる電圧レベル及びタイミングでＶＢＯＯＳＴ信号を印加する。
【００７１】
イネーブルトランジスタＭ３は、データ線ＤＬＩＢとラッチに基づく増幅回路７４０との間に配列される。制御信号ＰＢＥＮは、イネーブルトランジスタＭ３のゲートに接続される。制御論理７５４は、実行されている制御順序によって決まる電圧レベル及びタイミングでＰＢＥＮ信号を印加する。
【００７２】
図８は、図７に示した回路を操作して選択されたメモリセル７００に対するレベルに依存した読み出し動作を行うための例示的タイミング図である。集積回路上の制御回路を配列して、図８に示したように、メモリアレイのバイアス回路、ワード線及び、他の回路を制御することにより、読み出し動作中にシーケンスを起こす。
【００７３】
読み出し動作を初期化する際に、制御信号ＢＬＣＬＡＭＰ、ＶＢＯＯＳＴ、ＢＬＰＷＲ、ＢＬＰＲＥＣＨＧ、ＰＢＥＮを印加して読み出し動作のタイミングを制御する。
【００７４】
時間間隔Ｔ０では、選択されていないメモリセル７０４及び７０２のゲートに結合されたワード線ＷＬ０及びＷＬ２を、選択されていないメモリセル７０４及び７０２をターンオンするために十分な電圧値ＶＰＡＳＳＲまでチャージする。選択したメモリセル７００のゲートに結合されたワード線ＷＬ１は、電圧値ＶＲＥＡＤまでチャージされる。ＶＲＥＡＤは、（１つのビットセルに対して）消去された状態では選択したメモリセル７００をターンオンするのに十分であり、プログラムされた状態では選択されたメモリセル７００をターンオンするには不十分である。説明した実施形態では、電圧値ＶＲＥＡＤは、メモリセルの各レベルに対して略同じである。ストリング選択線７１８を高い値までチャージしてストリング選択トランジスタ７１２をターンオンする。グランド選択線ＧＳＬは低い値に設定してブロック選択トランジスタ７０６をターンオフする。
【００７５】
選択したローカルビット線７１０は、制御可能な電圧ＢＬＣＬＡＭＰ及びタイミング信号ＢＬＰＲＥＣＨＧを高いレベルに設定するとともに制御可能な電圧ＢＬＰＷＲをグランドに設定することによりＭ１及びＭ２を通してグランドまで放電される。共通ソース線ＣＳＬは、高いレベルまでチャージされ、選択されていないローカルビット線（図示せず）をチャージする。選択されていないビット線は、それぞれのバイアス回路を介して共通ソース線ＣＳＬのレベルまで予めチャージされる。
【００７６】
時間間隔Ｔ１では、ＢＬＰＷＲ信号を、例えば２．３ボルト等中間電圧値に変えて、Ｍ２を通してデータ線ＤＬＩＢをチャージする。ＢＬＣＬＡＭＰ信号は、選択されたメモリセル７００のレベルに基づいて電圧値ＶＢＬＣＬＡＭＰ１までバイアスされる。ＶＢＬＣＬＡＭＰ１の値についてタイミング図において４本の線で表したように、選択されたメモリセルによって決まる異なる判断基準を提供するために、異なるバイアスレベルが（このアーキテクチャにおいては、選択されたメモリセルに対応する）各アレイレベルに用いられる。すなわち、アレイの異なるレベルにあるビット線は、異なる電圧レベルに予めチャージされる。このように、異なるプレチャージビット線レベルにより、異なるレベルのセル間の閾値電圧差を補償することができる。予めチャージされたビット線電圧レベルＢＬは、時間間隔Ｔ１でのＶＢＬＣＬＡＭＰ１とトランジスタＭ１の閾値電圧との差によって与えられる。
【００７７】
時間間隔Ｔ２では、ＢＬＣＬＡＭＰ信号及びＢＬＰＲＥＣＨＧ信号を低いレベルに設定してＭ１及びＭ２をオフにすることにより、選択されたビット線７１０及びデータ線ＤＬＩＢを浮動させる。グランド選択線ＧＳＬを高いレベルまでチャージしてブロック選択トランジスタ７０６をターンオンすることにより、ＮＡＮＤストリングの第２の端部を共通ソース線ＣＳＬ７０８に結合させる（レベルは高いまま）。選択したビット線７１０は、ＢＬのタイミング図において、高閾値電圧ＨＶＴメモリ状態（電流が遮断されているために平坦）の分岐線及び低閾値電圧ＬＶＴメモリ状態（電流がＣＳＬからＤＬＩＢに流れるために増加）の分岐線を有する４本の線で表したように、選択されたメモリセル７００を流れるセル電流に基づいてチャージされる。時間間隔Ｔ２では一部で、データ線ＤＬＩＢの電圧レベルを、選択されたメモリセル７００のレベルに基づいてＶＢＯＯＳＴ信号に対して異なる電圧レベル（ＶＢＯＯＳＴ１）を印加することによってより高い電圧まで昇圧しても良い。これにより、ＶＢＯＯＳＴ及びＤＬＩＢのタイミング図において４本の線で表したように、時間間隔Ｔ３においてデータ線ＤＬＩＢ上で揺れる電圧をより大きくすることができる。
【００７８】
時間間隔Ｔ３では一部で、制御信号ＢＬＣＬＡＭＰを電圧値ＶＢＬＣＬＡＭＰ２までバイアスする。ＶＢＬＣＬＡＭＰ２も、ＶＢＬＣＬＡＭＰ２のタイミング図において４本の線によって表されたように、選択されたメモリセル７００のレベルに基づく。ＶＢＬＣＬＡＭＰ２の電圧値は、時間間隔Ｔ１で印加された電圧値ＶＢＬＣＬＡＭＰ１の値よりも大きくすることができる。例えば、ＶＢＬＣＬＡＭＰ２は、任意の選択されたメモリセルに対して、ＶＢＬＣＬＡＭＰ１よりも大きい０．２ボルトであっても良い。
【００７９】
時間間隔Ｔ２の後、選択されたビット線７１０がＭ１の閾値電圧を引いたＶＢＬＣＬＡＭＰ２の値より低い電圧までチャージされた場合、ＶＢＬＣＬＡＭＰ２が印加された時にＭ１がターンオンする。これにより、選択されたビット線７１０がデータ線ＤＬＩＢに結合され、図８のＤＬＩＢの配線上の領域８００に見られるようにその間の電圧レベルが等しくなる。時間間隔Ｔ２の後、選択されたビット線７１０がＭ１の閾値電圧を引いたＶＢＬＣＬＡＭＰ２の値より高い電圧までチャージされた場合、Ｍ１はターンオフする。これにより、データ線ＤＬＩＢの電圧レベルが保持される。
【００８０】
データ線ＤＬＩＢにおける電圧レベルを設定した後で、信号ＶＢＯＯＳＴを低い値に設定して、センス増幅器でのラッチ設定のために適したＤＬＩＢレベルを提供する。センス増幅器は、時間間隔Ｔ３のちょうど終わり又は終わる前の時間間隔におけるＤＬＩＢの電圧に基づいてデータを感知することができる。
【００８１】
時間Ｔ４では、全ての信号が初期状態に回復する。
【００８２】
従って、説明した集積回路は、メモリアレイが、対応するセンシング回路に結合されるデータ線の組の中から対応するデータ線にそれぞれのクランプトランジスタを介して結合された複数のビット線を含み、バイアス回路が、メモリアレイの選択されたメモリセルの読み出し動作中にタイミング信号に応答し、データ線に接続されたプレチャージ回路及び、選択されたメモリセルに依存するクランプトランジスタの制御端子にバイアス電圧を印加するバイアス電源を含む。
【００８３】
この例のメモリアレイは、グランド選択トランジスタとストリング選択トランジスタ、グランド選択線とストリング選択線及び、ワード線をそれぞれが有する複数のＮＡＮＤストリングを含むとともに、メモリアレイに結合された制御回路とバイアス回路を含み、選択されたＮＡＮＤストリングおにける選択されたセルの読み出し動作のために、メモリセルの選択されたページのＮＡＮＤストリングに同時に適用することができるシーケンスを起こすＮＡＮＤアレイを備える。シークエンスには、以下が含まれる。
第１の時間間隔Ｔ０で、読み出すためのターゲットレベルまで選択されたＮＡＮＤストリングに結合されたワード線をチャージするとともに、グランド選択トランジスタがオフ、かつ、ストリング選択トランジスタがオンの間にプレチャージ回路を介してビット線を低い基準電圧まで放電し、
第２の時間間隔Ｔ１で、データ線を読み出し基準電圧まで予めチャージして第１のクランプ電圧を、選択されたメモリセルに依存するクランプトランジスタに印加することにより、データ線及び選択されたＮＡＮＤストリングのビット線を、選択されたメモリセルによって決まるレベルまで予めチャージし、
第３の時間間隔Ｔ２で、クランプトランジスタをターンオフしてプレチャージ回路をデータ線から切断し、読み出しバイアス電圧をソース線に印加する間にグランド選択トランジスタをターンオンし、
第４の時間間隔Ｔ３で、第１のクランプ電圧よりも大きい第２のクランプ電圧を、選択されたメモリセルに依存するクランプトランジスタに印加してデータ線のレベルを感知して、選択されたメモリセルに記憶されたデータの値を示す。
【００８４】
ここに説明した実施形態では、バイアス回路は、読み出し動作中にタイミング信号に応答するとともに、データ線に結合されて昇圧量によってデータ線の電圧を容量的に昇圧させる昇圧回路を含む。昇圧電源を昇圧回路に結合して選択されたメモリセルによって決まる昇圧量を設定し、シーケンスには、第４の時間間隔又はその前の、データ線のレベルを感知する前にブースト電圧を印加してデータ線を昇圧することが含まれる。
【００８５】
本明細書に説明した読み出し動作は、３次元アレイを含むメモリアーキテクチャ及び３次元アレイを含まないメモリアーキテクチャに適用して、異なるＷＬ電圧を印加することなく、又は、それを可能とするアレイアーキテクチャにおいて異なるＷＬ電圧と組み合わせることにより、閾値電圧のばらつきを引き起こす動的セル特性を管理することができる。
【００８６】
上述したように、３次元アレイにおいては、グローバルビット線は、垂直コネクタ及びコンタクトパッドを介して様々なレベルのメモリセルのローカルビット線に結合される。
【００８７】
様々なレベルへの垂直コネクタ及びコンタクトパッドの違い及びレベル差によって、グローバルビット線間の全体の静電容量に差がでる可能性がある。例えば、図３に戻って参照すると、コンタクトパッド３３０及びレベル３の垂直コネクタ３００は、コンタクトパッド３３２及びレベル２の垂直コネクタ３０２とは異なる静電容量を有する。これらの差により、グローバルビット線の全体の静電容量のばらつきを引き起し、ひいては、速度及び電圧と電流の大きさの両方の観点において読み出しマージンが縮小する可能性あり、動作中のアレイの他の特性にも影響を及ぼす可能性がある。
【００８８】
図９は、複数のレベルのメモリセルを有する複数のブロックへのグローバルビット線ＧＢＬ1〜ＧＢＬ8の接続を例示的に示すレイアウト図である。図１０〜図１３は、各ブロックの垂直コネクタの断面図を示す。
【００８９】
ブロックのそれぞれは、それぞれの２次元アレイのメモリセルを有する複数のレベルを含む。メモリセルの各２次元アレイには、複数のワード線と、アレイの対応するメモリセルに結合された複数のビット線が含まれる。例えば、２次元アレイは、上述したようにＮＡＮＤ構成に実装しても良い。或いは、他のアレイ構成を用いても良い。
【００９０】
ブロック大きさ及びブロックの数は、実施形態によって異なる。実施形態によっては、ブロックのそれぞれの大きさは、例えば、２ＫＢ（キロバイト）、４ＫＢ、８ＫＢ、又は１６ＫＢとすることができる。
【００９１】
グローバルビット線ＧＢＬ1〜ＧＢＬ8は、垂直コネクタを介して様々なレベルのブロックにおけるローカルビット線（図示せず）に結合される。この例では、分かりやすくするために、ブロックのそれぞれには、４つのレベルが含まれる。垂直コネクタが、覆っているグローバルビット線を結合するレベルは、レベル指数１，２，３，４によって示される。例えば、グローバルビット線ＧＢＬ1は、レベル１のコネクタを介してメモリブロックＢｌｏｃｋＮ−１の第１レベル内のローカルビット線に結合され、レベル２のコネクタを介してメモリブロックＢｌｏｃｋＮの第２レベル内のローカルビット線に結合され、レベル３のコネクタを介してメモリブロックＢｌｏｃｋＮ＋１の第３レベル内のローカルビット線に結合され、レベル４のコネクタを介してメモリブロックＢｌｏｃｋＮ＋２の第４レベル内のローカルビット線に結合される。
【００９２】
この例では、ブロック毎の垂直コネクタは、各レベルのコンタクトパッドを、図３に示したような階段のステップのように配列することにより実装することができる「ローカルビット線への階段状コネクタ構造」と記された領域内に配置される。
【００９３】
グローバルビット線ＧＢＬ1〜ＧＢＬ8のそれぞれをアレイ全体の様々なレベルに結合させることにより、グローバルビット線ＧＢＬ1〜ＧＢＬ8の静電容量差を小さくすることができる。
【００９４】
例示した実施形態では、コネクタは、グローバルビット線ＧＢＬ1〜ＧＢＬ8のそれぞれに対して対応するローカルビット線のレベル指数の合計が定数と等しくなるように配置される。或いは、コネクタは、例えば、平均等のレベル指数の他の統計関数が定数と等しくなるように配列されても良い。一般的にコネクタは、特定の実施例に合うようにグローバルビット線間の静電容量のばらつきを選択するように配置されても良い。
【００９５】
このように、グローバルビット線ＧＢＬ1〜ＧＢＬ8の静電容量差を小さくすることができる、又は、選択された極限範囲内で制御することができる。これにより、プログラムされた状態と消去された状態との間の読み出しマージンを広くすることができる。
【００９６】
図１４は、複数のレベルのメモリセルにそれぞれ結合されたグローバルビット線を有する３次元メモリアレイ１４６０を含む集積回路１４７５の簡略化したブロック図である。行デコーダ１４６６を、メモリアレイ１４６０の行に沿って配列された複数のワード線１４６２に結合させる。列デコーダ１４６６は、この例ではデータバス１４６７を介してページバッファ１４６３に結合される。平面デコーダ１４６４は、ページバッファ１４６３に結合される。グローバルビット線１４６４は、メモリアレイ１４６０の様々なレベルの列に沿って配列されたローカルビット線（図示せず）に結合される。バス１４６５においてアドレスを列デコーダ１４６６、行デコーダ１４６１及び平面デコーダ１４６４に供給する。データは、入出力ポート又は、集積回路の内部又は外部の他のデータソースから線１４７３を介して供給される。例示した実施形態では、他の回路１４７４が、汎用プロセッサ又は専用アプリケーション回路等の集積回路、又は、アレイ１４６０によって支持されたシステムオンチップの機能を提供するモジュールの組み合わせに含まれる。データは、入出力ポート又は、集積回路の内部又は外部の他のデータ送り先へと線１４７３を介して供給される。
【００９７】
この例において状態マシン１４６９として実装されたコントローラは、制御信号を提供して、ブロック１４６８において単一の電源又は複数の電源を介して発生した又は提供されたバイアス配列供給電圧の印加を制御して、消去、プログラム及び、アレイ１４６０の各レベルに対して異なる読み出しバイアス条件を有するレベルに依存した読み出し等、本明細書に記載した様々な動作を実行する。あわせて、コントローラ１４６９及びブロック１４６８は、図７でブロック７５０〜７５４で表したバイアス回路及び論理を含むことができる。コントローラは、当技術分野において公知の専用ロジック回路を用いて実現することができる。代替的実施形態においてコントローラは、同じ集積回路に実装してもよい、デバイスの動作を制御するためにコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態においては、専用ロジック回路及び汎用プロセッサの組み合わせを、コントローラの実現のために利用してもよい。
【００９８】
図１５は、グローバルビット線ＧＢＬ1〜ＧＢＬ8を、その組み合わせが図１４のページバッファ１４６３に対応するページバッファ１５１１〜１５１８に接続する方法を示す概略図である。ページバッファ１５１１〜１５１８は、例えば、図７の回路のような回路を含むことができる。セル位置に対してバイアスするビット線を補償するバイアス回路を含む実施形態において、ページバッファは、クランプトランジスタ、昇圧コンデンサ、ラッチ、ビット線電源用の充電回路を含む。
【００９９】
図１４の平面デコーダ１４６４のような平面デコーダは、複数のグローバルビット線に結合されたスイッチ回路を含み、バイアス電圧を選択されたメモリセルのレベルＬ（Ｚ）に基づいて選択されたグローバルビット線に印加する。この例のこのスイッチ回路は、電圧スイッチ１５００，１５０２，１５０４，１５０６を備える。この例では、アドレスに対して読み出し動作を初期化すると、平面デコーダ１４６４は、アドレスを復号して、アドレスに関連付けられた選択されたメモリセルの物理的位置やブロック及びレベルを特定する。スイッチ回路は、メモリセルのページにアクセスするために選択されたグローバルビット線に、バイアス電圧を電圧スイッチを介して同時に印加するように構成することができる。
【０１００】
電圧スイッチ１５００，１５０２，１５０４，１５０６は、ブロック１４６８（図１４参照）における単一の電源又は複数の電源を通して発生した、又は、提供された異なる電圧信号Ｖｓｏｕｒｃｅ１、Ｖｓｏｕｒｃｅ２、Ｖｓｏｕｒｃｅ３、Ｖｓｏｕｒｃｅ４を受ける。電圧スイッチ１５００，１５０２，１５０４，１５０６は、電圧信号Ｖｓｏｕｒｃｅ１、Ｖｓｏｕｒｃｅ２、Ｖｓｏｕｒｃｅ３、Ｖｓｏｕｒｃｅ４のうちの１つを、上述したレベルに依存した制御信号ＢＬＣＬＡＭＰとして出力する。レベルに依存した制御信号ＢＬＣＬＡＭＰを、グローバルビット線ＧＢＬ1〜ＧＢＬ8に結合されたページバッファ回路内のクランプトランジスタ（図示せず）に提供する。上述したように、レベルに依存した制御信号ＢＬＣＬＡＭＰは、選択されたメモリセルのグローバルビット線及びローカルビット線を、本明細書に説明したレベルに依存した読み出し動作の間に予めチャージする。
【０１０１】
図１５では、ページバッファ１５１１〜１５１８のそれぞれは、異なるグローバルビット線に結合されるので、広く、平行した読み出し動作が可能となる。
【０１０２】
説明した例では、グローバルビット線ＧＢＬ1及びＧＢＬ8は、各ブロックにおいて同一レベル内の異なる組のビット線に接続される。従って、電圧スイッチ１５００の出力は、グローバルビット線ＧＢＬ1に結合されたページバッファ１（１５１１）とグローバルビット線ＧＢＬ8に結合されたページバッファ２（１５１５）の両方に提供される。
【０１０３】
図１６は、それぞれが複数のレベルのメモリセルに結合されたグローバルビット線を有し、レベルに依存したバイアスを本明細書に説明したように印加できる３次元フラッシュメモリアレイ構造の他の例の斜視図である。この例では、メモリセルの４レベルが示されており、多くのレベルを含むことができるメモリセルのブロックの代表的なものである。
【０１０４】
絶縁材料は、追加的構造を見えるようにするために図面からは省いてある。例えば、絶縁層は、隆起したスタック状の半導体帯片の間で省かれ、半導体帯片の隆起したスタックの間でも省かれている。
【０１０５】
多層アレイが絶縁層の上に形成され、多層アレイには、ワード線ＷＬn，ＷＬn-1，．．．として機能する、複数の隆起したスタックと共形の複数の導電線１６２５−１，．．．，１６２５−ｎ−１，１６２５−ｎが含まれる。複数の隆起したスタックには、ローカルビット線として機能する半導体帯片が含まれる。同一レベルの半導体帯片は、階段状に配列されたコンタクトパッドを有する延設部によってまとめて電気的に結合される。
【０１０６】
全体の構造の後ろから前に向かって１からＮへ昇順するワード線の示した番号付けは、メモリページにも適用する。奇数のメモリページには、ワード線の番号付けは、全体構造の後ろから前に向かってＮから１へと降順する。
【０１０７】
示したように、ブロックの第１の端部にある延設部１６０２，１６０３，１６０４，１６０５は、異なるグローバルビット線ＧＢＬ1〜ＧＢＬ4に電気的に接続される。同様に、延設部１６５２，１６５３，１６５４，１６５５は、異なるグローバルビット線ＧＢＬ1〜ＧＢＬ4に電気的に接続される。
【０１０８】
半導体帯片の任意のスタックは、延設部１６０２，１６０３，１６０４，１６０５又は延設部１６５２，１６５３，１６５４，１６５５のどちらか一方に結合されるが、両方には結合されない。半導体帯片のスタックは、ビット線の端部からソース線の端部への方向及びソース線の端部からビット線の端部への方向の２つの反対の方向のうちの一方を有する。
【０１０９】
延設部１６５２，１６５３，１６５４，１６５５によって１つの端部で終端された半導体帯片のスタックは、ＳＳＬゲート構造１６１９、グランド選択線ＧＳＬ１６２６、ワード線１６２５−１ＷＬ〜１６２５−ＮＷＬ、グランド選択線ＧＳＬ１６２７を通過し、ソース線１６２８によって他端で終端される。半導体帯片のこれらのスタックは、延設部１６０２，１６０３，１６０４，１６０５には到達しない。
【０１１０】
延設部１６０２，１６０３，１６０４，１６０５によって１つの端部で終端された半導体帯片のスタックは、ＳＳＬゲート構造１６０９、グランド選択線ＧＳＬ１６２７、ワード線１６２５−ＮＷＬ〜１６２５−１ＷＬ、グランド選択線ＧＳＬ１６２６を通過し、ソース線１６２８（図の他の部分によって隠されている）によって他端で終端される。半導体帯片のこれらのスタックは、延設部１６５２，１６５３，１６５４，１６５５には到達しない。
【０１１１】
電荷蓄積構造は、ワード線１６２５−１〜１６２５−ｎを半導体帯片から分離する。グランド選択線ＧＳＬ１６２６及びＧＳＬ１６２７は、ワード線と同様に、複数の隆起したスタックと共形である。
【０１１２】
グローバルビット線ＧＢＬ1〜ＧＢＬ4は、金属層ＭＬ１，ＭＬ２，ＭＬ３に形成される。図の他の部分によって隠されているが、示した例では、各グローバルビット線ＧＢＬ1〜ＧＢＬ4は、２つの異なるレベルのメモリセルのブロックに結合される。例えば、図では、グローバルビット線ＧＢＬ1は、第４レベルでローカルビット線として機能する半導体帯片の組に接続される延設部１６０５に結合されるとともに、第１レベルにおいてローカルビット線として機能する半導体帯片の組に接続される延設部１６５２に結合される。このことは、以下、図１７でさらに議論する。
【０１１３】
図１７は、図１６に示した構成に配列されたメモリセルを有する複数のマルチレベルブロックへのグローバルビット線ＧＢＬ1〜ＧＢＬ8の接続を例示的に示すレイアウト図である。
【０１１４】
グローバルビット線ＧＢＬ1〜ＧＢＬ8は、垂直コネクタを介して様々なレベルブロックにおけるローカルビット線（図示せず）に結合される。この例では、分かりやすくするために、ブロックのそれぞれには、４つのレベルが含まれる。垂直コネクタが、覆っているグローバルビット線を結合するレベルは、レベル指数１，２，３，４によって示される。
【０１１５】
例えば、グローバルビット線ＧＢＬ1は、レベル１のコネクタを介して、メモリブロックＢｌｏｃｋＭの第１レベル内のローカルビット線の組に結合され、レベル２のコネクタを介して、メモリブロックＢｌｏｃｋＭの第２レベル内のローカルビット線の組に結合され、レベル３のコネクタを介して、メモリブロックＢｌｏｃｋＭ＋１の第３レベル内のローカルビット線の組に結合される。
【０１１６】
ブロック毎の垂直コネクタは、各レベルのコンタクトパッドを、図１７に示したような階段のステップのように配列することにより実装することができる「ローカルビット線への階段状コネクタ構造」と記された領域内にある。
【０１１７】
図１６及び図１７の例では、グローバルビット線ＧＢＬ1〜ＧＢＬ8は、第３の金属層にパターン形成され、ストリング選択線ＳＳＬ1〜ＳＳＬ8は、第１及び第２の金属層にパターン形成される。ストリング選択線は、下層のストリングと平行である第１の金属セグメント及びワード線と平行である第２の金属セグメントを介してブロックの交互端部のストリング選択トランジスタに結合される。ブロックＭにおいてワード線と平行なセグメントは、説明図ではＳＳＬ1〜ＳＳＬ8と記される。金属層間の垂直接続は、「×が付けられた」ボックスで示される。ワード線ＷＬx及び、各ブロックの上部及び底部の偶数と奇数のグランド選択線ＧＳＬ1及びＧＳＬ2は、この例では、ポリシリコン層等のパターン形成された導体層で第１金属層の下に実装される。
【０１１８】
本発明は、詳述した好適な実施形態及び例を参照して開示されているが、これらの例示は限定する意味においてではなく、例示を意図するものであることが理解される。当業者であれば、本発明の精神及び以下の請求項の範囲内である修正及び組み合わせを容易に行うことができるものと考えられる。
【符号の説明】
【０１１９】
１６０ ＮＡＮＤフラッシュメモリアレイ
１６１ 行デコーダ
１６３ ページバッファ
１６５ アドレス
１６６ 列デコーダ
１６８ バイアス配列供給電圧
１６９ プログラム、消去及びレベルに依存した読み出し動作用の状態マシン
１７４ 他の回路
【特許請求の範囲】
【請求項１】
メモリアレイと、
異なるバイアス条件を選択されたビット線に適用することにより前記アレイ内のメモリセルのメモリ状態に対応する閾値電圧のばらつきを補償するバイアス回路と、を備える集積回路デバイス。
【請求項２】
前記メモリアレイは、対応するセンシング回路に結合されるデータ線の組の中の対応するデータ線にそれぞれのクランプトランジスタを介して結合された複数のビット線を含み、前記バイアス回路は、前記メモリアレイの選択されたメモリセルの読み出し動作中にタイミング信号に応答し、前記データ線に接続されたプレチャージ回路及び、前記選択されたメモリセルに依存する前記クランプトランジスタの制御端子にバイアス電圧を印加するバイアス電源を含む請求項１に記載の集積回路。
【請求項３】
前記メモリアレイは、グランド選択トランジスタとストリング選択トランジスタ、グランド選択線とストリング選択線及び、ワード線をそれぞれが有する複数のＮＡＮＤストリングを含むとともに、前記メモリアレイに結合された制御回路と前記バイアス回路を含み、選択されたＮＡＮＤストリングにおける前記選択されたセルの前記読み出し動作のために、シーケンスを起こすＮＡＮＤアレイを備え、前記シークエンスでは、
第１の時間間隔Ｔ０で、読み出すためのターゲットレベルまで前記選択されたＮＡＮＤストリングに結合された前記ワード線をチャージするとともに、前記グランド選択トランジスタがオフ、かつ、前記ストリング選択トランジスタがオンの間に前記プレチャージ回路を介して前記ビット線を低い基準電圧まで放電し、
第２の時間間隔Ｔ１で、前記データ線を読み出し基準電圧まで予めチャージして第１のクランプ電圧を、前記選択されたメモリセルに依存する前記クランプトランジスタに印加することにより、前記データ線及び前記選択されたＮＡＮＤストリングの前記ビット線を、前記選択されたメモリセルによって決まるレベルまで予めチャージし、
第３の時間間隔Ｔ２で、前記クランプトランジスタをターンオフして前記プレチャージ回路を前記データ線から切断し、読み出しバイアス電圧を前記ソース線に印加する間に前記グランド選択トランジスタをターンオンし、
第４の時間間隔Ｔ３で、前記第１のクランプ電圧よりも大きい第２のクランプ電圧を、前記選択されたメモリセルに依存する前記クランプトランジスタに印加して前記データ線のレベルを感知して、前記選択されたメモリセルに記憶されたデータの値を示す請求項２に記載の集積回路。
【請求項４】
前記バイアス回路は、前記読み出し動作中にタイミング信号に応答するとともに、前記データ線に結合されて昇圧量によって前記データ線の電圧を容量的に昇圧させる昇圧回路と、前記昇圧回路に結合されて前記選択されたメモリセルによって決まる前記昇圧量を設定する昇圧電源と、を含み、前記シーケンスには、前記第４の時間間隔又はその前の、前記データ線のレベルを感知する前にブースト電圧を印加して前記データ線を昇圧することが含まれる請求項３に記載の集積回路。
【請求項５】
前記アレイの前記メモリセルに印加された前記ワード線電圧は、前記異なるバイアス条件の間、略同じである請求項１に記載の集積回路。
【請求項６】
その中のブロックが複数のレベルＬ（ｚ）を備え、当該複数のレベルの中のレベルＬ（ｚ）がそれぞれ２次元アレイのメモリセルを含み、当該それぞれの２次元アレイが当該アレイ内の対応するメモリセルに結合された複数のローカルビット線を含む複数のブロックと、
その中のグローバルビット線が複数のコネクタを含み、当該複数のコネクタの中のコネクタが前記複数のブロックにおける対応するローカルビット線に結合された任意のグローバルビット線に結合され、前記複数のブロックのうちの１つのブロックにおける前記対応するローカルビット線が、前記複数のブロックのうちの他のブロックにおける前記対応するローカルビット線とは異なるレベルＬ（ｚ）上にある複数のグローバルビット線と、
前記複数のグローバルビット線に結合され、選択されたメモリセルの前記レベルＬ（ｚ）に基づいて対応するグローバルビット線にそれぞれのバイアス電圧を印加するように構成されたスイッチ回路と、を含む集積回路。
【請求項７】
前記複数のブロックのそれぞれにはＮ個のレベルＬ（ｚ）（レベル指数ｚ＝１〜Ｎ）があり、前記コネクタは、前記対応するローカルビット線の前記レベルＬ（ｚ）に対するレベル指数の統計関数が定数と等しくなるように前記複数のグローバルビット線の各グローバルビット線に配列される請求項６に記載の集積回路。
【請求項８】
前記選択されたメモリセルの前記レベルＬ（ｚ）に基づいて、選択されたメモリセルのメモリ状態に対応する閾値電圧のばらつきを補償する前記スイッチ回路に結合されたバイアス回路を含む請求項６に記載の集積回路。
【請求項９】
前記複数のグローバルビット線と前記スイッチ回路とに結合されたバッファを含む請求項６に記載の集積回路。
【請求項１０】
ローカルビット線と、当該ローカルビット線に結合されたメモリセルを含む複数のレベルのメモリセルを含むメモリアレイと、
前記アレイのローカルビット線の対応する組に結合されたグローバルビット線と、
前記複数のレベルにおけるメモリセルを選択する復号化回路と、
選択されたバイアス電圧を提供するために前記グローバルビット線に結合され、制御信号に応答して、選択されたメモリセルの前記レベルに対応する前記グローバルビット線のバイアス電圧を選択するバイアス回路と、を含む集積回路。
【請求項１１】
前記グローバルビット線のうちの任意の１本に結合された前記ローカルビット線の組は、前記メモリアレイの複数のレベルにローカルビット線を含む請求項１０に記載の集積回路。
【請求項１２】
前記グローバルビット線は、それぞれのクランプトランジスタを介して、対応するセンシング回路に結合されるデータ線の組の中の対応するデータ線に結合され、前記バイアス回路は、前記メモリアレイの選択されたメモリセルの読み出し動作中にタイミング信号に応答し、前記データ線に接続されたプレチャージ回路と、前記選択されたメモリセルの前記レベルに依存する前記クランプトランジスタの制御端子にバイアス電圧を印加するバイアス電源とを含む請求項１０に記載の集積回路。
【請求項１】
メモリアレイと、
異なるバイアス条件を選択されたビット線に適用することにより前記アレイ内のメモリセルのメモリ状態に対応する閾値電圧のばらつきを補償するバイアス回路と、を備える集積回路デバイス。
【請求項２】
前記メモリアレイは、対応するセンシング回路に結合されるデータ線の組の中の対応するデータ線にそれぞれのクランプトランジスタを介して結合された複数のビット線を含み、前記バイアス回路は、前記メモリアレイの選択されたメモリセルの読み出し動作中にタイミング信号に応答し、前記データ線に接続されたプレチャージ回路及び、前記選択されたメモリセルに依存する前記クランプトランジスタの制御端子にバイアス電圧を印加するバイアス電源を含む請求項１に記載の集積回路。
【請求項３】
前記メモリアレイは、グランド選択トランジスタとストリング選択トランジスタ、グランド選択線とストリング選択線及び、ワード線をそれぞれが有する複数のＮＡＮＤストリングを含むとともに、前記メモリアレイに結合された制御回路と前記バイアス回路を含み、選択されたＮＡＮＤストリングにおける前記選択されたセルの前記読み出し動作のために、シーケンスを起こすＮＡＮＤアレイを備え、前記シークエンスでは、
第１の時間間隔Ｔ０で、読み出すためのターゲットレベルまで前記選択されたＮＡＮＤストリングに結合された前記ワード線をチャージするとともに、前記グランド選択トランジスタがオフ、かつ、前記ストリング選択トランジスタがオンの間に前記プレチャージ回路を介して前記ビット線を低い基準電圧まで放電し、
第２の時間間隔Ｔ１で、前記データ線を読み出し基準電圧まで予めチャージして第１のクランプ電圧を、前記選択されたメモリセルに依存する前記クランプトランジスタに印加することにより、前記データ線及び前記選択されたＮＡＮＤストリングの前記ビット線を、前記選択されたメモリセルによって決まるレベルまで予めチャージし、
第３の時間間隔Ｔ２で、前記クランプトランジスタをターンオフして前記プレチャージ回路を前記データ線から切断し、読み出しバイアス電圧を前記ソース線に印加する間に前記グランド選択トランジスタをターンオンし、
第４の時間間隔Ｔ３で、前記第１のクランプ電圧よりも大きい第２のクランプ電圧を、前記選択されたメモリセルに依存する前記クランプトランジスタに印加して前記データ線のレベルを感知して、前記選択されたメモリセルに記憶されたデータの値を示す請求項２に記載の集積回路。
【請求項４】
前記バイアス回路は、前記読み出し動作中にタイミング信号に応答するとともに、前記データ線に結合されて昇圧量によって前記データ線の電圧を容量的に昇圧させる昇圧回路と、前記昇圧回路に結合されて前記選択されたメモリセルによって決まる前記昇圧量を設定する昇圧電源と、を含み、前記シーケンスには、前記第４の時間間隔又はその前の、前記データ線のレベルを感知する前にブースト電圧を印加して前記データ線を昇圧することが含まれる請求項３に記載の集積回路。
【請求項５】
前記アレイの前記メモリセルに印加された前記ワード線電圧は、前記異なるバイアス条件の間、略同じである請求項１に記載の集積回路。
【請求項６】
その中のブロックが複数のレベルＬ（ｚ）を備え、当該複数のレベルの中のレベルＬ（ｚ）がそれぞれ２次元アレイのメモリセルを含み、当該それぞれの２次元アレイが当該アレイ内の対応するメモリセルに結合された複数のローカルビット線を含む複数のブロックと、
その中のグローバルビット線が複数のコネクタを含み、当該複数のコネクタの中のコネクタが前記複数のブロックにおける対応するローカルビット線に結合された任意のグローバルビット線に結合され、前記複数のブロックのうちの１つのブロックにおける前記対応するローカルビット線が、前記複数のブロックのうちの他のブロックにおける前記対応するローカルビット線とは異なるレベルＬ（ｚ）上にある複数のグローバルビット線と、
前記複数のグローバルビット線に結合され、選択されたメモリセルの前記レベルＬ（ｚ）に基づいて対応するグローバルビット線にそれぞれのバイアス電圧を印加するように構成されたスイッチ回路と、を含む集積回路。
【請求項７】
前記複数のブロックのそれぞれにはＮ個のレベルＬ（ｚ）（レベル指数ｚ＝１〜Ｎ）があり、前記コネクタは、前記対応するローカルビット線の前記レベルＬ（ｚ）に対するレベル指数の統計関数が定数と等しくなるように前記複数のグローバルビット線の各グローバルビット線に配列される請求項６に記載の集積回路。
【請求項８】
前記選択されたメモリセルの前記レベルＬ（ｚ）に基づいて、選択されたメモリセルのメモリ状態に対応する閾値電圧のばらつきを補償する前記スイッチ回路に結合されたバイアス回路を含む請求項６に記載の集積回路。
【請求項９】
前記複数のグローバルビット線と前記スイッチ回路とに結合されたバッファを含む請求項６に記載の集積回路。
【請求項１０】
ローカルビット線と、当該ローカルビット線に結合されたメモリセルを含む複数のレベルのメモリセルを含むメモリアレイと、
前記アレイのローカルビット線の対応する組に結合されたグローバルビット線と、
前記複数のレベルにおけるメモリセルを選択する復号化回路と、
選択されたバイアス電圧を提供するために前記グローバルビット線に結合され、制御信号に応答して、選択されたメモリセルの前記レベルに対応する前記グローバルビット線のバイアス電圧を選択するバイアス回路と、を含む集積回路。
【請求項１１】
前記グローバルビット線のうちの任意の１本に結合された前記ローカルビット線の組は、前記メモリアレイの複数のレベルにローカルビット線を含む請求項１０に記載の集積回路。
【請求項１２】
前記グローバルビット線は、それぞれのクランプトランジスタを介して、対応するセンシング回路に結合されるデータ線の組の中の対応するデータ線に結合され、前記バイアス回路は、前記メモリアレイの選択されたメモリセルの読み出し動作中にタイミング信号に応答し、前記データ線に接続されたプレチャージ回路と、前記選択されたメモリセルの前記レベルに依存する前記クランプトランジスタの制御端子にバイアス電圧を印加するバイアス電源とを含む請求項１０に記載の集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−１５０８７６（Ｐ２０１２−１５０８７６Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１２−２２５９（Ｐ２０１２−２２５９）
【出願日】平成２４年１月１０日（２０１２．１．１０）
【出願人】（５９９１２９０７４）旺宏電子股▲ふん▼有限公司 (27)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２４年１月１０日（２０１２．１．１０）
【出願人】（５９９１２９０７４）旺宏電子股▲ふん▼有限公司 (27)
【Ｆターム（参考）】
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