【課題】不揮発性メモリのバッファ領域のウェアレベルを緩和するメモリシステムが提供される。
【解決手段】本発明によるメモリシステムは使用者領域とバッファ領域を有する不揮発性メモリと、前記不揮発性メモリのウェアレベル情報に基づいて、前記使用者領域の一部ブロックを前記バッファ領域に転換する動作を管理するためのウェアレベル制御ロジックと、を含む。前記ウェアレベル情報は前記使用者領域のプログラム−消去サイクル情報、ＥＣＣエラー率情報、又は消去ループ回数情報であり得る。本発明によると、バッファ領域のＰ／Ｅサイクル耐久性（ｅｎｄｕｒａｎｃｅ）を増加するか、或いはＥＣＣエラー率や消去ループ回数の増加率を減らすことによって、メモリシステムの性能を向上させ得る。 （もっと読む）

【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】ベリファイに要する時間の短縮を図る。
【解決手段】ワード線WLとローカルビット線BLに接続された電気的に書き換え可能な複数のメモリセルMCを含むメモリセルアレイと、前記ローカルビット線に接続され前記各メモリセルのデータを反転してグローバルビット線GBLに出力する複数のローカルセンスアンプLSAと、前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプGBSAと、前記複数のローカルセンスアンプを動作させて該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第１ベリファイと,前記複数のローカルセンスアンプを停止させて,該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第２ベリファイとを切り替えるアドレスデコーダと、を有する。 （もっと読む）

【課題】不揮発性メモリ素子を含む多値論理装置を提供する。
【解決手段】信頼性が改善された多値論理装置に係り、マルチレベル信号を、複数の部分信号に変換するように構成された変換ユニット、及び複数の部分信号をそれぞれ保存する複数の不揮発性メモリ素子を含み、不揮発性メモリ素子それぞれに保存された複数の部分信号それぞれのビット数は、マルチレベル信号のビット数より少ないことを特徴とする多値論理装置である。 （もっと読む）

【課題】メモリ装置の書き込み欠陥からデータを保護するための方法及びシステムを提供する。
【解決手段】この方法は、データアイテムのセットにわたる冗長情報を計算し、データアイテムを、メモリに記憶するために送信することを含む。冗長情報は、データアイテムがメモリに首尾良く書き込まれるまでの間のみ保持され、次いで、破棄される。データアイテムは、それをメモリに書き込むのに欠陥が生じたとき、冗長情報を使用して回復される。 （もっと読む）

【課題】不揮発性の半導体ディスクの寿命を監視する半導体ディスク寿命監視装置を提供する。
【解決手段】半導体ディスク５−１〜５−Ｋの書込み制御を行うファイルシステム３と、当該ファイルシステム３と前記半導体ディスク５−１〜５−Ｋを接続するインタフェースドライバ４を備え、当該インタフェースドライバ４により書込みが行われる半導体ディスク５−１〜５−Ｋの寿命を予測する半導体ディスク寿命監視装置１であって、前記ファイルシステム３からの書込みを書込情報として測定する測定部７と、前記測定結果を累積し第１の保存データ３２として保存する保存部８と、前記保存した累積書込情報に基づいて、半導体ディスク５−１〜５−Ｋの寿命を予測する。 （もっと読む）

【課題】消去動作の際、充分な量の正孔を生成させて消去特性を確保することができる３次元不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板から突出されたチャンネル膜と、チャンネル膜に沿って積層された複数のメモリセルと、チャンネル膜の一側端と繋がれたソースラインと、チャンネル膜の他側端と繋がれたビットラインと、チャンネル膜の一側端とソースラインとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションと、チャンネル膜の他側端と前記ビットラインとの間に介在されて、Ｎタイプの不純物がドープされた第２ジャンクションと、を含む。 （もっと読む）

【課題】不揮発性半導体メモリの書き換え時に、適切なパルス電圧および適切なパルス幅を備える信号を印加可能な不揮発性半導体記憶装置を提供することである。
【解決手段】本発明にかかる不揮発性半導体記憶装置は、記録されている情報を所定のパルス電圧および所定のパルス幅を備える信号を印加することで書き換え可能な不揮発性半導体メモリ１１と、不揮発性半導体メモリ１１の書き換えを制御する書き換え制御部１２と、を備える。書き換え制御部１２は、不揮発性半導体メモリの総書き換え回数に基づき仮のパルス電圧および仮のパルス幅の少なくとも一つを決定する。更に、決定された仮のパルス電圧および仮のパルス幅の少なくとも一つを不揮発性半導体メモリ１１の温度に基づいて補正することで、書き換え時に不揮発性半導体メモリ１１に印加する信号のパルス電圧およびパルス幅の少なくとも一つを決定する。 （もっと読む）

【課題】、復号効率のよいメモリカード３を提供する。
【解決手段】メモリカード３は、複数のメモリセル１３Ｄと、ＨＢ読み出し電圧とＳＢ読み出し電圧とを、メモリセル１３Ｄに印加する制御を行うＣＰＵコア１１と、閾値電圧をもとにＬＬＲテーブルから取得したＬＬＲに基づき軟判定復号を行うＥＣＣ部１と、を具備し、第１のＬＬＲテーブル２０Ａから取得したＬＬＲに基づいた復号が失敗した場合に、最高電圧の第１のＨＢ読み出し電圧Ｈ０７を中心とする閾値電圧分布を測定し、閾値電圧分布の最小頻度電圧ＶＭと第１のＨＢ読み出し電圧Ｈ０７との差である第１のシフト値ΔＶ１が「負」の場合には、第２のＬＬＲテーブル２０Ｂから取得したＬＬＲに基づき復号を行い、第１のシフト値ΔＶ１が「正」の場合には、第３のＬＬＲテーブル２０Ｃから取得したＬＬＲに基づき復号を行う。 （もっと読む）

【課題】多値書き込み時におけるメモリセルのしきい値分布の拡大を抑制する。
【解決手段】書き込み制御部７ａは、レベルの高い第１のしきい値分布についての第１書き込み動作を行い、前記第１のしきい値分布の第１ベリファイ動作を行い、前記第１ベリファイ動作の結果に基づいて、第２書き込み動作を行い、前記第１のしきい値分布よりもレベルの低い第２のしきい値分布についての書き込み動作を開始する。 （もっと読む）

【課題】メモリ動作を可能にするために、低いまたはより低い電圧入力をより高い電圧に変換することは、変換器効率を低下させ、チャージポンプ回路のサイズおよび複雑さを増加させる。
【解決手段】メモリデバイスはデータを記憶するためのフラッシュメモリなどのコアメモリを含む。メモリデバイスは、フラッシュメモリに電力を供給するのに使用される第1の電圧を受け取るために第1の電力入力部を含む。さらに、メモリデバイスは、第2の電圧を受け取るために第2の電力入力部を含む。第2の電圧を受け取り、1つまたは複数の内部電圧を引き出すように構成された電力管理回路をメモリデバイスは含む。電力管理回路は内部電圧をフラッシュメモリに供給または伝達する。電力管理回路(例えば電圧変換器回路)によって発生され、コアメモリに供給される様々な内部電圧は、コアメモリ中のセルに関する読出し/プログラム/消去などの動作を可能にする。 （もっと読む）

【課題】データ書き込み時における書き込み回数を減らし、且つ読み出し精度を高めることが可能な半導体不揮発性メモリ及びデータ書き込み方法を提供する。
【解決手段】書き込むべきデータの値に対応した量の電荷を電荷蓄積部に注入することによって書き込みを行うデータ書き込み手段を有し、データ書き込み手段によるデータの書き込みに先立ち、電荷蓄積部各々から読み出し電流を送出させ、読み出し電流が最大読み出し電流閾値よりも大となる電荷蓄積部に、この読み出し電流が最大読み出し電流閾値を下回るまで電荷を注入する初期化書き込みを行う。 （もっと読む）

【課題】データ保持時間を、マスクＲＯＭと同様の無限大とすることができる、長期にわたりデータを保持できる信頼性の高いＥＥＰＲＯＭを提供する。
【解決手段】不揮発性半導体記憶装置は、所定のセンスレベルに対して熱平衡状態しきい値電圧が正方向である第１の不揮発性半導体記憶素子１００に正のデータを記憶し、熱平衡状態しきい値電圧が負方向である第２の不揮発性半導体記憶素子２００に負のデータを記憶することでデータ保持時間を無限大にする。 （もっと読む）

【課題】頁バッファをプレーンの中央部に位置させ、上側メモリレジスタと下側メモリレジスタを区分させる不揮発性メモリ装置を提供する。
【解決手段】第１メモリセルグループと接続される第１レジスタ及び第２メモリセルグループと接続される第２レジスタを含む頁バッファが提供され、各メモリセルに対して下位ビットプログラムを完了する段階と、第１レジスタのデータラッチ部の第１ノードに上位ビットデータを設定する段階と、上位ビットプログラムを行う段階と、第１検証電圧以上にプログラムされた場合、第１ノードに第１データを設定する段階と、第２検証電圧以上にプログラムされた場合、第１ノードに第１データと相反したレベルの第２データを設定する段階と、第３検証電圧以上にプログラムされた場合、第１ノードに第１データを設定する段階と、第１ノードに設定されたデータにより上位ビットプログラムを繰り返す段階を含む。 （もっと読む）

【課題】カラムブロックのデータラッチに対するデータの高速転送を可能にする。
【解決手段】半導体記憶装置１は、メモリセルアレイ２と、データバスＤＢと、転送制御部ＴＣ０〜ＴＣ２と、複数のカラムブロックＣ（０＋４×ｉ）〜Ｃ（３＋４×ｉ）と、カラムセレクタＣＳとを含む。カラムブロックおよびカラムセレクタはメモリセルアレイより下に形成される。データバスＤＢは複数のステージＳ０〜Ｓ３に分割される。転送制御部は複数のステージのそれぞれにデータが割り当てられるようにデータをシリアル転送する。カラムブロックは選択された場合にデータを一次記憶する。カラムセレクタＣＳはカラムブロックの中から、ステージごとにいずれかのカラムブロックを選択し、ステージごとに選択されたカラムブロックとの間でデータをパラレル転送する。データバスＤＢはカラムブロックの配列方向の一方の端側から他方の端側へ向かい、他方の端側で折り返す。 （もっと読む）

【課題】不良ブロック情報を適切に管理することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は不揮発にデータを記憶する複数のメモリセルを配列してなる複数のブロック、並びにメモリセルと接続されるワード線、及びビット線を有するメモリセルアレイと、メモリセルアレイ内に設けられ、ブロックが不良ブロックであること示す不良ブロック情報を不揮発に記憶可能に構成された不良ブロック格納領域と、ワード線を選択するロウデコーダと、メモリセルに対するデータの書き込み、消去及び読み出しを制御する制御回路とを備える。制御回路は、不良ブロック格納領域に書き込まれた不良ブロック情報をビット線を介して外部へ出力する出力動作を実行可能に構成されるとともに、外部から入力された不良ブロック情報をビット線を介して不良ブロック格納領域に書き込む第１の書き込み動作を実行可能に構成される。 （もっと読む）

【課題】デカップリング容量素子の信頼性と、フラッシュメモリの動作モードに対応した供給電流の補償を損なわずに、フラッシュメモリの面積増加を抑制する。
【解決手段】本発明に係る半導体集積回路１０は、フラッシュメモリ部１２と、フラッシュメモリ部１２に電圧を供給する昇圧回路１３と、昇圧回路１３の出力に一端が接続されたデカップリング容量素子１５と、フラッシュメモリ部１２の動作モードに応じて、デカップリング容量素子１５の他端の電位を制御する制御回路１４とを備える。 （もっと読む）

【課題】 効率的なデータ検索が可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、複数の単位構造を含む。単位構造は、メモリセルとそれぞれ接続されたセンスアンプ(SA)と、センスアンプと接続された第１線(LBUS)と、第１線と接続された第１ラッチ(XDL)と、第１線と接続された第２ラッチ(LDL)と、第１線と接続され、第１および第２ラッチ中のデータに対する論理演算を行なう演算回路(Y)と、を含む。複数の第１検知回路(31,32)は、各々が複数の単位構造の相違する一部を含んだ複数の単位構造群とそれぞれ接続され、対応する単位構造群において少なくとも１つの第１線の電位がＬレベルであることを検知する。第２検知回路(43)は、少なくとも１つの第１検知回路によって検知がなされたことを検知する。 （もっと読む）