【課題】メモリセルの動作を従来よりも高速化できる半導体装置を提供する。
【解決手段】フローティングゲートFGとコントロールゲートCG、第１導電型ソース13s及び第１導電型ドレイン13dを有する第１導電型ＭＯＳトランジスタ13と、前記フローティングゲートFGと前記コントロールゲートCG、第２導電型ソース１４ｓ及び第２導電型ドレイン14dを有する第２導電型ＭＯＳトランジスタ14と、前記第１導電型ドレイン13d及び前記第２導電型ドレイン14dに接続される第１のソース／ドレイン11bと、第２のソース／ドレイン11aと、ゲートを有する選択トランジスタ１１と、前記第１導電型ソースに接続される第１電源線VpLと、前記第２導電型ソースに接続される第２電源線VnLと、前記選択トランジスタ11の第２のソース／ドレイン11aに接続されるビット線BLと、前記選択トランジスタ11のゲートに接続されるワード線WLと、を有する。 （もっと読む）

【課題】電源投入時における誤書き込みが発生しにくいメモリ回路を提供する。
【解決手段】メモリ回路１０は、書き込み時のみにソース・ドレイン間に電圧を印加されて書き込まれる、書き込み用のＰチャネル型不揮発性メモリ素子１５と、コントロールゲート及びフローティングゲートがＰチャネル型不揮発性メモリ素子１５のコントロールゲート及びフローティングゲートとそれぞれ共通にされ、読み出し時のみにソース・ドレイン間に電圧を印加されて読み出される、読み出し用のＮチャネル型不揮発性メモリ素子１６と、を備える。 （もっと読む）

【課題】データの書き込み不良を抑えつつ、面積を小さく抑えることができる不揮発性の記憶装置、または当該不揮発性の記憶装置を用いた半導体装置の提供を目的の一とする。
【解決手段】不揮発性の記憶素子を有する第１の記憶部と、上記第１の記憶部へのデータの書き込みが正確に行われたかどうかを検証するベリファイ動作において、上記データを一時的に保存するための第２の記憶部（データバッファ）とを有する。そして、第２の記憶部が、記憶素子と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極めて小さい絶縁ゲート電界効果型トランジスタとを有する。 （もっと読む）

【課題】従来に比べ信頼性を向上させることができる不揮発性半導体メモリセル及び不揮発性半導体メモリ装置を提供する。
【解決手段】本発明の不揮発性半導体メモリセルは、半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルであって、 互いに並列接続されるとともに、独立の複数のコントロールゲートでそれぞれ制御される複数のフローティングゲート型トランジスタと、複数のフローティングゲート型トランジスタと直列に接続され、セレクトゲートに接続される選択トランジスタとを有し、複数のフローティングゲート型トランジスタと選択トランジスタとが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものである （もっと読む）

【課題】レイアウト面積の増大を抑えつつ信頼性を向上させることができる１層ポリシリコンプロセスで製造可能な不揮発性半導体メモリセルを提供する。
【解決手段】共通のコントロールゲートＣＧで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタＴ２、Ｔ３を有し、複数のフローティングゲート型トランジスタＴ２、Ｔ３と選択トランジスタＴ１とが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタＴ２、Ｔ３の各ドレインが直線状のメタル配線２２で接続される。 （もっと読む）

【課題】レイアウト面積を削減し、且つ、記憶保持の信頼性を向上する不揮発性半導体メモリ装置を提供する。
【解決手段】不揮発性半導体メモリセルは、第１の選択トランジスタ、２つのフローティングゲート型のメモリ素子及び第２の選択トランジスタの順に直列に接続し、レイアウトとしては、トランジスタ形成部２２０にそれぞれの素子のドレイン及びソースを直列に配置し、メモリ素子のコントロールゲート電極であるｎ＋型拡散層２１９をトランジスタ形成部と平行に配置し、メモリ素子のフローティングゲートであるポリシリコン２０３ａ、２０３ｂをトランジスタ形成部２２０とｎ＋型拡散層２１９とに垂直に交わる方向に配置し、第１の選択トランジスタ及び第２の選択トランジスタのゲート電極であるポリシリコン２１４ａ、２１４ｂをトランジスタ形成部２２０と垂直に交わる方向に配置する。 （もっと読む）

【課題】選択されるメモリの制御ゲートに隣接するワードゲートへの負電圧の印加によってメモリの制御ゲート下の接合端部で生成される高エネルギーのホールの分布を変化させることによって、ツインＭＯＮＯＳセルの消去速度を向上させる。
【解決手段】Ｖword＝０のとき、消去目標電圧Ｖｔは１秒後に０．５Ｖに到達する。ワードゲートをＶword＝−０．５Ｖという僅かにマイナスの電位にバイアスすると、消去速度がほぼ１０００倍に高められる。これは、右側の拡散領域４２の接合端部でバンド間トンネル効果により発生するホールが負の電位によってワードゲートの方に引き寄せられ、目標制御ゲート６２の下に更に蓄積されるからである。更に、−１Ｖの負電圧をワードゲートに印加することによって、消去速度は１０００倍以上に高められる。 （もっと読む）

【課題】 不揮発性メモリ部から揮発性ラッチ回路へのデータ転送動作が不揮発性メモリ部の動作を制御する制御端子の電圧が高い領域でも正常に動作可能な半導体記憶装置を提供する。
【解決手段】 制御回路ＣＮＴが、ワード線ＷＬ１、Ｗｌ２に読み出し電圧Ｖｗｌを印加し、第１スイッチング素子Ｑｎ２、Ｑｎ３及び第２スイッチング素子Ｑｎ４を導通状態にした後、プリチャージ回路Ｑｐ１、Ｑｐ２によりデータノードＳＤ、ＳＤＢをプリチャージした後、不揮発性メモリ部Ｍ１、Ｍ２の各電流量でデータノードを放電する第１プリセンス動作を行い、その後にワード線電圧を部分的或いは徐々に低下させ、揮発性ラッチ回路ＬＣを活性化させて、データノード間の電圧差を予備的に増幅する第２プリセンス動作を行い、その後に、第１スイッチング素子をオフするか、ワード線への電圧印加を完全に停止するか何れか一方または両方の動作を行ってメインセンス動作を開始する。 （もっと読む）

いくつかの実施形態は、誘電体材料によって互いにスペーシングされる、垂直に積層される電荷捕獲領域を有するメモリセルを含む。誘電体材料は、高ｋ材料を含み得る。電荷捕獲領域のうちの１つ以上は、金属材料を含み得る。かかる金属材料は、ナノドット等の複数の個別の絶縁されたアイランドとして存在し得る。いくつかの実施形態は、メモリセルの形成方法を含み、トンネル誘電体上に２つの電荷捕獲領域が形成され、当該領域は互いに対して垂直に配置され、トンネル誘電体に最も近い領域は、もう１つの当該領域よりも深いトラップを有する。いくつかの実施形態は、メモリセルを含む電子システムを含む。いくつかの実施形態は、垂直に積層される電荷捕獲領域を有するメモリセルのプログラミング方法を含む。
（もっと読む）

【課題】ベリファイ操作が省略可能で２種類を超えるしきい値電圧の実現が可能な不揮発性半導体記憶素子及び不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１と、半導体基板に設けられた第一の導電型の半導体領域２ｃと、離間して設けられた第二の導電型のソースおよびドレイン領域２ａ、２ｂと、ソースおよびドレイン領域の間に設けられた第一の絶縁層３と、第一の絶縁層上に設けられ、少なくとも三層の導電体膜４ａ、４ｃ、４ｅ、４ｇと、導電体膜間に設けられた導電体間絶縁膜４ｂ、４ｄ、４ｆとの積層構造を有し、半導体基板から遠く離れて位置している導電体間絶縁膜の誘電率は、半導体基板の近くに位置している導電体間絶縁膜の誘電率よりも高く且つ導電体間絶縁膜の誘電率は第一の絶縁層３の誘電率より低い電荷蓄積層４と、電荷蓄積層上に設けられ導電体間絶縁膜の何れよりも誘電率が高い第二の絶縁層５と、導電体層６と、を備えている。 （もっと読む）

【課題】読み出しに使用される回路の規模を小さくし、更に、リファレンス信号の信号レベルを容易に微調整する。
【解決手段】フローティングゲートに電荷を蓄積するメモリセル２１と、メモリセル２１のドレイン側に接続されるビット線ＢＬｉと、ソース側に接続されるビット線／ＢＬｉと、フローティングゲートに電荷を蓄積するリファレンスセル２２と、ビット線ＢＬｉ、／ＢＬｉから電気的に独立して設けられた、リファレンスセル２２のドレイン側に接続されるリファレンスビット線ＲＢＬと、ソース側に接続されるリファレンスビット線／ＲＢＬと、センスアンプ６と、ビット線電位制御回路７とを備える。ビット線電位制御回路７は、メモリセル２１からデータを読み出す読み出し動作時に、リファレンスビット線／ＲＢＬをビット線／ＢＬｉの電圧レベルと異なる電圧レベルに制御する。 （もっと読む）

【課題】メモリセルを構成するＰチャネル１層ポリシリコンを使用した１対のメモリトランジスタの両方に常時電流を流すことなく、メモリセルに書き込まれたデータの読み出しを行うことができるメモリ回路及びメモリ回路の動作制御方法を得る。
【解決手段】電源電圧ＶＤＤと、ＰＭＯＳトランジスタ１３及びメモリトランジスタ１１の接続部との間にＮＭＯＳトランジスタ１５を接続し、電源電圧ＶＤＤと、ＰＭＯＳトランジスタ１４及びメモリトランジスタ１２の接続部との間にＮＭＯＳトランジスタ１６を接続し、ＮＭＯＳトランジスタ１５及び１６の各ゲートにリードイネーブル信号をそれぞれ入力するようにした。 （もっと読む）

【課題】ＮＡＮＤ型不揮発性メモリの消去動作として、ＰウェルやＮウェルなどの基板端子を用いないで、不揮発性メモリ素子における電荷蓄積部に注入された電荷を放出する、すなわちＮＡＮＤ型不揮発性メモリのデータの消去動作する方法を提供することを課題とする。
【解決手段】ＮＡＮＤ型不揮発性メモリにおけるデータの消去方法において、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出について、ビット線、ソース線、及び制御ゲートに電位を印加することにより行う。そして、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出を、電荷を放出する不揮発性メモリ素子のソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行う。 （もっと読む）

【課題】不揮発性メモリアレイにおいて信頼性の高い読み出し動作を行う。
【解決手段】各メモリセルは、互いに逆向きの第１及び第２の電流経路を使って読み出されるべき一対の記憶部を有する。各メモリセルを流れる電流は、各電流経路でそれぞれ、メモリセルの記憶状態「００」「０１」「１０」「１１」に応じて図中に示す分布９３〜９６を示す。分布９３と分布９５との間に第１のリファレンス電流レベル９１を定め、分布９４と分布９６との間に第２のリファレンス電流レベル９２を定める。第１、第２の電流経路で、メモリセルに流れる電流とリファレンス電流レベル９１，９２とを比較するとともに、メモリセルに流れる電流に応じた電荷をそれぞれ第１、第２の蓄積部に蓄える。第１の蓄積部に蓄えた電荷量と第２の蓄積部に蓄えた電荷量とを比較する。 （もっと読む）

【課題】 従来のＥＥＰＲＯＭにおいては、データの書き込みや消去の際にデータリード用トランジスタを用いている為、ホットキャリア注入やＦＮトンネル電流がデータリード用トランジスタ部のゲート酸化膜に大きなストレスを与えてしまい、そのデータ保持信頼性に大きな悪影響を与える。
【課題を解決するための手段】 本発明は、データの書き込み及び消去をデータリード用トランジスタでは一切行わないことでセルのデータ保持信頼性向上を図る。更に、データリード時にゲート酸化膜に電界をかけないようにすることでセルのデータ保持信頼性向上を図る。 （もっと読む）

【課題】 セル電流値のデータ０とデータ１の分布の隙間が極端に狭かったり、あるいは、重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供すること。
【解決手段】 第１入出力端子から第２入出力端子に電流を流したときのメモリセルからの出力電流に相当する第１出力と、第２入出力端子から第１入出力端子に電流を流したときのメモリセルからの出力電流に相当する第２出力とに基づいて、メモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３・・が有する二つの記憶領域のうちの片側の記憶領域の情報の読み出しを行う。 （もっと読む）

【課題】 浮遊ゲート周辺の寄生容量を削減するとともに、制御ゲートと浮遊ゲート間の容量を増大することが困難であり、書き込み電圧を低減し、高集積化、高速化を図ることが困難であった。
【解決手段】 半導体基板１１に溝が形成されている。溝の底部に第１のゲート絶縁膜ＧＩを介して浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧの両側に対応する半導体基板１１内にソース又はドレイン領域としての拡散層Ｓ／Ｄが形成されている。両拡散層Ｓ／Ｄ上に位置し、浮遊ゲートＦＧの両側壁にゲート間絶縁膜ＩＧＩを介して浮遊ゲートＦＧを駆動する第１、第２の制御ゲートＣＧが形成されている。 （もっと読む）

【課題】 ソース・ドレインに挟まれた１つのメモリセルに４ビット以上のメモリ領域を有する不揮発性記憶素子へのデータ書込を精度よく行う。
【解決手段】 不揮発性記憶素子１００は、シリコン基板１０２に離間して設けられた第１および第２の不純物拡散領域１６０ａおよび１６０ｂの間に並行配置されたｎ個（ｎは４以上の偶数）のコントロールゲート１１４〜１１７、およびそれらのコントロールゲートとそれぞれ対を成すメモリ領域１０６ａ〜１０６ｄを含むメモリセルを含む。不揮発性記憶素子１００の制御方法は、ｎ個のコントロールゲート１１４〜１１７を左右２分割し、電子注入対象のメモリ領域から遠い方の不純物拡散領域に低電圧、近い方の不純物拡散領域に高電圧を印加するとともに、電子注入対象のメモリ領域と対を成すコントロールゲートに他のコントロールゲートよりも高電圧を印加する工程を含む。 （もっと読む）

【課題】 低消費電力での高速書き込みが可能で、かつ構造の簡単な不揮発性のメモリセルとその製造方法を提供する。
【解決手段】 素子分離領域２で分離された横方向の素子形成領域にソース拡散層４とドレイン拡散層５を交互に形成し、このソース拡散層４の両側にゲートＯＮＯ膜６Ｌ，６Ｒを介して制御ゲート電極７Ｌ，７Ｒを形成する。制御ゲート電極７Ｌ，７Ｒの側面には、ゲート電極間絶縁膜８Ｌ，８Ｒを介してゲート電極１０Ｌ，１０Ｒを形成し、制御ゲート電極７Ｌ，７Ｒ、及びゲート電極１０Ｌ，１０Ｒは、素子分離領域２上のソースラインＳＬ及びワードラインＷＬＬ，ＷＬＲで、それぞれ縦方向に接続する。更に、メモリセルが形成されたシリコン基板１の表面に中間絶縁膜１１を形成し、横方向の各ドレイン拡散層５はコンタクト１２を介してビットラインＢＬに接続する。 （もっと読む）