不揮発性半導体記憶装置およびそのベリファイ制御方法
【課題】ベリファイに要する時間の短縮を図る。
【解決手段】ワード線WLとローカルビット線BLに接続された電気的に書き換え可能な複数のメモリセルMCを含むメモリセルアレイと、前記ローカルビット線に接続され前記各メモリセルのデータを反転してグローバルビット線GBLに出力する複数のローカルセンスアンプLSAと、前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプGBSAと、前記複数のローカルセンスアンプを動作させて該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第１ベリファイと,前記複数のローカルセンスアンプを停止させて,該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第２ベリファイとを切り替えるアドレスデコーダと、を有する。
【解決手段】ワード線WLとローカルビット線BLに接続された電気的に書き換え可能な複数のメモリセルMCを含むメモリセルアレイと、前記ローカルビット線に接続され前記各メモリセルのデータを反転してグローバルビット線GBLに出力する複数のローカルセンスアンプLSAと、前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプGBSAと、前記複数のローカルセンスアンプを動作させて該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第１ベリファイと,前記複数のローカルセンスアンプを停止させて,該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第２ベリファイとを切り替えるアドレスデコーダと、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、不揮発性半導体記憶装置およびそのベリファイ制御方法に関する。
【背景技術】
【０００２】
フラッシュメモリ（フラッシュＥ2ＰＲＯＭ）等の不揮発性半導体記憶装置のメモリセルは、データの消去状態と非消去状態で、そのメモリセルを構成するトランジスタの閾値電圧が変化する。
【０００３】
通常、使用されているフラッシュメモリのメモリセルは、例えば、データ消去を行うと閾値電圧が低くなってセル電流が増大する。そのため、１つのメモリセルでも消去が進むと、メモリセルアレイ全体の電流が大きく流れることになる。
【０００４】
すなわち、一般的なフラッシュメモリにおいて、全てのメモリセルのビット線をワイヤードオア（wired-or）するような一括ベリファイでは、例えば、１つでも消去状態のメモリセルが存在すると、ビット線の電位を低電位電源線のレベルに引き下げてしまう。そのため、全てのメモリセルが消去されたことを一括して検出することが困難になっている。
【０００５】
その結果、データ消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリにおいて、消去のベリファイは、読み出しと同様に、１アドレス毎に実施している。
【０００６】
ところで、従来、不揮発性半導体記憶装置のベリファイ技術としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０３−２５９４９９号公報
【特許文献２】特開平１０−２４１３７８号公報
【特許文献３】特開平１０−２２８７８５号公報
【特許文献４】特開平０７−０５７４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述したように、例えば、データ消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリ（フラッシュＥ2ＰＲＯＭ）等の不揮発性半導体装置において、複数セクタの一括消去を実施してもベリファイ時間が長くなるため、一括消去の効果が薄れるといった課題がある。
【０００９】
特に、記憶容量が大きい不揮発性半導体記憶装置では、ベリファイ時間が無視できない程に長くなるといった解決すべき課題がある。
【課題を解決するための手段】
【００１０】
一実施形態によれば、メモリセルアレイと、複数のローカルセンスアンプと、グローバルセンスアンプと、アドレスデコーダと、を有する不揮発性半導体記憶装置が提供される。
【００１１】
前記メモリセルアレイは、ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含み、前記ローカルセンスアンプは、前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する。
【００１２】
前記グローバルセンスアンプは、前記複数のローカルセンスアンプの出力の論理和を演算し、前記アドレスデコーダは、第１ベリファイと、第２ベリファイと、を切り替える。前記第１ベリファイは、前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする。
【００１３】
前記第２ベリファイは、前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結する。そして、前記第２ベリファイは、前記複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする。
【発明の効果】
【００１４】
開示の不揮発性半導体記憶装置およびそのベリファイ制御方法は、ベリファイに要する時間を短縮することができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】図１は、不揮発性半導体記憶装置の一例を示すブロック図である。
【図２】図２は、図１に示す不揮発性半導体記憶装置における要部を概略的に示す図である。
【図３】図３は、関連技術のローカルセンスアンプの一例を示す図である。
【図４】図４は、図３に示すローカルセンスアンプの動作波形の一例を示す図である。
【図５】図５は、関連技術の不揮発性半導体記憶装置の動作を説明するための図である。
【図６】図６は、本実施例に係る不揮発性半導体記憶装置における消去ベリファイ時の動作を説明するための図である。
【図７】図７は、図６に示す消去ベリファイ時におけるアドレスデコーダの動作を説明するための図である。
【図８】図８は、本実施例に係る不揮発性半導体記憶装置におけるプログラムベリファイ時の動作を説明するための図である。
【図９】図９は、図８に示すプログラムベリファイ時におけるローカルセンスアンプの動作を説明するための図である。
【図１０】図１０は、図９に示すローカルセンスアンプの動作を行わせるための制御信号生成回路の一例を示す図である。
【図１１】図１１は、図８に示すプログラムベリファイ時におけるアドレスデコーダの動作を説明するための図である。
【発明を実施するための形態】
【００１６】
まず、不揮発性半導体記憶装置およびそのベリファイ制御方法の実施例を詳述する前に、関連技術の不揮発性半導体記憶装置およびそのベリファイ制御方法、並びに、それらにおける課題を図１〜図５を参照して説明する。
【００１７】
図１は、不揮発性半導体記憶装置の一例を示すブロック図であり、自動書き換えアルゴリズムを内蔵したフラッシュメモリの一例を示す。図１に示されるように、フラッシュメモリは、メモリセルアレイ１，書き換えステートマシン／テストコントロール回路２，アドレスデコーダ３およびデータ入出力回路（データＩ／Ｏ）４を有する。
【００１８】
さらに、フラッシュメモリは、ベリファイデータ判定部５，センスアンプ６，昇圧回路７およびレギュレータ８を有する。メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの各交差個所に設けられた複数のメモリセルＭＣを含む。
【００１９】
すなわち、各メモリセルＭＣは、ワード線ＷＬに接続されたゲート（コントロールゲート），ビット線ＢＬに接続されたドレイン，および，接地（低電位電源線レベルＶssに）されたソースを有する。
【００２０】
ここで、ワード線ＷＬは、ロウデコーダ１１により、アドレスデコーダ３からのロウアドレスに従って選択され、また、ビット線ＢＬは、アドレスデコーダ３からのカラムアドレスに従って、カラムデコーダ１２を介してセンスアンプ６に接続される。
【００２１】
書き換えステートマシン／テストコントロール回路２は、コマンド認識部２１を有し、例えば、外部からの書き換えコマンドを認識して、メモリセルアレイ１におけるメモリセルＭＣの書き換え（プログラム）を行う。
【００２２】
アドレスデコーダ３は、アドレスカウンタ３１を有し、入力アドレスに対応したロウアドレスおよびカラムアドレスを出力すると共に、アドレスカウンタ３１によりカウントしたアドレスを生成して出力する。
【００２３】
ベリファイデータ判定部５は、データＩ／Ｏ４の出力およびセンスアンプ６の出力を受け取って、書き込みベリファイ（プログラムベリファイ）および消去ベリファイを行い、その結果を書き換えステートマシン／テストコントロール回路２に出力する。
【００２４】
例えば、メモリセルＭＣのプログラム時には、プログラムベリファイを行うが、昇圧回路７およびレギュレータ８により、ベリファイ時のワード線ＷＬの電圧を生成し、通常の読み出しと同様に、センスアンプ６によりデータを読み出す。
【００２５】
図１に示すフラッシュメモリにおいて、消去およびプログラムは、アドレスおよびデータの組み合せのコマンドを入力するか、或いは、試験用のモードを起動し、アドレスカウンタ３１と回路２によりアドレスおよび電圧を制御して行う。
【００２６】
なお、後に詳述する本実施例の不揮発性半導体記憶装置およびそのベリファイ制御方法は、図１の構成を有するフラッシメモリに対して適用することができる。
【００２７】
図２は、図１に示す不揮発性半導体記憶装置における要部を概略的に示す図であり、メモリセルアレイ１，カラムデコーダ１２およびセンスアンプ６に対応し、メモリセルＭＣのデータを判定回路（ベリファイデータ判定部５）に出力するまでの構成を示す。
【００２８】
なお、図２の例では、前述したメモリセルアレイ１は、消去単位であるセクタ（ＳＣＴ０，ＳＣＴ１）毎に分離され、各セクタ内のローカルビット線ＢＬxxは、選択信号ＳＥＣＹxxにより選択されるスイッチ素子を介してローカルセンスアンプに接続される。
【００２９】
さらに、ローカルビット線４本に１個のローカルセンスアンプが設けられ、各セクタのローカルセンスアンプの出力を接続したグローバルビット線４本に対して、選択信号ＹＤｘにより選択されるスイッチ素子を介してグローバルセンスアンプが接続される。
【００３０】
具体的に、セクタＳＣＴ０において、ローカルビット線ＢＬ00〜ＢＬ03は、選択信号ＳＥＣＹ00〜ＳＥＣＹ03により選択されるスイッチングトランジスタＴＲ00〜ＴＲ03を介してローカルセンスアンプＬＳＡ00に接続される。
【００３１】
また、セクタＳＣＴ０において、ローカルビット線ＢＬ0C〜ＢＬ0Fは、選択信号ＳＥＣＹ00〜ＳＥＣＹ03により選択されるスイッチングトランジスタＴＲ0C〜ＴＲ0Fを介してローカルセンスアンプＬＳＡ03に接続される。
【００３２】
さらに、セクタＳＣＴ１において、ローカルビット線ＢＬ10〜ＢＬ13は、選択信号ＳＥＣＹ10〜ＳＥＣＹ13により選択されるスイッチングトランジスタＴＲ10〜ＴＲ13を介してローカルセンスアンプＬＳＡ10に接続される。
【００３３】
また、セクタＳＣＴ１において、ローカルビット線ＢＬ1C〜ＢＬ1Fは、選択信号ＳＥＣＹ10〜ＳＥＣＹ13により選択されるスイッチングトランジスタＴＲ1C〜ＴＲ1Fを介してローカルセンスアンプＬＳＡ13に接続される。
【００３４】
ここで、グローバルビット線ＧＢＬ０は、セクタＳＣＴ０のローカルセンスアンプＬＳＡ00の出力およびセクタＳＣＴ１のローカルセンスアンプＬＳＡ10の出力に接続される。また、グローバルビット線ＧＢＬ３は、セクタＳＣＴ０のローカルセンスアンプＬＳＡ03の出力およびセクタＳＣＴ１のローカルセンスアンプＬＳＡ13の出力に接続される。
【００３５】
そして、４本のグローバルビット線ＧＢＬ０〜ＧＢＬ３は、選択信号ＹＤ０〜ＹＤ３により選択されるスイッチングトランジスタＴＲ０〜ＴＲ３を介してグローバルセンスアンプＧＢＳＡに接続される。
【００３６】
なお、図２では、セクタを２個（ＳＣＴ０，ＳＥＣ１）に設定し、各セクタに含まれるビット線の数を１６本（ＢＬ00〜ＢＬ0F，ＢＬ10〜ＢＬ1F）に設定している。さらに、４本のビット線（ＢＬ00〜ＢＬ03，ＢＬ10〜ＢＬ13；…；ＢＬ0C〜ＢＬ0F，ＢＬ1C〜ＢＬ1F）に対してローカルセンスアンプ（ＬＳＡ00，ＬＳＡ10；…；ＬＳＡ03，ＬＳＡ13）を設けている。
【００３７】
そして、各セクタＳＣＴ０，ＳＣＴ１の対応する４個のローカルセンスアンプ（ＬＳＡ00，ＬＳＡ10；…；ＬＳＡ01，ＬＳＡ11）の出力を接続する４本のグローバルビット線ＧＢＬ０〜ＧＢＬ３に対してグローバルセンスアンプＧＢＳＡを設けている。
【００３８】
上述した図２の構成は、単なる一例であり、セクタの数，各セクタに含まれるビット線の数，ローカルセンスアンプに対するローカルビット線の数、および、グローバルセンスアンプに対するグローバルビット線の数等は、様々に変更することができる。
【００３９】
図３は、関連技術のローカルセンスアンプの一例を示す図である。ここで、図３は、複数（Ｎ＋１個）あるセクタＳＣＴ０〜ＳＥＣＮにおける１つのセクタ（ＳＣＴ０）の詳細、グローバルビット線ＧＢＬ、および、ＧＢＬを受けるＩ−Ｖ変換およびバッファ部２００を示す。
【００４０】
また、図３に示す例では、セクタＳＣＴ０の中央にローカルセンスアンプＬＳＡが配置され、その左右両側に、ローカルビット線ＬＢＬを選択する選択ゲートＳＳＥＬ、および、セルアレイＣＥＬＬが配置されている。
【００４１】
なお、本実施例が対象とする不揮発性半導体記憶装置は、図３に示すようなセクタの中央に配置されたローカルセンスアンプを有するものに限定されず、セクタの端、或いは、隣のセクタのセルアレイとの間等にローカルセンスアンプが配置されたものでもよい。
【００４２】
図３に示されるように、ローカルセンスアンプ１００（ＬＳＡ）は、複数のスイッチ素子（ｎチャネル型ＭＯＳトランジスタ）Ｔｎ00〜Ｔｎ03およびＴｎ１〜Ｔｎ７を有する。
【００４３】
ローカルビット線ＬＢＬ０，ＬＢＬ１は、ローカルビット線選択信号Ｓ０，Ｓ１により制御されるトランジスタＴｎ00，Ｔｎ01、並びに、プリチャージ・書き込み用信号ＰＲ０により制御されるトランジスタＴｎ１を介してグローバルビット線ＧＢＬに接続される。
【００４４】
ローカルビット線ＬＢＬ２，ＬＢＬ３は、ローカルビット線選択信号Ｓ２，Ｓ３により制御されるトランジスタＴｎ02，Ｔｎ03、並びに、プリチャージ・書き込み用信号ＰＲ１により制御されるトランジスタＴｎ７を介してグローバルビット線ＧＢＬに接続される。
【００４５】
なお、図３では、各セルアレイＣＥＬＬには、２本のワード線ＷＬ０，ＷＬ１および２つのメモリセルＭＣだけが描かれているが、実際には、複数のワード線と複数のローカルビット線の各交差個所にメモリセルが設けられている。従って、各選択ゲートＳＳＥＬにおいて、ローカルビット線選択信号により制御されるトランジスタの数もローカルビット線の数に対応して設けられることになる。
【００４６】
ここで、トランジスタＴｎ２，Ｔｎ６は、セルアレイ選択信号ＲＤ０，ＲＤ１により、読み出し・ベリファイ時の左右メモリセルアレイの一方を選択するためのものである。また、トランジスタＴｎ３〜Ｔｎ５は、センスアンプイネーブル信号ＳＡＥおよびリセット信号Ｒ等により、所定の制御を行うためのものである。
【００４７】
すなわち、トランジスタＴｎ５は、信号Ｒを受けて、スタンバイ時にローカルビット線ＬＢＬを低電位電源レベルＶssにクランプし、また、トランジスタＴｎ３は、信号ＳＡＥを受けてグローバルビット線ＧＢＬをトランジスタＴｎ４のドレインに接続する。なお、トランジスタＴｎ４のゲートには、選択したローカルビット線（ＬＢＬ０）の電圧が印加される。
【００４８】
ここで、左右のメモリセルアレイＳＳＥＬから、１本のローカルビット線を選択するには、ローカルビット線選択信号Ｓ０〜Ｓ３およびセルアレイ選択信号ＲＤ０，ＲＤ１を使用して行う。なお、各メモリセルＭＣのゲート（コントロールゲート）には、いずれかのワード線ＷＬ０〜ＷＬ３が接続されている。
【００４９】
グローバルビット線ＧＢＬには、プリチャージ制御信号ＰＲにより制御されるｐチャネル型ＭＯＳトランジスタＴｐ１が設けられている。すなわち、プリチャージ制御信号ＰＲは、プリチャージ・書き込み用信号ＰＲ０の立ち下がりで『Ｈ』になり、内部の読み出しが完了すると『Ｌ』になる。
【００５０】
なお、プリチャージ制御信号ＰＲが『Ｈ』になる期間以外では、グローバルビット線ＧＢＬがプリチャージされる。そして、グローバルビット線ＧＢＬは、Ｉ−Ｖ変換およびバッファ部２００に接続され、そこから、ラッチされたデータＤが出力される。
【００５１】
図３に示されるように、Ｉ−Ｖ変換およびバッファ部２００は、トランジスタＴｎ８，Ｔｎ９およびＴｐ２，Ｔｐ３、並びに、インバータＩ１，Ｉ２を有する。ここで、トランジスタＴｎ８およびＴｐ２は、ラッチ信号ＬＴ，ＬＴｘにより制御されるトランスファゲートを構成し、インバータＩ１およびＩ２はラッチを構成する。
【００５２】
なお、インバータＩ２の高電位電源線側および低電位電源線側には、それぞれトランジスタＴｐ３およびＴｎ９が挿入され、ラッチ信号ＬＴ，ＬＴｘに従って動作が制御されるようになっている。
【００５３】
すなわち、ラッチ信号ＬＴが『Ｈ』（ＬＴｘが『Ｌ』）のとき、トランスファゲート（Ｔｐ２，Ｔｎ８）がオンすると共に、ラッチ（Ｉ１，Ｉ２）がイネーブルになって、グローバルビット線ＧＢＬのレベルを保持する。
【００５４】
図４は、図３に示すローカルセンスアンプの動作波形の一例を示す図であり、ワード線ＷＬ０およびローカルビット線ＬＢＬ０により選択されるセルを読み出す場合を示す。なお、図４において、上半分が消去セル（消去された閾値電圧の低いセル）の動作波形を示し、下半分がプログラムセル（プログラムされた閾値電圧の高いセル）の動作波形を示す。
【００５５】
まず、図４の参照符号Ｔ１で示されるように、スタンバイ状態では、信号Ｒ，Ｓ０〜Ｓ３およびＲＤ０，ＲＤ１の全てが『Ｈ』になっており、全てのローカルビット線ＬＢＬ０〜ＬＢＬ３は、リセットトランジスタ（Ｔｎ４）によりＶssにクランプされる。
【００５６】
これは、その後にローカルビット線（ＬＢＬ０）を１本選択し、Ｈフローティングにしてレベルを読み出すときに、隣接するローカルビット線（ＬＢＬ１）をＶssにクランプして、ワード線カップリングノイズを発生させないために行うものである。また、このとき、グローバルビット線ＧＢＬは、プリチャージ制御信号ＰＲを『Ｈ』にしてトランジスタＴｐ１がオンしているので、『Ｈ』にプリチャージされる。
【００５７】
次に、参照符号Ｔ２で示されるように、リセット信号Ｒと、右側のセルアレイ選択信号ＲＤ１、非選択のローカルビット線ＬＢＬ１を選択するローカルビット線選択信号Ｓ１を『Ｈ』から『Ｌ』に変化させる。これにより、ローカルビット線ＬＢＬ０のみをローカルセンスアンプＬＳＡに接続させることができる。
【００５８】
その後、左側のセルアレイのプリチャージ・書き込み用信号ＰＲ０を『Ｈ』にすることで、選択するローカルビット線ＬＢＬ０をグローバルビット線ＧＢＬに接続し、ＧＢＬ経由でＬＢＬ０を『Ｈ』にプリチャージする。さらに、並行して、選択するワード線ＷＬ０を『Ｌ』から『Ｈ』に立ち上げる。
【００５９】
さらに、参照符号Ｔ３で示されるように、信号ＰＲ０を『Ｈ』から『Ｌ』にするのと同時に、信号ＰＲを『Ｌ』から『Ｈ』にすることで、ＧＢＬのプリチャージを終了すると共に、ＬＢＬ０のプリチャージを終了する。
【００６０】
すなわち、ＧＢＬおよびＬＢＬ０を『Ｈ』レベルで高インピーダンス状態（Ｈフローティング）にする。このとき、ワード線ＷＬ０が『Ｈ』になっているため、メモリセルＭＣの閾値電圧のレベルに応じて、ローカルビット線ＬＢＬ０のレベルが変化する。
【００６１】
従って、参照符号Ｔ４で示されるように、図４の上半分の消去セルでは、メモリセルＭＣの閾値電圧が低いためセル電流が流れ、ＬＢＬ０のレベルを『Ｌ』（Ｖss）に引き下げる。一方、図４の下半分のプログラムセルでは、メモリセルＭＣの閾値電圧が高いためセル電流が殆ど流れず、ＬＢＬ０のレベルはＨフローティング（『Ｈ』レベル）を維持する。
【００６２】
そして、消去セルを読み出す場合に、ＬＢＬ０が『Ｌ』と判別できるまで電圧が下がったタイミングで、センスアンプイネーブルＳＡＥを『Ｌ』から『Ｈ』に立ち上げる。ここで、消去セル読み出しの場合は、ＬＢＬ０の電圧（『Ｌ』）がゲートに入力されたトランジスタＴｎ４はオフしているので、ＧＢＬはＨフローティングを維持する。
【００６３】
これを受けて、参照符号Ｔ５で示されるように、図４の上半分の消去セルでは、Ｉ−Ｖ変換およびバッファ部２００でバッファされたデータＤは、『Ｌ』を維持する。
【００６４】
一方、図４の下半分のプログラムセルでは、ＬＢＬ０はＨフローティング（『Ｈ』）を維持しているので、ＧＢＬの電圧をＶssに向けて引き下げる。これを受けて、Ｉ−Ｖ変換およびバッファ部２００でバッファされたデータＤは、『Ｌ』から『Ｈ』に反転する。つまり、ローカルセンスアンプＬＳＡにより、ＬＢＬのレベルを反転したデータがＧＢＬに伝えられる。
【００６５】
このデータＤが確定した後、ラッチ信号ＬＴを『Ｌ』から『Ｈ』（ＬＴｘを『Ｈ』から『Ｌ』）にして、Ｉ−Ｖ変換およびバッファ部２００の入力に設けられたトランスファゲート（Ｔｐ２，Ｔｎ８）を開き、インバータＩ１，Ｉ２によりデータをラッチする。
【００６６】
ここで、データのラッチは、消去した後の閾値電圧が高めになっている消去セルを読み出したときに、ＬＢＬ０が完全に『Ｌ』になっていない段階でＳＡＥを『Ｈ』にすると、若干ＧＢＬが引き下げられてプログラムセルと誤って判定しないために行う必要がある。
【００６７】
すなわち、参照符号Ｔ６で示されるように、ＧＢＬのレベルをラッチした後、消去セルのデータＤは『Ｌ』、プログラムセルのデータＤは『Ｈ』に確定する。
【００６８】
そして、参照符号Ｔ７で示されるように、データＤのラッチ（判定）の後、ワード線ＷＬ０を『Ｌ』に、ローカルビット線ＬＢＬ０を『Ｌ』に、グローバルビット線ＧＢＬを『Ｈ』に、それぞれリセットする。その結果、参照符号Ｔ８で示されるように、初期状態（スタンバイ状態Ｔ１）に戻る。
【００６９】
図５は、関連技術の不揮発性半導体記憶装置の動作を説明するための図であり、前述した図２に対応する要部を概略的に示してベリファイ動作を説明するためのものである。図５に示されるように、ベリファイのモードに入った後、例えば、セクタＳＣＴ０のワード線ＷＬ00，選択信号ＳＥＣＹ00およびＹＤ０を高レベル『Ｈ』として、１つのメモリセルを選択する。
【００７０】
すなわち、選択信号ＳＥＣＹ00によりスイッチングトランジスタＴＲ00をオンすると共に、ローカルセンスアンプＬＳＡ00を活性化（オン）し、さらに、選択信号ＹＤ０によりスイッチングトランジスタＴＲ０をオンする。そして、グローバルセンスアンプＧＢＳＡをオンすることで、ワード線ＷＬ00とローカルビット線ＢＬ00の交差個所のメモリセルＭＣ0000を選択する。
【００７１】
メモリセルＭＣ0000のデータは、ローカルビット線ＢＬ00，スイッチングトランジスタＴＲ00，ローカルセンスアンプＬＳＡ00，グローバルビット線ＧＢＬ０，スイッチングトランジスタＴＲ０を介してグローバルセンスアンプＧＢＳＡで検知（読み出）される。
【００７２】
そして、このグローバルセンスアンプＧＢＳＡで読み出されたメモリセルＭＣ0000のデータは、データ判定回路（ベリファイデータ判定部５）においてベリファイされる。
【００７３】
すなわち、１つのメモリセル（ＭＣ0000）を選択した後に、ベリファイ用のワード線電圧を生成して、その電圧をワード線（ＷＬ00）に伝える。その後、図４を参照して説明したように、ローカルセンスアンプ（ＬＳＡ00）を動作させてベリファイを行う。なお、消去およびプログラムのベリファイは、ワード線電圧が異なるのみで動作は同じである。
【００７４】
このように、例えば、データ消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリにおいて、消去のベリファイは、読み出しと同様に、１アドレス毎に実施している。そのため、複数セクタの一括消去を実施してもベリファイ時間が長くなるため、一括消去の効果が薄れることになる。
【００７５】
以下、不揮発性半導体記憶装置およびそのベリファイ制御方法の実施例を、添付図面を参照して詳述する。図６は、本実施例に係る不揮発性半導体記憶装置（フラッシュメモリ）における消去ベリファイ時の動作を説明するための図である。
【００７６】
図６に示されるように、本実施例のフラッシュメモリにおける消去ベリファイは、各セクタＳＣＴ０，ＳＣＴ１において、ワード線ＷＬ00，ＷＬ01、選択信号ＳＥＣＹ00，ＳＥＣＹ10およびＹＤ０を高レベル『Ｈ』としてそれぞれ１つのメモリセルを選択する。
【００７７】
すなわち、選択信号ＳＥＣＹ00，ＳＥＣＹ10によりスイッチングトランジスタＴＲ00，ＴＲ10をオンすると共に、ローカルセンスアンプＬＳＡ00，ＬＳＡ01をオンし、さらに、選択信号ＹＤ０によりスイッチングトランジスタＴＲ０をオンする。そして、グローバルセンスアンプＧＢＳＡをオンする。
【００７８】
これにより、ＳＣＴ０におけるワード線ＷＬ00とローカルビット線ＢＬ00の交差個所のメモリセルＭＣ0000、および、ＳＣＴ１におけるワード線ＷＬ10とローカルビット線ＢＬ10の交差個所のメモリセルＭＣ1010を選択する。
【００７９】
メモリセルＭＣ0000のデータは、ローカルビット線ＢＬ00，スイッチングトランジスタＴＲ00，ローカルセンスアンプＬＳＡ00，グローバルビット線ＧＢＬ０，スイッチングトランジスタＴＲ０を介してグローバルセンスアンプＧＢＳＡで読み出される。
【００８０】
同時に、メモリセルＭＣ1010のデータは、ローカルビット線ＢＬ10，スイッチングトランジスタＴＲ10，ローカルセンスアンプＬＳＡ10，グローバルビット線ＧＢＬ０，スイッチングトランジスタＴＲ０を介してグローバルセンスアンプＧＢＳＡで読み出される。
【００８１】
従って、各セクタＳＣＴ０，ＳＣＴ１において、同じ位置に対応する複数のメモリセルＭＣ0000，ＭＣ1010のデータがＧＢＳＡで読み出される。ここで、例えば、同じ位置に対応する複数の消去状態のメモリセルにおける全てのセルの閾値電圧が低くなっていれば、ＧＢＳＡから出力されるデータは『Ｌ』になる。
【００８２】
一方、例えば、同じ位置に対応する複数の消去状態のメモリセルにおいて、１つでも閾値電圧が高いセルがあると、ＧＢＳＡから出力されるデータは『Ｈ』になる。そこで、本実施例のフラッシュメモリは、例えば、複数のセクタにおける同じ位置に対応する複数のメモリセルの消去ベリファイを同時に行うことにより、消去ベリファイに要する時間を低減する。
【００８３】
図６に示されるように、消去ベリファイのモードに入った後、セクタＳＣＴ０のワード線ＷＬ00および選択信号ＳＥＣＹ00、並びに、セクタＳＣＴ１のワード線ＷＬ10および選択信号ＳＥＣＹ10を『Ｈ』にして、それぞれ１つのメモリセルＭＣ0000，ＭＣ1010を選択する。
【００８４】
なお、図６では、セクタは、ＳＣＴ０およびＳＣＴ１の２つしか描かれていないが、セクタの数に限定はなく、複数のセクタにおいてそれぞれ１つのメモリセルを同時に選択してもよい。
【００８５】
このようにしてメモリセルを選択した後に、消去ベリファイ用のワード線電圧を生成して、その電圧を選択ワード線ＷＬ00，ＷＬ10に伝える。その後、各セクタＳＣＴ０，ＳＣＴ１におけるローカルセンスアンプＬＳＡ00，ＬＳＡ10を、図３および図４を参照して説明したように動作させる。
【００８６】
そして、各ローカルセンスアンプＬＳＡ00，ＬＳＡ10の出力をワイヤードオア（wired-or）した信号をグローバルセンスアンプＧＢＳＡに入力することにより、複数のメモリセルを同時に消去ベリファイすることができる。
【００８７】
この時、消去されていないメモリセルが存在すると、そのメモリセルが存在するセクタのローカルセンスアンプの出力が『Ｌ』になる。すなわち、図３および図４を参照して説明したように、ローカルセンスアンプＬＳＡは、プリチャージ後に、その出力『Ｌ』を『Ｈ』にすることはできないため、選択されたＧＢＬは『Ｌ』になって、消去ベリファイはフェイルする。
【００８８】
一方、選択されたメモリセルの全てが消去されている場合、全てのローカルセンスアンプＬＳＡ00，ＬＳＡ10の出力はプリチャージレベルのＨフローティングを維持するため、グローバルビット線ＧＢＬは『Ｈ』が維持されて、消去ベリファイはパスする。
【００８９】
すなわち、データ消去を行うと閾値電圧が低くなってセル電流が増大するメモリセルＭＣの消去ベリファイを行う場合、各セクタＳＣＴ０，ＳＣＴ１において、メモリセルの近くに配置したローカルセンスアンプＬＳＡ00，ＬＳＡ10でセルデータを反転する。
【００９０】
さらに、ローカルセンスアンプＬＳＡ00，ＬＳＡ10により反転されたデータをグローバルセンスアンプＧＢＳＡでワイヤードオアすることで消去ベリファイを行う。これにより、全メモリセル一括ではないが、複数のメモリセルを同時にベリファイすることで、ベリファイ時間を短縮することが可能になる。
【００９１】
以上の説明は、データの消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリの消去ベリファイを例としたが、データのプログラムを行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリのプログラムベリファイでも同様である。
【００９２】
図７は、図６に示す消去ベリファイ時におけるアドレスデコーダの動作を説明するための図である。ここで、図７は、アドレスデコーダ３に含まれる、消去ベリファイ機能を実施するための制御信号を生成する制御信号生成部の一例を示すが、これは様々な回路構成とすることができる。
【００９３】
図７に示されるように、消去一括ベリファイを示す信号ＥＳＶＥＲＩが『Ｈ』になることで、セクタＳＣＴ０，ＳＣＴ１を選択する信号ＳＥＣ０とＳＥＣ１の両方が入力アドレスに関係なく『Ｈ』になる。
【００９４】
さらに、入力アドレスに従って、ワード線ＷＬ00，ＷＬ10のレベルが『Ｈ』になり、選択信号ＳＥＣＹ00，ＳＥＣＹ10が『Ｈ』になり、そして、選択信号ＹＤ０が『Ｈ』になる。これにより、図６の消去ベリファイの接続関係が達成される。
【００９５】
このように、消去ベリファイにおいて、ローカルセンスアンプを使用してメモリセルのデータを反転することで、複数のメモリセルを同時にベリファイし、消去ベリファイに要する時間を短縮することができる。
【００９６】
図８は、本実施例に係る不揮発性半導体記憶装置におけるプログラムベリファイ時の動作を説明するための図である。
【００９７】
図８に示されるように、プログラムベリファイのモードに入った後、セクタＳＣＴ０のワード線ＷＬ00および選択信号ＳＥＣＹ00〜ＳＥＣＹ03、並びに、選択信号ＹＤ０〜ＹＤ３を『Ｈ』にする。ここで、セクタＳＣＴ０におけるローカルセンスアンプＬＳＡ00〜ＬＳＡ03は、その入力が出力に直結されている。
【００９８】
図８では、セクタＳＣＴ０において１本のワード線ＷＬ00を選択しているが、選択するワード線の数に限定はなく、複数のワード線を同時に選択してもよい。ただし、セクタをまたがって複数のワード線を選択する場合は、それに伴って対応する選択信号ＳＥＣＹxxも『Ｈ』にする必要がある。
【００９９】
このようにしてメモリセルを選択した後に、プログラムベリファイ用のワード線電圧を生成して、その電圧を選択ワード線ＷＬ00に伝える。
【０１００】
そして、各ローカルセンスアンプＬＳＡ00〜ＬＳＡ03の出力をワイヤードオアした信号をグローバルセンスアンプＧＢＳＡに入力することにより、複数のメモリセルを同時にプログラムベリファイすることができる。
【０１０１】
この時、プログラムされていないメモリセルが存在すると、そのメモリセルが存在するセクタのローカルセンスアンプの出力が『Ｌ』になる。すなわち、ローカルセンスアンプＬＳＡは、その入力と出力が直結されているため、プログラムされていないメモリセルが存在すると、その出力『Ｌ』がそのままＧＢＬに伝えられ、プログラムベリファイはフェイルする。
【０１０２】
一方、選択されたメモリセルの全てがプログラムされている場合、全てのローカルセンスアンプＬＳＡ00，ＬＳＡ10の出力はプリチャージレベルのＨフローティングを維持するため、グローバルビット線ＧＢＬは『Ｈ』が維持されて、プログラムベリファイはパスする。
【０１０３】
すなわち、プログラムセルの閾値電圧が高いメモリセルＭＣのプログラムベリファイを行う場合、ローカルセンスアンプＬＳＡをそのままのレベルで通過したデータをグローバルセンスアンプＧＢＳＡでワイヤードオアすることでプログラムベリファイを行う。これにより、全メモリセル一括ではないが、複数のメモリセルを同時にベリファイすることで、ベリファイ時間を短縮することが可能になる。
【０１０４】
ただし、通常のプログラムベリファイとはデータが反転しているため、例えば、ベリファイを行う場合の期待値をステートマシン（書き換えステートマシンおよびテストコントロール回路２）において反転する必要がある。
【０１０５】
以上の説明は、データの消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリのプログラムベリファイを例としたが、データのプログラムを行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリの消去ベリファイでも同様である。
【０１０６】
図９は、図８に示すプログラムベリファイ時におけるローカルセンスアンプの動作を説明するための図である。
【０１０７】
前述したように、プログラムベリファイを行う場合、選択したセクタＳＣＴ０のローカルセンスアンプＬＳＡ00〜ＬＳＡ03は、その入力と出力が直結される。すなわち、図９に示されるように、ローカルセンスアンプＬＳＡにおいて、スイッチ素子（トランジスタ）Ｔｎ00，Ｔｎ01，Ｔｎ１をオンし、トランジスタＴｎ02，Ｔｎ03，Ｔｎ２，Ｔｎ６，Ｔｎ７をオフする。
【０１０８】
これにより、選択されたローカルビット線ＬＢＬ０，ＬＢＬ１をトランジスタＴｎ00，Ｔｎ01およびトランジスタＴｎ１を介してグローバルビット線ＧＢＬに接続する。ここで、図９のＬＢＬ０，ＬＢＬ１は、図８におけるＢＬ00〜ＢＬ0Fに相当し、図９のトランジスタＴｎ00，Ｔｎ01は、図８におけるＴＲ00〜ＴＲ0Fに相当し、図９のＴｎ１は、図８におけるＴＲ０〜ＴＲ３に相当する。
【０１０９】
すなわち、信号ＲＤ０を『Ｌ』とし、信号ＰＲ０，Ｓ０およびＳ１を『Ｈ』として、ＧＢＬとＬＢＬ０，ＬＢＬ１を直結した後、ＧＢＬ，ＬＢＬ（ＬＢＬ０，ＬＢＬ１）をプリチャージする。その後、信号ＰＲを『Ｈ』としてプリチャージ用のトランジスタＴｐ１をオフする。
【０１１０】
このとき、ワード線ＷＬ０は『Ｈ』なので、そのＷＬ０に接続されたメモリセルＭＣに１つでもプログラムされていない（消去状態の）セルがあると、そのセルが存在するセクタのローカルセンスアンプの出力が『Ｌ』になる。
【０１１１】
前述したように、ローカルセンスアンプＬＳＡは、プリチャージ後に『Ｌ』を『Ｈ』にすることはできないため、選択されたＧＢＬは『Ｌ』になり、プログラムベリファイはフェイルする。
【０１１２】
一方、ＷＬ０に接続された全てのメモリセルＭＣがプログラムされていると、全てのローカルセンスアンプＬＳＡ00〜ＬＳＡ03の出力はプリチャージレベルのＨフローティングを維持するので、ＧＢＬは『Ｈ』が維持されて、プログラムベリファイはパスする。
【０１１３】
このようにして、複数のメモリセルに対するプログラムベリファイを同時に行うことが可能になる。ただし、通常のプログラムベリファイとはデータが反転しているため、ベリファイを行う場合の期待値をステートマシンにおいて反転する必要があるのは、前述した通りである。
【０１１４】
図１０は、図９に示すローカルセンスアンプの動作を行わせるための制御信号生成回路の一例を示す図である。ここで、図１０に示す制御信号生成回路（制御信号生成部）は、例えば、アドレスデコーダ３に含まれ、その回路構成は、図１０に示すものに限定されず、様々に変更することが可能である。
【０１１５】
すなわち、図１０は、ローカルセンスアンプＬＳＡを図９のようにしてその入出力を直結する、換言すると、ＬＳＡに接続されたローカルビット線ＬＢＬとグローバルビット線ＧＢＬを直結状態にするための制御信号生成回路の例を示す。
【０１１６】
図１０において、参照符号ＳＥＣ0-0はセクタＳＣＴ０のＳ０／Ｓ１領域選択信号、ＰＲＥはプリチャージタイミング信号、そして、ＰＥＶＥＲＩＦＹは実際に一括プログラムベリファイ期間信号を示す。なお、信号ＰＥＶＥＲＩＦＹが『Ｈ』のとき、信号ＰＲ０が『Ｈ』となって、ＬＢＬとＧＢＬは直結状態になる。
【０１１７】
図１１は、図８に示すプログラムベリファイ時におけるアドレスデコーダの動作を説明するための図である。ここで、図１１は、アドレスデコーダ３に含まれる、プログラムベリファイ機能を実施するための制御信号を生成する制御信号生成部の一例を示すが、これは様々な回路構成とすることができるのはいうまでもない。
【０１１８】
図１１に示されるように、プログラム一括ベリファイを示すＰＳＶＥＲＩが『Ｈ』になることで、グローバルビット線ＧＢＬ０〜ＧＢＬ３を選択する信号ＹＤ０〜ＹＤ３信号の全てが入力アドレスに関係なく『Ｈ』になる。これにより、全てのグローバルビット線ＧＢＬ０〜ＧＢＬ３がグローバルセンスアンプＧＢＳＡに接続される。
【０１１９】
また、選択されたセクタＳＣＴ０のローカルビット線ＢＬ00〜ＢＬ0Fを選択する信号ＳＥＣＹ00〜ＳＥＣＹ03の全てが入力アドレスに関係なく『Ｈ』になり、セクタＳＣＴ０の全てのＢＬ00〜ＢＬ0FがローカルセンスアンプＬＳＡ00〜ＬＳＡ03に接続される。
【０１２０】
なお、図１１において、例えば、信号ＥＳＶＥＲＩも『Ｈ』とすることで、ＷＬ10，ＳＥＣＹ10〜ＳＥＣＹ13も『Ｈ』となり、ＷＬ00とＷＬ10に接続されている全てのメモリセルを同時にベリファイすることが可能になる。
【０１２１】
さらに、図１１において、ワード線ＷＬxxのデコーダをＳＥＣＹxxのデコーダと同じ構成とすることにより、全てのワード線を選択することも可能になる。
【０１２２】
このように、プログラムベリファイにおいて、ローカルセンスアンプを使用せずにローカルビット線をグローバルビット線に直結することで、複数のメモリセルを同時にベリファイし、プログラムベリファイに要する時間を短縮することができる。
【０１２３】
以上の説明では、主として、データ消去を行うと閾値電圧が低くなるメモリセルを使用した不揮発性半導体記憶装置における消去ベリファイおよびプログラムベリファイに関して説明した。本実施例の適用は、このようなデータ消去を行うと閾値電圧が低くなるメモリセルに限定されず、データ消去を行うと閾値電圧が高くなるメモリセルを使用した不揮発性半導体記憶装置に対しても適用することができる。
【０１２４】
すなわち、本実施例を、データ消去を行うと閾値電圧が高くなるメモリセルを使用した不揮発性半導体記憶装置に適用する場合には、図５〜図７をプログラムベリファイとして適用し、図８〜図１１を消去ベリファイとして適用することが可能である。
【０１２５】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、
前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、
前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、
前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第１ベリファイと、前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第２ベリファイと、を切り替えるアドレスデコーダと、
を有することを特徴とする不揮発性半導体記憶装置。
【０１２６】
（付記２）
前記メモリセルアレイは複数のセクタを有し、
前記アドレスデコーダは、入力アドレスと前記第１ベリファイおよび前記第２ベリファイの実施を示す制御信号を受け取り、
前記制御信号が前記第１ベリファイの実施を示した場合は、前記アドレスデコーダは前記複数のセクタを選択し、前記選択された複数のセクタのそれぞれから前記入力アドレスに基づきロウデコーダを介して複数の前記ワード線を選択することにより、前記複数のセクタから複数のメモリセルを選択する、
ことを特徴とする付記１に記載の不揮発性半導体記憶装置。
【０１２７】
（付記３）
前記制御信号が前記第２ベリファイの実施を示した場合は、前記アドレスデコーダは前記ロウデコーダを介して少なくとも１本の前記ワード線を選択すると共に、コラムデコーダを介して複数の前記ローカルビット線を選択し、前記選択された少なくとも１本のワード線に接続された複数のメモリセルを選択する、
ことを特徴とする付記２に記載の不揮発性半導体記憶装置。
【０１２８】
（付記４）
前記ローカルセンスアンプは、前記ローカルビット線が接続された第１の端子と、前記グローバルビット線が接続された第２の端子と、前記第１の端子と前記第２の端子を接続するスイッチを備え、前記制御信号が前記第２ベリファイの実行を示した場合は、前記スイッチが導通する、
ことを特徴とする付記３に記載の不揮発性半導体記憶装置。
【０１２９】
（付記５）
前記各メモリセルは、データの消去を行うと、当該メモリセルを構成するトランジスタの閾値電圧が、データの非消去状態よりも低くなるメモリセルである、
ことを特徴とする付記１乃至付記４のいずれか１項に記載の不揮発性半導体記憶装置。
【０１３０】
（付記６）
前記第１ベリファイは、消去された前記複数のメモリセルのデータを同時にベリファイする消去ベリファイであり、
前記第２ベリファイは、プログラムされた前記複数のメモリセルのデータを同時にベリファイするプログラムベリファイである、
ことを特徴とする付記５に記載の不揮発性半導体記憶装置。
【０１３１】
（付記７）
前記消去ベリファイは、前記複数のセクタにおいて、同じ位置に対応する複数のメモリセルを同時にベリファイする、
ことを特徴とする付記６に記載の不揮発性半導体記憶装置。
【０１３２】
（付記８）
前記複数のセクタの同じ位置に対応する複数のメモリセルは、それぞれセクタアドレス以下のアドレスが共通なメモリセルである、
ことを特徴とする付記７に記載の不揮発性半導体記憶装置。
【０１３３】
（付記９）
前記プログラムベリファイは、前記複数のセクタにおける１つのセクタに含まれる複数のメモリセルを同時にベリファイする、
ことを特徴とする付記６乃至付記８のいずれか１項に記載の不揮発性半導体記憶装置。
【０１３４】
（付記１０）
前記プログラムベリファイは、前記１つのセクタにおける１本のワード線に接続された複数のメモリセルを同時にベリファイする、
ことを特徴とする付記９に記載の不揮発性半導体記憶装置。
【０１３５】
（付記１１）
ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、
前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、
前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、を有する不揮発性半導体記憶装置のベリファイ制御方法であって、
前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイし、
前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする、
ことを特徴とする不揮発性半導体記憶装置のベリファイ制御方法。
【符号の説明】
【０１３６】
１ メモリセルアレイ
２ 書き換えステートマシン／テストコントロール回路
３ アドレスデコーダ
４ データ入出力回路（データＩ／Ｏ）
５ ベリファイデータ判定部
６ センスアンプ
７ 昇圧回路
８ レギュレータ
１１ ロウデコーダ
１２ カラムデコーダ
２１ コマンド認識部
３１ アドレスカウンタ
１００ ローカルセンスアンプ（ＬＳＡ）
【技術分野】
【０００１】
この出願で言及する実施例は、不揮発性半導体記憶装置およびそのベリファイ制御方法に関する。
【背景技術】
【０００２】
フラッシュメモリ（フラッシュＥ2ＰＲＯＭ）等の不揮発性半導体記憶装置のメモリセルは、データの消去状態と非消去状態で、そのメモリセルを構成するトランジスタの閾値電圧が変化する。
【０００３】
通常、使用されているフラッシュメモリのメモリセルは、例えば、データ消去を行うと閾値電圧が低くなってセル電流が増大する。そのため、１つのメモリセルでも消去が進むと、メモリセルアレイ全体の電流が大きく流れることになる。
【０００４】
すなわち、一般的なフラッシュメモリにおいて、全てのメモリセルのビット線をワイヤードオア（wired-or）するような一括ベリファイでは、例えば、１つでも消去状態のメモリセルが存在すると、ビット線の電位を低電位電源線のレベルに引き下げてしまう。そのため、全てのメモリセルが消去されたことを一括して検出することが困難になっている。
【０００５】
その結果、データ消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリにおいて、消去のベリファイは、読み出しと同様に、１アドレス毎に実施している。
【０００６】
ところで、従来、不揮発性半導体記憶装置のベリファイ技術としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０３−２５９４９９号公報
【特許文献２】特開平１０−２４１３７８号公報
【特許文献３】特開平１０−２２８７８５号公報
【特許文献４】特開平０７−０５７４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述したように、例えば、データ消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリ（フラッシュＥ2ＰＲＯＭ）等の不揮発性半導体装置において、複数セクタの一括消去を実施してもベリファイ時間が長くなるため、一括消去の効果が薄れるといった課題がある。
【０００９】
特に、記憶容量が大きい不揮発性半導体記憶装置では、ベリファイ時間が無視できない程に長くなるといった解決すべき課題がある。
【課題を解決するための手段】
【００１０】
一実施形態によれば、メモリセルアレイと、複数のローカルセンスアンプと、グローバルセンスアンプと、アドレスデコーダと、を有する不揮発性半導体記憶装置が提供される。
【００１１】
前記メモリセルアレイは、ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含み、前記ローカルセンスアンプは、前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する。
【００１２】
前記グローバルセンスアンプは、前記複数のローカルセンスアンプの出力の論理和を演算し、前記アドレスデコーダは、第１ベリファイと、第２ベリファイと、を切り替える。前記第１ベリファイは、前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする。
【００１３】
前記第２ベリファイは、前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結する。そして、前記第２ベリファイは、前記複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする。
【発明の効果】
【００１４】
開示の不揮発性半導体記憶装置およびそのベリファイ制御方法は、ベリファイに要する時間を短縮することができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】図１は、不揮発性半導体記憶装置の一例を示すブロック図である。
【図２】図２は、図１に示す不揮発性半導体記憶装置における要部を概略的に示す図である。
【図３】図３は、関連技術のローカルセンスアンプの一例を示す図である。
【図４】図４は、図３に示すローカルセンスアンプの動作波形の一例を示す図である。
【図５】図５は、関連技術の不揮発性半導体記憶装置の動作を説明するための図である。
【図６】図６は、本実施例に係る不揮発性半導体記憶装置における消去ベリファイ時の動作を説明するための図である。
【図７】図７は、図６に示す消去ベリファイ時におけるアドレスデコーダの動作を説明するための図である。
【図８】図８は、本実施例に係る不揮発性半導体記憶装置におけるプログラムベリファイ時の動作を説明するための図である。
【図９】図９は、図８に示すプログラムベリファイ時におけるローカルセンスアンプの動作を説明するための図である。
【図１０】図１０は、図９に示すローカルセンスアンプの動作を行わせるための制御信号生成回路の一例を示す図である。
【図１１】図１１は、図８に示すプログラムベリファイ時におけるアドレスデコーダの動作を説明するための図である。
【発明を実施するための形態】
【００１６】
まず、不揮発性半導体記憶装置およびそのベリファイ制御方法の実施例を詳述する前に、関連技術の不揮発性半導体記憶装置およびそのベリファイ制御方法、並びに、それらにおける課題を図１〜図５を参照して説明する。
【００１７】
図１は、不揮発性半導体記憶装置の一例を示すブロック図であり、自動書き換えアルゴリズムを内蔵したフラッシュメモリの一例を示す。図１に示されるように、フラッシュメモリは、メモリセルアレイ１，書き換えステートマシン／テストコントロール回路２，アドレスデコーダ３およびデータ入出力回路（データＩ／Ｏ）４を有する。
【００１８】
さらに、フラッシュメモリは、ベリファイデータ判定部５，センスアンプ６，昇圧回路７およびレギュレータ８を有する。メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの各交差個所に設けられた複数のメモリセルＭＣを含む。
【００１９】
すなわち、各メモリセルＭＣは、ワード線ＷＬに接続されたゲート（コントロールゲート），ビット線ＢＬに接続されたドレイン，および，接地（低電位電源線レベルＶssに）されたソースを有する。
【００２０】
ここで、ワード線ＷＬは、ロウデコーダ１１により、アドレスデコーダ３からのロウアドレスに従って選択され、また、ビット線ＢＬは、アドレスデコーダ３からのカラムアドレスに従って、カラムデコーダ１２を介してセンスアンプ６に接続される。
【００２１】
書き換えステートマシン／テストコントロール回路２は、コマンド認識部２１を有し、例えば、外部からの書き換えコマンドを認識して、メモリセルアレイ１におけるメモリセルＭＣの書き換え（プログラム）を行う。
【００２２】
アドレスデコーダ３は、アドレスカウンタ３１を有し、入力アドレスに対応したロウアドレスおよびカラムアドレスを出力すると共に、アドレスカウンタ３１によりカウントしたアドレスを生成して出力する。
【００２３】
ベリファイデータ判定部５は、データＩ／Ｏ４の出力およびセンスアンプ６の出力を受け取って、書き込みベリファイ（プログラムベリファイ）および消去ベリファイを行い、その結果を書き換えステートマシン／テストコントロール回路２に出力する。
【００２４】
例えば、メモリセルＭＣのプログラム時には、プログラムベリファイを行うが、昇圧回路７およびレギュレータ８により、ベリファイ時のワード線ＷＬの電圧を生成し、通常の読み出しと同様に、センスアンプ６によりデータを読み出す。
【００２５】
図１に示すフラッシュメモリにおいて、消去およびプログラムは、アドレスおよびデータの組み合せのコマンドを入力するか、或いは、試験用のモードを起動し、アドレスカウンタ３１と回路２によりアドレスおよび電圧を制御して行う。
【００２６】
なお、後に詳述する本実施例の不揮発性半導体記憶装置およびそのベリファイ制御方法は、図１の構成を有するフラッシメモリに対して適用することができる。
【００２７】
図２は、図１に示す不揮発性半導体記憶装置における要部を概略的に示す図であり、メモリセルアレイ１，カラムデコーダ１２およびセンスアンプ６に対応し、メモリセルＭＣのデータを判定回路（ベリファイデータ判定部５）に出力するまでの構成を示す。
【００２８】
なお、図２の例では、前述したメモリセルアレイ１は、消去単位であるセクタ（ＳＣＴ０，ＳＣＴ１）毎に分離され、各セクタ内のローカルビット線ＢＬxxは、選択信号ＳＥＣＹxxにより選択されるスイッチ素子を介してローカルセンスアンプに接続される。
【００２９】
さらに、ローカルビット線４本に１個のローカルセンスアンプが設けられ、各セクタのローカルセンスアンプの出力を接続したグローバルビット線４本に対して、選択信号ＹＤｘにより選択されるスイッチ素子を介してグローバルセンスアンプが接続される。
【００３０】
具体的に、セクタＳＣＴ０において、ローカルビット線ＢＬ00〜ＢＬ03は、選択信号ＳＥＣＹ00〜ＳＥＣＹ03により選択されるスイッチングトランジスタＴＲ00〜ＴＲ03を介してローカルセンスアンプＬＳＡ00に接続される。
【００３１】
また、セクタＳＣＴ０において、ローカルビット線ＢＬ0C〜ＢＬ0Fは、選択信号ＳＥＣＹ00〜ＳＥＣＹ03により選択されるスイッチングトランジスタＴＲ0C〜ＴＲ0Fを介してローカルセンスアンプＬＳＡ03に接続される。
【００３２】
さらに、セクタＳＣＴ１において、ローカルビット線ＢＬ10〜ＢＬ13は、選択信号ＳＥＣＹ10〜ＳＥＣＹ13により選択されるスイッチングトランジスタＴＲ10〜ＴＲ13を介してローカルセンスアンプＬＳＡ10に接続される。
【００３３】
また、セクタＳＣＴ１において、ローカルビット線ＢＬ1C〜ＢＬ1Fは、選択信号ＳＥＣＹ10〜ＳＥＣＹ13により選択されるスイッチングトランジスタＴＲ1C〜ＴＲ1Fを介してローカルセンスアンプＬＳＡ13に接続される。
【００３４】
ここで、グローバルビット線ＧＢＬ０は、セクタＳＣＴ０のローカルセンスアンプＬＳＡ00の出力およびセクタＳＣＴ１のローカルセンスアンプＬＳＡ10の出力に接続される。また、グローバルビット線ＧＢＬ３は、セクタＳＣＴ０のローカルセンスアンプＬＳＡ03の出力およびセクタＳＣＴ１のローカルセンスアンプＬＳＡ13の出力に接続される。
【００３５】
そして、４本のグローバルビット線ＧＢＬ０〜ＧＢＬ３は、選択信号ＹＤ０〜ＹＤ３により選択されるスイッチングトランジスタＴＲ０〜ＴＲ３を介してグローバルセンスアンプＧＢＳＡに接続される。
【００３６】
なお、図２では、セクタを２個（ＳＣＴ０，ＳＥＣ１）に設定し、各セクタに含まれるビット線の数を１６本（ＢＬ00〜ＢＬ0F，ＢＬ10〜ＢＬ1F）に設定している。さらに、４本のビット線（ＢＬ00〜ＢＬ03，ＢＬ10〜ＢＬ13；…；ＢＬ0C〜ＢＬ0F，ＢＬ1C〜ＢＬ1F）に対してローカルセンスアンプ（ＬＳＡ00，ＬＳＡ10；…；ＬＳＡ03，ＬＳＡ13）を設けている。
【００３７】
そして、各セクタＳＣＴ０，ＳＣＴ１の対応する４個のローカルセンスアンプ（ＬＳＡ00，ＬＳＡ10；…；ＬＳＡ01，ＬＳＡ11）の出力を接続する４本のグローバルビット線ＧＢＬ０〜ＧＢＬ３に対してグローバルセンスアンプＧＢＳＡを設けている。
【００３８】
上述した図２の構成は、単なる一例であり、セクタの数，各セクタに含まれるビット線の数，ローカルセンスアンプに対するローカルビット線の数、および、グローバルセンスアンプに対するグローバルビット線の数等は、様々に変更することができる。
【００３９】
図３は、関連技術のローカルセンスアンプの一例を示す図である。ここで、図３は、複数（Ｎ＋１個）あるセクタＳＣＴ０〜ＳＥＣＮにおける１つのセクタ（ＳＣＴ０）の詳細、グローバルビット線ＧＢＬ、および、ＧＢＬを受けるＩ−Ｖ変換およびバッファ部２００を示す。
【００４０】
また、図３に示す例では、セクタＳＣＴ０の中央にローカルセンスアンプＬＳＡが配置され、その左右両側に、ローカルビット線ＬＢＬを選択する選択ゲートＳＳＥＬ、および、セルアレイＣＥＬＬが配置されている。
【００４１】
なお、本実施例が対象とする不揮発性半導体記憶装置は、図３に示すようなセクタの中央に配置されたローカルセンスアンプを有するものに限定されず、セクタの端、或いは、隣のセクタのセルアレイとの間等にローカルセンスアンプが配置されたものでもよい。
【００４２】
図３に示されるように、ローカルセンスアンプ１００（ＬＳＡ）は、複数のスイッチ素子（ｎチャネル型ＭＯＳトランジスタ）Ｔｎ00〜Ｔｎ03およびＴｎ１〜Ｔｎ７を有する。
【００４３】
ローカルビット線ＬＢＬ０，ＬＢＬ１は、ローカルビット線選択信号Ｓ０，Ｓ１により制御されるトランジスタＴｎ00，Ｔｎ01、並びに、プリチャージ・書き込み用信号ＰＲ０により制御されるトランジスタＴｎ１を介してグローバルビット線ＧＢＬに接続される。
【００４４】
ローカルビット線ＬＢＬ２，ＬＢＬ３は、ローカルビット線選択信号Ｓ２，Ｓ３により制御されるトランジスタＴｎ02，Ｔｎ03、並びに、プリチャージ・書き込み用信号ＰＲ１により制御されるトランジスタＴｎ７を介してグローバルビット線ＧＢＬに接続される。
【００４５】
なお、図３では、各セルアレイＣＥＬＬには、２本のワード線ＷＬ０，ＷＬ１および２つのメモリセルＭＣだけが描かれているが、実際には、複数のワード線と複数のローカルビット線の各交差個所にメモリセルが設けられている。従って、各選択ゲートＳＳＥＬにおいて、ローカルビット線選択信号により制御されるトランジスタの数もローカルビット線の数に対応して設けられることになる。
【００４６】
ここで、トランジスタＴｎ２，Ｔｎ６は、セルアレイ選択信号ＲＤ０，ＲＤ１により、読み出し・ベリファイ時の左右メモリセルアレイの一方を選択するためのものである。また、トランジスタＴｎ３〜Ｔｎ５は、センスアンプイネーブル信号ＳＡＥおよびリセット信号Ｒ等により、所定の制御を行うためのものである。
【００４７】
すなわち、トランジスタＴｎ５は、信号Ｒを受けて、スタンバイ時にローカルビット線ＬＢＬを低電位電源レベルＶssにクランプし、また、トランジスタＴｎ３は、信号ＳＡＥを受けてグローバルビット線ＧＢＬをトランジスタＴｎ４のドレインに接続する。なお、トランジスタＴｎ４のゲートには、選択したローカルビット線（ＬＢＬ０）の電圧が印加される。
【００４８】
ここで、左右のメモリセルアレイＳＳＥＬから、１本のローカルビット線を選択するには、ローカルビット線選択信号Ｓ０〜Ｓ３およびセルアレイ選択信号ＲＤ０，ＲＤ１を使用して行う。なお、各メモリセルＭＣのゲート（コントロールゲート）には、いずれかのワード線ＷＬ０〜ＷＬ３が接続されている。
【００４９】
グローバルビット線ＧＢＬには、プリチャージ制御信号ＰＲにより制御されるｐチャネル型ＭＯＳトランジスタＴｐ１が設けられている。すなわち、プリチャージ制御信号ＰＲは、プリチャージ・書き込み用信号ＰＲ０の立ち下がりで『Ｈ』になり、内部の読み出しが完了すると『Ｌ』になる。
【００５０】
なお、プリチャージ制御信号ＰＲが『Ｈ』になる期間以外では、グローバルビット線ＧＢＬがプリチャージされる。そして、グローバルビット線ＧＢＬは、Ｉ−Ｖ変換およびバッファ部２００に接続され、そこから、ラッチされたデータＤが出力される。
【００５１】
図３に示されるように、Ｉ−Ｖ変換およびバッファ部２００は、トランジスタＴｎ８，Ｔｎ９およびＴｐ２，Ｔｐ３、並びに、インバータＩ１，Ｉ２を有する。ここで、トランジスタＴｎ８およびＴｐ２は、ラッチ信号ＬＴ，ＬＴｘにより制御されるトランスファゲートを構成し、インバータＩ１およびＩ２はラッチを構成する。
【００５２】
なお、インバータＩ２の高電位電源線側および低電位電源線側には、それぞれトランジスタＴｐ３およびＴｎ９が挿入され、ラッチ信号ＬＴ，ＬＴｘに従って動作が制御されるようになっている。
【００５３】
すなわち、ラッチ信号ＬＴが『Ｈ』（ＬＴｘが『Ｌ』）のとき、トランスファゲート（Ｔｐ２，Ｔｎ８）がオンすると共に、ラッチ（Ｉ１，Ｉ２）がイネーブルになって、グローバルビット線ＧＢＬのレベルを保持する。
【００５４】
図４は、図３に示すローカルセンスアンプの動作波形の一例を示す図であり、ワード線ＷＬ０およびローカルビット線ＬＢＬ０により選択されるセルを読み出す場合を示す。なお、図４において、上半分が消去セル（消去された閾値電圧の低いセル）の動作波形を示し、下半分がプログラムセル（プログラムされた閾値電圧の高いセル）の動作波形を示す。
【００５５】
まず、図４の参照符号Ｔ１で示されるように、スタンバイ状態では、信号Ｒ，Ｓ０〜Ｓ３およびＲＤ０，ＲＤ１の全てが『Ｈ』になっており、全てのローカルビット線ＬＢＬ０〜ＬＢＬ３は、リセットトランジスタ（Ｔｎ４）によりＶssにクランプされる。
【００５６】
これは、その後にローカルビット線（ＬＢＬ０）を１本選択し、Ｈフローティングにしてレベルを読み出すときに、隣接するローカルビット線（ＬＢＬ１）をＶssにクランプして、ワード線カップリングノイズを発生させないために行うものである。また、このとき、グローバルビット線ＧＢＬは、プリチャージ制御信号ＰＲを『Ｈ』にしてトランジスタＴｐ１がオンしているので、『Ｈ』にプリチャージされる。
【００５７】
次に、参照符号Ｔ２で示されるように、リセット信号Ｒと、右側のセルアレイ選択信号ＲＤ１、非選択のローカルビット線ＬＢＬ１を選択するローカルビット線選択信号Ｓ１を『Ｈ』から『Ｌ』に変化させる。これにより、ローカルビット線ＬＢＬ０のみをローカルセンスアンプＬＳＡに接続させることができる。
【００５８】
その後、左側のセルアレイのプリチャージ・書き込み用信号ＰＲ０を『Ｈ』にすることで、選択するローカルビット線ＬＢＬ０をグローバルビット線ＧＢＬに接続し、ＧＢＬ経由でＬＢＬ０を『Ｈ』にプリチャージする。さらに、並行して、選択するワード線ＷＬ０を『Ｌ』から『Ｈ』に立ち上げる。
【００５９】
さらに、参照符号Ｔ３で示されるように、信号ＰＲ０を『Ｈ』から『Ｌ』にするのと同時に、信号ＰＲを『Ｌ』から『Ｈ』にすることで、ＧＢＬのプリチャージを終了すると共に、ＬＢＬ０のプリチャージを終了する。
【００６０】
すなわち、ＧＢＬおよびＬＢＬ０を『Ｈ』レベルで高インピーダンス状態（Ｈフローティング）にする。このとき、ワード線ＷＬ０が『Ｈ』になっているため、メモリセルＭＣの閾値電圧のレベルに応じて、ローカルビット線ＬＢＬ０のレベルが変化する。
【００６１】
従って、参照符号Ｔ４で示されるように、図４の上半分の消去セルでは、メモリセルＭＣの閾値電圧が低いためセル電流が流れ、ＬＢＬ０のレベルを『Ｌ』（Ｖss）に引き下げる。一方、図４の下半分のプログラムセルでは、メモリセルＭＣの閾値電圧が高いためセル電流が殆ど流れず、ＬＢＬ０のレベルはＨフローティング（『Ｈ』レベル）を維持する。
【００６２】
そして、消去セルを読み出す場合に、ＬＢＬ０が『Ｌ』と判別できるまで電圧が下がったタイミングで、センスアンプイネーブルＳＡＥを『Ｌ』から『Ｈ』に立ち上げる。ここで、消去セル読み出しの場合は、ＬＢＬ０の電圧（『Ｌ』）がゲートに入力されたトランジスタＴｎ４はオフしているので、ＧＢＬはＨフローティングを維持する。
【００６３】
これを受けて、参照符号Ｔ５で示されるように、図４の上半分の消去セルでは、Ｉ−Ｖ変換およびバッファ部２００でバッファされたデータＤは、『Ｌ』を維持する。
【００６４】
一方、図４の下半分のプログラムセルでは、ＬＢＬ０はＨフローティング（『Ｈ』）を維持しているので、ＧＢＬの電圧をＶssに向けて引き下げる。これを受けて、Ｉ−Ｖ変換およびバッファ部２００でバッファされたデータＤは、『Ｌ』から『Ｈ』に反転する。つまり、ローカルセンスアンプＬＳＡにより、ＬＢＬのレベルを反転したデータがＧＢＬに伝えられる。
【００６５】
このデータＤが確定した後、ラッチ信号ＬＴを『Ｌ』から『Ｈ』（ＬＴｘを『Ｈ』から『Ｌ』）にして、Ｉ−Ｖ変換およびバッファ部２００の入力に設けられたトランスファゲート（Ｔｐ２，Ｔｎ８）を開き、インバータＩ１，Ｉ２によりデータをラッチする。
【００６６】
ここで、データのラッチは、消去した後の閾値電圧が高めになっている消去セルを読み出したときに、ＬＢＬ０が完全に『Ｌ』になっていない段階でＳＡＥを『Ｈ』にすると、若干ＧＢＬが引き下げられてプログラムセルと誤って判定しないために行う必要がある。
【００６７】
すなわち、参照符号Ｔ６で示されるように、ＧＢＬのレベルをラッチした後、消去セルのデータＤは『Ｌ』、プログラムセルのデータＤは『Ｈ』に確定する。
【００６８】
そして、参照符号Ｔ７で示されるように、データＤのラッチ（判定）の後、ワード線ＷＬ０を『Ｌ』に、ローカルビット線ＬＢＬ０を『Ｌ』に、グローバルビット線ＧＢＬを『Ｈ』に、それぞれリセットする。その結果、参照符号Ｔ８で示されるように、初期状態（スタンバイ状態Ｔ１）に戻る。
【００６９】
図５は、関連技術の不揮発性半導体記憶装置の動作を説明するための図であり、前述した図２に対応する要部を概略的に示してベリファイ動作を説明するためのものである。図５に示されるように、ベリファイのモードに入った後、例えば、セクタＳＣＴ０のワード線ＷＬ00，選択信号ＳＥＣＹ00およびＹＤ０を高レベル『Ｈ』として、１つのメモリセルを選択する。
【００７０】
すなわち、選択信号ＳＥＣＹ00によりスイッチングトランジスタＴＲ00をオンすると共に、ローカルセンスアンプＬＳＡ00を活性化（オン）し、さらに、選択信号ＹＤ０によりスイッチングトランジスタＴＲ０をオンする。そして、グローバルセンスアンプＧＢＳＡをオンすることで、ワード線ＷＬ00とローカルビット線ＢＬ00の交差個所のメモリセルＭＣ0000を選択する。
【００７１】
メモリセルＭＣ0000のデータは、ローカルビット線ＢＬ00，スイッチングトランジスタＴＲ00，ローカルセンスアンプＬＳＡ00，グローバルビット線ＧＢＬ０，スイッチングトランジスタＴＲ０を介してグローバルセンスアンプＧＢＳＡで検知（読み出）される。
【００７２】
そして、このグローバルセンスアンプＧＢＳＡで読み出されたメモリセルＭＣ0000のデータは、データ判定回路（ベリファイデータ判定部５）においてベリファイされる。
【００７３】
すなわち、１つのメモリセル（ＭＣ0000）を選択した後に、ベリファイ用のワード線電圧を生成して、その電圧をワード線（ＷＬ00）に伝える。その後、図４を参照して説明したように、ローカルセンスアンプ（ＬＳＡ00）を動作させてベリファイを行う。なお、消去およびプログラムのベリファイは、ワード線電圧が異なるのみで動作は同じである。
【００７４】
このように、例えば、データ消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリにおいて、消去のベリファイは、読み出しと同様に、１アドレス毎に実施している。そのため、複数セクタの一括消去を実施してもベリファイ時間が長くなるため、一括消去の効果が薄れることになる。
【００７５】
以下、不揮発性半導体記憶装置およびそのベリファイ制御方法の実施例を、添付図面を参照して詳述する。図６は、本実施例に係る不揮発性半導体記憶装置（フラッシュメモリ）における消去ベリファイ時の動作を説明するための図である。
【００７６】
図６に示されるように、本実施例のフラッシュメモリにおける消去ベリファイは、各セクタＳＣＴ０，ＳＣＴ１において、ワード線ＷＬ00，ＷＬ01、選択信号ＳＥＣＹ00，ＳＥＣＹ10およびＹＤ０を高レベル『Ｈ』としてそれぞれ１つのメモリセルを選択する。
【００７７】
すなわち、選択信号ＳＥＣＹ00，ＳＥＣＹ10によりスイッチングトランジスタＴＲ00，ＴＲ10をオンすると共に、ローカルセンスアンプＬＳＡ00，ＬＳＡ01をオンし、さらに、選択信号ＹＤ０によりスイッチングトランジスタＴＲ０をオンする。そして、グローバルセンスアンプＧＢＳＡをオンする。
【００７８】
これにより、ＳＣＴ０におけるワード線ＷＬ00とローカルビット線ＢＬ00の交差個所のメモリセルＭＣ0000、および、ＳＣＴ１におけるワード線ＷＬ10とローカルビット線ＢＬ10の交差個所のメモリセルＭＣ1010を選択する。
【００７９】
メモリセルＭＣ0000のデータは、ローカルビット線ＢＬ00，スイッチングトランジスタＴＲ00，ローカルセンスアンプＬＳＡ00，グローバルビット線ＧＢＬ０，スイッチングトランジスタＴＲ０を介してグローバルセンスアンプＧＢＳＡで読み出される。
【００８０】
同時に、メモリセルＭＣ1010のデータは、ローカルビット線ＢＬ10，スイッチングトランジスタＴＲ10，ローカルセンスアンプＬＳＡ10，グローバルビット線ＧＢＬ０，スイッチングトランジスタＴＲ０を介してグローバルセンスアンプＧＢＳＡで読み出される。
【００８１】
従って、各セクタＳＣＴ０，ＳＣＴ１において、同じ位置に対応する複数のメモリセルＭＣ0000，ＭＣ1010のデータがＧＢＳＡで読み出される。ここで、例えば、同じ位置に対応する複数の消去状態のメモリセルにおける全てのセルの閾値電圧が低くなっていれば、ＧＢＳＡから出力されるデータは『Ｌ』になる。
【００８２】
一方、例えば、同じ位置に対応する複数の消去状態のメモリセルにおいて、１つでも閾値電圧が高いセルがあると、ＧＢＳＡから出力されるデータは『Ｈ』になる。そこで、本実施例のフラッシュメモリは、例えば、複数のセクタにおける同じ位置に対応する複数のメモリセルの消去ベリファイを同時に行うことにより、消去ベリファイに要する時間を低減する。
【００８３】
図６に示されるように、消去ベリファイのモードに入った後、セクタＳＣＴ０のワード線ＷＬ00および選択信号ＳＥＣＹ00、並びに、セクタＳＣＴ１のワード線ＷＬ10および選択信号ＳＥＣＹ10を『Ｈ』にして、それぞれ１つのメモリセルＭＣ0000，ＭＣ1010を選択する。
【００８４】
なお、図６では、セクタは、ＳＣＴ０およびＳＣＴ１の２つしか描かれていないが、セクタの数に限定はなく、複数のセクタにおいてそれぞれ１つのメモリセルを同時に選択してもよい。
【００８５】
このようにしてメモリセルを選択した後に、消去ベリファイ用のワード線電圧を生成して、その電圧を選択ワード線ＷＬ00，ＷＬ10に伝える。その後、各セクタＳＣＴ０，ＳＣＴ１におけるローカルセンスアンプＬＳＡ00，ＬＳＡ10を、図３および図４を参照して説明したように動作させる。
【００８６】
そして、各ローカルセンスアンプＬＳＡ00，ＬＳＡ10の出力をワイヤードオア（wired-or）した信号をグローバルセンスアンプＧＢＳＡに入力することにより、複数のメモリセルを同時に消去ベリファイすることができる。
【００８７】
この時、消去されていないメモリセルが存在すると、そのメモリセルが存在するセクタのローカルセンスアンプの出力が『Ｌ』になる。すなわち、図３および図４を参照して説明したように、ローカルセンスアンプＬＳＡは、プリチャージ後に、その出力『Ｌ』を『Ｈ』にすることはできないため、選択されたＧＢＬは『Ｌ』になって、消去ベリファイはフェイルする。
【００８８】
一方、選択されたメモリセルの全てが消去されている場合、全てのローカルセンスアンプＬＳＡ00，ＬＳＡ10の出力はプリチャージレベルのＨフローティングを維持するため、グローバルビット線ＧＢＬは『Ｈ』が維持されて、消去ベリファイはパスする。
【００８９】
すなわち、データ消去を行うと閾値電圧が低くなってセル電流が増大するメモリセルＭＣの消去ベリファイを行う場合、各セクタＳＣＴ０，ＳＣＴ１において、メモリセルの近くに配置したローカルセンスアンプＬＳＡ00，ＬＳＡ10でセルデータを反転する。
【００９０】
さらに、ローカルセンスアンプＬＳＡ00，ＬＳＡ10により反転されたデータをグローバルセンスアンプＧＢＳＡでワイヤードオアすることで消去ベリファイを行う。これにより、全メモリセル一括ではないが、複数のメモリセルを同時にベリファイすることで、ベリファイ時間を短縮することが可能になる。
【００９１】
以上の説明は、データの消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリの消去ベリファイを例としたが、データのプログラムを行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリのプログラムベリファイでも同様である。
【００９２】
図７は、図６に示す消去ベリファイ時におけるアドレスデコーダの動作を説明するための図である。ここで、図７は、アドレスデコーダ３に含まれる、消去ベリファイ機能を実施するための制御信号を生成する制御信号生成部の一例を示すが、これは様々な回路構成とすることができる。
【００９３】
図７に示されるように、消去一括ベリファイを示す信号ＥＳＶＥＲＩが『Ｈ』になることで、セクタＳＣＴ０，ＳＣＴ１を選択する信号ＳＥＣ０とＳＥＣ１の両方が入力アドレスに関係なく『Ｈ』になる。
【００９４】
さらに、入力アドレスに従って、ワード線ＷＬ00，ＷＬ10のレベルが『Ｈ』になり、選択信号ＳＥＣＹ00，ＳＥＣＹ10が『Ｈ』になり、そして、選択信号ＹＤ０が『Ｈ』になる。これにより、図６の消去ベリファイの接続関係が達成される。
【００９５】
このように、消去ベリファイにおいて、ローカルセンスアンプを使用してメモリセルのデータを反転することで、複数のメモリセルを同時にベリファイし、消去ベリファイに要する時間を短縮することができる。
【００９６】
図８は、本実施例に係る不揮発性半導体記憶装置におけるプログラムベリファイ時の動作を説明するための図である。
【００９７】
図８に示されるように、プログラムベリファイのモードに入った後、セクタＳＣＴ０のワード線ＷＬ00および選択信号ＳＥＣＹ00〜ＳＥＣＹ03、並びに、選択信号ＹＤ０〜ＹＤ３を『Ｈ』にする。ここで、セクタＳＣＴ０におけるローカルセンスアンプＬＳＡ00〜ＬＳＡ03は、その入力が出力に直結されている。
【００９８】
図８では、セクタＳＣＴ０において１本のワード線ＷＬ00を選択しているが、選択するワード線の数に限定はなく、複数のワード線を同時に選択してもよい。ただし、セクタをまたがって複数のワード線を選択する場合は、それに伴って対応する選択信号ＳＥＣＹxxも『Ｈ』にする必要がある。
【００９９】
このようにしてメモリセルを選択した後に、プログラムベリファイ用のワード線電圧を生成して、その電圧を選択ワード線ＷＬ00に伝える。
【０１００】
そして、各ローカルセンスアンプＬＳＡ00〜ＬＳＡ03の出力をワイヤードオアした信号をグローバルセンスアンプＧＢＳＡに入力することにより、複数のメモリセルを同時にプログラムベリファイすることができる。
【０１０１】
この時、プログラムされていないメモリセルが存在すると、そのメモリセルが存在するセクタのローカルセンスアンプの出力が『Ｌ』になる。すなわち、ローカルセンスアンプＬＳＡは、その入力と出力が直結されているため、プログラムされていないメモリセルが存在すると、その出力『Ｌ』がそのままＧＢＬに伝えられ、プログラムベリファイはフェイルする。
【０１０２】
一方、選択されたメモリセルの全てがプログラムされている場合、全てのローカルセンスアンプＬＳＡ00，ＬＳＡ10の出力はプリチャージレベルのＨフローティングを維持するため、グローバルビット線ＧＢＬは『Ｈ』が維持されて、プログラムベリファイはパスする。
【０１０３】
すなわち、プログラムセルの閾値電圧が高いメモリセルＭＣのプログラムベリファイを行う場合、ローカルセンスアンプＬＳＡをそのままのレベルで通過したデータをグローバルセンスアンプＧＢＳＡでワイヤードオアすることでプログラムベリファイを行う。これにより、全メモリセル一括ではないが、複数のメモリセルを同時にベリファイすることで、ベリファイ時間を短縮することが可能になる。
【０１０４】
ただし、通常のプログラムベリファイとはデータが反転しているため、例えば、ベリファイを行う場合の期待値をステートマシン（書き換えステートマシンおよびテストコントロール回路２）において反転する必要がある。
【０１０５】
以上の説明は、データの消去を行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリのプログラムベリファイを例としたが、データのプログラムを行うと閾値電圧が低くなるメモリセルを使用したフラッシュメモリの消去ベリファイでも同様である。
【０１０６】
図９は、図８に示すプログラムベリファイ時におけるローカルセンスアンプの動作を説明するための図である。
【０１０７】
前述したように、プログラムベリファイを行う場合、選択したセクタＳＣＴ０のローカルセンスアンプＬＳＡ00〜ＬＳＡ03は、その入力と出力が直結される。すなわち、図９に示されるように、ローカルセンスアンプＬＳＡにおいて、スイッチ素子（トランジスタ）Ｔｎ00，Ｔｎ01，Ｔｎ１をオンし、トランジスタＴｎ02，Ｔｎ03，Ｔｎ２，Ｔｎ６，Ｔｎ７をオフする。
【０１０８】
これにより、選択されたローカルビット線ＬＢＬ０，ＬＢＬ１をトランジスタＴｎ00，Ｔｎ01およびトランジスタＴｎ１を介してグローバルビット線ＧＢＬに接続する。ここで、図９のＬＢＬ０，ＬＢＬ１は、図８におけるＢＬ00〜ＢＬ0Fに相当し、図９のトランジスタＴｎ00，Ｔｎ01は、図８におけるＴＲ00〜ＴＲ0Fに相当し、図９のＴｎ１は、図８におけるＴＲ０〜ＴＲ３に相当する。
【０１０９】
すなわち、信号ＲＤ０を『Ｌ』とし、信号ＰＲ０，Ｓ０およびＳ１を『Ｈ』として、ＧＢＬとＬＢＬ０，ＬＢＬ１を直結した後、ＧＢＬ，ＬＢＬ（ＬＢＬ０，ＬＢＬ１）をプリチャージする。その後、信号ＰＲを『Ｈ』としてプリチャージ用のトランジスタＴｐ１をオフする。
【０１１０】
このとき、ワード線ＷＬ０は『Ｈ』なので、そのＷＬ０に接続されたメモリセルＭＣに１つでもプログラムされていない（消去状態の）セルがあると、そのセルが存在するセクタのローカルセンスアンプの出力が『Ｌ』になる。
【０１１１】
前述したように、ローカルセンスアンプＬＳＡは、プリチャージ後に『Ｌ』を『Ｈ』にすることはできないため、選択されたＧＢＬは『Ｌ』になり、プログラムベリファイはフェイルする。
【０１１２】
一方、ＷＬ０に接続された全てのメモリセルＭＣがプログラムされていると、全てのローカルセンスアンプＬＳＡ00〜ＬＳＡ03の出力はプリチャージレベルのＨフローティングを維持するので、ＧＢＬは『Ｈ』が維持されて、プログラムベリファイはパスする。
【０１１３】
このようにして、複数のメモリセルに対するプログラムベリファイを同時に行うことが可能になる。ただし、通常のプログラムベリファイとはデータが反転しているため、ベリファイを行う場合の期待値をステートマシンにおいて反転する必要があるのは、前述した通りである。
【０１１４】
図１０は、図９に示すローカルセンスアンプの動作を行わせるための制御信号生成回路の一例を示す図である。ここで、図１０に示す制御信号生成回路（制御信号生成部）は、例えば、アドレスデコーダ３に含まれ、その回路構成は、図１０に示すものに限定されず、様々に変更することが可能である。
【０１１５】
すなわち、図１０は、ローカルセンスアンプＬＳＡを図９のようにしてその入出力を直結する、換言すると、ＬＳＡに接続されたローカルビット線ＬＢＬとグローバルビット線ＧＢＬを直結状態にするための制御信号生成回路の例を示す。
【０１１６】
図１０において、参照符号ＳＥＣ0-0はセクタＳＣＴ０のＳ０／Ｓ１領域選択信号、ＰＲＥはプリチャージタイミング信号、そして、ＰＥＶＥＲＩＦＹは実際に一括プログラムベリファイ期間信号を示す。なお、信号ＰＥＶＥＲＩＦＹが『Ｈ』のとき、信号ＰＲ０が『Ｈ』となって、ＬＢＬとＧＢＬは直結状態になる。
【０１１７】
図１１は、図８に示すプログラムベリファイ時におけるアドレスデコーダの動作を説明するための図である。ここで、図１１は、アドレスデコーダ３に含まれる、プログラムベリファイ機能を実施するための制御信号を生成する制御信号生成部の一例を示すが、これは様々な回路構成とすることができるのはいうまでもない。
【０１１８】
図１１に示されるように、プログラム一括ベリファイを示すＰＳＶＥＲＩが『Ｈ』になることで、グローバルビット線ＧＢＬ０〜ＧＢＬ３を選択する信号ＹＤ０〜ＹＤ３信号の全てが入力アドレスに関係なく『Ｈ』になる。これにより、全てのグローバルビット線ＧＢＬ０〜ＧＢＬ３がグローバルセンスアンプＧＢＳＡに接続される。
【０１１９】
また、選択されたセクタＳＣＴ０のローカルビット線ＢＬ00〜ＢＬ0Fを選択する信号ＳＥＣＹ00〜ＳＥＣＹ03の全てが入力アドレスに関係なく『Ｈ』になり、セクタＳＣＴ０の全てのＢＬ00〜ＢＬ0FがローカルセンスアンプＬＳＡ00〜ＬＳＡ03に接続される。
【０１２０】
なお、図１１において、例えば、信号ＥＳＶＥＲＩも『Ｈ』とすることで、ＷＬ10，ＳＥＣＹ10〜ＳＥＣＹ13も『Ｈ』となり、ＷＬ00とＷＬ10に接続されている全てのメモリセルを同時にベリファイすることが可能になる。
【０１２１】
さらに、図１１において、ワード線ＷＬxxのデコーダをＳＥＣＹxxのデコーダと同じ構成とすることにより、全てのワード線を選択することも可能になる。
【０１２２】
このように、プログラムベリファイにおいて、ローカルセンスアンプを使用せずにローカルビット線をグローバルビット線に直結することで、複数のメモリセルを同時にベリファイし、プログラムベリファイに要する時間を短縮することができる。
【０１２３】
以上の説明では、主として、データ消去を行うと閾値電圧が低くなるメモリセルを使用した不揮発性半導体記憶装置における消去ベリファイおよびプログラムベリファイに関して説明した。本実施例の適用は、このようなデータ消去を行うと閾値電圧が低くなるメモリセルに限定されず、データ消去を行うと閾値電圧が高くなるメモリセルを使用した不揮発性半導体記憶装置に対しても適用することができる。
【０１２４】
すなわち、本実施例を、データ消去を行うと閾値電圧が高くなるメモリセルを使用した不揮発性半導体記憶装置に適用する場合には、図５〜図７をプログラムベリファイとして適用し、図８〜図１１を消去ベリファイとして適用することが可能である。
【０１２５】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、
前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、
前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、
前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第１ベリファイと、前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第２ベリファイと、を切り替えるアドレスデコーダと、
を有することを特徴とする不揮発性半導体記憶装置。
【０１２６】
（付記２）
前記メモリセルアレイは複数のセクタを有し、
前記アドレスデコーダは、入力アドレスと前記第１ベリファイおよび前記第２ベリファイの実施を示す制御信号を受け取り、
前記制御信号が前記第１ベリファイの実施を示した場合は、前記アドレスデコーダは前記複数のセクタを選択し、前記選択された複数のセクタのそれぞれから前記入力アドレスに基づきロウデコーダを介して複数の前記ワード線を選択することにより、前記複数のセクタから複数のメモリセルを選択する、
ことを特徴とする付記１に記載の不揮発性半導体記憶装置。
【０１２７】
（付記３）
前記制御信号が前記第２ベリファイの実施を示した場合は、前記アドレスデコーダは前記ロウデコーダを介して少なくとも１本の前記ワード線を選択すると共に、コラムデコーダを介して複数の前記ローカルビット線を選択し、前記選択された少なくとも１本のワード線に接続された複数のメモリセルを選択する、
ことを特徴とする付記２に記載の不揮発性半導体記憶装置。
【０１２８】
（付記４）
前記ローカルセンスアンプは、前記ローカルビット線が接続された第１の端子と、前記グローバルビット線が接続された第２の端子と、前記第１の端子と前記第２の端子を接続するスイッチを備え、前記制御信号が前記第２ベリファイの実行を示した場合は、前記スイッチが導通する、
ことを特徴とする付記３に記載の不揮発性半導体記憶装置。
【０１２９】
（付記５）
前記各メモリセルは、データの消去を行うと、当該メモリセルを構成するトランジスタの閾値電圧が、データの非消去状態よりも低くなるメモリセルである、
ことを特徴とする付記１乃至付記４のいずれか１項に記載の不揮発性半導体記憶装置。
【０１３０】
（付記６）
前記第１ベリファイは、消去された前記複数のメモリセルのデータを同時にベリファイする消去ベリファイであり、
前記第２ベリファイは、プログラムされた前記複数のメモリセルのデータを同時にベリファイするプログラムベリファイである、
ことを特徴とする付記５に記載の不揮発性半導体記憶装置。
【０１３１】
（付記７）
前記消去ベリファイは、前記複数のセクタにおいて、同じ位置に対応する複数のメモリセルを同時にベリファイする、
ことを特徴とする付記６に記載の不揮発性半導体記憶装置。
【０１３２】
（付記８）
前記複数のセクタの同じ位置に対応する複数のメモリセルは、それぞれセクタアドレス以下のアドレスが共通なメモリセルである、
ことを特徴とする付記７に記載の不揮発性半導体記憶装置。
【０１３３】
（付記９）
前記プログラムベリファイは、前記複数のセクタにおける１つのセクタに含まれる複数のメモリセルを同時にベリファイする、
ことを特徴とする付記６乃至付記８のいずれか１項に記載の不揮発性半導体記憶装置。
【０１３４】
（付記１０）
前記プログラムベリファイは、前記１つのセクタにおける１本のワード線に接続された複数のメモリセルを同時にベリファイする、
ことを特徴とする付記９に記載の不揮発性半導体記憶装置。
【０１３５】
（付記１１）
ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、
前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、
前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、を有する不揮発性半導体記憶装置のベリファイ制御方法であって、
前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイし、
前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする、
ことを特徴とする不揮発性半導体記憶装置のベリファイ制御方法。
【符号の説明】
【０１３６】
１ メモリセルアレイ
２ 書き換えステートマシン／テストコントロール回路
３ アドレスデコーダ
４ データ入出力回路（データＩ／Ｏ）
５ ベリファイデータ判定部
６ センスアンプ
７ 昇圧回路
８ レギュレータ
１１ ロウデコーダ
１２ カラムデコーダ
２１ コマンド認識部
３１ アドレスカウンタ
１００ ローカルセンスアンプ（ＬＳＡ）
【特許請求の範囲】
【請求項１】
ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、
前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、
前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、
前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第１ベリファイと、前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第２ベリファイと、を切り替えるアドレスデコーダと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記各メモリセルは、データの消去を行うと、当該メモリセルを構成するトランジスタの閾値電圧が、データの非消去状態よりも低くなるメモリセルである、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１ベリファイは、消去された前記複数のメモリセルのデータを同時にベリファイする消去ベリファイであり、
前記第２ベリファイは、プログラムされた前記複数のメモリセルのデータを同時にベリファイするプログラムベリファイである、
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記消去ベリファイは、前記複数のセクタにおいて、同じ位置に対応する複数のメモリセルを同時にベリファイする、
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記プログラムベリファイは、前記複数のセクタにおける１つのセクタに含まれる複数のメモリセルを同時にベリファイする、
ことを特徴とする請求項３または請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、
前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、
前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、を有する不揮発性半導体記憶装置のベリファイ制御方法であって、
前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイし、
前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする、
ことを特徴とする不揮発性半導体記憶装置のベリファイ制御方法。
【請求項１】
ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、
前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、
前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、
前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第１ベリファイと、前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする第２ベリファイと、を切り替えるアドレスデコーダと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記各メモリセルは、データの消去を行うと、当該メモリセルを構成するトランジスタの閾値電圧が、データの非消去状態よりも低くなるメモリセルである、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１ベリファイは、消去された前記複数のメモリセルのデータを同時にベリファイする消去ベリファイであり、
前記第２ベリファイは、プログラムされた前記複数のメモリセルのデータを同時にベリファイするプログラムベリファイである、
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記消去ベリファイは、前記複数のセクタにおいて、同じ位置に対応する複数のメモリセルを同時にベリファイする、
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記プログラムベリファイは、前記複数のセクタにおける１つのセクタに含まれる複数のメモリセルを同時にベリファイする、
ことを特徴とする請求項３または請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
ワード線とローカルビット線に接続された電気的に書き換え可能な複数のメモリセルを含むメモリセルアレイと、
前記ローカルビット線に接続され、前記各メモリセルのデータを反転してグローバルビット線に出力する複数のローカルセンスアンプと、
前記複数のローカルセンスアンプの出力の論理和を演算するグローバルセンスアンプと、を有する不揮発性半導体記憶装置のベリファイ制御方法であって、
前記複数のローカルセンスアンプを動作させて、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイし、
前記複数のローカルセンスアンプを停止させて、該各ローカルセンスアンプに接続された前記ローカルビット線と前記グローバルビット線を直結して、該複数のローカルセンスアンプに接続された複数のメモリセルのデータを同時にベリファイする、
ことを特徴とする不揮発性半導体記憶装置のベリファイ制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１０９７９７（Ｐ２０１３−１０９７９７Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５２４３５（Ｐ２０１１−２５２４３５）
【出願日】平成２３年１１月１８日（２０１１．１１．１８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月１８日（２０１１．１１．１８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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