【課題】積層されるチップ数が増加した際にワイヤボンディング数の増加を抑制でき、さらにインダクタ素子の形成によるチップ面積の増大を抑制できる高速なインタフェースを有する不揮発性半導体記憶装置を提供する。
【解決手段】信号を送受信するインダクタ素子ＩＤ１を有するＮＡＮＤチップＮＣ１と、信号を送受信するインダクタ素子ＩＤ０を有するＮＡＮＤチップＮＣ０と、ＮＡＮＤチップＮＣ１，ＮＣ０の動作を制御する制御回路が形成され、インダクタ素子ＩＤ１，ＩＤ０との間で信号を送受信するインダクタ素子ＩＤＣを有する制御用チップＣＣ０とを備える。インダクタ素子ＩＤ１，ＩＤ０の外周は、インダクタ素子ＩＤＣの外周をインダクタ素子ＩＤＣを含む平面に垂直な方向に延長した閉空間に含まれ、インダクタ素子ＩＤＣのインダクタンスは、インダクタ素子ＩＤ１あるいはＩＤ０のインダクタンスの少なくともいずれか一方より大きい。 （もっと読む）

【課題】記憶データに対するセキュリティ機能を強化した半導体記憶装置を提供する。
【解決手段】データを格納するメモリと、格納されるべきデータをデータスクランブル用キーコードに従って暗号化してメモリから出力するデータスクランブル回路とを具備した半導体記憶装置において、逐次更新されるデータスクランブル用キーコードを格納する第１格納部を有するメモリと、第１格納部から取出した第１のデータスクランブル用キーコードに応じた擬似乱数を発生させ、発生させた擬似乱数を第２のデータスクランブル用キーコードとしてデータスクランブル回路に供給する擬似乱数発生回路と、第１格納部から取出した第１のデータスクランブル用キーコードと第２のデータスクランブル用キーコードとを演算して、第３のデータスクランブル用キーコードを作製し、第１格納部に書き込むことにより、第１のデータスクランブル用キーコードを第３のデータスクランブル用キーコードに更新する演算回路とを設ける。 （もっと読む）

【課題】誤り訂正能力を損なうことなく消費電力及び回路規模を低減する。
【解決手段】半導体記憶装置１０は、複数の第１データを行列状に格納する一時記憶回路２０と、複数の第１データの誤りをそれぞれ検出するための複数の検出符号を生成する検出符号生成部２１と、一時記憶回路２０において列方向に配列された複数の第１データから第１単位データが構成され、列数に対応する複数の第１単位データの誤りをそれぞれ訂正するための複数の第１訂正符号を生成する第１訂正符号生成部２２と、一時記憶回路２０において行方向に配列された複数の第１データから第２単位データが構成され、行数に対応する複数の第２単位データの誤りをそれぞれ訂正するための複数の第２訂正符号を生成する第２訂正符号生成部２３と、複数の第１データ、複数の検出符号、複数の第１訂正符号及び複数の第２訂正符号を不揮発に記憶する半導体メモリ１２とを含む。 （もっと読む）

【課題】信頼性を損なうことなく、大容量で、かつ低コストな不揮発性半導体メモリを用いた記憶装置を実現する。
【解決手段】ホストＨから送信されたデータを書き込む際、コントローラ２のページアドアドレス制御部は、ブロック管理テーブルを参照し、書き込むブロックが２値／多値のいずれになるかを確認し、アドレス制御を行う。続いて、コントローラ２の書き込み／読み込み／消去制御部は、ＭＰＵが設定した選択ビット値を参照して選択された任意のブロックにデータの書き込みを行う。データ書き込みが終了すると、ＭＰＵは、ブロック管理テーブルの回数管理テーブルの書き換えを行う。このとき、回数管理テーブルの書き換え回数が任意の設定値以上となると、２値／多値テーブルが多値から２値として使用するように更新される。 （もっと読む）

【課題】４ビットエラーが検出訂正可能なＥＣＣシステムを搭載したメモリ装置を提供する。
【解決手段】ＢＣＨコードを利用して読み出しデータのエラーを検出し訂正するエラー検出訂正システムが搭載されたメモリ装置において、前記エラー検出訂正システムは、４ビットエラーが検出訂正可能であって、４次のエラー位置探索方程式を、２以上の低次の因子方程式に分解し、それらの因子方程式を解くに当たって変数変換により未知数部分とシンドローム部分とに分離し、予めテーブルとして求められた解の候補のインデックスとシンドロームのインデックスとを比較してエラー位置を求める。 （もっと読む）

【課題】書き込みデータのパターンに依存せず、確実にピーク電流を抑制することが可能な半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、複数のメモリセルＭＣを有し、複数のメモリセルのうち、ｎ個（ｎは３以上の自然数）のセルが同時に書き込まれる。制御回路７は、メモリセルアレイ１を制御する。変換回路４−１は、メモリセルアレイに記憶するｋビット（ｋ＜＝ｎで、３以上の自然数）からなるデータを、変換則に基づき、ｈビット（ｋ＜＝ｈで、２以上の自然数）のデータに変換する。 （もっと読む）

【課題】信頼性の高い半導体記憶装置を提供する。
【解決手段】符号化回路６１は、複数のビットからなるデータユニットに誤り訂正コードを付加して出力する。記憶回路６２１〜６２５は、データユニットおよび誤り訂正コードからなる同一のデジタルデータを夫々記憶すると共に、複数の不揮発性メモリ素子を夫々含む。誤り判定回路６３１〜６３５は、記憶回路６２１〜６２５から読み出した上記デジタルデータに誤りが含まれているか否かを判定する。多数決判定回路６４は、誤り判定回路６３１〜６３５が誤りが含まれていないと判定した各記憶回路６２１〜６２５からのデジタルデータのみを１ビットずつ多数決によって判定して、正しいデジタルデータを出力する。 （もっと読む）

【課題】第１メモリと、第１メモリとはデータの記憶方式が異なる第２メモリとを同時にテストすること。
【解決手段】本発明の半導体装置（１００）は、複数のセクタに分割された第１メモリセルアレイ（１０；１０−１）と消去時間設定レジスタ（１４）とを備えた第１メモリ（１０１）と、第１メモリセルアレイ（１０；１０−１）とはデータの記憶方式が異なる第２メモリセルアレイ（２０；２０−１）を備えた第２メモリ（１０２）とを具備している。まず、１セクタに格納されたデータを消去する消去時間を保証するためのセクタ消去保証時間を消去時間設定レジスタ（１４）に設定する。次に、セクタ消去保証時間内に複数のセクタのうちの選択セクタに格納されたデータを消去するセクタ消去テストを実行し、セクタ消去テストが実行されているときに、第２メモリセルアレイ（２０；２０−１）に対するデータ保持テストを実行する。 （もっと読む）

【課題】動作速度を向上出来る半導体記憶装置を提供すること。
【解決手段】動作がプロセッサ２の制御によって自動で行われる半導体記憶装置１であって、不揮発性のメモリセルＭＣを備えたメモリセルアレイと、第１レジスタを保持し、電圧を発生する電源回路１１と、第２レジスタを保持し、前記メモリセルからデータを読み出し増幅するセンスアンプ７と、第３レジスタ３０を保持し、前記電源回路１１と前記センスアンプ７の動作を制御する制御回路１２と、前記第１乃至第３レジスタに命令を与えることにより、前記電源回路１１、前記センスアンプ７、及び前記制御回路１２の動作を制御する前記プロセッサ２とを具備し、前記制御回路１２は、前記第３レジスタ３０で受け取った前記命令をデコードして、デコード結果に基づいて前記電源回路１１及び前記センスアンプ７を直接制御可能である。 （もっと読む）

【課題】２Ｎ＋１ビットデータを格納するフラッシュメモリ装置に対するアドレススクランブル機能付きメモリ制御器を含むメモリシステム、およびそのメモリシステムにおいてアドレスデータをスクランブルする方法を提供する。
【解決手段】フラッシュ制御器２０００から入力された外部アドレスデータを、フラッシュメモリ装置１０００で動作する内部アドレスデータに変換するステップと、前記外部アドレスデータ内のアドレスビットが特定のスクランブル値を有するとき、前記外部アドレスデータと関連した現在のデータアクセス動作を無視するステップとを含む。 （もっと読む）

【課題】電源投入による論理回路動作開始直後に、動作が開始されたシーケンスを停止させ、その後、電源が安定するまでシステムをリセットし、電源が安定するとシステムをスタートさせるパワーオンシステムリセット回路及びその方法を提供する。
【解決手段】電源投入時から電源電圧が所定の電圧に達するまでの間、メモリシステム内で発生している動作シーケンスを終了させる処理を繰り返し行うシーケンス終了手段１０、２０、３０、４１及び４２と、動作シーケンスが終了したとき、メモリシステム５０のシステムリセットを行うシステムリセット手段４３とを備え、システムリセット手段４３は、電源電圧が所定の電圧に達したときにシステムリセットを解除する。 （もっと読む）

【課題】リードイネーブル信号入力用パッドと複数のデータＩ／Ｏパッドとの間を接続する配線の長さが均等になるようにメモリセルアレイ上を通過させる配線を配置して、アクセスタイムを高速化する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの一方の端部に配置されて、外部回路との間で信号を入出力するための複数の端子を有する第１のインターフェース部と、前記メモリセルアレイの他方の端部に前記第１のインターフェース部と対向する位置に配置されて、外部回路との間で信号を入出力するための複数の端子を有する第２のインターフェース部と、前記メモリセルアレイ上を通して配置されて、前記第１のインターフェース部の一つの特定信号入力用端子と、前記第２のインターフェース部の複数の信号入出力用端子との間を接続する配線と、を具備する。 （もっと読む）

【課題】 マイクロコンピュータによる制御とマイクロコンピュータ用のレジスタをリセットするハード結線を設けることで、不揮発性半導体記憶装置の制御回路をコンパクトにすると同時に、高速動作・低消費電力化を可能とする。
【解決手段】マイクロコンピュータ部２０からの停止信号に応じて、コマンド解析回路１６が、信号線１０２を介してリセット信号を出力する。前記リセット信号によって、マイクロコンピュータ部２０と電源回路部１４の動作が停止する。 （もっと読む）

【課題】パッケージ組立後のトリミング、冗長情報の書き換えを可能にする。
【解決手段】EPROM等の半導体不揮発性メモリは、メモリアレイ部２と、複数のメモリ領域３Ａ，３Ｂと、シーケンス回路５と、書き込み読み出し部４Ｂ，７，１６，１７，１８と、ラッチ回路８Ａ，８Ｂと、選択駆動部９，１０，１１，１４，１５とを備えている。電源投入時には、シーケンス回路５により、外部からの制御信号によらず自動的に制御信号、メモリセルアドレス、及びラッチ回路８Ａ，８Ｂに与えるラッチ選択信号を発生して、メモリ領域３Ａ，３Ｂ内のメモリセル２ａに予め格納されたトリミング、冗長情報を読み出す動作を行う。読み出された情報は、ラッチ回路８Ａ，８Ｂにラッチされ、この情報により、メモリアレイ部２に対するトリミング、冗長処理が行われる。 （もっと読む）

【課題】スタートアップ回路を構成するトランジスタがオン状態となるために必要な電圧Ｖｔが比較的高い場合であっても、安定した動作を維持することができる基準電圧発生回路を提供する。
【解決手段】基準電圧発生回路において、電源の投入と共にスタートアップ回路３０ａに含まれるＮＭＯＳトランジスタ３３のゲートには、ノードＮ５の電位が入力される。ノードＮ５の電位は、抵抗４３に生じる電位差分だけ出力ノードＮ１よりも高くなる。よって、出力ノードＮ１の電位が本来の基準電圧になる前に、ＮＭＯＳトランジスタ３３のＶｔを超えるように抵抗４３の値が設定されれば、スタートアップ回路を構成するトランジスタ３３のＶｔが比較的高い場合であっても、基準電圧発生回路は基準電圧を超える電圧を出力することなく、速やかに立ち上がって基準電圧で安定させることができる。 （もっと読む）

【課題】半導体集積回路上にメモリ、ロジック、アナログ等を混載し、他と異なる電源をメモリで使用する場合は電源配線を分けねばならず、それぞれの回路ブロックが半導体チップ上の任意の位置に分散して配置されているため、電源配線も分散して配置しなければならず、電源配線の低抵抗化が困難であった。
【解決手段】半導体集積回路上に、メモリマクロを群を成して配置したメモリブロックとして集中的に配置し、その近傍に外部からメモリ電源を供給するメモリ電源端子を配置し、メモリ電源端子からメモリブロックまでのメモリ電源配線を集中的にメモリブロック上に配置する。
これにより、メモリマクロに必要とされるメモリ電源配線領域を削減できるとともに、メモリ電源配線を低抵抗で配線することが可能となり、メモリマクロの安定動作を実現できる。 （もっと読む）

メモリデバイスは、メモリセルと、当該メモリセルに動作可能に接続されたメモリコントローラと、を備える。複数のメモリデバイスのカスケード中の次のメモリデバイスをイネーブル化するためにカスケード回路が設けられている。このカスケード回路は、メモリコントローラに動作可能に接続されている。対応の方法も開示している。 （もっと読む）

【課題】コストが低く、ボード面積の縮小が可能なプログラマブル論理デバイスを提供する。
【解決手段】フリップフロップ５７はイネーブル状態において組み合わせ論理回路ブロック（ルックアップテーブル５６）の出力状態を蓄積する。マルチプレクサ５８は、組み合わせ論理回路ブロックの出力またはフリップフロップ５７の出力を選択して出力する。そして、コンフィギュレーション情報に含まれる情報により、マルチプレクサ５８の出力としてフリップフロップ５７の出力が選択された場合に、フリップフロップ５７がイネーブル状態となり、組み合わせ論理回路の出力が選択された場合に、フリップフロップ５７がディセーブル状態になる。これにより、コンフィギュレーションを切り換える前の組み合わせ論理回路ブロックの出力状態を蓄積可能になり、前のコンフィギュレーションの結果を蓄積するメモリを新たに設ける必要がなくなる。 （もっと読む）

【課題】不揮発性半導体記憶装置内のハードウェア制御ロジックを簡単化したメモリシステムを提供する。
【解決手段】メモリシステムは、不揮発性半導体記憶装置と、この不揮発性半導体記憶装置の動作を制御するメモリコントローラとを有し、不揮発性半導体記憶装置の制御ロジックのうちシーケンサがメモリコントローラに展開されたソフトウェアにより構成されている。 （もっと読む）

【課題】揮発性メモリを介してホストと記憶媒体との間でのデータのリード／ライトを制御する記憶媒体コントローラに対し、Ｔ１３に準拠する不揮発性メモリを、ピン数の増加やサイズの増大を伴うことなく、付設することを課題とする。
【解決手段】インタフェース制御機能部１０をさらに導入する。該機能部１０は、揮発性メモリ（ＳＤＲＡＭ）４と互換性を有するインタフェース制御を行う、不揮発性メモリ（フラッシュメモリ）８に対する不揮発性メモリ制御機能を、前記コントローラ２内の揮発性メモリ制御部６を介してサポートするように構成する。 （もっと読む）