不揮発性半導体記憶装置
【課題】積層されるチップ数が増加した際にワイヤボンディング数の増加を抑制でき、さらにインダクタ素子の形成によるチップ面積の増大を抑制できる高速なインタフェースを有する不揮発性半導体記憶装置を提供する。
【解決手段】信号を送受信するインダクタ素子ID1を有するNANDチップNC1と、信号を送受信するインダクタ素子ID0を有するNANDチップNC0と、NANDチップNC1,NC0の動作を制御する制御回路が形成され、インダクタ素子ID1,ID0との間で信号を送受信するインダクタ素子IDCを有する制御用チップCC0とを備える。インダクタ素子ID1,ID0の外周は、インダクタ素子IDCの外周をインダクタ素子IDCを含む平面に垂直な方向に延長した閉空間に含まれ、インダクタ素子IDCのインダクタンスは、インダクタ素子ID1あるいはID0のインダクタンスの少なくともいずれか一方より大きい。
【解決手段】信号を送受信するインダクタ素子ID1を有するNANDチップNC1と、信号を送受信するインダクタ素子ID0を有するNANDチップNC0と、NANDチップNC1,NC0の動作を制御する制御回路が形成され、インダクタ素子ID1,ID0との間で信号を送受信するインダクタ素子IDCを有する制御用チップCC0とを備える。インダクタ素子ID1,ID0の外周は、インダクタ素子IDCの外周をインダクタ素子IDCを含む平面に垂直な方向に延長した閉空間に含まれ、インダクタ素子IDCのインダクタンスは、インダクタ素子ID1あるいはID0のインダクタンスの少なくともいずれか一方より大きい。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、チップ上に形成されたインダクタ素子を用いて、チップ間の通信を行う不揮発性半導体記憶装置に関するものである。
【背景技術】
【0002】
近年、携帯用電子機器の小型化に伴い、不揮発性半導体記憶装置においても高密度実装が求められている。そのため、複数の半導体チップを積層する三次元積層実装が注目されている。
【0003】
このような三次元実装記憶装置においては、従来、ワイヤボンディングによりチップ間での信号の授受が行われてきた。しかし、今後、多数のチップを1つのパッケージ内に積層する要求が生じた際に、必要となるワイヤボンディングの数が許容できなくなることが懸念されている。さらに、ワイヤのインダクタ成分による配線間の信号の反射により、LSIの性能が低下することが知られている。
【0004】
この対策として、半導体チップに基板を貫通するスルービアを形成する技術や、半導体チップに通信用のインダクタ素子を形成する技術が提案されている。
【0005】
しかし、スルービアを形成するには複雑な製造工程を必要とするため、製造コストが上昇したり、品質を向上させることが難しいという問題がある。また、半導体チップにインダクタ素子を形成すると、半導体チップの面積が増大するという問題がある。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2009−277334号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
積層されるチップ数が増加した際に顕在化するワイヤボンディング数の増加を抑制でき、さらにインダクタ素子の形成によるチップ面積の増大を抑制することができる高速なインタフェースを有する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【0008】
実施形態による不揮発性半導体記憶装置は、メモリセルが形成され、信号を送受信する第1のインダクタ素子を有する第1のメモリチップと、第1のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第2のインダクタ素子を有する第2のメモリチップと、前記第1及び第2のメモリチップの動作を制御する制御回路が形成され、前記第1のインダクタ素子及び前記第2のインダクタ素子との間で信号を送受信する第3のインダクタ素子を有する制御用チップとを具備する。前記第1のインダクタ素子の外周及び前記第2のインダクタ素子の外周は、前記第3のインダクタ素子の外周を第3のインダクタ素子を含む平面に垂直な方向に延長した閉空間に含まれ、前記第3のインダクタ素子のインダクタンスは、前記第1のインダクタ素子のインダクタンスあるいは前記第2のインダクタ素子のインダクタンスの少なくともいずれか一方より大きい。
【図面の簡単な説明】
【0009】
【図1】第1実施形態に係る半導体チップが有する送受信回路の回路図である。
【図2】第1実施形態に係るシュミットトリガ回路の回路図である。
【図3】第1実施形態に係る積層された半導体チップの送受信回路の回路図である。
【図4】第1実施形態に係る送信回路の他の例の回路図である。
【図5】第1実施形態に係る不揮発性半導体記憶装置の構造を示す斜視図である。
【図6】第1実施形態に係る半導体チップ内のインダクタ素子のレイアウトを示す図である。
【図7】第1実施形態に係る半導体チップ内のインダクタ素子の他のレイアウトを示す図である。
【図8】第1実施形態に係るインダクタ素子の構造を示す図である。
【図9】NANDメモリにおける通信プロトコルを示す図である。
【図10】第1実施形態に係る半導体チップへのラベリングを示す図である。
【図11】第1実施形態に係る半導体チップへのラベリングを示す図である。
【図12】第1実施形態に係る半導体チップへのラベリングの処理手順を示すフローチャートである。
【図13】第2実施形態に係る不揮発性半導体記憶装置の構造を示す斜視図である。
【図14】第3実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図15】第3実施形態に係る変形例の不揮発性半導体記憶装置の構造を示す斜視図である。
【図16】第4実施形態に係る不揮発性半導体記憶装置の構造を示す斜視図である。
【図17】第4実施形態に係る変形例の不揮発性半導体記憶装置の断面図である。
【図18】第4実施形態に係る他の変形例の不揮発性半導体記憶装置の斜視図である。
【図19】第5実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図20】図19における20−20線に沿った断面図である。
【図21】第5実施形態に係る不揮発性半導体記憶装置が有するNANDチップの構成を示す平面図である。
【図22】第6実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図23】図22における23−23線に沿った断面図である。
【図24】第6実施形態に係る不揮発性半導体記憶装置が有するNANDチップの構成を示す平面図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0011】
[1] 第1実施形態
第1実施形態では、不揮発性半導体記憶装置の基本構成について説明する。
【0012】
[1−1]送受信回路の原理
第1実施形態の不揮発性半導体記憶装置は、複数の半導体チップが積層された三次元積層構造を有する。積層された複数の半導体チップの各々は、送受信回路(通信回路)を含む。
【0013】
図1は、第1実施形態における半導体チップが有する送受信回路の回路図である。
【0014】
半導体チップの各々は、図1に示すように、各半導体チップ間で通信を行うための送受信回路(送信回路11及び受信回路12)を有している。また、積層された半導体チップの対向する同じ箇所に、インダクタ素子ID1,ID2が配置されている。
【0015】
送信回路11は、2つのインバータ回路IV1,IV2と、インダクタ素子ID1から構成される。2つのインバータ回路IV1,IV2の出力端子間にインダクタ素子ID1が接続される。
【0016】
インバータ回路IV1,IV2の各入力端子には、データに応じた相補信号(Data,/Data)が入力される。なお、信号/Dataは、信号Dataの相補信号であることを示す。また、インバータ回路IV1,IV2の電源端には電源電圧VDDあるいは基準電圧(例えば、接地電圧)Vssが供給されている。
【0017】
送信回路11は、データに変化が生じた際に活性化され、インダクタ素子ID1に電流を流す。インダクタ素子ID1に流れる電流の変化によって生じる磁界の変化により、受信回路12側のインダクタ素子ID2との間に誘導結合が生じる。
【0018】
受信回路12は、図1に示すように、インダクタ素子ID2、差動増幅器DA1、及びシュミットトリガ回路ST1から構成される。受信回路12では、誘導結合によりインダクタ素子ID2に生じた磁界を電流に変換する。この電流は非常に微弱な信号であるため、差動増幅器DA1により増幅する必要がある。インダクタ素子ID2の両端をそれぞれ差動増幅器DA1の入力とし、送信回路11側での電流の変化を増幅する。その際、差動増幅器DA1の各入力は、中間電位にバイアスされているものとする。
【0019】
送信回路11側のデータが変化する際に生じる受信回路12側の瞬時的なピーク電圧をシュミットトリガ回路ST1により保持し、送信回路11側でのデータを受信回路12において復元する。
【0020】
[1−2]送受信回路の動作
第1実施形態における送受信回路の動作例を説明する。送信回路11の入力データが0から1へ遷移すると、インダクタ素子ID1中を図1に示す向きに電流ITが流れる。この瞬時電流ITによりインダクタ素子ID1内に上向きの磁界が生じる。この磁界の変化は、受信回路12側のインダクタ素子ID2の両端に電位差として現れる。この微小な信号を差動増幅器DA1の入力端子に与え、シュミットトリガ回路ST1により検出できるレベルまで増幅する。
【0021】
シュミットトリガ回路ST1には、図2に示す二段増幅回路型の構成を用いる。シュミットトリガ回路ST1は、インバータ回路IV3,IV4、トランジスタTR1,TR2から構成される。この構成により、受信回路12の応答性が向上し、瞬間的な電圧の変化を検出することができる。
【0022】
[1−3]送受信回路の構成
次に、半導体チップが有する送受信回路の構成について説明する。
【0023】
送信回路側のインダクタ素子ID1により生じるインダクタ素子ID2における磁界は、インダクタ素子ID1とインダクタ素子ID2との距離の3乗に比例して低下する。このため、チップ間の通信を確実に行うには、インダクタ素子はある程度の大きさが必要である。しかし、これはチップ面積の増加に繋がる。
【0024】
そこで、図3に示すように、半導体チップ1,2における送信回路11及び受信回路12のインダクタ素子IDを共通化し、チップ上の送信回路あるいは受信回路の一方を活性化する機構を付加することにより、この問題を解決する。
【0025】
送信回路あるいは受信回路の一方を活性化する機構としては、例えば、スイッチ回路SWを用いることができる。スイッチ回路SWは、インダクタ素子IDと送信回路11との間、及びインダクタ素子IDと受信回路12との間に配置される。
【0026】
半導体チップ1から半導体チップ2へ送信するときは、半導体チップ1において、インダクタ素子IDと送信回路11との間のスイッチ回路SWが接続状態になり、インダクタ素子IDと受信回路12との間のスイッチ回路SWが遮断状態になる。さらに、半導体チップ2において、インダクタ素子IDと受信回路12との間のスイッチ回路SWが接続状態になり、インダクタ素子IDと送信回路11との間のスイッチ回路SWが遮断状態になる。
【0027】
一方、半導体チップ2から半導体チップ1へ送信するときは、半導体チップ2において、インダクタ素子IDと送信回路11との間のスイッチ回路SWが接続状態になり、さらに半導体チップ1において、インダクタ素子IDと受信回路12との間のスイッチ回路SWが接続状態となる。その他のスイッチ回路SWは、遮断状態になる。
【0028】
また、図1において、インダクタ素子ID1,ID2間に生じる誘導結合は、チップの基板や配線を貫通できる。誘導結合による通信距離は、インダクタ素子の直径程度である。
【0029】
このため、インダクタ素子のサイズを大きく、チップ間距離を小さくすることにより、通信距離を拡大しつつ、チップ間の結合係数を向上することができる。これにより、遠隔のチップとの通信、すなわち複数枚積層されたチップ間で通信することが可能である。通信を行う際には、対象となるチップのみ活性化し、それ以外のチップは非活性化する。
【0030】
また、受信回路12側のインダクタ素子ID2の両端に生じる電位差Vは、送信回路11側のインダクタ素子ID1のインダクタンスをL、送信回路11側のインダクタ素子ID1を流れる電流をIとすると、V=L・(dI/dt)で与えられる。
【0031】
送信回路11を図4に示すような回路構成にすることにより、送信する電力を向上させることができる。また、複数のチップ間で通信を行う際には、電流量を調整することにより消費電力を削減できる。
【0032】
図4に示した送信回路では、送信回路11と基準電圧Vssとの間にトランジスタTR3が接続される。さらに、トランジスタTR3のゲートに、トランジスタTR4のゲートとドレインが接続され、トランジスタTR4のゲートとドレインに電流源Iaが接続される。さらに、トランジスタTR3,TR4のソースに基準電圧Vssがそれぞれ供給される。
【0033】
[1−4]不揮発性半導体記憶装置の構成
[1−4−1]半導体チップの積層構造
複数の半導体チップ間で相互にデータ通信を行う場合、例としてここでは、4枚のNANDチップを積層した場合を示す。チップ間の誘導結合による通信は、チップのメタル配線をスパイラル状に巻いて形成した小さなインダクタ素子を用いて行うため、追加コストはほぼゼロである。
【0034】
本実施形態で示す誘導結合による無線通信技術の基本的な構成は、図5に示すように複数のNANDチップNC0,NC1,NC2,NC3と制御用チップCC0が積層され、チップの積層方向でそれぞれのチップの対応する箇所にインダクタ素子ID0(図示しない),ID1,ID2,ID3,IDCが配置される。そして、各チップのインダクタ素子間で通信が行われる。
【0035】
NANDチップNC0〜NC3には、複数のメモリセルを含むNANDフラッシュメモリが形成されている。なおここでは、NANDフラッシュメモリが形成されたNANDチップを例に示すが、その他のメモリが形成されたチップであってもよい。制御用チップCC0には、NANDチップの動作を制御するコントローラが形成されている。
【0036】
図5に示すように、4つのNANDチップNC0,NC1,NC2,NC3が上から順に積層されている。NANDチップNC0上には、制御用チップCC0が配置されている。
【0037】
NANDチップNC0は、NANDフラッシュメモリ及びインダクタ素子ID0(図示しない)、及びパッドP1,P2,P3を有している。パッドP1には、基準電圧(例えば、接地電圧)Vssが供給され、パッドP2には電源電圧VDDが供給される。パッドP3には、チップイネーブル信号CEが入力される。
【0038】
同様に、NANDチップNC1は、NANDフラッシュメモリ、インダクタ素子ID1、及びパッドP1,P2,P3を有している。NANDチップNC2は、NANDフラッシュメモリ、インダクタ素子ID2、及びパッドP1,P2,P3を有している。NANDチップNC3は、NANDフラッシュメモリ、インダクタ素子ID3、及びパッドP1,P2,P3を有している。
【0039】
さらに、制御用チップCC0は、コントローラ(図示しない)、インダクタ素子IDC、及びパッドP1,P2,P3,P4を有している。パッドP4は、外部回路との間で信号が入出力される。
【0040】
NANDチップNC0,NC1,NC2,NC3及び制御用チップCC0にそれぞれ配置されたインダクタ素子ID0,ID1,ID2,ID3及びIDCは、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子ID0〜ID3,IDCの開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ID0〜ID3の外周は、インダクタ素子IDCの外周をインダクタ素子IDCを含む平面に垂直な方向に延長した閉空間に含まれる。
【0041】
各NANDチップのパッドP1,P2,P3と制御用チップCC0のパッドP1,P2,P3との間には、ボンディングワイヤがそれぞれ形成され、パッドP1間、パッドP2間、及びパッドP3間はそれぞれ電気的に接続される。
【0042】
ここで、NANDチップのインダクタ素子のインダクタンスをLNAND、制御用チップのインダクタ素子のインダクタンスをLCTRL、相互インダクタンスをM=k(LNAND・LCTRL)1/2、送信回路側のインダクタ素子に流す電流をIとすると、通信時に受信回路側のインダクタ素子に生じる電圧Vは、V=M・(dI/dt)で表される。
【0043】
以上より、チップ間の通信を確実に行うためには、インダクタ素子間の相互インダクタンスを大きくすることが望まれる。しかし、汎用メモリでは周辺回路のサイズは可能な限り小さくする必要がある。このため、本実施形態では、制御用チップのインダクタ素子のサイズをNANDチップのインダクタ素子のサイズより大きくすることにより、NANDチップにおいてインダクタ素子の形成によって面積が大きくならないようにする。すなわち、NANDチップのインダクタ素子のサイズを大きくせずに、制御用チップのインダクタ素子のサイズを大きくすることにより、インダクタ素子間の相互インダクタンスを大きくする。
【0044】
また、1つのチップに形成する送信回路及び受信回路のインダクタ素子を共通化し、イネーブル信号によりインダクタ素子の接続を送信回路あるいは受信回路に切り替えることにより、インダクタ素子の形成による面積の増加を抑制する。
【0045】
[1−4−2]インダクタ素子のレイアウト
インダクタ素子は、ボンディングパッドと異なり、チップの任意の位置に配置できる。これは、チップ内の複数のメモリブロック(あるいはメモリプレーン)から等距離に配置できるセンターパッドの実現を意味しており、複数のメモリブロックの中央にインダクタ素子を配置すればNANDメモリの性能向上に寄与することができる。
【0046】
データの送受信時にインダクタ素子に電流が流れることで生じるクロストークにより周辺の回路に影響を及ぼさない限り、誘導結合による通信を行うインダクタ素子は、チップの周辺部または中央等、チップ上の最適な位置に配置することができる。
【0047】
図6は、インダクタ素子を半導体チップの中央に配置した例を示す図である。
【0048】
半導体チップの左下部にはメモリプレーンMP0が配置され、右下部にはメモリプレーンMP1が配置されている。左上部にはメモリプレーンMP2が配置され、右上部にはメモリプレーンMP3が配置されている。メモリプレーンMP0〜MP3の各々の上部及び下部には、センスアンプ13が配置されている。
【0049】
半導体チップの中央、すなわちメモリプレーンMP0,MP2とメモリプレーンMP1,MP3との間には、複数のインダクタ素子IDが配置されている。さらに、メモリプレーンMP0,MP1の下には、複数のパッドP1,P2,P3が配置されている。
【0050】
図6に示したように、メモリセルが配置される記憶装置において、最適なレイアウトは、複数のメモリセルとデータの授受を行うセンスアンプの近傍にインダクタ素子IDを配置することである。複数のセンスアンプ13に対してできるだけ近くに等距離に配置することにより、データ伝送における配線遅延の影響を低減することができる。
【0051】
また、半導体チップ内に2つのメモリプレーンMP0,MP1が配置されている場合も、図7に示すように、メモリプレーンMP0とMP1との間に、複数のインダクタ素子IDが配置される。
【0052】
半導体チップに配置されるインダクタ素子IDの数は、1つあるいは2、3、4つ以上の複数でもよい。NANDチップ及び制御用チップにそれぞれ配置されるインダクタ素子の数は同数である。半導体チップの面積の制約が許す限り、同一チップ上に複数のインダクタを配置することにより、より高速なインタフェースを実現できる。また、NANDメモリの構成は、上記の例に限定されない。例えば、メモリプレーンの上部あるいは下部のいずれか片側にセンスアンプが配置される場合もありうる。
【0053】
例えば、一般的なNANDメモリの入出力パッド1つ当たりの通信速度を100Mbit/secとし、チップ間のデータの授受には8つの通信チャネル(パッド)を使用しているものと仮定する。ここで、本実施形態におけるインダクタ素子1つ当たりの通信速度が400Mbit/secであるとすると、通信用の入出力パッドを6つ削減でき、2つの入出力パッド(インダクタ素子)で通信を行うことが可能となる。この際、制御用チップCC0では、通信するデータのパラレル−シリアル変換(I2C:inter integrated circuit)を行っているものとする。
【0054】
[1−4−3]インダクタ素子の構造
図8は、第1実施形態におけるインダクタ素子の構造を示す図である。
【0055】
インダクタ素子IDの形状は、例えば、図8(a)〜図8(d)に示すように正方形を含む四角形でもよいし、図8(e)〜図8(h)に示すように八角形でもよい。さらに、その他の多角形あるいは円形でもよい。
【0056】
また、インダクタ素子IDを構成する導電線の巻き数、及び導電線の線幅は、例えば、図8(a)及び図8(e)に示すように巻き数が5で導電線の線幅が2μm、また図8(b)及び図8(f)に示すように巻き数が3で導電線の線幅が2μm、図8(c)及び図8(g)に示すように巻き数が5で導電線の線幅が1μm、図8(d)及び図8(h)に示すように巻き数が3で導電線の線幅が1μmなどを用いる。インダクタ素子の導電線間の間隔は、例えば0.5μmである。
【0057】
さらに、図8(a)〜図8(d)に示すように、正方形のインダクタ素子のサイズは、例えば、120μm×120μmである。また、図8(e)〜図8(h)に示すように、八角形のインダクタ素子のサイズは、例えば、インダクタ素子を囲う四角形の大きさが120μm×120μmである。
【0058】
また、インダクタ素子の形状が正方形の場合、正方形の送信コイル(インダクタ素子)及び受信コイル(インダクタ素子)の一辺の長さD=50μm、チップ間距離X=50μmとしたときのインダクタ素子間の距離(チャネル間距離)Y[μm]に対するISR(Interference-to-Signal Ratio)[dB]を求めた。この場合には、Yo≒70μmにおいて、クロストークが最小になった。
【0059】
また、インダクタ素子IDは、例えば、半導体チップに半導体回路を形成するための配線層を用いて形成する。すなわち、NANDチップのインダクタ素子は、NANDチップのメモリセルを形成するための配線層を用いて形成する。また、制御用チップのインダクタ素子は、コントローラを形成するための配線層を用いて形成する。
【0060】
このようにチップの製造工程を用いてインダクタ素子を形成すれば、新たに製造工程を追加する必要がなく、製造コストの上昇を抑えることができる。
【0061】
[1−4−4]送受信回路の動作
既存のNANDメモリでは、ボンディングワイヤを接続した入出力パッドを複数用い(図9に示す例では8つ)、アドレス及びデータの授受を行っている。
【0062】
本実施形態では、図3に示したインダクタ素子を含む送受信回路を用いて、アドレス及びデータの授受を行う。インダクタ素子を含む送受信回路の動作を回路シミュレータ“HSPICE(登録商標)”により確認した。このシミュレーションによると、インダクタ素子1つ当たりの通信速度は400Mbit/secである。これは、既存のボンディングワイヤを接続した入出力パッド1つ当たりの通信速度と比べて10倍以上のスピードを達成している。
【0063】
本実施形態では、図6及び図7に示すように、複数のインダクタ素子を用いることにより高速なインタフェースを実現できる。さらに、制御用チップにてパラレル信号をシリアル信号に変換(I2C:inter-integrated circuit)することにより、インダクタ素子の数を削減することが可能である。
【0064】
インダクタ素子の誘導結合による無線通信を用いることにより、電源ライン用、待機モードからの起動制御用、及びチップアドレス用のボンディングワイヤは無くせないが、ボンディングワイヤの本数は1チップ当たり数本に低減できる。これは、1チップパッケージでSSD(solid state drive)を実装する場合において非常に有利である。
【0065】
また、通信プロトコルでは、既存のNANDメモリと同様に、以下の図9に示す規則に則り、カラムアドレス、ページアドレス、ブロックアドレス、及びチップアドレスの順に制御用チップから各NANDチップに信号が送信される。そして、対応するチップがその命令コマンドに従い、送受信(read/write)を行い、それ以外のチップはディセーブルモードとなる。送受信(read/write)が終了すると、ボンディングワイヤからの起動制御信号により全てのチップが待機モードとなる。
【0066】
各チップのアサインは、既存のNANDメモリと同様にチップアドレス(CADD)ピンにより行う。あるいは、出荷時に制御用チップから送信する信号の強さ(インダクタ素子に流す電流)を徐々に強くし、信号を受信したNANDチップから順に応答信号ACKを返し、ラベリングを行っていく。
【0067】
ここで、インダクタ素子により生じる磁界Hは、インダクタ素子からの距離の3乗に比例して低下するため、NANDチップNC0からNANDチップNC3の順にラベリングが行われることになる。磁界Hは、H=I・S/(4πD3)で表される。Iはインダクタ素子に生じる電流、Sはインダクタ素子の面積(サイズ)、Dはインダクタ素子からの距離を示す。なお、距離の3乗に比例して磁界が弱まるため、パッケージの際のシールドは不要と考えられる。
【0068】
次に、積層されたNANDチップへのラベリングについて詳述する。
【0069】
例えば、NANDチップNC1に“Label 1”を与える場合、図10に示すように、制御用チップCC0のインダクタ素子IDCから、NANDチップNC1のインダクタ素子ID0が受信できる程度の強度で信号を送信する。このとき、制御用チップCC0から送信する信号の強度は、NANDチップNC2には到達しない程度の大きさである。
【0070】
制御用チップCC0からの信号を受信したNANDチップNC1は、制御用チップCC0に応答信号ACKを返し、自身(NANDチップNC1)にラベリングを行う(NANDチップNC1=Label 1)。
【0071】
なおこのとき、NANDチップNC0は、既に同様の手法にてラベリングが行われているものとする。ラベリングが行われているNANDチップNC0は、制御用チップCC0からの信号に対し応答しないものとする。
【0072】
次に、NANDチップNC2に“Label 2”を与える場合、図11に示すように、制御用チップCC0のインダクタ素子IDCから、NANDチップNC2のインダクタ素子ID2が受信できる程度の強度で信号を送信する。このとき、制御用チップCC0から送信する信号の強度は、NANDチップNC3には到達しない程度の大きさである。
【0073】
制御用チップCC0からの信号を受信したNANDチップNC2は、制御用チップCC0に応答信号ACKを返し、自身(NANDチップNC2)にラベリングを行う(NANDチップNC2=Label 2)。
【0074】
さらに、その他のNANDチップNC3にも、同様の方法により“Label 3”を与える。
【0075】
図12に示すフローチャートを用いて、NANDチップへのラベリングを説明すると以下のようになる。
【0076】
図12は、NANDチップへのラベリングの処理手順を示すフローチャートである。
【0077】
まず、制御用チップCC0は、インダクタ素子IDCからNANDチップのインダクタ素子に、NANDチップをラベリングするラベル信号を送信する(ステップS1)。
【0078】
続いて、制御用チップCC0は、ターゲットのNANDチップから応答信号ACKを受信したかを判定する(ステップS2)。
【0079】
応答信号ACKを受信していないときは、ステップS1に戻り、ターゲットのNANDチップにラベル信号を再度、送信する。一方、応答信号ACKを受信したときは、制御用チップCC0は、全てのNANDチップがラベルを与えられたかを判定する(ステップS3)。
【0080】
全てのNANDチップがラベルを与えられていないときは、ステップS1に戻り、ラベルが与えられていないNANDチップにラベル信号を送信する。このようにして、ステップS1〜S3の処理を繰り返す。
【0081】
そして、全てのNANDチップがラベルを与えられたとき、ラベリングの処理を終了する。
【0082】
前記フローチャートの処理手順に従い、各NANDチップにラベリングを行うことにより、NANDチップNC0〜NC3のラベリングに使用する制御用チップ上及びNANDチップ上のパッドが不要となる。
【0083】
[2] 第2実施形態
第2実施形態では、インダクタ素子を有するパッケージ基板上に、半導体チップ(制御用チップ及びNANDチップ)を積層した不揮発性半導体記憶装置について説明する。
【0084】
[2−1]不揮発性半導体記憶装置の構成
図13(a)及び図13(b)は、第2実施形態の不揮発性半導体記憶装置の構造を示す斜視図である。図13(a)はパッケージ基板上に半導体チップが積層された不揮発性半導体記憶装置の構造を示し、図13(b)はパッケージ基板に形成されたインダクタ素子及びパッドのレイアウトを示す。
【0085】
第2実施形態の不揮発性半導体記憶装置は、図13(a)に示すように、パッケージ基板21、制御用チップCC0、NANDチップNC0,NC1,NC2から構成されている。
【0086】
パッケージ基板21上には、制御用チップCC0、NANDチップNC0,NC1,NC2が下から順に積層されている。制御用チップCC0、及びNANDチップNC0,NC1,NC2は、インダクタ素子をそれぞれ有する。
【0087】
パッケージ基板21上には、図13(b)に示すように、インダクタ素子IDP、パッド22、及びリードフレーム23が形成されている。
【0088】
パッケージ基板21、制御用チップCC0、及びNANDチップNC0,NC1,NC2に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、制御用チップCC0及びNANDチップNC0,NC1,NC2に形成された各インダクタ素子の外周は、インダクタ素子IDPの外周をインダクタ素子IDPを含む平面に垂直な方向に延長した閉空間に含まれる。
【0089】
第2実施形態の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第1実施形態と同様である。
【0090】
[3] 第3実施形態
第3実施形態では、インダクタ素子が形成されたチップ(以下、インダクタチップ)と、コントローラが形成された制御用チップとを用意し、積層されたNANDチップ上にこれらのチップを配置した不揮発性半導体記憶装置について説明する。
【0091】
[3−1]不揮発性半導体記憶装置の構成
図14(a)及び図14(b)は、第3実施形態の不揮発性半導体記憶装置の構造を示す図である。図14(a)は積層されたNANDチップ上にインダクタチップ31及び制御用チップCC0が配置された不揮発性半導体記憶装置の斜視図であり、図14(b)はインダクタ素子が形成されたインダクタチップ31の平面図である。
【0092】
第3実施形態の不揮発性半導体記憶装置は、図14(a)に示すように、制御用チップCC0、インダクタチップ31、及びNANDチップNC0,NC1,NC2,NC3から構成されている。
【0093】
NANDチップNC0,NC1,NC2,NC3は下から順に積層されている。NANDチップNC3上には、インダクタチップ31が配置され、インダクタチップ31上には制御用チップCC0が配置されている。
【0094】
インダクタチップ31はインダクタ素子IDAを有し、NANDチップNC0,NC1,NC2,NC3はインダクタ素子をそれぞれ有する。インダクタチップ31、及びNANDチップNC0,NC1,NC2,NC3に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、NANDチップNC0〜NC3に形成された各インダクタ素子の外周は、インダクタ素子IDAの外周をインダクタ素子IDAを含む平面に垂直な方向に延長した閉空間に含まれる。
【0095】
インダクタチップ31上のパッド32は、制御用チップCC0上のパッド33とボンディングワイヤ34により接続されている。NANDチップNC0〜NC3上には、パッドP1,P2が形成されている。パッドP1には、基準電圧(例えば、接地電圧)Vssが供給され、パッドP2には電源電圧VDDが供給される。
【0096】
インダクタチップ31上には、図14(b)に示すように、インダクタ素子IDAが所定間隔で形成されている。インダクタ素子IDAの近傍には、インダクタ素子IDAに接続されたパッド32が形成されている。また、インダクタチップ31の材質は、シリコンでもよいし、あるいは樹脂でもよい。
【0097】
次に、第3実施形態の変形例の不揮発性半導体記憶装置について説明する。
【0098】
図15は、第3実施形態の変形例の不揮発性半導体記憶装置の構造を示す斜視図である。
【0099】
NANDチップNC0,NC1,NC2,NC3は下から順に積層されている。NANDチップNC3上には、インダクタチップ31と制御用チップCC0が互いに重ならないように配置されている。すなわち、図14(a)に示した例と異なる点は、制御用チップCC0が、インダクタチップ31上に配置されるのではなく、NANDチップNC3上に配置されていることである。
【0100】
インダクタチップ31、及びNANDチップNC0〜NC3は、インダクタ素子をそれぞれ有する。インダクタチップ31、及びNANDチップNC0〜NC3に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。
【0101】
第3実施形態及び変形例の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第1実施形態と同様である。
【0102】
図15に示した構造では、図14(a)に示した構造に比べて、チップ積層方向における厚さを薄くできるため、記憶装置の薄型化に有利である。
【0103】
[4] 第4実施形態
第4実施形態では、積層されたNANDチップ間に、インダクタ素子とコントローラが形成された制御用チップを配置した不揮発性半導体記憶装置について説明する。
【0104】
[4−1]不揮発性半導体記憶装置の構成
図16は、第4実施形態の不揮発性半導体記憶装置の構造を示す斜視図である。
【0105】
第4実施形態の不揮発性半導体記憶装置は、図16に示すように、制御用チップCC0、及びNANDチップNC0,NC1,NC2,NC3から構成されている。制御用チップCC0には、コントローラとインダクタ素子IDCが形成されている。
【0106】
4枚のNANDチップNC0,NC1,NC2,NC3は下から順に積層されている。積層された4枚のNANDチップの中央、つまり2枚目と3枚目のNANDチップNC1,NC2間に制御用チップCC0が配置されている。
【0107】
NANDチップNC0,NC1,NC2,NC3は、インダクタ素子ID0,ID1,ID2,ID3をそれぞれ有する。NANDチップNC0,NC1,NC2,NC3、及び制御用チップCC0に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、NANDチップNC0〜NC3に形成された各インダクタ素子の外周は、インダクタ素子IDCの外周をインダクタ素子IDCを含む平面に垂直な方向に延長した閉空間に含まれる。
【0108】
さらに、制御用チップCC0のインダクタ素子IDCのサイズは、他のNANDチップNC0,NC1,NC2,NC3のインダクタ素子のサイズより大きく設定されている。また、制御用チップCC0のインダクタ素子IDCを構成する導電線(導体)の巻き数は、他のNANDチップNC0,NC1,NC2,NC3のインダクタ素子を構成する導電線(導体)の巻き数より多く設定されている
これにより、NANDチップNC0,NC1,NC2,NC3の各々は、より小さな電力で制御用チップCC0と通信が可能となり、各NANDチップのインダクタ素子の面積の増大を抑制することができる。すなわち、各NANDチップのインダクタ素子より、制御用チップCC0のインダクタ素子IDCのサイズを大きく、あるいはインダクタ素子IDCを構成する導体の巻き数を多くすることにより、NANDチップのインダクタ素子のサイズあるいは巻き数を増大することなく、制御用チップCC0とNANDチップとの間の通信を可能にすることができる。
【0109】
このような効果、すなわち制御用チップCC0のインダクタ素子のサイズあるいは巻き数を増大することにより、NANDチップのインダクタ素子のそれらを増大することなく、制御用チップCC0とNANDチップ間の通信を可能にできる効果は、他の実施形態にも同様に適用できる。
【0110】
[4−2]不揮発性半導体記憶装置の動作
第4実施形態の不揮発性半導体記憶装置の第1動作例を説明する。
【0111】
NANDチップNC0,NC1,NC2,NC3の各々には、既存のNANDメモリのように、チップアドレスが割り当てられている。そして、制御用チップCC0からチップアドレス、命令コマンド、及びアドレスを全てのNANDチップに送信する。
【0112】
初めに、全てのNANDチップは待機モードとなっており、対応するNANDチップはその命令コマンドにより、送信(読み出し)モード又は受信(書き込み)モードへ切り替わる。それ以外のNANDチップは、オフモードへ切り替わる。
【0113】
送信モード又は受信モードへ切り替わったNANDチップにおいて、読み出し又は書き込み処理が終了すると、制御用チップCC0は制御信号により全てのNANDチップを待機モードに切り替える。各NANDチップ間でのデータの授受は、制御用チップCC0を経由することにより行われる。
【0114】
本実施形態では、電源ライン用、待機モードからの起動制御用、及びチップアドレス用のボンディングワイヤは無くせないが、ボンディングワイヤの本数は1チップあたり数本に低減できる。このように、非常に簡素な動作シーケンス及び構成により、チップ間の通信を実現することができる。
【0115】
また、本実施形態において、NANDチップのチップアドレスはダイソートテスト時に決定しても良い。これにより、制御用チップCC0とNANDチップ間に形成するチップアドレス用のボンディングワイヤを削減することができる。
【0116】
次に、第4実施形態の不揮発性半導体記憶装置の第2動作例を説明する。
【0117】
NANDチップNC0,NC1,NC2,NC3の各々には、既存のNANDメモリと同様に、チップアドレスが割り当てられている、あるいは前述した実施形態で述べたラベリングが施されているものとする。
【0118】
通信時に制御用チップCC0より、カラムアドレス、ページアドレス、プレーンアドレス、ブロックアドレス、チップアドレス、及び命令コマンドの順に全てのNANDチップに制御信号を送信する。
【0119】
この際、処理を行うNANDチップのチップアドレスに応じて、制御用チップCC0から送信する電力を調節する。これは、制御用チップCC0から最も近いNANDチップと通信する場合に、全てのNANDチップ(最も離れているNANDチップ)に届くように電力を送信することは消費電力の観点から望ましくないためである。
【0120】
制御用チップCC0からの前記アドレス情報をもとに、対応するNANDチップはその命令コマンドにより対応する動作モード(Read/Write)に切り替わる。それ以外のNANDチップは、対応するアドレス(自身のアドレス)を受信するまで待機モードのままとなる。対応するNANDチップは処理が終了すると同時に待機モードに切り替わり、一連の処理は終了する。
【0121】
以上により本動作例では、オフモードから待機モードへの復旧用の制御信号を送信するためのボンディングワイヤを排除することができ、ラベリングと前記方法を組み合わせることにより、電源ライン用(電源電圧VDD、基準電圧VSS)のボンディングワイヤを形成するだけで三次元実装により構成された不揮発性半導体記憶装置を実現することができる。
【0122】
次に、第4実施形態の不揮発性半導体記憶装置の第3動作例を説明する。
【0123】
図17は、第4実施形態の変形例の不揮発性半導体記憶装置の断面図であり、積層されたNANDチップの間に制御用チップを配置した例である。
【0124】
ここでは、6枚のNANDチップNC0〜NC5が下から順に積層されている。積層された6枚のNANDチップの中央、つまり3枚目と4枚目のNANDチップNC2,NC3間に、制御用チップCC0が配置されている。さらに、NANDチップ間、及びNANDチップと制御用チップCC0間には接着剤41が配置されている。
【0125】
このような構造の場合、NANDチップと制御用チップの厚さを等しくすると、制御用チップCC0と、制御用チップCC0の上下に配置されたNANDチップとの間の距離に差が生じない。このため、制御用チップCC0の厚さをcとし、各NANDチップの厚さをaとする。ここで、接着剤41の層の厚さをbとすると、制御用チップCC0のインダクタ素子から各NANDチップのインダクタ素子までの距離は、図17に示すように決定される。
【0126】
例えば、制御用チップCC0のインダクタ素子とNANDチップNC3のインダクタ素子との間の距離は、“a+b”である。同様に、制御用チップCC0とNANDチップNC4との間の距離は、“2(a+b)”であり、制御用チップCC0とNANDチップNC5との間の距離は、“3(a+b)”である。
【0127】
制御用チップCC0のインダクタ素子とNANDチップNC2のインダクタ素子との間の距離は、“c+b”である。同様に、制御用チップCC0とNANDチップNC1との間の距離は、“c+a+2b”であり、制御用チップCC0とNANDチップNC0との間の距離は、“c+2a+3b”である。
【0128】
このように、制御用チップCC0のインダクタ素子と各NANDチップのインダクタ素子との距離を変えることにより、ラベリングを行う際のコンフリクトを回避することができる。すなわち、ラベリングを行う際、干渉してラベリングが正常に行えない状態を回避できる。
【0129】
また、図18に示すように、複数のNANDチップを積層した構造において、最上層のNANDチップNCHのインダクタ素子の上部と、最下層のNANDチップNCLのインダクタ素子の下部にそれぞれシールド層42H,42Lを配置する構造としてもよい。
【0130】
図18に示した構造では、インダクタ素子を通る磁束が発散せず、シールド層へ向かって収束するため、受信回路のインダクタ素子に生じる起電力を増やすことができる。
【0131】
[5] 第5実施形態
第5実施形態では、複数のNANDチップを回転して積層することにより形成した不揮発性半導体記憶装置の第1の例を説明する。
【0132】
[5−1]不揮発性半導体記憶装置の構成
図19は、第5実施形態の不揮発性半導体記憶装置の構造を示す図である。図20は、図19における20−20線に沿った断面図である。
【0133】
図20に示すように、基板55上には、制御用チップCC0が配置されている。制御用チップCC0上には、NANDチップNC0,NC1,NC2,NC3が制御用チップCC0側から順に積層されている。制御用チップCC0とNANDチップNC0間、及びNANDチップNC0,NC1,NC2,NC3間には、これらを互いに接着する接着剤51が配置されている。
【0134】
制御用チップCC0、及びNANDチップNC0,NC1,NC2,NC3は、インダクタ素子IDC,ID0,ID1,ID2,ID3をそれぞれ有する。インダクタ素子IDC,ID0,ID1,ID2,ID3は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ID0〜ID3の外周は、インダクタ素子IDCの外周をインダクタ素子IDCを含む平面に垂直な方向に延長した閉空間に含まれる。
【0135】
各NANDチップにおけるインダクタ素子は、図19に示したように、NANDチップ外形の中心からずれた位置に形成されている。このようなNANDチップが180度回転され積層されることにより、図19及び図20に示した記憶装置が形成できる。なおここでは、1つのチップにインダクタ素子を2つ形成した例を示したが、インダクタ素子は1つでもよく、あるいは3つ以上でもよい。
【0136】
また、基板55上にはパッド52が形成されている。NANDチップ上にはパッド53が形成されている。基板55上のパッド52とNANDチップ上のパッド53との間には、これらを接続するボンディングワイヤ54が形成されている。
【0137】
第5実施形態の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第1実施形態と同様である。
【0138】
[5−2]不揮発性半導体記憶装置の製造方法
次に、第5実施形態の不揮発性半導体記憶装置の製造方法を説明する。
【0139】
図21(a)及び図21(b)は、第5実施形態の不揮発性半導体記憶装置が有するNANDチップの構成を示す平面図である。
【0140】
NANDメモリが形成されたNANDチップNC0,NC1,NC2,NC3は、図21(a)あるいは図21(b)に示すように、NANDチップ外形の中心から一方向に偏心した位置に、インダクタ素子IDが形成される領域の中心が配置されている。すなわち、2つのインダクタ素子IDの中心は、NANDチップの中心より一方向にずれた位置に配置されている。
【0141】
図21(b)に示すNANDチップは、図21(a)に示したNANDチップを、インダクタ素子IDが形成された領域を中心として180度回転させたものである。インダクタ素子IDが形成された領域の中心が、NANDチップの中心からずれているため、図21(b)に示すように、オフセットのずれが生じる。
【0142】
図21(a)に示したNANDチップと図21(b)に示したNANDチップとを積層して、図19及び図20に示した3次元構造の記憶装置を形成する。このような構造の記憶装置を形成すれば、NANDチップNC0〜NC3上のパッド53が、対向する方向に交互に配置されるため、パッド間にボンディングワイヤを形成するための作業領域を確保することができる。これにより、NANDチップ上のパッド53と基板55上のパッド52間へのボンディングワイヤ54の形成が容易になる。
【0143】
[6] 第6実施形態
第6実施形態では、複数のNANDチップを回転して積層することにより形成した不揮発性半導体記憶装置の第2の例を説明する。
【0144】
[6−1]不揮発性半導体記憶装置の構成
図22は、第6実施形態の不揮発性半導体記憶装置の構造を示す図である。図23は、図22における23−23線に沿った断面図である。
【0145】
図23に示すように、基板65上には、制御用チップCC0が形成されている。制御用チップCC0上には、NANDチップNC0,NC1,NC2,NC3が制御用チップCC0側から順に積層されている。制御用チップCC0とNANDチップNC0間、及びNANDチップNC0,NC1,NC2,NC3間には、これらを互いに接着する接着剤61が配置されている。
【0146】
制御用チップCC0、及びNANDチップNC0,NC1,NC2,NC3は、インダクタ素子IDC−1,IDC−2,ID0,ID1,ID2,ID3をそれぞれ有する。
【0147】
インダクタ素子IDC−1,ID1,ID3は、チップの積層方向において対応する位置に配置されている。詳述すると、インダクタ素子IDC−1,ID1,ID3の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ID1,ID3の外周は、インダクタ素子IDC−1の外周をインダクタ素子IDC−1を含む平面に垂直な方向に延長した閉空間に含まれる。
【0148】
同様に、インダクタ素子IDC−2,ID0,ID2は、チップの積層方向において対応する位置に配置されている。詳述すると、インダクタ素子IDC−2,ID0,ID2の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ID0,ID2の外周は、インダクタ素子IDC−2の外周をインダクタ素子IDC−2を含む平面に垂直な方向に延長した閉空間に含まれる。
【0149】
各NANDチップにおけるインダクタ素子は、図22に示したように、NANDチップ周辺部の角側に偏った位置に形成されている。このようなNANDチップが180度回転され積層されることにより、図22及び図23に示した記憶装置が形成できる。なおここでは、1つのチップにインダクタ素子を2つ形成した例を示したが、インダクタ素子は1つでもよく、あるいは3つ以上でもよい。
【0150】
また、基板65上にはパッド62が形成されている。NANDチップ上にはパッド63が形成されている。基板65上のパッド62とNANDチップ上のパッド63との間には、これらを接続するボンディングワイヤ64が形成されている。
【0151】
第6実施形態の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第1実施形態と同様であるため、記載を省略する。
【0152】
[6−2]不揮発性半導体記憶装置の製造方法
次に、第6実施形態の不揮発性半導体記憶装置の製造方法を説明する。
【0153】
図24(a)及び図24(b)は、第6実施形態の不揮発性半導体記憶装置が有するNANDチップの構成を示す平面図である。
【0154】
NANDフラッシュメモリが形成されたNANDチップNC0,NC1,NC2,NC3は、図24(a)に示すように、NANDチップの一方側の周辺部にインダクタ素子IDが配置されている。すなわち、2つのインダクタ素子IDの中心は、NANDチップ周辺部の角側に偏心した位置に配置されている。また、NANDチップ上のパッド63は、インダクタ素子が配置されたNANDチップの一方側の周辺部に形成されている。
【0155】
図24(b)に示すNANDチップは、図24(a)に示したNANDチップを、NANDチップの中心にて180度回転させたものである。インダクタ素子IDが形成された領域の中心が角側に偏心した位置に配置されているため、図24(b)に示すように、インダクタ素子はNANDチップの中心に対して点対象な位置に来る。
【0156】
図24(a)に示したNANDチップと図24(b)に示したNANDチップとを積層して、図22及び図23に示した3次元構造の記憶装置を形成する。このような構造の記憶装置を形成すれば、NANDチップNC0〜NC3上のパッド63が対向する方向に交互に配置されるため、パッド間にボンディングワイヤを形成するための作業領域を確保することができる。これにより、NANDチップ上のパッド63と基板65上のパッド62間へのボンディングワイヤ64の形成が容易になる。
【0157】
さらに、制御用チップCC0のインダクタ素子IDC−1と、奇数番目のNANDチップNC1,NC3のインダクタ素子ID1,ID3により第1チャネルが形成される。同様に、制御用チップCC0のインダクタ素子IDC−2と、偶数番目のNANDチップNC0,NC2のインダクタ素子ID0,ID2により第2チャネルが形成される。これにより、デュアルチャネルを有する記憶装置が形成できる。
【0158】
[7] 実施形態の効果
本実施形態は、各チップが有するインダクタ素子間の誘導結合によりチップ間通信を行う送受信回路を有している。この送受信回路において、インダクタ素子を共有することによりチップ面積の増大を防ぐことができる。また、制御用チップのインダクタ素子のサイズを他のメモリチップのインダクタ素子のサイズより大きくする、あるいは巻き数を増やすことにより、各メモリチップの送受信に必要な電力を削減でき、インダクタ素子の形成による各メモリチップの面積の増大を抑制することができる。さらに、本実施形態は、クロック信号を必要とせず、非常に簡素な構成の非同期通信システムを提供できる。
【0159】
以上説明したように実施形態によれば、積層されるチップ数が増加した際に顕在化するワイヤボンディング数の増加を抑制でき、さらにインダクタ素子の形成によるチップ面積の増大を抑制することができる高速なインタフェースを有する不揮発性半導体記憶装置を提供できる。
【0160】
なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【符号の説明】
【0161】
11…送信回路、12…受信回路、13…センスアンプ、21…パッケージ基板、22…パッド、23…リードフレーム、31…インダクタチップ、32,33…パッド、34…ボンディングワイヤ、41…接着剤、42H,42L…シールド層、51…接着剤、52,53…パッド、54…ボンディングワイヤ、55…基板、61…接着剤、62,63…パッド、64…ボンディングワイヤ、65…基板、CC0…制御用チップ、DA1…差動増幅器、Ia…電流源、ID,ID0,ID1,ID2,IDA,IDC,IDC−1,IDC−2,IDP…インダクタ素子、IV1,IV2,IV3,IV4…インバータ回路、MP0,MP1,MP2,MP3…メモリプレーン、NC,NC0,NC1,NC2,NC3,NC4,NC5,NCH,NCL…NANDチップ、P1,P2,P3,P4…パッド、ST1…シュミットトリガ回路、SW…スイッチ回路、TR1,TR2,TR3,TR4…トランジスタ。
【技術分野】
【0001】
本発明の実施形態は、チップ上に形成されたインダクタ素子を用いて、チップ間の通信を行う不揮発性半導体記憶装置に関するものである。
【背景技術】
【0002】
近年、携帯用電子機器の小型化に伴い、不揮発性半導体記憶装置においても高密度実装が求められている。そのため、複数の半導体チップを積層する三次元積層実装が注目されている。
【0003】
このような三次元実装記憶装置においては、従来、ワイヤボンディングによりチップ間での信号の授受が行われてきた。しかし、今後、多数のチップを1つのパッケージ内に積層する要求が生じた際に、必要となるワイヤボンディングの数が許容できなくなることが懸念されている。さらに、ワイヤのインダクタ成分による配線間の信号の反射により、LSIの性能が低下することが知られている。
【0004】
この対策として、半導体チップに基板を貫通するスルービアを形成する技術や、半導体チップに通信用のインダクタ素子を形成する技術が提案されている。
【0005】
しかし、スルービアを形成するには複雑な製造工程を必要とするため、製造コストが上昇したり、品質を向上させることが難しいという問題がある。また、半導体チップにインダクタ素子を形成すると、半導体チップの面積が増大するという問題がある。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2009−277334号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
積層されるチップ数が増加した際に顕在化するワイヤボンディング数の増加を抑制でき、さらにインダクタ素子の形成によるチップ面積の増大を抑制することができる高速なインタフェースを有する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【0008】
実施形態による不揮発性半導体記憶装置は、メモリセルが形成され、信号を送受信する第1のインダクタ素子を有する第1のメモリチップと、第1のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第2のインダクタ素子を有する第2のメモリチップと、前記第1及び第2のメモリチップの動作を制御する制御回路が形成され、前記第1のインダクタ素子及び前記第2のインダクタ素子との間で信号を送受信する第3のインダクタ素子を有する制御用チップとを具備する。前記第1のインダクタ素子の外周及び前記第2のインダクタ素子の外周は、前記第3のインダクタ素子の外周を第3のインダクタ素子を含む平面に垂直な方向に延長した閉空間に含まれ、前記第3のインダクタ素子のインダクタンスは、前記第1のインダクタ素子のインダクタンスあるいは前記第2のインダクタ素子のインダクタンスの少なくともいずれか一方より大きい。
【図面の簡単な説明】
【0009】
【図1】第1実施形態に係る半導体チップが有する送受信回路の回路図である。
【図2】第1実施形態に係るシュミットトリガ回路の回路図である。
【図3】第1実施形態に係る積層された半導体チップの送受信回路の回路図である。
【図4】第1実施形態に係る送信回路の他の例の回路図である。
【図5】第1実施形態に係る不揮発性半導体記憶装置の構造を示す斜視図である。
【図6】第1実施形態に係る半導体チップ内のインダクタ素子のレイアウトを示す図である。
【図7】第1実施形態に係る半導体チップ内のインダクタ素子の他のレイアウトを示す図である。
【図8】第1実施形態に係るインダクタ素子の構造を示す図である。
【図9】NANDメモリにおける通信プロトコルを示す図である。
【図10】第1実施形態に係る半導体チップへのラベリングを示す図である。
【図11】第1実施形態に係る半導体チップへのラベリングを示す図である。
【図12】第1実施形態に係る半導体チップへのラベリングの処理手順を示すフローチャートである。
【図13】第2実施形態に係る不揮発性半導体記憶装置の構造を示す斜視図である。
【図14】第3実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図15】第3実施形態に係る変形例の不揮発性半導体記憶装置の構造を示す斜視図である。
【図16】第4実施形態に係る不揮発性半導体記憶装置の構造を示す斜視図である。
【図17】第4実施形態に係る変形例の不揮発性半導体記憶装置の断面図である。
【図18】第4実施形態に係る他の変形例の不揮発性半導体記憶装置の斜視図である。
【図19】第5実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図20】図19における20−20線に沿った断面図である。
【図21】第5実施形態に係る不揮発性半導体記憶装置が有するNANDチップの構成を示す平面図である。
【図22】第6実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図23】図22における23−23線に沿った断面図である。
【図24】第6実施形態に係る不揮発性半導体記憶装置が有するNANDチップの構成を示す平面図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0011】
[1] 第1実施形態
第1実施形態では、不揮発性半導体記憶装置の基本構成について説明する。
【0012】
[1−1]送受信回路の原理
第1実施形態の不揮発性半導体記憶装置は、複数の半導体チップが積層された三次元積層構造を有する。積層された複数の半導体チップの各々は、送受信回路(通信回路)を含む。
【0013】
図1は、第1実施形態における半導体チップが有する送受信回路の回路図である。
【0014】
半導体チップの各々は、図1に示すように、各半導体チップ間で通信を行うための送受信回路(送信回路11及び受信回路12)を有している。また、積層された半導体チップの対向する同じ箇所に、インダクタ素子ID1,ID2が配置されている。
【0015】
送信回路11は、2つのインバータ回路IV1,IV2と、インダクタ素子ID1から構成される。2つのインバータ回路IV1,IV2の出力端子間にインダクタ素子ID1が接続される。
【0016】
インバータ回路IV1,IV2の各入力端子には、データに応じた相補信号(Data,/Data)が入力される。なお、信号/Dataは、信号Dataの相補信号であることを示す。また、インバータ回路IV1,IV2の電源端には電源電圧VDDあるいは基準電圧(例えば、接地電圧)Vssが供給されている。
【0017】
送信回路11は、データに変化が生じた際に活性化され、インダクタ素子ID1に電流を流す。インダクタ素子ID1に流れる電流の変化によって生じる磁界の変化により、受信回路12側のインダクタ素子ID2との間に誘導結合が生じる。
【0018】
受信回路12は、図1に示すように、インダクタ素子ID2、差動増幅器DA1、及びシュミットトリガ回路ST1から構成される。受信回路12では、誘導結合によりインダクタ素子ID2に生じた磁界を電流に変換する。この電流は非常に微弱な信号であるため、差動増幅器DA1により増幅する必要がある。インダクタ素子ID2の両端をそれぞれ差動増幅器DA1の入力とし、送信回路11側での電流の変化を増幅する。その際、差動増幅器DA1の各入力は、中間電位にバイアスされているものとする。
【0019】
送信回路11側のデータが変化する際に生じる受信回路12側の瞬時的なピーク電圧をシュミットトリガ回路ST1により保持し、送信回路11側でのデータを受信回路12において復元する。
【0020】
[1−2]送受信回路の動作
第1実施形態における送受信回路の動作例を説明する。送信回路11の入力データが0から1へ遷移すると、インダクタ素子ID1中を図1に示す向きに電流ITが流れる。この瞬時電流ITによりインダクタ素子ID1内に上向きの磁界が生じる。この磁界の変化は、受信回路12側のインダクタ素子ID2の両端に電位差として現れる。この微小な信号を差動増幅器DA1の入力端子に与え、シュミットトリガ回路ST1により検出できるレベルまで増幅する。
【0021】
シュミットトリガ回路ST1には、図2に示す二段増幅回路型の構成を用いる。シュミットトリガ回路ST1は、インバータ回路IV3,IV4、トランジスタTR1,TR2から構成される。この構成により、受信回路12の応答性が向上し、瞬間的な電圧の変化を検出することができる。
【0022】
[1−3]送受信回路の構成
次に、半導体チップが有する送受信回路の構成について説明する。
【0023】
送信回路側のインダクタ素子ID1により生じるインダクタ素子ID2における磁界は、インダクタ素子ID1とインダクタ素子ID2との距離の3乗に比例して低下する。このため、チップ間の通信を確実に行うには、インダクタ素子はある程度の大きさが必要である。しかし、これはチップ面積の増加に繋がる。
【0024】
そこで、図3に示すように、半導体チップ1,2における送信回路11及び受信回路12のインダクタ素子IDを共通化し、チップ上の送信回路あるいは受信回路の一方を活性化する機構を付加することにより、この問題を解決する。
【0025】
送信回路あるいは受信回路の一方を活性化する機構としては、例えば、スイッチ回路SWを用いることができる。スイッチ回路SWは、インダクタ素子IDと送信回路11との間、及びインダクタ素子IDと受信回路12との間に配置される。
【0026】
半導体チップ1から半導体チップ2へ送信するときは、半導体チップ1において、インダクタ素子IDと送信回路11との間のスイッチ回路SWが接続状態になり、インダクタ素子IDと受信回路12との間のスイッチ回路SWが遮断状態になる。さらに、半導体チップ2において、インダクタ素子IDと受信回路12との間のスイッチ回路SWが接続状態になり、インダクタ素子IDと送信回路11との間のスイッチ回路SWが遮断状態になる。
【0027】
一方、半導体チップ2から半導体チップ1へ送信するときは、半導体チップ2において、インダクタ素子IDと送信回路11との間のスイッチ回路SWが接続状態になり、さらに半導体チップ1において、インダクタ素子IDと受信回路12との間のスイッチ回路SWが接続状態となる。その他のスイッチ回路SWは、遮断状態になる。
【0028】
また、図1において、インダクタ素子ID1,ID2間に生じる誘導結合は、チップの基板や配線を貫通できる。誘導結合による通信距離は、インダクタ素子の直径程度である。
【0029】
このため、インダクタ素子のサイズを大きく、チップ間距離を小さくすることにより、通信距離を拡大しつつ、チップ間の結合係数を向上することができる。これにより、遠隔のチップとの通信、すなわち複数枚積層されたチップ間で通信することが可能である。通信を行う際には、対象となるチップのみ活性化し、それ以外のチップは非活性化する。
【0030】
また、受信回路12側のインダクタ素子ID2の両端に生じる電位差Vは、送信回路11側のインダクタ素子ID1のインダクタンスをL、送信回路11側のインダクタ素子ID1を流れる電流をIとすると、V=L・(dI/dt)で与えられる。
【0031】
送信回路11を図4に示すような回路構成にすることにより、送信する電力を向上させることができる。また、複数のチップ間で通信を行う際には、電流量を調整することにより消費電力を削減できる。
【0032】
図4に示した送信回路では、送信回路11と基準電圧Vssとの間にトランジスタTR3が接続される。さらに、トランジスタTR3のゲートに、トランジスタTR4のゲートとドレインが接続され、トランジスタTR4のゲートとドレインに電流源Iaが接続される。さらに、トランジスタTR3,TR4のソースに基準電圧Vssがそれぞれ供給される。
【0033】
[1−4]不揮発性半導体記憶装置の構成
[1−4−1]半導体チップの積層構造
複数の半導体チップ間で相互にデータ通信を行う場合、例としてここでは、4枚のNANDチップを積層した場合を示す。チップ間の誘導結合による通信は、チップのメタル配線をスパイラル状に巻いて形成した小さなインダクタ素子を用いて行うため、追加コストはほぼゼロである。
【0034】
本実施形態で示す誘導結合による無線通信技術の基本的な構成は、図5に示すように複数のNANDチップNC0,NC1,NC2,NC3と制御用チップCC0が積層され、チップの積層方向でそれぞれのチップの対応する箇所にインダクタ素子ID0(図示しない),ID1,ID2,ID3,IDCが配置される。そして、各チップのインダクタ素子間で通信が行われる。
【0035】
NANDチップNC0〜NC3には、複数のメモリセルを含むNANDフラッシュメモリが形成されている。なおここでは、NANDフラッシュメモリが形成されたNANDチップを例に示すが、その他のメモリが形成されたチップであってもよい。制御用チップCC0には、NANDチップの動作を制御するコントローラが形成されている。
【0036】
図5に示すように、4つのNANDチップNC0,NC1,NC2,NC3が上から順に積層されている。NANDチップNC0上には、制御用チップCC0が配置されている。
【0037】
NANDチップNC0は、NANDフラッシュメモリ及びインダクタ素子ID0(図示しない)、及びパッドP1,P2,P3を有している。パッドP1には、基準電圧(例えば、接地電圧)Vssが供給され、パッドP2には電源電圧VDDが供給される。パッドP3には、チップイネーブル信号CEが入力される。
【0038】
同様に、NANDチップNC1は、NANDフラッシュメモリ、インダクタ素子ID1、及びパッドP1,P2,P3を有している。NANDチップNC2は、NANDフラッシュメモリ、インダクタ素子ID2、及びパッドP1,P2,P3を有している。NANDチップNC3は、NANDフラッシュメモリ、インダクタ素子ID3、及びパッドP1,P2,P3を有している。
【0039】
さらに、制御用チップCC0は、コントローラ(図示しない)、インダクタ素子IDC、及びパッドP1,P2,P3,P4を有している。パッドP4は、外部回路との間で信号が入出力される。
【0040】
NANDチップNC0,NC1,NC2,NC3及び制御用チップCC0にそれぞれ配置されたインダクタ素子ID0,ID1,ID2,ID3及びIDCは、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子ID0〜ID3,IDCの開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ID0〜ID3の外周は、インダクタ素子IDCの外周をインダクタ素子IDCを含む平面に垂直な方向に延長した閉空間に含まれる。
【0041】
各NANDチップのパッドP1,P2,P3と制御用チップCC0のパッドP1,P2,P3との間には、ボンディングワイヤがそれぞれ形成され、パッドP1間、パッドP2間、及びパッドP3間はそれぞれ電気的に接続される。
【0042】
ここで、NANDチップのインダクタ素子のインダクタンスをLNAND、制御用チップのインダクタ素子のインダクタンスをLCTRL、相互インダクタンスをM=k(LNAND・LCTRL)1/2、送信回路側のインダクタ素子に流す電流をIとすると、通信時に受信回路側のインダクタ素子に生じる電圧Vは、V=M・(dI/dt)で表される。
【0043】
以上より、チップ間の通信を確実に行うためには、インダクタ素子間の相互インダクタンスを大きくすることが望まれる。しかし、汎用メモリでは周辺回路のサイズは可能な限り小さくする必要がある。このため、本実施形態では、制御用チップのインダクタ素子のサイズをNANDチップのインダクタ素子のサイズより大きくすることにより、NANDチップにおいてインダクタ素子の形成によって面積が大きくならないようにする。すなわち、NANDチップのインダクタ素子のサイズを大きくせずに、制御用チップのインダクタ素子のサイズを大きくすることにより、インダクタ素子間の相互インダクタンスを大きくする。
【0044】
また、1つのチップに形成する送信回路及び受信回路のインダクタ素子を共通化し、イネーブル信号によりインダクタ素子の接続を送信回路あるいは受信回路に切り替えることにより、インダクタ素子の形成による面積の増加を抑制する。
【0045】
[1−4−2]インダクタ素子のレイアウト
インダクタ素子は、ボンディングパッドと異なり、チップの任意の位置に配置できる。これは、チップ内の複数のメモリブロック(あるいはメモリプレーン)から等距離に配置できるセンターパッドの実現を意味しており、複数のメモリブロックの中央にインダクタ素子を配置すればNANDメモリの性能向上に寄与することができる。
【0046】
データの送受信時にインダクタ素子に電流が流れることで生じるクロストークにより周辺の回路に影響を及ぼさない限り、誘導結合による通信を行うインダクタ素子は、チップの周辺部または中央等、チップ上の最適な位置に配置することができる。
【0047】
図6は、インダクタ素子を半導体チップの中央に配置した例を示す図である。
【0048】
半導体チップの左下部にはメモリプレーンMP0が配置され、右下部にはメモリプレーンMP1が配置されている。左上部にはメモリプレーンMP2が配置され、右上部にはメモリプレーンMP3が配置されている。メモリプレーンMP0〜MP3の各々の上部及び下部には、センスアンプ13が配置されている。
【0049】
半導体チップの中央、すなわちメモリプレーンMP0,MP2とメモリプレーンMP1,MP3との間には、複数のインダクタ素子IDが配置されている。さらに、メモリプレーンMP0,MP1の下には、複数のパッドP1,P2,P3が配置されている。
【0050】
図6に示したように、メモリセルが配置される記憶装置において、最適なレイアウトは、複数のメモリセルとデータの授受を行うセンスアンプの近傍にインダクタ素子IDを配置することである。複数のセンスアンプ13に対してできるだけ近くに等距離に配置することにより、データ伝送における配線遅延の影響を低減することができる。
【0051】
また、半導体チップ内に2つのメモリプレーンMP0,MP1が配置されている場合も、図7に示すように、メモリプレーンMP0とMP1との間に、複数のインダクタ素子IDが配置される。
【0052】
半導体チップに配置されるインダクタ素子IDの数は、1つあるいは2、3、4つ以上の複数でもよい。NANDチップ及び制御用チップにそれぞれ配置されるインダクタ素子の数は同数である。半導体チップの面積の制約が許す限り、同一チップ上に複数のインダクタを配置することにより、より高速なインタフェースを実現できる。また、NANDメモリの構成は、上記の例に限定されない。例えば、メモリプレーンの上部あるいは下部のいずれか片側にセンスアンプが配置される場合もありうる。
【0053】
例えば、一般的なNANDメモリの入出力パッド1つ当たりの通信速度を100Mbit/secとし、チップ間のデータの授受には8つの通信チャネル(パッド)を使用しているものと仮定する。ここで、本実施形態におけるインダクタ素子1つ当たりの通信速度が400Mbit/secであるとすると、通信用の入出力パッドを6つ削減でき、2つの入出力パッド(インダクタ素子)で通信を行うことが可能となる。この際、制御用チップCC0では、通信するデータのパラレル−シリアル変換(I2C:inter integrated circuit)を行っているものとする。
【0054】
[1−4−3]インダクタ素子の構造
図8は、第1実施形態におけるインダクタ素子の構造を示す図である。
【0055】
インダクタ素子IDの形状は、例えば、図8(a)〜図8(d)に示すように正方形を含む四角形でもよいし、図8(e)〜図8(h)に示すように八角形でもよい。さらに、その他の多角形あるいは円形でもよい。
【0056】
また、インダクタ素子IDを構成する導電線の巻き数、及び導電線の線幅は、例えば、図8(a)及び図8(e)に示すように巻き数が5で導電線の線幅が2μm、また図8(b)及び図8(f)に示すように巻き数が3で導電線の線幅が2μm、図8(c)及び図8(g)に示すように巻き数が5で導電線の線幅が1μm、図8(d)及び図8(h)に示すように巻き数が3で導電線の線幅が1μmなどを用いる。インダクタ素子の導電線間の間隔は、例えば0.5μmである。
【0057】
さらに、図8(a)〜図8(d)に示すように、正方形のインダクタ素子のサイズは、例えば、120μm×120μmである。また、図8(e)〜図8(h)に示すように、八角形のインダクタ素子のサイズは、例えば、インダクタ素子を囲う四角形の大きさが120μm×120μmである。
【0058】
また、インダクタ素子の形状が正方形の場合、正方形の送信コイル(インダクタ素子)及び受信コイル(インダクタ素子)の一辺の長さD=50μm、チップ間距離X=50μmとしたときのインダクタ素子間の距離(チャネル間距離)Y[μm]に対するISR(Interference-to-Signal Ratio)[dB]を求めた。この場合には、Yo≒70μmにおいて、クロストークが最小になった。
【0059】
また、インダクタ素子IDは、例えば、半導体チップに半導体回路を形成するための配線層を用いて形成する。すなわち、NANDチップのインダクタ素子は、NANDチップのメモリセルを形成するための配線層を用いて形成する。また、制御用チップのインダクタ素子は、コントローラを形成するための配線層を用いて形成する。
【0060】
このようにチップの製造工程を用いてインダクタ素子を形成すれば、新たに製造工程を追加する必要がなく、製造コストの上昇を抑えることができる。
【0061】
[1−4−4]送受信回路の動作
既存のNANDメモリでは、ボンディングワイヤを接続した入出力パッドを複数用い(図9に示す例では8つ)、アドレス及びデータの授受を行っている。
【0062】
本実施形態では、図3に示したインダクタ素子を含む送受信回路を用いて、アドレス及びデータの授受を行う。インダクタ素子を含む送受信回路の動作を回路シミュレータ“HSPICE(登録商標)”により確認した。このシミュレーションによると、インダクタ素子1つ当たりの通信速度は400Mbit/secである。これは、既存のボンディングワイヤを接続した入出力パッド1つ当たりの通信速度と比べて10倍以上のスピードを達成している。
【0063】
本実施形態では、図6及び図7に示すように、複数のインダクタ素子を用いることにより高速なインタフェースを実現できる。さらに、制御用チップにてパラレル信号をシリアル信号に変換(I2C:inter-integrated circuit)することにより、インダクタ素子の数を削減することが可能である。
【0064】
インダクタ素子の誘導結合による無線通信を用いることにより、電源ライン用、待機モードからの起動制御用、及びチップアドレス用のボンディングワイヤは無くせないが、ボンディングワイヤの本数は1チップ当たり数本に低減できる。これは、1チップパッケージでSSD(solid state drive)を実装する場合において非常に有利である。
【0065】
また、通信プロトコルでは、既存のNANDメモリと同様に、以下の図9に示す規則に則り、カラムアドレス、ページアドレス、ブロックアドレス、及びチップアドレスの順に制御用チップから各NANDチップに信号が送信される。そして、対応するチップがその命令コマンドに従い、送受信(read/write)を行い、それ以外のチップはディセーブルモードとなる。送受信(read/write)が終了すると、ボンディングワイヤからの起動制御信号により全てのチップが待機モードとなる。
【0066】
各チップのアサインは、既存のNANDメモリと同様にチップアドレス(CADD)ピンにより行う。あるいは、出荷時に制御用チップから送信する信号の強さ(インダクタ素子に流す電流)を徐々に強くし、信号を受信したNANDチップから順に応答信号ACKを返し、ラベリングを行っていく。
【0067】
ここで、インダクタ素子により生じる磁界Hは、インダクタ素子からの距離の3乗に比例して低下するため、NANDチップNC0からNANDチップNC3の順にラベリングが行われることになる。磁界Hは、H=I・S/(4πD3)で表される。Iはインダクタ素子に生じる電流、Sはインダクタ素子の面積(サイズ)、Dはインダクタ素子からの距離を示す。なお、距離の3乗に比例して磁界が弱まるため、パッケージの際のシールドは不要と考えられる。
【0068】
次に、積層されたNANDチップへのラベリングについて詳述する。
【0069】
例えば、NANDチップNC1に“Label 1”を与える場合、図10に示すように、制御用チップCC0のインダクタ素子IDCから、NANDチップNC1のインダクタ素子ID0が受信できる程度の強度で信号を送信する。このとき、制御用チップCC0から送信する信号の強度は、NANDチップNC2には到達しない程度の大きさである。
【0070】
制御用チップCC0からの信号を受信したNANDチップNC1は、制御用チップCC0に応答信号ACKを返し、自身(NANDチップNC1)にラベリングを行う(NANDチップNC1=Label 1)。
【0071】
なおこのとき、NANDチップNC0は、既に同様の手法にてラベリングが行われているものとする。ラベリングが行われているNANDチップNC0は、制御用チップCC0からの信号に対し応答しないものとする。
【0072】
次に、NANDチップNC2に“Label 2”を与える場合、図11に示すように、制御用チップCC0のインダクタ素子IDCから、NANDチップNC2のインダクタ素子ID2が受信できる程度の強度で信号を送信する。このとき、制御用チップCC0から送信する信号の強度は、NANDチップNC3には到達しない程度の大きさである。
【0073】
制御用チップCC0からの信号を受信したNANDチップNC2は、制御用チップCC0に応答信号ACKを返し、自身(NANDチップNC2)にラベリングを行う(NANDチップNC2=Label 2)。
【0074】
さらに、その他のNANDチップNC3にも、同様の方法により“Label 3”を与える。
【0075】
図12に示すフローチャートを用いて、NANDチップへのラベリングを説明すると以下のようになる。
【0076】
図12は、NANDチップへのラベリングの処理手順を示すフローチャートである。
【0077】
まず、制御用チップCC0は、インダクタ素子IDCからNANDチップのインダクタ素子に、NANDチップをラベリングするラベル信号を送信する(ステップS1)。
【0078】
続いて、制御用チップCC0は、ターゲットのNANDチップから応答信号ACKを受信したかを判定する(ステップS2)。
【0079】
応答信号ACKを受信していないときは、ステップS1に戻り、ターゲットのNANDチップにラベル信号を再度、送信する。一方、応答信号ACKを受信したときは、制御用チップCC0は、全てのNANDチップがラベルを与えられたかを判定する(ステップS3)。
【0080】
全てのNANDチップがラベルを与えられていないときは、ステップS1に戻り、ラベルが与えられていないNANDチップにラベル信号を送信する。このようにして、ステップS1〜S3の処理を繰り返す。
【0081】
そして、全てのNANDチップがラベルを与えられたとき、ラベリングの処理を終了する。
【0082】
前記フローチャートの処理手順に従い、各NANDチップにラベリングを行うことにより、NANDチップNC0〜NC3のラベリングに使用する制御用チップ上及びNANDチップ上のパッドが不要となる。
【0083】
[2] 第2実施形態
第2実施形態では、インダクタ素子を有するパッケージ基板上に、半導体チップ(制御用チップ及びNANDチップ)を積層した不揮発性半導体記憶装置について説明する。
【0084】
[2−1]不揮発性半導体記憶装置の構成
図13(a)及び図13(b)は、第2実施形態の不揮発性半導体記憶装置の構造を示す斜視図である。図13(a)はパッケージ基板上に半導体チップが積層された不揮発性半導体記憶装置の構造を示し、図13(b)はパッケージ基板に形成されたインダクタ素子及びパッドのレイアウトを示す。
【0085】
第2実施形態の不揮発性半導体記憶装置は、図13(a)に示すように、パッケージ基板21、制御用チップCC0、NANDチップNC0,NC1,NC2から構成されている。
【0086】
パッケージ基板21上には、制御用チップCC0、NANDチップNC0,NC1,NC2が下から順に積層されている。制御用チップCC0、及びNANDチップNC0,NC1,NC2は、インダクタ素子をそれぞれ有する。
【0087】
パッケージ基板21上には、図13(b)に示すように、インダクタ素子IDP、パッド22、及びリードフレーム23が形成されている。
【0088】
パッケージ基板21、制御用チップCC0、及びNANDチップNC0,NC1,NC2に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、制御用チップCC0及びNANDチップNC0,NC1,NC2に形成された各インダクタ素子の外周は、インダクタ素子IDPの外周をインダクタ素子IDPを含む平面に垂直な方向に延長した閉空間に含まれる。
【0089】
第2実施形態の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第1実施形態と同様である。
【0090】
[3] 第3実施形態
第3実施形態では、インダクタ素子が形成されたチップ(以下、インダクタチップ)と、コントローラが形成された制御用チップとを用意し、積層されたNANDチップ上にこれらのチップを配置した不揮発性半導体記憶装置について説明する。
【0091】
[3−1]不揮発性半導体記憶装置の構成
図14(a)及び図14(b)は、第3実施形態の不揮発性半導体記憶装置の構造を示す図である。図14(a)は積層されたNANDチップ上にインダクタチップ31及び制御用チップCC0が配置された不揮発性半導体記憶装置の斜視図であり、図14(b)はインダクタ素子が形成されたインダクタチップ31の平面図である。
【0092】
第3実施形態の不揮発性半導体記憶装置は、図14(a)に示すように、制御用チップCC0、インダクタチップ31、及びNANDチップNC0,NC1,NC2,NC3から構成されている。
【0093】
NANDチップNC0,NC1,NC2,NC3は下から順に積層されている。NANDチップNC3上には、インダクタチップ31が配置され、インダクタチップ31上には制御用チップCC0が配置されている。
【0094】
インダクタチップ31はインダクタ素子IDAを有し、NANDチップNC0,NC1,NC2,NC3はインダクタ素子をそれぞれ有する。インダクタチップ31、及びNANDチップNC0,NC1,NC2,NC3に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、NANDチップNC0〜NC3に形成された各インダクタ素子の外周は、インダクタ素子IDAの外周をインダクタ素子IDAを含む平面に垂直な方向に延長した閉空間に含まれる。
【0095】
インダクタチップ31上のパッド32は、制御用チップCC0上のパッド33とボンディングワイヤ34により接続されている。NANDチップNC0〜NC3上には、パッドP1,P2が形成されている。パッドP1には、基準電圧(例えば、接地電圧)Vssが供給され、パッドP2には電源電圧VDDが供給される。
【0096】
インダクタチップ31上には、図14(b)に示すように、インダクタ素子IDAが所定間隔で形成されている。インダクタ素子IDAの近傍には、インダクタ素子IDAに接続されたパッド32が形成されている。また、インダクタチップ31の材質は、シリコンでもよいし、あるいは樹脂でもよい。
【0097】
次に、第3実施形態の変形例の不揮発性半導体記憶装置について説明する。
【0098】
図15は、第3実施形態の変形例の不揮発性半導体記憶装置の構造を示す斜視図である。
【0099】
NANDチップNC0,NC1,NC2,NC3は下から順に積層されている。NANDチップNC3上には、インダクタチップ31と制御用チップCC0が互いに重ならないように配置されている。すなわち、図14(a)に示した例と異なる点は、制御用チップCC0が、インダクタチップ31上に配置されるのではなく、NANDチップNC3上に配置されていることである。
【0100】
インダクタチップ31、及びNANDチップNC0〜NC3は、インダクタ素子をそれぞれ有する。インダクタチップ31、及びNANDチップNC0〜NC3に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。
【0101】
第3実施形態及び変形例の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第1実施形態と同様である。
【0102】
図15に示した構造では、図14(a)に示した構造に比べて、チップ積層方向における厚さを薄くできるため、記憶装置の薄型化に有利である。
【0103】
[4] 第4実施形態
第4実施形態では、積層されたNANDチップ間に、インダクタ素子とコントローラが形成された制御用チップを配置した不揮発性半導体記憶装置について説明する。
【0104】
[4−1]不揮発性半導体記憶装置の構成
図16は、第4実施形態の不揮発性半導体記憶装置の構造を示す斜視図である。
【0105】
第4実施形態の不揮発性半導体記憶装置は、図16に示すように、制御用チップCC0、及びNANDチップNC0,NC1,NC2,NC3から構成されている。制御用チップCC0には、コントローラとインダクタ素子IDCが形成されている。
【0106】
4枚のNANDチップNC0,NC1,NC2,NC3は下から順に積層されている。積層された4枚のNANDチップの中央、つまり2枚目と3枚目のNANDチップNC1,NC2間に制御用チップCC0が配置されている。
【0107】
NANDチップNC0,NC1,NC2,NC3は、インダクタ素子ID0,ID1,ID2,ID3をそれぞれ有する。NANDチップNC0,NC1,NC2,NC3、及び制御用チップCC0に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、NANDチップNC0〜NC3に形成された各インダクタ素子の外周は、インダクタ素子IDCの外周をインダクタ素子IDCを含む平面に垂直な方向に延長した閉空間に含まれる。
【0108】
さらに、制御用チップCC0のインダクタ素子IDCのサイズは、他のNANDチップNC0,NC1,NC2,NC3のインダクタ素子のサイズより大きく設定されている。また、制御用チップCC0のインダクタ素子IDCを構成する導電線(導体)の巻き数は、他のNANDチップNC0,NC1,NC2,NC3のインダクタ素子を構成する導電線(導体)の巻き数より多く設定されている
これにより、NANDチップNC0,NC1,NC2,NC3の各々は、より小さな電力で制御用チップCC0と通信が可能となり、各NANDチップのインダクタ素子の面積の増大を抑制することができる。すなわち、各NANDチップのインダクタ素子より、制御用チップCC0のインダクタ素子IDCのサイズを大きく、あるいはインダクタ素子IDCを構成する導体の巻き数を多くすることにより、NANDチップのインダクタ素子のサイズあるいは巻き数を増大することなく、制御用チップCC0とNANDチップとの間の通信を可能にすることができる。
【0109】
このような効果、すなわち制御用チップCC0のインダクタ素子のサイズあるいは巻き数を増大することにより、NANDチップのインダクタ素子のそれらを増大することなく、制御用チップCC0とNANDチップ間の通信を可能にできる効果は、他の実施形態にも同様に適用できる。
【0110】
[4−2]不揮発性半導体記憶装置の動作
第4実施形態の不揮発性半導体記憶装置の第1動作例を説明する。
【0111】
NANDチップNC0,NC1,NC2,NC3の各々には、既存のNANDメモリのように、チップアドレスが割り当てられている。そして、制御用チップCC0からチップアドレス、命令コマンド、及びアドレスを全てのNANDチップに送信する。
【0112】
初めに、全てのNANDチップは待機モードとなっており、対応するNANDチップはその命令コマンドにより、送信(読み出し)モード又は受信(書き込み)モードへ切り替わる。それ以外のNANDチップは、オフモードへ切り替わる。
【0113】
送信モード又は受信モードへ切り替わったNANDチップにおいて、読み出し又は書き込み処理が終了すると、制御用チップCC0は制御信号により全てのNANDチップを待機モードに切り替える。各NANDチップ間でのデータの授受は、制御用チップCC0を経由することにより行われる。
【0114】
本実施形態では、電源ライン用、待機モードからの起動制御用、及びチップアドレス用のボンディングワイヤは無くせないが、ボンディングワイヤの本数は1チップあたり数本に低減できる。このように、非常に簡素な動作シーケンス及び構成により、チップ間の通信を実現することができる。
【0115】
また、本実施形態において、NANDチップのチップアドレスはダイソートテスト時に決定しても良い。これにより、制御用チップCC0とNANDチップ間に形成するチップアドレス用のボンディングワイヤを削減することができる。
【0116】
次に、第4実施形態の不揮発性半導体記憶装置の第2動作例を説明する。
【0117】
NANDチップNC0,NC1,NC2,NC3の各々には、既存のNANDメモリと同様に、チップアドレスが割り当てられている、あるいは前述した実施形態で述べたラベリングが施されているものとする。
【0118】
通信時に制御用チップCC0より、カラムアドレス、ページアドレス、プレーンアドレス、ブロックアドレス、チップアドレス、及び命令コマンドの順に全てのNANDチップに制御信号を送信する。
【0119】
この際、処理を行うNANDチップのチップアドレスに応じて、制御用チップCC0から送信する電力を調節する。これは、制御用チップCC0から最も近いNANDチップと通信する場合に、全てのNANDチップ(最も離れているNANDチップ)に届くように電力を送信することは消費電力の観点から望ましくないためである。
【0120】
制御用チップCC0からの前記アドレス情報をもとに、対応するNANDチップはその命令コマンドにより対応する動作モード(Read/Write)に切り替わる。それ以外のNANDチップは、対応するアドレス(自身のアドレス)を受信するまで待機モードのままとなる。対応するNANDチップは処理が終了すると同時に待機モードに切り替わり、一連の処理は終了する。
【0121】
以上により本動作例では、オフモードから待機モードへの復旧用の制御信号を送信するためのボンディングワイヤを排除することができ、ラベリングと前記方法を組み合わせることにより、電源ライン用(電源電圧VDD、基準電圧VSS)のボンディングワイヤを形成するだけで三次元実装により構成された不揮発性半導体記憶装置を実現することができる。
【0122】
次に、第4実施形態の不揮発性半導体記憶装置の第3動作例を説明する。
【0123】
図17は、第4実施形態の変形例の不揮発性半導体記憶装置の断面図であり、積層されたNANDチップの間に制御用チップを配置した例である。
【0124】
ここでは、6枚のNANDチップNC0〜NC5が下から順に積層されている。積層された6枚のNANDチップの中央、つまり3枚目と4枚目のNANDチップNC2,NC3間に、制御用チップCC0が配置されている。さらに、NANDチップ間、及びNANDチップと制御用チップCC0間には接着剤41が配置されている。
【0125】
このような構造の場合、NANDチップと制御用チップの厚さを等しくすると、制御用チップCC0と、制御用チップCC0の上下に配置されたNANDチップとの間の距離に差が生じない。このため、制御用チップCC0の厚さをcとし、各NANDチップの厚さをaとする。ここで、接着剤41の層の厚さをbとすると、制御用チップCC0のインダクタ素子から各NANDチップのインダクタ素子までの距離は、図17に示すように決定される。
【0126】
例えば、制御用チップCC0のインダクタ素子とNANDチップNC3のインダクタ素子との間の距離は、“a+b”である。同様に、制御用チップCC0とNANDチップNC4との間の距離は、“2(a+b)”であり、制御用チップCC0とNANDチップNC5との間の距離は、“3(a+b)”である。
【0127】
制御用チップCC0のインダクタ素子とNANDチップNC2のインダクタ素子との間の距離は、“c+b”である。同様に、制御用チップCC0とNANDチップNC1との間の距離は、“c+a+2b”であり、制御用チップCC0とNANDチップNC0との間の距離は、“c+2a+3b”である。
【0128】
このように、制御用チップCC0のインダクタ素子と各NANDチップのインダクタ素子との距離を変えることにより、ラベリングを行う際のコンフリクトを回避することができる。すなわち、ラベリングを行う際、干渉してラベリングが正常に行えない状態を回避できる。
【0129】
また、図18に示すように、複数のNANDチップを積層した構造において、最上層のNANDチップNCHのインダクタ素子の上部と、最下層のNANDチップNCLのインダクタ素子の下部にそれぞれシールド層42H,42Lを配置する構造としてもよい。
【0130】
図18に示した構造では、インダクタ素子を通る磁束が発散せず、シールド層へ向かって収束するため、受信回路のインダクタ素子に生じる起電力を増やすことができる。
【0131】
[5] 第5実施形態
第5実施形態では、複数のNANDチップを回転して積層することにより形成した不揮発性半導体記憶装置の第1の例を説明する。
【0132】
[5−1]不揮発性半導体記憶装置の構成
図19は、第5実施形態の不揮発性半導体記憶装置の構造を示す図である。図20は、図19における20−20線に沿った断面図である。
【0133】
図20に示すように、基板55上には、制御用チップCC0が配置されている。制御用チップCC0上には、NANDチップNC0,NC1,NC2,NC3が制御用チップCC0側から順に積層されている。制御用チップCC0とNANDチップNC0間、及びNANDチップNC0,NC1,NC2,NC3間には、これらを互いに接着する接着剤51が配置されている。
【0134】
制御用チップCC0、及びNANDチップNC0,NC1,NC2,NC3は、インダクタ素子IDC,ID0,ID1,ID2,ID3をそれぞれ有する。インダクタ素子IDC,ID0,ID1,ID2,ID3は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ID0〜ID3の外周は、インダクタ素子IDCの外周をインダクタ素子IDCを含む平面に垂直な方向に延長した閉空間に含まれる。
【0135】
各NANDチップにおけるインダクタ素子は、図19に示したように、NANDチップ外形の中心からずれた位置に形成されている。このようなNANDチップが180度回転され積層されることにより、図19及び図20に示した記憶装置が形成できる。なおここでは、1つのチップにインダクタ素子を2つ形成した例を示したが、インダクタ素子は1つでもよく、あるいは3つ以上でもよい。
【0136】
また、基板55上にはパッド52が形成されている。NANDチップ上にはパッド53が形成されている。基板55上のパッド52とNANDチップ上のパッド53との間には、これらを接続するボンディングワイヤ54が形成されている。
【0137】
第5実施形態の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第1実施形態と同様である。
【0138】
[5−2]不揮発性半導体記憶装置の製造方法
次に、第5実施形態の不揮発性半導体記憶装置の製造方法を説明する。
【0139】
図21(a)及び図21(b)は、第5実施形態の不揮発性半導体記憶装置が有するNANDチップの構成を示す平面図である。
【0140】
NANDメモリが形成されたNANDチップNC0,NC1,NC2,NC3は、図21(a)あるいは図21(b)に示すように、NANDチップ外形の中心から一方向に偏心した位置に、インダクタ素子IDが形成される領域の中心が配置されている。すなわち、2つのインダクタ素子IDの中心は、NANDチップの中心より一方向にずれた位置に配置されている。
【0141】
図21(b)に示すNANDチップは、図21(a)に示したNANDチップを、インダクタ素子IDが形成された領域を中心として180度回転させたものである。インダクタ素子IDが形成された領域の中心が、NANDチップの中心からずれているため、図21(b)に示すように、オフセットのずれが生じる。
【0142】
図21(a)に示したNANDチップと図21(b)に示したNANDチップとを積層して、図19及び図20に示した3次元構造の記憶装置を形成する。このような構造の記憶装置を形成すれば、NANDチップNC0〜NC3上のパッド53が、対向する方向に交互に配置されるため、パッド間にボンディングワイヤを形成するための作業領域を確保することができる。これにより、NANDチップ上のパッド53と基板55上のパッド52間へのボンディングワイヤ54の形成が容易になる。
【0143】
[6] 第6実施形態
第6実施形態では、複数のNANDチップを回転して積層することにより形成した不揮発性半導体記憶装置の第2の例を説明する。
【0144】
[6−1]不揮発性半導体記憶装置の構成
図22は、第6実施形態の不揮発性半導体記憶装置の構造を示す図である。図23は、図22における23−23線に沿った断面図である。
【0145】
図23に示すように、基板65上には、制御用チップCC0が形成されている。制御用チップCC0上には、NANDチップNC0,NC1,NC2,NC3が制御用チップCC0側から順に積層されている。制御用チップCC0とNANDチップNC0間、及びNANDチップNC0,NC1,NC2,NC3間には、これらを互いに接着する接着剤61が配置されている。
【0146】
制御用チップCC0、及びNANDチップNC0,NC1,NC2,NC3は、インダクタ素子IDC−1,IDC−2,ID0,ID1,ID2,ID3をそれぞれ有する。
【0147】
インダクタ素子IDC−1,ID1,ID3は、チップの積層方向において対応する位置に配置されている。詳述すると、インダクタ素子IDC−1,ID1,ID3の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ID1,ID3の外周は、インダクタ素子IDC−1の外周をインダクタ素子IDC−1を含む平面に垂直な方向に延長した閉空間に含まれる。
【0148】
同様に、インダクタ素子IDC−2,ID0,ID2は、チップの積層方向において対応する位置に配置されている。詳述すると、インダクタ素子IDC−2,ID0,ID2の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ID0,ID2の外周は、インダクタ素子IDC−2の外周をインダクタ素子IDC−2を含む平面に垂直な方向に延長した閉空間に含まれる。
【0149】
各NANDチップにおけるインダクタ素子は、図22に示したように、NANDチップ周辺部の角側に偏った位置に形成されている。このようなNANDチップが180度回転され積層されることにより、図22及び図23に示した記憶装置が形成できる。なおここでは、1つのチップにインダクタ素子を2つ形成した例を示したが、インダクタ素子は1つでもよく、あるいは3つ以上でもよい。
【0150】
また、基板65上にはパッド62が形成されている。NANDチップ上にはパッド63が形成されている。基板65上のパッド62とNANDチップ上のパッド63との間には、これらを接続するボンディングワイヤ64が形成されている。
【0151】
第6実施形態の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第1実施形態と同様であるため、記載を省略する。
【0152】
[6−2]不揮発性半導体記憶装置の製造方法
次に、第6実施形態の不揮発性半導体記憶装置の製造方法を説明する。
【0153】
図24(a)及び図24(b)は、第6実施形態の不揮発性半導体記憶装置が有するNANDチップの構成を示す平面図である。
【0154】
NANDフラッシュメモリが形成されたNANDチップNC0,NC1,NC2,NC3は、図24(a)に示すように、NANDチップの一方側の周辺部にインダクタ素子IDが配置されている。すなわち、2つのインダクタ素子IDの中心は、NANDチップ周辺部の角側に偏心した位置に配置されている。また、NANDチップ上のパッド63は、インダクタ素子が配置されたNANDチップの一方側の周辺部に形成されている。
【0155】
図24(b)に示すNANDチップは、図24(a)に示したNANDチップを、NANDチップの中心にて180度回転させたものである。インダクタ素子IDが形成された領域の中心が角側に偏心した位置に配置されているため、図24(b)に示すように、インダクタ素子はNANDチップの中心に対して点対象な位置に来る。
【0156】
図24(a)に示したNANDチップと図24(b)に示したNANDチップとを積層して、図22及び図23に示した3次元構造の記憶装置を形成する。このような構造の記憶装置を形成すれば、NANDチップNC0〜NC3上のパッド63が対向する方向に交互に配置されるため、パッド間にボンディングワイヤを形成するための作業領域を確保することができる。これにより、NANDチップ上のパッド63と基板65上のパッド62間へのボンディングワイヤ64の形成が容易になる。
【0157】
さらに、制御用チップCC0のインダクタ素子IDC−1と、奇数番目のNANDチップNC1,NC3のインダクタ素子ID1,ID3により第1チャネルが形成される。同様に、制御用チップCC0のインダクタ素子IDC−2と、偶数番目のNANDチップNC0,NC2のインダクタ素子ID0,ID2により第2チャネルが形成される。これにより、デュアルチャネルを有する記憶装置が形成できる。
【0158】
[7] 実施形態の効果
本実施形態は、各チップが有するインダクタ素子間の誘導結合によりチップ間通信を行う送受信回路を有している。この送受信回路において、インダクタ素子を共有することによりチップ面積の増大を防ぐことができる。また、制御用チップのインダクタ素子のサイズを他のメモリチップのインダクタ素子のサイズより大きくする、あるいは巻き数を増やすことにより、各メモリチップの送受信に必要な電力を削減でき、インダクタ素子の形成による各メモリチップの面積の増大を抑制することができる。さらに、本実施形態は、クロック信号を必要とせず、非常に簡素な構成の非同期通信システムを提供できる。
【0159】
以上説明したように実施形態によれば、積層されるチップ数が増加した際に顕在化するワイヤボンディング数の増加を抑制でき、さらにインダクタ素子の形成によるチップ面積の増大を抑制することができる高速なインタフェースを有する不揮発性半導体記憶装置を提供できる。
【0160】
なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【符号の説明】
【0161】
11…送信回路、12…受信回路、13…センスアンプ、21…パッケージ基板、22…パッド、23…リードフレーム、31…インダクタチップ、32,33…パッド、34…ボンディングワイヤ、41…接着剤、42H,42L…シールド層、51…接着剤、52,53…パッド、54…ボンディングワイヤ、55…基板、61…接着剤、62,63…パッド、64…ボンディングワイヤ、65…基板、CC0…制御用チップ、DA1…差動増幅器、Ia…電流源、ID,ID0,ID1,ID2,IDA,IDC,IDC−1,IDC−2,IDP…インダクタ素子、IV1,IV2,IV3,IV4…インバータ回路、MP0,MP1,MP2,MP3…メモリプレーン、NC,NC0,NC1,NC2,NC3,NC4,NC5,NCH,NCL…NANDチップ、P1,P2,P3,P4…パッド、ST1…シュミットトリガ回路、SW…スイッチ回路、TR1,TR2,TR3,TR4…トランジスタ。
【特許請求の範囲】
【請求項1】
メモリセルが形成され、信号を送受信する第1のインダクタ素子を有する第1のメモリチップと、
第1のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第2のインダクタ素子を有する第2のメモリチップと、
前記第1及び第2のメモリチップの動作を制御する制御回路が形成され、前記第1のインダクタ素子及び前記第2のインダクタ素子との間で信号を送受信する第3のインダクタ素子を有する制御用チップとを具備し、
前記第1のインダクタ素子の外周及び前記第2のインダクタ素子の外周は、前記第3のインダクタ素子の外周を第3のインダクタ素子を含む平面に垂直な方向に延長した閉空間に含まれ、
前記第3のインダクタ素子のインダクタンスは、前記第1のインダクタ素子のインダクタンスあるいは前記第2のインダクタ素子のインダクタンスの少なくともいずれか一方より大きいことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記第3のインダクタ素子のサイズは、前記第1のインダクタ素子のサイズあるいは前記第2のインダクタ素子のサイズの少なくともいずれか一方より大きいことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
前記第3のインダクタ素子を構成する導体の巻き数は、前記第1のインダクタ素子を構成する導体の巻き数あるいは前記第2のインダクタ素子を構成する導体の巻き数の少なくともいずれか一方より多いことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
【請求項4】
前記第1のメモリチップは、
前記第1のインダクタ素子により信号を送信する第1送信回路と、
前記第1のインダクタ素子により信号を受信する第1受信回路と、
前記第1のインダクタ素子と前記第1送信回路または前記第1受信回路のいずれか一方の回路との間を接続状態にする第1のスイッチ回路とを有し、
前記第2のメモリチップは、
前記第2のインダクタ素子により信号を送信する第2送信回路と、
前記第2のインダクタ素子により信号を受信する第2受信回路と、
前記第2のインダクタ素子と前記第2送信回路または前記第2受信回路のいずれか一方の回路との間を接続状態にする第2のスイッチ回路とを有し、
前記制御用チップは、
前記第3のインダクタ素子により信号を送信する第3送信回路と、
前記第3のインダクタ素子により信号を受信する第3受信回路と、
前記第3のインダクタ素子と前記第3送信回路または前記第3受信回路のいずれか一方の回路との間を接続状態にする第3のスイッチ回路とを有することを特徴する請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。
【請求項5】
前記制御用チップは、前記第1のメモリチップと前記第2のメモリチップとの間に配置されていることを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。
【請求項6】
前記制御用チップは、前記第2のメモリチップ上に配置されていることを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。
【請求項7】
信号を送受信する第1のインダクタ素子と、外部との間で信号を入出力する端子とを有する基板と、
前記基板上に配置され、メモリセルが形成され、信号を送受信する第2のインダクタ素子を有する第1のメモリチップと、
前記第1のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第3のインダクタ素子を有する第2のメモリチップと、
前記基板と前記第1のメモリチップとの間に配置され、前記第1及び第2のメモリチップの動作を制御する制御回路が形成された制御用チップと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項8】
メモリセルが形成され、信号を送受信する第1のインダクタ素子を有する第1のメモリチップと、
前記第1のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第2のインダクタ素子を有する第2のメモリチップと、
前記第2のメモリチップ上に配置され、前記第1のインダクタ素子及び前記第2のインダクタ素子との間で信号を送受信する第3のインダクタ素子と、前記第3のインダクタ素子に接続された第1端子とを有する基板と、
前記第2のメモリチップ上に配置され、前記第1及び第2のメモリチップの動作を制御する制御回路が形成され、前記第1端子と電気的に接続された第2端子を有する制御用チップと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項1】
メモリセルが形成され、信号を送受信する第1のインダクタ素子を有する第1のメモリチップと、
第1のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第2のインダクタ素子を有する第2のメモリチップと、
前記第1及び第2のメモリチップの動作を制御する制御回路が形成され、前記第1のインダクタ素子及び前記第2のインダクタ素子との間で信号を送受信する第3のインダクタ素子を有する制御用チップとを具備し、
前記第1のインダクタ素子の外周及び前記第2のインダクタ素子の外周は、前記第3のインダクタ素子の外周を第3のインダクタ素子を含む平面に垂直な方向に延長した閉空間に含まれ、
前記第3のインダクタ素子のインダクタンスは、前記第1のインダクタ素子のインダクタンスあるいは前記第2のインダクタ素子のインダクタンスの少なくともいずれか一方より大きいことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記第3のインダクタ素子のサイズは、前記第1のインダクタ素子のサイズあるいは前記第2のインダクタ素子のサイズの少なくともいずれか一方より大きいことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
前記第3のインダクタ素子を構成する導体の巻き数は、前記第1のインダクタ素子を構成する導体の巻き数あるいは前記第2のインダクタ素子を構成する導体の巻き数の少なくともいずれか一方より多いことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
【請求項4】
前記第1のメモリチップは、
前記第1のインダクタ素子により信号を送信する第1送信回路と、
前記第1のインダクタ素子により信号を受信する第1受信回路と、
前記第1のインダクタ素子と前記第1送信回路または前記第1受信回路のいずれか一方の回路との間を接続状態にする第1のスイッチ回路とを有し、
前記第2のメモリチップは、
前記第2のインダクタ素子により信号を送信する第2送信回路と、
前記第2のインダクタ素子により信号を受信する第2受信回路と、
前記第2のインダクタ素子と前記第2送信回路または前記第2受信回路のいずれか一方の回路との間を接続状態にする第2のスイッチ回路とを有し、
前記制御用チップは、
前記第3のインダクタ素子により信号を送信する第3送信回路と、
前記第3のインダクタ素子により信号を受信する第3受信回路と、
前記第3のインダクタ素子と前記第3送信回路または前記第3受信回路のいずれか一方の回路との間を接続状態にする第3のスイッチ回路とを有することを特徴する請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。
【請求項5】
前記制御用チップは、前記第1のメモリチップと前記第2のメモリチップとの間に配置されていることを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。
【請求項6】
前記制御用チップは、前記第2のメモリチップ上に配置されていることを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。
【請求項7】
信号を送受信する第1のインダクタ素子と、外部との間で信号を入出力する端子とを有する基板と、
前記基板上に配置され、メモリセルが形成され、信号を送受信する第2のインダクタ素子を有する第1のメモリチップと、
前記第1のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第3のインダクタ素子を有する第2のメモリチップと、
前記基板と前記第1のメモリチップとの間に配置され、前記第1及び第2のメモリチップの動作を制御する制御回路が形成された制御用チップと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項8】
メモリセルが形成され、信号を送受信する第1のインダクタ素子を有する第1のメモリチップと、
前記第1のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第2のインダクタ素子を有する第2のメモリチップと、
前記第2のメモリチップ上に配置され、前記第1のインダクタ素子及び前記第2のインダクタ素子との間で信号を送受信する第3のインダクタ素子と、前記第3のインダクタ素子に接続された第1端子とを有する基板と、
前記第2のメモリチップ上に配置され、前記第1及び第2のメモリチップの動作を制御する制御回路が形成され、前記第1端子と電気的に接続された第2端子を有する制御用チップと、
を具備することを特徴とする不揮発性半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公開番号】特開2011−233842(P2011−233842A)
【公開日】平成23年11月17日(2011.11.17)
【国際特許分類】
【出願番号】特願2010−105624(P2010−105624)
【出願日】平成22年4月30日(2010.4.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年11月17日(2011.11.17)
【国際特許分類】
【出願日】平成22年4月30日(2010.4.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
[ Back to top ]