３次元不揮発性メモリ素子及びその製造方法
【課題】消去動作の際、充分な量の正孔を生成させて消去特性を確保することができる３次元不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板から突出されたチャンネル膜と、チャンネル膜に沿って積層された複数のメモリセルと、チャンネル膜の一側端と繋がれたソースラインと、チャンネル膜の他側端と繋がれたビットラインと、チャンネル膜の一側端とソースラインとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションと、チャンネル膜の他側端と前記ビットラインとの間に介在されて、Ｎタイプの不純物がドープされた第２ジャンクションと、を含む。
【解決手段】基板から突出されたチャンネル膜と、チャンネル膜に沿って積層された複数のメモリセルと、チャンネル膜の一側端と繋がれたソースラインと、チャンネル膜の他側端と繋がれたビットラインと、チャンネル膜の一側端とソースラインとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションと、チャンネル膜の他側端と前記ビットラインとの間に介在されて、Ｎタイプの不純物がドープされた第２ジャンクションと、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳細には、３次元構造を有する不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は、電源供給が遮断されても、格納されたデータがそのまま維持されるメモリ素子である。最近、シリコン基板上に断層でメモリ素子を製造する２次元構造のメモリ素子の集積度の向上が限界に到逹することによって、シリコン基板から垂直にメモリセルを積層する３次元不揮発性メモリ素子が提案されている。
【０００３】
以下、図面を参照して従来技術による３次元不揮発性メモリ素子の構造及びその問題点を詳しく調べて見る。
【０００４】
図１は、従来技術による３次元不揮発性メモリ素子の構造を説明するための断面図である。示されたように、従来技術による３次元不揮発性メモリ素子は、ソース領域が具備された基板１０から垂直に突出されたチャンネル膜ＣＨを具備し、チャンネル膜ＣＨに沿って積層された下部選択ゲートＬＳＧ、複数のメモリセルＭＣ及び上部選択ゲートＵＳＧを具備する。ここで、複数のメモリセルＭＣは、下部選択ゲートＬＳＧと上部選択ゲートＵＳＧとの間に直列に繋がれて一つのストリングを構成し、基板１０から垂直にストリングが配列される。
【０００５】
本図面において、図面符号'１１'は層間絶縁膜を示して、図面符号'１２'はワードラインを示し、図面符号'１３'は下部選択ラインを示し、図面符号'１４'は上部選択ラインを示す。また、図面符号'１５'はゲート絶縁膜を示し、図面符号'１６'はトンネル絶縁膜、メモリ膜及び電荷遮断膜を示す。
【０００６】
このような構造を有する従来技術による３次元不揮発性メモリ素子は、チャンネル膜ＣＨ及びソース領域にＮタイプの不純物がドープされる。したがって、消去動作の際、ソース領域からＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流を発生させ、ＧＩＤＬ電流によって生成された正孔（Ｈｏｌｅ）をメモリ膜に注入させる。
【０００７】
しかしながら、ＧＩＤＬ電流によって生成される正孔の量が充分でないから、消去速度が遅くて一部メモリセルに充分な正孔を供給することができず、消去速度が低下されるような問題がある。特に、３次元不揮発性メモリ素子は、基板１０から垂直にストリングを配列するため、チャンネル膜ＣＨの長さが増加するほど正孔の供給がさらに難しくなって消去動作の速度がさらに低下され、それによって、メモリ素子のパフォーマンスが悪くなる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、本発明は上記問題に鑑みてなされたものであって、その目的は、消去動作の際、充分な量の正孔を生成させて消去特性を確保することができる３次元不揮発性メモリ素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明の一実施例による３次元不揮発性メモリ素子は、基板から突出されたチャンネル膜と、前記チャンネル膜に沿って積層された複数のメモリセルと、前記チャンネル膜の一側端と繋がれたソースラインと、前記チャンネル膜の他側端と繋がれたビットラインと、前記チャンネル膜の一側端と前記ソースラインとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションと、前記チャンネル膜の他側端と前記ビットラインとの間に介在されて、Ｎタイプの不純物がドープされた第２ジャンクションとを含む。
【００１０】
また、本発明の他の実施例は、３次元不揮発性メモリ素子製造方法において、基板から突出されたチャンネル膜に沿って積層された複数のメモリセルを形成する段階と、前記チャンネル膜の一側端と繋がれて、Ｐタイプの不純物がドープされた第１ジャンクションを形成する段階と、前記チャンネル膜の他側端と繋がれて、Ｎタイプの不純物がドープされた第２ジャンクションを形成する段階と、前記第１ジャンクションと繋がれたソースラインを形成する段階と、前記第２ジャンクションと繋がれたビットラインを形成する段階と、を含む。
【発明の効果】
【００１１】
以上のように、本発明によれば、消去動作の際、ジャンクションからチャンネル膜に充分な量の正孔を安定的に供給することができる。また、ビットラインのレベル上昇をセンシングして容易にリード動作を遂行することができる。
【図面の簡単な説明】
【００１２】
【図１】従来技術による３次元不揮発性メモリ素子の構造を説明するための断面図である。
【図２】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。
【図３Ａ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の消去動作を説明するための断面図及び回路図である。
【図３Ｂ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の消去動作を説明するための断面図及び回路図である。
【図４Ａ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のプログラム動作を説明するための断面図及び回路図である。
【図４Ｂ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のプログラム動作を説明するための断面図及び回路図である。
【図５Ａ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のリード動作を説明するための断面図及び回路図である。
【図５Ｂ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のリード動作を説明するための断面図及び回路図である。
【図６】本発明の第２実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。
【図７】本発明の第３実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。
【図８】本発明の第４実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。
【図９】本発明の第５実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。
【図１０】本発明の第１、第２実施例による３次元構造を有する不揮発性メモリ素子の消去特性を示すグラフである。
【図１１Ａ】本発明の第６実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１１Ｂ】本発明の第６実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１１Ｃ】本発明の第６実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１２Ａ】本発明の第７実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１２Ｂ】本発明の第７実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１２Ｃ】本発明の第７実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１３Ａ】本発明の第８実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１３Ｂ】本発明の第８実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１４】本発明の一実施例によるメモリシステムの構成を示した構成図である。
【図１５】本発明の一実施例によるコンピュータシステムの構成を示す構成図である。
【発明を実施するための形態】
【００１３】
以下、本発明の好ましい実施例について説明する。図面において、厚さと間隔は説明の便宜のために表現されたものであり、実際に物理的厚さに比べて誇張されて図示されることができる。本発明を説明するにあたり、本発明の要旨と関係のない公知の構成は省略されることができる。各図面の構成要素に参照番号を付け加えることにおいて、同一の構成要素に限ってはたとえ他の図面上に表示されてもできるだけ同一対号を有するようにしていることに留意しなければならない。
【００１４】
図２は、本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。ただし、説明の便宜のために複数のワードライン、第１、第２選択ライン、ビットライン及びソースラインを中心に図示しており、各ラインの間に介在された層間絶縁膜は略した。
【００１５】
図２に示されたように、本発明の第１実施例による３次元不揮発性メモリ素子１００は、基板から突出されたチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）、チャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）に沿って積層された複数のメモリセルを含み、Ｕ字形にストリングが配列される。
【００１６】
ここで、チャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）は、パイプゲートＰＧ内に埋め込められたパイプチャンネル膜Ｐ_ＣＨ及びパイプチャンネル膜Ｐ_ＣＨと繋がれつつ、パイプゲートＰＧから突出された一対のソースサイドチャンネル膜Ｓ_ＣＨ及びドレインサイドチャンネル膜Ｄ_ＣＨを含む。
【００１７】
パイプゲートＰＧは、パイプチャンネル膜が形成された第１パイプゲートＰＧ１のみで形成されるか、または、第１パイプゲートＰＧ１及びパイプチャンネル膜を覆うように第１パイプゲートＰＧ１上に形成された第２パイプゲートＰＧ２で形成されることができる。第２パイプゲートＰＧ２をさらに形成する場合、セル電流を増加させてメモリ素子のパフォーマンスを改善することができる。
【００１８】
また、メモリ素子１００は、パイプゲートＰＧ上に積層された複数のワードラインＷＬ、チャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の一側端と繋がれたソースラインＳＬ及びチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の他側端と繋がれたビットラインＢＬを含む。
【００１９】
また、メモリ素子１００は、チャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の一側端とソースラインＳＬとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションＪＮ１及びチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の他側端とビットラインＢＬとの間に介在されてＮタイプの不純物がドープされた第２ジャンクションＪＮ２を含む。
【００２０】
また、メモリ素子１００は、複数のワードライン上に形成された少なくとも一つの第１選択ラインＳＬ１及び少なくとも一つの第２選択ラインＳＬ２を含む。ここで、第１選択ゲートは、チャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の一側端に形成されたメモリセルと第１ジャンクションＪＮ１との間に位置され、第２選択ゲートはチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の他側端に形成されたメモリセルと第２ジャンクションＪＮ２との間に位置される。本図面では、一つのストリングが一つの第１選択ゲート及び一つの第２選択ゲートを具備する場合を図示した。ここで、第１ジャンクションＪＮ１は第１選択ゲートと一部オーバーラップされるかまたは第１選択ゲートから離隔された位置に形成されることができる。また、第２ジャンクションＪＮ２は第２選択ゲートと一部オーバーラップされるかまたは第２選択ゲートから離隔された位置に形成されることができる。
【００２１】
図３Ａ及び図３Ｂは、本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の消去動作を説明するための断面図及び回路図である。図３Ａ及び図３Ｂに示されたように、消去動作の際、選択されたメモリブロックの複数のワードラインＷＬに０Ｖを印加し、ソースラインＳＬに消去電圧Ｖｅｒｓを印加して第１ジャンクションＪＮ１からチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）に正孔を供給する。
【００２２】
したがって、第１ジャンクションＪＮ１からチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）に充分な量の正孔を安定的に供給することができ、供給された正孔はチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）に沿って移動しながら各メモリセルのメモリ膜に注入されて消去動作を完了するようになる。この時、第１選択ラインＳＬ１、第２選択ラインＳＬ２、パイプゲートＰＧ及びビットラインＢＬはフローティングさせる。すなわち、第１選択ゲート及び第２選択ゲートとパイプゲートはフローティングされる。
【００２３】
図４Ａ及び図４Ｂは、本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のプログラム動作を説明するための断面図及び回路図である。図４Ａ及び図４Ｂに示されたように、プログラム動作の際、選択されたワードラインＳｅｌＷＬにプログラム電圧Ｖｐｇｍを印加し、選択されていないワードラインＵｎｓｅｌＷＬ及びパイプゲートＰＧには、パス電圧Ｖｐａｓｓを印加する。ここで、プログラムしようとするメモリセル（データ"０"）が繋がれたビットラインＢＬには、OＶを印加する。反面、プログラムしないメモリセル（データ"１"）が繋がれたビットラインＢＬには動作電圧Ｖｃｃを印加してチャンネル膜をブスティングさせることでプログラムされることを防止する（ＰＧＭ ｉｎｈｉｂｉｔ）。
【００２４】
この時、第１選択ラインＳＬ１には０Ｖを印加し、第２選択ラインＳＬ２には動作電圧Ｖｃｃを印加する。すなわち、第１選択ゲートはターンオフさせてチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）を第１ジャンクションＪＮ１と分離させ、第２選択ゲートには動作電圧を印加してターンオンさせることで第２ジャンクションＪＮ２からチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）に電子を供給する。
【００２５】
図５Ａ及び図５Ｂは、本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のリード動作を説明するための断面図及び回路図である。図５Ａ及び図５Ｂに示されたように、リード動作の際、選択されたページのワードラインＳｅｌＷＬにリード電圧Ｖｒｅａｄを印加する。ここで、リード電圧Ｖｒｅａｄはプログラム可否によってメモリセルをターンオンまたはターンオフさせるレベルに決定されるが、メモリセルがプログラムされた場合（データ"０"）にはメモリセルをターンオフさせてメモリセルが消去された場合（データ"１"）にはメモリセルをターンオンさせるレベルに決定される。また、選択されていないワードラインＵｎｓｅｌＷＬ及びパイプゲートＰＧにはパス電圧Ｖｐａｓｓを印加する。ここで、パス電圧Ｖｐａｓｓはメモリセルのプログラム可否にかかわらず、メモリセルをすべてターンオンさせるレベルに決定される。
【００２６】
この時、ビットラインＢＬにはプリチャージ電圧を印加した後、フローティングさせて、ソースラインＳＬにはプリチャージ電圧より高い電圧を印加し、ビットラインＢＬのレベルがプリチャージ電圧に比べて上昇されるかどうかをセンシングする。例えば、ビットラインＢＬを０Ｖにプリチャージした後、フローティングさせた状態でソースラインＳＬに１Ｖを印加してビットラインＢＬのレベルが０Ｖより高くなるかどうかをセンシングする。もしも、ビットラインＢＬのレベルが上昇すれば該メモリセルは消去された状態（データ"１"）であり、ビットラインＢＬのレベルがそのままであれば該メモリセルはプログラムされた状態（データ"０"）であることが分かる。
【００２７】
図６は、本発明の第２実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。ただし、説明の便宜のために複数のワードライン、第１、第２選択ライン、ビットライン及びソースラインを中心に図示しており、各ラインの間に介在された層間絶縁膜は略した。
【００２８】
図６に示されたように、本発明の第２実施例による３次元構造を有する不揮発性メモリ素子２００は、Ｕ字形でストリングが配列されて、二つの第１選択トランジスタと二つの第２選択ゲートの間に直列に繋がれた複数のメモリセルが一つのストリングを構成することを特徴にする。それ以外の構造は、前述した第１実施例で説明したメモリ素子１００と同一である。このように、第１選択ラインＳＬ１-１、ＳＬ１-２及び第２選択ラインＳＬ２-１、ＳＬ２-２をそれぞれ二つずつ形成する場合、リード動作の間違いを最小化することができる。
【００２９】
例えば、一つの第１選択ライン及び一つの第２選択ラインを含む場合、リード動作の際選択ゲートに動作電圧Ｖｃｃが印加されれば、ソースラインと選択ライン間のチャンネル膜にＰＮダイオードが形成される。この時、ソースラインに１Ｖが印加されるので、ＰＮダイオードに順方向バイアスがかかって電流が流れ、それによって、第１選択ラインをターンオフさせるのに困難さがある。
【００３０】
ところが、本発明の第２実施例によれば、第１選択ラインＳＬ１-１、ＳＬ１-２及び第２選択ラインＳＬ２-１、ＳＬ２-２をそれぞれ二つずつ形成し、上部の選択ラインＳＬ１-１、ＳＬ２-１をダミーとして利用してリード動作の際ターンオン電圧（例えば、５Ｖ）を印加する。ここで、ターンオン電圧とは、ゲートをターンオンさせることができるレベルの電圧を意味する。このような場合、ＰＮダイオードに逆方向バイアスがかかるようになり、第１選択ラインＳＬ１-２を容易にターンオフさせることができる。
【００３１】
第２実施例による３次元構造を有する不揮発性メモリ素子の場合、消去動作及びプログラム動作の条件は、前述した第１実施例で説明したところと同一であり、この時、上下部の選択ラインは同一に動作させる。すなわち、二つの第１選択ラインＳＬ１-１、ＳＬ１-２に同一のバイアスが印加され、二つの第２選択ラインＳＬ２-１、ＳＬ２-２に同一のバイアスが印加される。また、リード動作の条件の時、上部の選択ラインＳＬ１-１、ＳＬ２-１にターンオン電圧を印加し、それ以外の条件は前述した第１実施例で説明したところと同一である。
【００３２】
図７は、本発明の第３実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。ただし、説明の便宜のために複数のワードライン、第１、第２選択ライン、ビットライン及びソースラインを中心として図示しており、各ラインの間に介在された層間絶縁膜は略した。
【００３３】
図７に示されたように、本発明の第３実施例による３次元構造を有する不揮発性メモリ素子３００は、Ｕ字形でストリングが配列されてチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の一側端と第１ジャンクションＪＮ１との間に介在されてＮタイプの不純物がドープされた第３ジャンクションＪＮ３を含むことを特徴とする。それ以外の構造は前述した第２実施例で説明したメモリ素子２００と同一の構造を有する。第３実施例による３次元構造を有する不揮発性メモリ素子の場合、前に説明した第２実施例と同一の条件で駆動されることができる。
【００３４】
図８は、本発明の第４実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。ただし、説明の便宜のために複数のワードライン、第１、第２選択ライン、ビットライン及びソースラインを中心として図示しており、各ラインの間に介在された層間絶縁膜は略した。
【００３５】
図８に示されたように、本発明の第４実施例による３次元構造を有する不揮発性メモリ素子４００は、基板ＳＵＢから垂直にストリングが配列される。基板ＳＵＢ上にはソースラインＳＬ、少なくとも一つの第１選択ラインＳＬ１、複数のワードラインＷＬ及び少なくとも一つの第２選択ラインＳＬ２及びビットラインＢＬが順に具備される。また、基板ＳＵＢから突出されたチャンネル膜ＣＨの一側（下部）端とソースラインＳＬとの間にＰタイプの不純物がドープされた第１ジャンクションＪＮ１が具備され、チャンネル膜ＣＨの他側（上部）端とビットラインＢＬとの間にＮタイプの不純物がドープされた第２ジャンクションＪＮ２が具備される。
【００３６】
ここで、第１ジャンクションＪＮ１は、第１選択ラインＳＬ１のゲートと離隔されるか、またはオーバーラップされて形成されることができる。また、第２ジャンクションＪＮ２は第２選択ラインＳＬ２のゲートと離隔されるか、またはオーバーラップされて形成されることができる。
【００３７】
図９は、本発明の第５実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。ただし、説明の便宜のために複数のワードライン、第１、第２選択ライン、ビットライン及びソースラインを中心として図示しており、各ラインの間に介在された層間絶縁膜は略した。
【００３８】
図９に示されたように、本発明の第５実施例による３次元構造を有する不揮発性メモリ素子５００は、基板ＳＵＢから垂直にストリングが配列されて、チャンネル膜ＣＨの一側（下部）端と第１ジャンクションＪＮ１との間にＮタイプの不純物がドープされた第３ジャンクションＪＮ３とを含むことを特徴とする。それ以外の構造は、前述した第４実施例で説明したメモリ素子４００と同一の構造を有する。
【００３９】
一方、第１ないし第５実施例を説明するにあたり、各図面はトンネル絶縁膜、メモリ膜及び電荷遮断膜が省略されて図示された。トンネル絶縁膜、メモリ膜及び電荷遮断膜は、チャンネル膜とワードラインとの間に介在され、一例として、チャンネル膜を取り囲むように形成されることができる。
【００４０】
また、各図面ではトレンチの中心領域までチャンネル膜が完全に埋め込められた場合に対して図示されたが、トレンチの中心領域がオープンされるようにチャンネル膜が形成された後、オープンされた中心領域に絶縁膜を埋めこむか、またはオープン型と埋めこみ型を組み合わせてチャンネル膜を形成することも可能である。一例として、メモリセルのチャンネル膜は中心領域がオープンされるように形成され、選択トランジスタのチャンネル膜は中心領域まで完全にオープンされるように形成されることができる。
【００４１】
図１０は、本発明の第１、第２実施例による３次元構造を有する不揮発性メモリ素子の消去特性を示すグラフで、Ｘ軸は消去電圧Ｖｅｒａｓｅを示し、Ｙ軸はしきい値電圧の変化幅（Ｖｔｈ ｓｈｉｆｔ）を示す。
【００４２】
グラフで、（ａ）は従来技術による３次元構造を有する不揮発性メモリ素子の消去特性を示すもので、チャンネル膜にＮタイプの不純物がドープされた場合を示す。（ｂ）は、本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の消去特性を示し、（ｃ）は本発明の第３実施例による３次元構造を有する不揮発性メモリ素子の消去特性を示す。
【００４３】
グラフを通じて、従来の不揮発性メモリ素子は消去動作の際メモリセルのしきい値電圧が充分に変化されないことを確認することができる。これは、ＧＩＤＬ電流による正孔の供給が充分でないからである。反面、本発明の第１、第３実施例によれば、消去動作の際メモリセルのしきい値電圧が充分に変化されることを確認することができ、これを通じて消去動作の際第１ジャンクションから充分な量の正孔が供給されたことが分かる。
【００４４】
図１１Ａないし図１１Ｃは、本発明の第６実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。図１１Ａに示されたように、パイプゲート２０内に埋め込められたパイプチャンネル膜Ｐ_ＣＨ及びパイプチャンネル膜Ｐ_ＣＨと繋がれた一対のドレインサイドチャンネル膜Ｄ_ＣＨ及びソースサイドチャンネル膜Ｓ_ＣＨからなるチャンネル膜ＣＨ、チャンネル膜ＣＨに沿って積層された複数のメモリセル及び前記複数のメモリセルの上部に位置された選択トランジスタを形成する。
【００４５】
本図面では省略されたが、複数のメモリセル及び選択トランジスタは、多様な方法によって形成されることができる。以下、複数のメモリセル及び選択トランジスタを形成する工程を簡単に調べて見る。
【００４６】
まず、パイプゲート２０をエッチングして第１トレンチを形成した後、第１トレンチ内に犠牲膜を埋めこむ。次に、本図面には図示されなかったが、犠牲膜が埋め込められたパイプゲート上に追加してパイプゲートを形成することができ、これを通じて、セル電流を増加させることができる。
【００４７】
次に、犠牲膜が埋め込められたパイプゲート上に複数の第１物質膜２１及び複数の第２物質膜２２を交互に形成する。ここで、第１物質膜２１は複数のワードライン及び少なくとも一つの選択ラインを形成するためのもので、第２物質膜２２は複数のワードライン及び少なくとも一つの選択ラインを相互分離させるためのものである。第１物質膜２１と第２物質膜２２はエッチング選択比の大きい物質で形成される。例えば、第１物質膜２１は、ワードライン用導電膜または犠牲膜で形成されて、第２物質膜２２は層間絶縁膜または犠牲膜で形成されることができる。
【００４８】
第１の例として、第１物質膜２１はポリシリコン膜などのワードライン用導電膜で形成されて、第２物質膜２２は酸化膜などの層間絶縁膜で形成されることができる。
【００４９】
第２の例として、第１物質膜２１はワードライン用ドープドポリシリコン膜で形成されて、第２物質膜２２は犠牲膜であるアンドープドポリシリコン膜または非晶質シリコン膜で形成されることができる。ここで、ドープドポリシリコン膜はボロン（Ｂｒ）などのドパントがドープされたポリシリコンでありうる。このような場合、第２物質膜２２はスリットの形成後にリセスされて、リセスされた領域に酸化膜などの層間絶縁膜が埋め込められて積層されたワードラインを分離させるようになる。
【００５０】
第３の例として、第１物質膜２１は窒化膜などの犠牲膜で形成されて、第２物質膜２２は酸化膜などの層間絶縁膜で形成されることができる。このような場合、第１物質膜２１はスリットの形成後にリセスされて、リセスされた領域にポリシリコン膜、タングステン膜、金属膜などの導電膜が埋め込まれてワードラインを形成するようになる。
【００５１】
次に、複数の第１物質膜２１及び複数の第２物質膜２２をエッチングして第１トレンチと繋がれた一対の第２トレンチを形成した後、トレンチの内壁に電荷遮断膜、メモリ膜及びトンネル絶縁膜２３を順に形成する。ここで、トンネル絶縁膜２３は電荷のＦ-Ｎトンネリングのためのエネルギー障壁膜として提供されて、酸化膜で形成されることができる。メモリ膜は、電荷が注入または放出されてデータを格納するためのもので、窒化膜またはナノドットで形成されることができる。また、電荷遮断膜は、メモリ膜に格納された電荷がワードラインに移動されることを防止するためのもので、酸化膜、窒化膜及び酸化膜の積層構造で形成されるか、または高誘電常数を有する物質で形成されることができる。
【００５２】
次に、トンネル絶縁膜上にチャンネル膜２４を形成する。ここで、チャンネル膜２４は不純物がドープされていないポリシリコン膜で形成されることができる。本図面では、第１トレンチ及び一対の第２トレンチが中心領域まで完全に埋め込められるようにチャンネル膜２４を形成した場合に対して図示した。これにより、第１トレンチ内に埋め込められたパイプチャンネル膜Ｐ-ＣＨ及び一対の第２トレンチ内に埋め込められたソースサイドチャンネル膜Ｓ_ＣＨ及びドレインサイドチャンネル膜Ｄ_ＣＨが形成される。
【００５３】
次に、第２トレンチの間の複数の第１物質膜２１及び複数の第２物質膜２２をエッチングしてスリットを形成する。
【００５４】
第１実施例の場合、スリットによって露出した複数の第１物質膜２１をシリサイド化する。例えば、スリット内に金属膜を形成した後、熱処理工程によってポリシリコン膜で形成された第１物質膜２１と金属膜を反応させてシリサイド膜を形成する。次に、残留する金属膜を除去した後、スリット内に絶縁膜２４を埋めこむ。
【００５５】
第２実施例の場合、スリットによって露出した複数の第２物質膜２２をリセスする。次に、第２物質膜２２がリセスされた領域に層間絶縁膜を埋めこむ。
【００５６】
第３実施例の場合、スリットによって露出した複数の第１物質膜２１をリセスする。次に、第１物質膜２１がリセスされた領域にタングステン膜などの導電膜を埋めこむ。これにより、基板上に積層された複数のメモリセル及び選択トランジスタが形成される。一方、第６実施例では、複数のメモリセルと選択トランジスタを共に形成する場合に対して図示したが、複数のメモリセルを先に形成した後、選択トランジスタを別途の工程で形成することも可能である。
【００５７】
図１１Ｂに示されたように、ソースサイドチャンネル膜Ｓ_ＣＨは覆って、ドレインサイドチャンネル膜Ｄ_ＣＨは露出させる第１マスクパターン２６を形成する。次に、第１マスクパターン２６をバリヤーで１次イオン注入工程を実施してドレインサイドチャンネル膜Ｄ_ＣＨの上部にＮタイプの不純物を注入させることで、第２ジャンクションＪＮ２を形成する。この時、イオン注入工程の条件を調節してドレインサイドチャンネル膜Ｄ_ＣＨに注入されるイオンの濃度及び深みを調節することで、第２選択ラインＳＬ２のゲートとオーバーラップされた第２ジャンクションＪＮ２を形成するか、または第２選択ラインＳＬ２から離隔された第２ジャンクションＪＮ２を形成することができる。
【００５８】
図１１Ｃに示されたように、第１マスクパターン２６を除去した後、第２ジャンクションＪＮ２が形成されたドレインサイドチャンネル膜Ｄ_ＣＨは覆って、ソースサイドチャンネル膜Ｓ_ＣＨは露出させる第２マスクパターン２７を形成する。次に、第２マスクパターン２７をバリヤーで２次イオン注入工程を実施してソースサイドチャンネル膜Ｓ_ＣＨの上部にＰタイプの不純物を注入させることで、第１ジャンクションＪＮ１を形成する。この時、イオン注入工程の条件を調節してソースサイドチャンネル膜Ｓ_ＣＨに注入されるイオンの濃度及び深みを調節することで、第１選択ラインＳＬ１のゲートとオーバーラップされた第１ジャンクションＪＮ１を形成するか、または第１選択ラインＳＬ１から離隔された第１ジャンクションＪＮ１を形成することができる。勿論、第２マスクパターン２７を先に利用して第２ジャンクションＪＮ２を形成した後、第１マスクパターン２６を利用して第１ジャンクションＪＮ１を形成することも可能である。
【００５９】
次に、本図面には図示されなかったが、ソースラインＳＬ、ビットラインＢＬなどを形成する工程を順に実施する。
【００６０】
図１２Ａ及び図１２Ｂは、本発明の第７実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。図１２Ａに示されたように、パイプゲート２０内に埋め込められたパイプチャンネル膜Ｐ-ＣＨ及びパイプチャンネル膜Ｐ_ＣＨと繋がれた一対のドレインサイドチャンネル膜Ｄ_ＣＨ及びソースサイドチャンネル膜Ｓ_ＣＨからなるチャンネル膜ＣＨ、チャンネル膜ＣＨに沿って積層された複数のメモリセル及び前記複数のメモリセルの上部に位置された選択トランジスタを形成する。
【００６１】
第７実施例では、第１トレンチ及び一対の第２トレンチの中心領域がオープンされるようにチャンネル膜３０を形成する場合に対して図示した。ここで、チャンネル膜３０は不純物がドープされていないポリシリコン膜で形成されることができる。一例として、チャンネル膜３０を形成した後、オープンされた中心領域に絶縁膜３１を埋めこむ。次に、絶縁膜３１を一部深くリセスし、絶縁膜３１がリセスされた領域に導電性プラグ３２を埋めこむことで、チャンネル膜ＣＨを形成する。それ以外の工程は前述した第６実施例と同一に進行することができる。
【００６２】
図１２Ｂに示されたように、Ｎタイプの不純物をイオン注入するための１次イオン注入工程を実施する。この時、導電性プラグ３２及びチャンネル膜３０にＮタイプの不純物がイオン注入されてＮタイプの第１ジャンクションＪＮ１及び第２ジャンクションＪＮ２が形成される。
【００６３】
本図面ではマスクパターンを使用せず、１次イオン注入工程を実施する場合に対して図示したが、導電性プラグ３２及びこれらを取り囲むソースサイドチャンネル膜Ｓ_ＣＨ及びドレインサイドチャンネル膜Ｄ_ＣＨを露出させるマスクパターンを形成した後、これをバリヤーで１次イオン注入工程を実施することも可能である。
【００６４】
図１２Ｃに示されたように、第２ジャンクションＪＮ２は覆って、第１ジャンクションＪＮ１は露出させるマスクパターン３３を形成した後、これをバリヤーでＰタイプの不純物をイオン注入するための２次イオン注入工程を実施する。この時、第１ジャンクションＪＮ１にＰタイプの不純物を充分にドープすることで、第１ジャンクションＪＮ１がＰタイプを有するようにする。勿論、１次イオン注入工程でＰタイプの不純物をイオン注入した後、２次イオン注入工程で第１ジャンクションＪＮ１は覆って第２ジャンクションＪＮ２は露出させるマスクパターンを利用してＮタイプの不純物をイオン注入することも可能である。
【００６５】
次に、本図面には図示されなかったが、ソースラインＳＬ、ビットラインＢＬなどを形成する工程を順に実施する。
【００６６】
図１３Ａ及び図１３Ｂは、本発明の第８実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。図１３Ａに示されたように、ソース領域４１が具備された基板４０上に第１ジャンクションＪＮ１及び下部選択トランジスタを形成する。ここで、第１ジャンクションＪＮ１は、ソース領域４１と下部選択トランジスタとの間に介在されて、下部選択トランジスタのゲートとオーバーラップされるか、または下部選択トランジスタのゲートから離隔されて形成される。
【００６７】
一例として、基板４０上に複数の層間絶縁膜４４及び少なくとも一つの導電膜４３を交互に形成した後、これらをエッチングしてトレンチを形成する。次に、トレンチの内壁にゲート絶縁膜４２を形成した後、ゲート絶縁膜４２が形成されたトレンチ内にポリシリコン膜のような導電膜を形成する。次に、１次イオン注入工程を実施して導電膜にＰタイプの不純物を注入した後、導電膜をリセスして第１ジャンクションＪＮ１を形成する。この時、導電膜がリセスされる深みによって、第１ジャンクションＪＮ１が下部選択トランジスタのゲートとオーバーラップされるように形成されるか、または下部選択トランジスタと離隔されて形成されることができる。
【００６８】
次に、第１ジャンクションＪＮ１が形成されたトレンチ内にチャンネル膜ＣＨを埋めこむ。
【００６９】
本図面では別途のマスクパターンを使用せず１次イオン注入工程を実施する場合に対して図示したが、導電膜を露出させるマスクパターンをバリアーで利用して１次イオン注入工程を実施することも可能である。
【００７０】
図１３Ｂに示されたように、第１ジャンクションＪＮ１及び下部選択トランジスタが形成された結果物上に複数の層間絶縁膜４６及び複数の導電膜４５を交互に形成した後、これらをエッチングしてトレンチを形成する。次に、トレンチの内壁に電荷遮断膜、メモリ膜及びトンネル絶縁膜５０を形成した後、トンネル絶縁膜上にチャンネル膜ＣＨを形成する。これにより、複数のメモリセルが形成される。
【００７１】
次に、複数のメモリセルが形成された結果物上に複数の層間絶縁膜４８及び少なくとも一つの導電膜４７を形成した後、これらをエッチングしてトレンチを形成する。次に、トレンチの内壁にゲート絶縁膜４９を形成した後、ゲート絶縁膜４９上にチャンネル膜ＣＨを形成する。これにより、上部選択トランジスタが形成される。
【００７２】
次に、２次イオン注入工程を実施して上部選択トランジスタのチャンネル膜ＣＨの上部領域にＮタイプの不純物をイオン注入することで、Ｎタイプの第２ジャンクションＪＮ２を形成する。本図面では別途のマスクパターンを使用せず２次イオン注入工程を実施する場合に対して図示したが、チャンネル膜ＣＨを露出させるマスクパターンをバリアーで利用して２次イオン注入工程を実施することも可能である。
【００７３】
次に、本図面には図示されなかったが、ソースラインＳＬ、ビットラインＢＬなどを形成する工程を順に実施する。
【００７４】
一方、第８実施例では第１下部選択トランジスタを形成する途中で第１ジャンクションＪＮ１を形成する場合に対して説明したが、先に第１ジャンクションＪＮ１を形成した後、下部選択トランジスタを形成することも可能である。
【００７５】
図１４は、本発明の一実施例によるメモリシステムの構成を示した構成図である。図１４に示されたように、本発明の一実施例によるメモリシステム１００は、不揮発性メモリ素子１２０とメモリコントローラー１１０を含む。
【００７６】
不揮発性メモリ素子１２０は、前に説明されたレイアウトによる構造を有するように形成される。また、不揮発性メモリ素子１２０は複数のフラッシュメモリチップで構成されたマルチ-チップパッケージでありうる。
【００７７】
メモリコントローラー１１０は、不揮発性メモリ素子１２０を制御するように構成されて、ＳＲＡＭ１１１、ＣＰＵ１１２、ホストインターフェース１１３、ＥＣＣ１１４、メモリインターフェース１１５を含むことができる。ＳＲＡＭ１１１は、ＣＰＵ１１２の動作メモリとして使われ、ＣＰＵ１１２はメモリコントローラー１１０のデータ交換のための諸制御動作を遂行し、ホストインターフェース１１３はメモリシステム１００と接続されるホストのデータ交換プロトコルを具備する。また、ＥＣＣ１１４は不揮発性メモリ素子１２０からリードされたデータに含まれたエラーを検出及び訂正し、メモリインターフェース１１５は不揮発性メモリ素子１２０とのインタフェーシングを遂行する。この外にもメモリコントローラー１１０はホストとのインタフェーシングのためのコードデータを格納するＲＣＭなどをさらに含むことができる。
【００７８】
このような構成を有するメモリシステム１００は、不揮発性メモリ素子１２０とコントローラー１１０とが結合されたメモリカードまたはＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）でありうる。例えば、メモリシステム１００がＳＳＤの場合、メモリコントローラー１１０はＵＳＢ、ＭＭＣ、ＰＣＩ-Ｅ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、ＩＤＥなどのような多様なインターフェースプロトコルの中で一つを通じて外部（例えば、ホスト）と通信することができる。
【００７９】
図１５は、本発明の一実施例によるコンピュータシステムの構成を示す構成図である。図１５に示されたように、本発明の一実施例によるコンピュータシステム２００はシステムバス２６０に電気的に連結されたＣＰＵ２２０、ＲＡＭ２３０、ユーザーインターフェース２４０、モデム２５０、メモリシステム２１０を含むことができる。また、コンピュータシステム２００がモバイル装置の場合、コンピュータシステム２００に動作電圧を供給するためのバッテリがさらに含まれることができ、応用チップセット、カメライメージプロセッサＣＩＳ、モバイルＤＲＡＭなどがさらに含まれることができる。メモリシステム２１０は前述した図１４を参照して説明したように、不揮発性メモリ２１２、メモリコントローラー２１１で構成されることができる。
【００８０】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００８１】
１０ 基板、
１１ 層間絶縁膜、
１２ ワードライン、
１３ 下部選択ライン、
１４ 上部選択ライン、
１５ ゲート絶縁膜、
１６ トンネル絶縁膜、メモリ膜、電荷遮断膜、
２０ パイプゲート、
２１ 導電膜、
２２ 層間絶縁膜、
２３ 電荷遮断膜、メモリ膜、トンネル絶縁膜
２４ チャンネル膜、
２５ 絶縁膜、
２６ 第１マスクパターン、
２７ 第２マスクパターン、
３０ チャンネル膜、
３１ 絶縁膜、
３２ 導電性プラグ、
３３ マスクパターン、
４０ 基板、
４１ ソース領域、
４２ ゲート絶縁膜、
４３ 導電膜、
４４ 層間絶縁膜、
４５ 導電膜、
４６ 層間絶縁膜、
４７ 導電膜、
４８ 層間絶縁膜、
４９ ゲート絶縁膜、
５０ 電荷遮断膜、メモリ膜、トンネル絶縁膜、
ＰＧ パイプゲート、
ＳＬ ソースライン、
ＢＬ ビットライン、
ＷＬ ワードライン
ＳＬ１ 第１選択ライン、
ＳＬ２ 第２選択ライン、
ＪＮ１ 第１ジャンクション、
ＪＮ２ 第２ジャンクション
ＪＮ３ 第３ジャンクション
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳細には、３次元構造を有する不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は、電源供給が遮断されても、格納されたデータがそのまま維持されるメモリ素子である。最近、シリコン基板上に断層でメモリ素子を製造する２次元構造のメモリ素子の集積度の向上が限界に到逹することによって、シリコン基板から垂直にメモリセルを積層する３次元不揮発性メモリ素子が提案されている。
【０００３】
以下、図面を参照して従来技術による３次元不揮発性メモリ素子の構造及びその問題点を詳しく調べて見る。
【０００４】
図１は、従来技術による３次元不揮発性メモリ素子の構造を説明するための断面図である。示されたように、従来技術による３次元不揮発性メモリ素子は、ソース領域が具備された基板１０から垂直に突出されたチャンネル膜ＣＨを具備し、チャンネル膜ＣＨに沿って積層された下部選択ゲートＬＳＧ、複数のメモリセルＭＣ及び上部選択ゲートＵＳＧを具備する。ここで、複数のメモリセルＭＣは、下部選択ゲートＬＳＧと上部選択ゲートＵＳＧとの間に直列に繋がれて一つのストリングを構成し、基板１０から垂直にストリングが配列される。
【０００５】
本図面において、図面符号'１１'は層間絶縁膜を示して、図面符号'１２'はワードラインを示し、図面符号'１３'は下部選択ラインを示し、図面符号'１４'は上部選択ラインを示す。また、図面符号'１５'はゲート絶縁膜を示し、図面符号'１６'はトンネル絶縁膜、メモリ膜及び電荷遮断膜を示す。
【０００６】
このような構造を有する従来技術による３次元不揮発性メモリ素子は、チャンネル膜ＣＨ及びソース領域にＮタイプの不純物がドープされる。したがって、消去動作の際、ソース領域からＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流を発生させ、ＧＩＤＬ電流によって生成された正孔（Ｈｏｌｅ）をメモリ膜に注入させる。
【０００７】
しかしながら、ＧＩＤＬ電流によって生成される正孔の量が充分でないから、消去速度が遅くて一部メモリセルに充分な正孔を供給することができず、消去速度が低下されるような問題がある。特に、３次元不揮発性メモリ素子は、基板１０から垂直にストリングを配列するため、チャンネル膜ＣＨの長さが増加するほど正孔の供給がさらに難しくなって消去動作の速度がさらに低下され、それによって、メモリ素子のパフォーマンスが悪くなる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、本発明は上記問題に鑑みてなされたものであって、その目的は、消去動作の際、充分な量の正孔を生成させて消去特性を確保することができる３次元不揮発性メモリ素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明の一実施例による３次元不揮発性メモリ素子は、基板から突出されたチャンネル膜と、前記チャンネル膜に沿って積層された複数のメモリセルと、前記チャンネル膜の一側端と繋がれたソースラインと、前記チャンネル膜の他側端と繋がれたビットラインと、前記チャンネル膜の一側端と前記ソースラインとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションと、前記チャンネル膜の他側端と前記ビットラインとの間に介在されて、Ｎタイプの不純物がドープされた第２ジャンクションとを含む。
【００１０】
また、本発明の他の実施例は、３次元不揮発性メモリ素子製造方法において、基板から突出されたチャンネル膜に沿って積層された複数のメモリセルを形成する段階と、前記チャンネル膜の一側端と繋がれて、Ｐタイプの不純物がドープされた第１ジャンクションを形成する段階と、前記チャンネル膜の他側端と繋がれて、Ｎタイプの不純物がドープされた第２ジャンクションを形成する段階と、前記第１ジャンクションと繋がれたソースラインを形成する段階と、前記第２ジャンクションと繋がれたビットラインを形成する段階と、を含む。
【発明の効果】
【００１１】
以上のように、本発明によれば、消去動作の際、ジャンクションからチャンネル膜に充分な量の正孔を安定的に供給することができる。また、ビットラインのレベル上昇をセンシングして容易にリード動作を遂行することができる。
【図面の簡単な説明】
【００１２】
【図１】従来技術による３次元不揮発性メモリ素子の構造を説明するための断面図である。
【図２】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。
【図３Ａ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の消去動作を説明するための断面図及び回路図である。
【図３Ｂ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の消去動作を説明するための断面図及び回路図である。
【図４Ａ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のプログラム動作を説明するための断面図及び回路図である。
【図４Ｂ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のプログラム動作を説明するための断面図及び回路図である。
【図５Ａ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のリード動作を説明するための断面図及び回路図である。
【図５Ｂ】本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のリード動作を説明するための断面図及び回路図である。
【図６】本発明の第２実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。
【図７】本発明の第３実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。
【図８】本発明の第４実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。
【図９】本発明の第５実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。
【図１０】本発明の第１、第２実施例による３次元構造を有する不揮発性メモリ素子の消去特性を示すグラフである。
【図１１Ａ】本発明の第６実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１１Ｂ】本発明の第６実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１１Ｃ】本発明の第６実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１２Ａ】本発明の第７実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１２Ｂ】本発明の第７実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１２Ｃ】本発明の第７実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１３Ａ】本発明の第８実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１３Ｂ】本発明の第８実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１４】本発明の一実施例によるメモリシステムの構成を示した構成図である。
【図１５】本発明の一実施例によるコンピュータシステムの構成を示す構成図である。
【発明を実施するための形態】
【００１３】
以下、本発明の好ましい実施例について説明する。図面において、厚さと間隔は説明の便宜のために表現されたものであり、実際に物理的厚さに比べて誇張されて図示されることができる。本発明を説明するにあたり、本発明の要旨と関係のない公知の構成は省略されることができる。各図面の構成要素に参照番号を付け加えることにおいて、同一の構成要素に限ってはたとえ他の図面上に表示されてもできるだけ同一対号を有するようにしていることに留意しなければならない。
【００１４】
図２は、本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。ただし、説明の便宜のために複数のワードライン、第１、第２選択ライン、ビットライン及びソースラインを中心に図示しており、各ラインの間に介在された層間絶縁膜は略した。
【００１５】
図２に示されたように、本発明の第１実施例による３次元不揮発性メモリ素子１００は、基板から突出されたチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）、チャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）に沿って積層された複数のメモリセルを含み、Ｕ字形にストリングが配列される。
【００１６】
ここで、チャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）は、パイプゲートＰＧ内に埋め込められたパイプチャンネル膜Ｐ_ＣＨ及びパイプチャンネル膜Ｐ_ＣＨと繋がれつつ、パイプゲートＰＧから突出された一対のソースサイドチャンネル膜Ｓ_ＣＨ及びドレインサイドチャンネル膜Ｄ_ＣＨを含む。
【００１７】
パイプゲートＰＧは、パイプチャンネル膜が形成された第１パイプゲートＰＧ１のみで形成されるか、または、第１パイプゲートＰＧ１及びパイプチャンネル膜を覆うように第１パイプゲートＰＧ１上に形成された第２パイプゲートＰＧ２で形成されることができる。第２パイプゲートＰＧ２をさらに形成する場合、セル電流を増加させてメモリ素子のパフォーマンスを改善することができる。
【００１８】
また、メモリ素子１００は、パイプゲートＰＧ上に積層された複数のワードラインＷＬ、チャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の一側端と繋がれたソースラインＳＬ及びチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の他側端と繋がれたビットラインＢＬを含む。
【００１９】
また、メモリ素子１００は、チャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の一側端とソースラインＳＬとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションＪＮ１及びチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の他側端とビットラインＢＬとの間に介在されてＮタイプの不純物がドープされた第２ジャンクションＪＮ２を含む。
【００２０】
また、メモリ素子１００は、複数のワードライン上に形成された少なくとも一つの第１選択ラインＳＬ１及び少なくとも一つの第２選択ラインＳＬ２を含む。ここで、第１選択ゲートは、チャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の一側端に形成されたメモリセルと第１ジャンクションＪＮ１との間に位置され、第２選択ゲートはチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の他側端に形成されたメモリセルと第２ジャンクションＪＮ２との間に位置される。本図面では、一つのストリングが一つの第１選択ゲート及び一つの第２選択ゲートを具備する場合を図示した。ここで、第１ジャンクションＪＮ１は第１選択ゲートと一部オーバーラップされるかまたは第１選択ゲートから離隔された位置に形成されることができる。また、第２ジャンクションＪＮ２は第２選択ゲートと一部オーバーラップされるかまたは第２選択ゲートから離隔された位置に形成されることができる。
【００２１】
図３Ａ及び図３Ｂは、本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の消去動作を説明するための断面図及び回路図である。図３Ａ及び図３Ｂに示されたように、消去動作の際、選択されたメモリブロックの複数のワードラインＷＬに０Ｖを印加し、ソースラインＳＬに消去電圧Ｖｅｒｓを印加して第１ジャンクションＪＮ１からチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）に正孔を供給する。
【００２２】
したがって、第１ジャンクションＪＮ１からチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）に充分な量の正孔を安定的に供給することができ、供給された正孔はチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）に沿って移動しながら各メモリセルのメモリ膜に注入されて消去動作を完了するようになる。この時、第１選択ラインＳＬ１、第２選択ラインＳＬ２、パイプゲートＰＧ及びビットラインＢＬはフローティングさせる。すなわち、第１選択ゲート及び第２選択ゲートとパイプゲートはフローティングされる。
【００２３】
図４Ａ及び図４Ｂは、本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のプログラム動作を説明するための断面図及び回路図である。図４Ａ及び図４Ｂに示されたように、プログラム動作の際、選択されたワードラインＳｅｌＷＬにプログラム電圧Ｖｐｇｍを印加し、選択されていないワードラインＵｎｓｅｌＷＬ及びパイプゲートＰＧには、パス電圧Ｖｐａｓｓを印加する。ここで、プログラムしようとするメモリセル（データ"０"）が繋がれたビットラインＢＬには、OＶを印加する。反面、プログラムしないメモリセル（データ"１"）が繋がれたビットラインＢＬには動作電圧Ｖｃｃを印加してチャンネル膜をブスティングさせることでプログラムされることを防止する（ＰＧＭ ｉｎｈｉｂｉｔ）。
【００２４】
この時、第１選択ラインＳＬ１には０Ｖを印加し、第２選択ラインＳＬ２には動作電圧Ｖｃｃを印加する。すなわち、第１選択ゲートはターンオフさせてチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）を第１ジャンクションＪＮ１と分離させ、第２選択ゲートには動作電圧を印加してターンオンさせることで第２ジャンクションＪＮ２からチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）に電子を供給する。
【００２５】
図５Ａ及び図５Ｂは、本発明の第１実施例による３次元構造を有する不揮発性メモリ素子のリード動作を説明するための断面図及び回路図である。図５Ａ及び図５Ｂに示されたように、リード動作の際、選択されたページのワードラインＳｅｌＷＬにリード電圧Ｖｒｅａｄを印加する。ここで、リード電圧Ｖｒｅａｄはプログラム可否によってメモリセルをターンオンまたはターンオフさせるレベルに決定されるが、メモリセルがプログラムされた場合（データ"０"）にはメモリセルをターンオフさせてメモリセルが消去された場合（データ"１"）にはメモリセルをターンオンさせるレベルに決定される。また、選択されていないワードラインＵｎｓｅｌＷＬ及びパイプゲートＰＧにはパス電圧Ｖｐａｓｓを印加する。ここで、パス電圧Ｖｐａｓｓはメモリセルのプログラム可否にかかわらず、メモリセルをすべてターンオンさせるレベルに決定される。
【００２６】
この時、ビットラインＢＬにはプリチャージ電圧を印加した後、フローティングさせて、ソースラインＳＬにはプリチャージ電圧より高い電圧を印加し、ビットラインＢＬのレベルがプリチャージ電圧に比べて上昇されるかどうかをセンシングする。例えば、ビットラインＢＬを０Ｖにプリチャージした後、フローティングさせた状態でソースラインＳＬに１Ｖを印加してビットラインＢＬのレベルが０Ｖより高くなるかどうかをセンシングする。もしも、ビットラインＢＬのレベルが上昇すれば該メモリセルは消去された状態（データ"１"）であり、ビットラインＢＬのレベルがそのままであれば該メモリセルはプログラムされた状態（データ"０"）であることが分かる。
【００２７】
図６は、本発明の第２実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。ただし、説明の便宜のために複数のワードライン、第１、第２選択ライン、ビットライン及びソースラインを中心に図示しており、各ラインの間に介在された層間絶縁膜は略した。
【００２８】
図６に示されたように、本発明の第２実施例による３次元構造を有する不揮発性メモリ素子２００は、Ｕ字形でストリングが配列されて、二つの第１選択トランジスタと二つの第２選択ゲートの間に直列に繋がれた複数のメモリセルが一つのストリングを構成することを特徴にする。それ以外の構造は、前述した第１実施例で説明したメモリ素子１００と同一である。このように、第１選択ラインＳＬ１-１、ＳＬ１-２及び第２選択ラインＳＬ２-１、ＳＬ２-２をそれぞれ二つずつ形成する場合、リード動作の間違いを最小化することができる。
【００２９】
例えば、一つの第１選択ライン及び一つの第２選択ラインを含む場合、リード動作の際選択ゲートに動作電圧Ｖｃｃが印加されれば、ソースラインと選択ライン間のチャンネル膜にＰＮダイオードが形成される。この時、ソースラインに１Ｖが印加されるので、ＰＮダイオードに順方向バイアスがかかって電流が流れ、それによって、第１選択ラインをターンオフさせるのに困難さがある。
【００３０】
ところが、本発明の第２実施例によれば、第１選択ラインＳＬ１-１、ＳＬ１-２及び第２選択ラインＳＬ２-１、ＳＬ２-２をそれぞれ二つずつ形成し、上部の選択ラインＳＬ１-１、ＳＬ２-１をダミーとして利用してリード動作の際ターンオン電圧（例えば、５Ｖ）を印加する。ここで、ターンオン電圧とは、ゲートをターンオンさせることができるレベルの電圧を意味する。このような場合、ＰＮダイオードに逆方向バイアスがかかるようになり、第１選択ラインＳＬ１-２を容易にターンオフさせることができる。
【００３１】
第２実施例による３次元構造を有する不揮発性メモリ素子の場合、消去動作及びプログラム動作の条件は、前述した第１実施例で説明したところと同一であり、この時、上下部の選択ラインは同一に動作させる。すなわち、二つの第１選択ラインＳＬ１-１、ＳＬ１-２に同一のバイアスが印加され、二つの第２選択ラインＳＬ２-１、ＳＬ２-２に同一のバイアスが印加される。また、リード動作の条件の時、上部の選択ラインＳＬ１-１、ＳＬ２-１にターンオン電圧を印加し、それ以外の条件は前述した第１実施例で説明したところと同一である。
【００３２】
図７は、本発明の第３実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。ただし、説明の便宜のために複数のワードライン、第１、第２選択ライン、ビットライン及びソースラインを中心として図示しており、各ラインの間に介在された層間絶縁膜は略した。
【００３３】
図７に示されたように、本発明の第３実施例による３次元構造を有する不揮発性メモリ素子３００は、Ｕ字形でストリングが配列されてチャンネル膜（Ｐ_ＣＨ、Ｓ_ＣＨ、Ｄ_ＣＨ）の一側端と第１ジャンクションＪＮ１との間に介在されてＮタイプの不純物がドープされた第３ジャンクションＪＮ３を含むことを特徴とする。それ以外の構造は前述した第２実施例で説明したメモリ素子２００と同一の構造を有する。第３実施例による３次元構造を有する不揮発性メモリ素子の場合、前に説明した第２実施例と同一の条件で駆動されることができる。
【００３４】
図８は、本発明の第４実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。ただし、説明の便宜のために複数のワードライン、第１、第２選択ライン、ビットライン及びソースラインを中心として図示しており、各ラインの間に介在された層間絶縁膜は略した。
【００３５】
図８に示されたように、本発明の第４実施例による３次元構造を有する不揮発性メモリ素子４００は、基板ＳＵＢから垂直にストリングが配列される。基板ＳＵＢ上にはソースラインＳＬ、少なくとも一つの第１選択ラインＳＬ１、複数のワードラインＷＬ及び少なくとも一つの第２選択ラインＳＬ２及びビットラインＢＬが順に具備される。また、基板ＳＵＢから突出されたチャンネル膜ＣＨの一側（下部）端とソースラインＳＬとの間にＰタイプの不純物がドープされた第１ジャンクションＪＮ１が具備され、チャンネル膜ＣＨの他側（上部）端とビットラインＢＬとの間にＮタイプの不純物がドープされた第２ジャンクションＪＮ２が具備される。
【００３６】
ここで、第１ジャンクションＪＮ１は、第１選択ラインＳＬ１のゲートと離隔されるか、またはオーバーラップされて形成されることができる。また、第２ジャンクションＪＮ２は第２選択ラインＳＬ２のゲートと離隔されるか、またはオーバーラップされて形成されることができる。
【００３７】
図９は、本発明の第５実施例による３次元構造を有する不揮発性メモリ素子の構造を示す断面図である。ただし、説明の便宜のために複数のワードライン、第１、第２選択ライン、ビットライン及びソースラインを中心として図示しており、各ラインの間に介在された層間絶縁膜は略した。
【００３８】
図９に示されたように、本発明の第５実施例による３次元構造を有する不揮発性メモリ素子５００は、基板ＳＵＢから垂直にストリングが配列されて、チャンネル膜ＣＨの一側（下部）端と第１ジャンクションＪＮ１との間にＮタイプの不純物がドープされた第３ジャンクションＪＮ３とを含むことを特徴とする。それ以外の構造は、前述した第４実施例で説明したメモリ素子４００と同一の構造を有する。
【００３９】
一方、第１ないし第５実施例を説明するにあたり、各図面はトンネル絶縁膜、メモリ膜及び電荷遮断膜が省略されて図示された。トンネル絶縁膜、メモリ膜及び電荷遮断膜は、チャンネル膜とワードラインとの間に介在され、一例として、チャンネル膜を取り囲むように形成されることができる。
【００４０】
また、各図面ではトレンチの中心領域までチャンネル膜が完全に埋め込められた場合に対して図示されたが、トレンチの中心領域がオープンされるようにチャンネル膜が形成された後、オープンされた中心領域に絶縁膜を埋めこむか、またはオープン型と埋めこみ型を組み合わせてチャンネル膜を形成することも可能である。一例として、メモリセルのチャンネル膜は中心領域がオープンされるように形成され、選択トランジスタのチャンネル膜は中心領域まで完全にオープンされるように形成されることができる。
【００４１】
図１０は、本発明の第１、第２実施例による３次元構造を有する不揮発性メモリ素子の消去特性を示すグラフで、Ｘ軸は消去電圧Ｖｅｒａｓｅを示し、Ｙ軸はしきい値電圧の変化幅（Ｖｔｈ ｓｈｉｆｔ）を示す。
【００４２】
グラフで、（ａ）は従来技術による３次元構造を有する不揮発性メモリ素子の消去特性を示すもので、チャンネル膜にＮタイプの不純物がドープされた場合を示す。（ｂ）は、本発明の第１実施例による３次元構造を有する不揮発性メモリ素子の消去特性を示し、（ｃ）は本発明の第３実施例による３次元構造を有する不揮発性メモリ素子の消去特性を示す。
【００４３】
グラフを通じて、従来の不揮発性メモリ素子は消去動作の際メモリセルのしきい値電圧が充分に変化されないことを確認することができる。これは、ＧＩＤＬ電流による正孔の供給が充分でないからである。反面、本発明の第１、第３実施例によれば、消去動作の際メモリセルのしきい値電圧が充分に変化されることを確認することができ、これを通じて消去動作の際第１ジャンクションから充分な量の正孔が供給されたことが分かる。
【００４４】
図１１Ａないし図１１Ｃは、本発明の第６実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。図１１Ａに示されたように、パイプゲート２０内に埋め込められたパイプチャンネル膜Ｐ_ＣＨ及びパイプチャンネル膜Ｐ_ＣＨと繋がれた一対のドレインサイドチャンネル膜Ｄ_ＣＨ及びソースサイドチャンネル膜Ｓ_ＣＨからなるチャンネル膜ＣＨ、チャンネル膜ＣＨに沿って積層された複数のメモリセル及び前記複数のメモリセルの上部に位置された選択トランジスタを形成する。
【００４５】
本図面では省略されたが、複数のメモリセル及び選択トランジスタは、多様な方法によって形成されることができる。以下、複数のメモリセル及び選択トランジスタを形成する工程を簡単に調べて見る。
【００４６】
まず、パイプゲート２０をエッチングして第１トレンチを形成した後、第１トレンチ内に犠牲膜を埋めこむ。次に、本図面には図示されなかったが、犠牲膜が埋め込められたパイプゲート上に追加してパイプゲートを形成することができ、これを通じて、セル電流を増加させることができる。
【００４７】
次に、犠牲膜が埋め込められたパイプゲート上に複数の第１物質膜２１及び複数の第２物質膜２２を交互に形成する。ここで、第１物質膜２１は複数のワードライン及び少なくとも一つの選択ラインを形成するためのもので、第２物質膜２２は複数のワードライン及び少なくとも一つの選択ラインを相互分離させるためのものである。第１物質膜２１と第２物質膜２２はエッチング選択比の大きい物質で形成される。例えば、第１物質膜２１は、ワードライン用導電膜または犠牲膜で形成されて、第２物質膜２２は層間絶縁膜または犠牲膜で形成されることができる。
【００４８】
第１の例として、第１物質膜２１はポリシリコン膜などのワードライン用導電膜で形成されて、第２物質膜２２は酸化膜などの層間絶縁膜で形成されることができる。
【００４９】
第２の例として、第１物質膜２１はワードライン用ドープドポリシリコン膜で形成されて、第２物質膜２２は犠牲膜であるアンドープドポリシリコン膜または非晶質シリコン膜で形成されることができる。ここで、ドープドポリシリコン膜はボロン（Ｂｒ）などのドパントがドープされたポリシリコンでありうる。このような場合、第２物質膜２２はスリットの形成後にリセスされて、リセスされた領域に酸化膜などの層間絶縁膜が埋め込められて積層されたワードラインを分離させるようになる。
【００５０】
第３の例として、第１物質膜２１は窒化膜などの犠牲膜で形成されて、第２物質膜２２は酸化膜などの層間絶縁膜で形成されることができる。このような場合、第１物質膜２１はスリットの形成後にリセスされて、リセスされた領域にポリシリコン膜、タングステン膜、金属膜などの導電膜が埋め込まれてワードラインを形成するようになる。
【００５１】
次に、複数の第１物質膜２１及び複数の第２物質膜２２をエッチングして第１トレンチと繋がれた一対の第２トレンチを形成した後、トレンチの内壁に電荷遮断膜、メモリ膜及びトンネル絶縁膜２３を順に形成する。ここで、トンネル絶縁膜２３は電荷のＦ-Ｎトンネリングのためのエネルギー障壁膜として提供されて、酸化膜で形成されることができる。メモリ膜は、電荷が注入または放出されてデータを格納するためのもので、窒化膜またはナノドットで形成されることができる。また、電荷遮断膜は、メモリ膜に格納された電荷がワードラインに移動されることを防止するためのもので、酸化膜、窒化膜及び酸化膜の積層構造で形成されるか、または高誘電常数を有する物質で形成されることができる。
【００５２】
次に、トンネル絶縁膜上にチャンネル膜２４を形成する。ここで、チャンネル膜２４は不純物がドープされていないポリシリコン膜で形成されることができる。本図面では、第１トレンチ及び一対の第２トレンチが中心領域まで完全に埋め込められるようにチャンネル膜２４を形成した場合に対して図示した。これにより、第１トレンチ内に埋め込められたパイプチャンネル膜Ｐ-ＣＨ及び一対の第２トレンチ内に埋め込められたソースサイドチャンネル膜Ｓ_ＣＨ及びドレインサイドチャンネル膜Ｄ_ＣＨが形成される。
【００５３】
次に、第２トレンチの間の複数の第１物質膜２１及び複数の第２物質膜２２をエッチングしてスリットを形成する。
【００５４】
第１実施例の場合、スリットによって露出した複数の第１物質膜２１をシリサイド化する。例えば、スリット内に金属膜を形成した後、熱処理工程によってポリシリコン膜で形成された第１物質膜２１と金属膜を反応させてシリサイド膜を形成する。次に、残留する金属膜を除去した後、スリット内に絶縁膜２４を埋めこむ。
【００５５】
第２実施例の場合、スリットによって露出した複数の第２物質膜２２をリセスする。次に、第２物質膜２２がリセスされた領域に層間絶縁膜を埋めこむ。
【００５６】
第３実施例の場合、スリットによって露出した複数の第１物質膜２１をリセスする。次に、第１物質膜２１がリセスされた領域にタングステン膜などの導電膜を埋めこむ。これにより、基板上に積層された複数のメモリセル及び選択トランジスタが形成される。一方、第６実施例では、複数のメモリセルと選択トランジスタを共に形成する場合に対して図示したが、複数のメモリセルを先に形成した後、選択トランジスタを別途の工程で形成することも可能である。
【００５７】
図１１Ｂに示されたように、ソースサイドチャンネル膜Ｓ_ＣＨは覆って、ドレインサイドチャンネル膜Ｄ_ＣＨは露出させる第１マスクパターン２６を形成する。次に、第１マスクパターン２６をバリヤーで１次イオン注入工程を実施してドレインサイドチャンネル膜Ｄ_ＣＨの上部にＮタイプの不純物を注入させることで、第２ジャンクションＪＮ２を形成する。この時、イオン注入工程の条件を調節してドレインサイドチャンネル膜Ｄ_ＣＨに注入されるイオンの濃度及び深みを調節することで、第２選択ラインＳＬ２のゲートとオーバーラップされた第２ジャンクションＪＮ２を形成するか、または第２選択ラインＳＬ２から離隔された第２ジャンクションＪＮ２を形成することができる。
【００５８】
図１１Ｃに示されたように、第１マスクパターン２６を除去した後、第２ジャンクションＪＮ２が形成されたドレインサイドチャンネル膜Ｄ_ＣＨは覆って、ソースサイドチャンネル膜Ｓ_ＣＨは露出させる第２マスクパターン２７を形成する。次に、第２マスクパターン２７をバリヤーで２次イオン注入工程を実施してソースサイドチャンネル膜Ｓ_ＣＨの上部にＰタイプの不純物を注入させることで、第１ジャンクションＪＮ１を形成する。この時、イオン注入工程の条件を調節してソースサイドチャンネル膜Ｓ_ＣＨに注入されるイオンの濃度及び深みを調節することで、第１選択ラインＳＬ１のゲートとオーバーラップされた第１ジャンクションＪＮ１を形成するか、または第１選択ラインＳＬ１から離隔された第１ジャンクションＪＮ１を形成することができる。勿論、第２マスクパターン２７を先に利用して第２ジャンクションＪＮ２を形成した後、第１マスクパターン２６を利用して第１ジャンクションＪＮ１を形成することも可能である。
【００５９】
次に、本図面には図示されなかったが、ソースラインＳＬ、ビットラインＢＬなどを形成する工程を順に実施する。
【００６０】
図１２Ａ及び図１２Ｂは、本発明の第７実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。図１２Ａに示されたように、パイプゲート２０内に埋め込められたパイプチャンネル膜Ｐ-ＣＨ及びパイプチャンネル膜Ｐ_ＣＨと繋がれた一対のドレインサイドチャンネル膜Ｄ_ＣＨ及びソースサイドチャンネル膜Ｓ_ＣＨからなるチャンネル膜ＣＨ、チャンネル膜ＣＨに沿って積層された複数のメモリセル及び前記複数のメモリセルの上部に位置された選択トランジスタを形成する。
【００６１】
第７実施例では、第１トレンチ及び一対の第２トレンチの中心領域がオープンされるようにチャンネル膜３０を形成する場合に対して図示した。ここで、チャンネル膜３０は不純物がドープされていないポリシリコン膜で形成されることができる。一例として、チャンネル膜３０を形成した後、オープンされた中心領域に絶縁膜３１を埋めこむ。次に、絶縁膜３１を一部深くリセスし、絶縁膜３１がリセスされた領域に導電性プラグ３２を埋めこむことで、チャンネル膜ＣＨを形成する。それ以外の工程は前述した第６実施例と同一に進行することができる。
【００６２】
図１２Ｂに示されたように、Ｎタイプの不純物をイオン注入するための１次イオン注入工程を実施する。この時、導電性プラグ３２及びチャンネル膜３０にＮタイプの不純物がイオン注入されてＮタイプの第１ジャンクションＪＮ１及び第２ジャンクションＪＮ２が形成される。
【００６３】
本図面ではマスクパターンを使用せず、１次イオン注入工程を実施する場合に対して図示したが、導電性プラグ３２及びこれらを取り囲むソースサイドチャンネル膜Ｓ_ＣＨ及びドレインサイドチャンネル膜Ｄ_ＣＨを露出させるマスクパターンを形成した後、これをバリヤーで１次イオン注入工程を実施することも可能である。
【００６４】
図１２Ｃに示されたように、第２ジャンクションＪＮ２は覆って、第１ジャンクションＪＮ１は露出させるマスクパターン３３を形成した後、これをバリヤーでＰタイプの不純物をイオン注入するための２次イオン注入工程を実施する。この時、第１ジャンクションＪＮ１にＰタイプの不純物を充分にドープすることで、第１ジャンクションＪＮ１がＰタイプを有するようにする。勿論、１次イオン注入工程でＰタイプの不純物をイオン注入した後、２次イオン注入工程で第１ジャンクションＪＮ１は覆って第２ジャンクションＪＮ２は露出させるマスクパターンを利用してＮタイプの不純物をイオン注入することも可能である。
【００６５】
次に、本図面には図示されなかったが、ソースラインＳＬ、ビットラインＢＬなどを形成する工程を順に実施する。
【００６６】
図１３Ａ及び図１３Ｂは、本発明の第８実施例による３次元構造を有する不揮発性メモリ素子の製造方法を説明するための工程断面図である。図１３Ａに示されたように、ソース領域４１が具備された基板４０上に第１ジャンクションＪＮ１及び下部選択トランジスタを形成する。ここで、第１ジャンクションＪＮ１は、ソース領域４１と下部選択トランジスタとの間に介在されて、下部選択トランジスタのゲートとオーバーラップされるか、または下部選択トランジスタのゲートから離隔されて形成される。
【００６７】
一例として、基板４０上に複数の層間絶縁膜４４及び少なくとも一つの導電膜４３を交互に形成した後、これらをエッチングしてトレンチを形成する。次に、トレンチの内壁にゲート絶縁膜４２を形成した後、ゲート絶縁膜４２が形成されたトレンチ内にポリシリコン膜のような導電膜を形成する。次に、１次イオン注入工程を実施して導電膜にＰタイプの不純物を注入した後、導電膜をリセスして第１ジャンクションＪＮ１を形成する。この時、導電膜がリセスされる深みによって、第１ジャンクションＪＮ１が下部選択トランジスタのゲートとオーバーラップされるように形成されるか、または下部選択トランジスタと離隔されて形成されることができる。
【００６８】
次に、第１ジャンクションＪＮ１が形成されたトレンチ内にチャンネル膜ＣＨを埋めこむ。
【００６９】
本図面では別途のマスクパターンを使用せず１次イオン注入工程を実施する場合に対して図示したが、導電膜を露出させるマスクパターンをバリアーで利用して１次イオン注入工程を実施することも可能である。
【００７０】
図１３Ｂに示されたように、第１ジャンクションＪＮ１及び下部選択トランジスタが形成された結果物上に複数の層間絶縁膜４６及び複数の導電膜４５を交互に形成した後、これらをエッチングしてトレンチを形成する。次に、トレンチの内壁に電荷遮断膜、メモリ膜及びトンネル絶縁膜５０を形成した後、トンネル絶縁膜上にチャンネル膜ＣＨを形成する。これにより、複数のメモリセルが形成される。
【００７１】
次に、複数のメモリセルが形成された結果物上に複数の層間絶縁膜４８及び少なくとも一つの導電膜４７を形成した後、これらをエッチングしてトレンチを形成する。次に、トレンチの内壁にゲート絶縁膜４９を形成した後、ゲート絶縁膜４９上にチャンネル膜ＣＨを形成する。これにより、上部選択トランジスタが形成される。
【００７２】
次に、２次イオン注入工程を実施して上部選択トランジスタのチャンネル膜ＣＨの上部領域にＮタイプの不純物をイオン注入することで、Ｎタイプの第２ジャンクションＪＮ２を形成する。本図面では別途のマスクパターンを使用せず２次イオン注入工程を実施する場合に対して図示したが、チャンネル膜ＣＨを露出させるマスクパターンをバリアーで利用して２次イオン注入工程を実施することも可能である。
【００７３】
次に、本図面には図示されなかったが、ソースラインＳＬ、ビットラインＢＬなどを形成する工程を順に実施する。
【００７４】
一方、第８実施例では第１下部選択トランジスタを形成する途中で第１ジャンクションＪＮ１を形成する場合に対して説明したが、先に第１ジャンクションＪＮ１を形成した後、下部選択トランジスタを形成することも可能である。
【００７５】
図１４は、本発明の一実施例によるメモリシステムの構成を示した構成図である。図１４に示されたように、本発明の一実施例によるメモリシステム１００は、不揮発性メモリ素子１２０とメモリコントローラー１１０を含む。
【００７６】
不揮発性メモリ素子１２０は、前に説明されたレイアウトによる構造を有するように形成される。また、不揮発性メモリ素子１２０は複数のフラッシュメモリチップで構成されたマルチ-チップパッケージでありうる。
【００７７】
メモリコントローラー１１０は、不揮発性メモリ素子１２０を制御するように構成されて、ＳＲＡＭ１１１、ＣＰＵ１１２、ホストインターフェース１１３、ＥＣＣ１１４、メモリインターフェース１１５を含むことができる。ＳＲＡＭ１１１は、ＣＰＵ１１２の動作メモリとして使われ、ＣＰＵ１１２はメモリコントローラー１１０のデータ交換のための諸制御動作を遂行し、ホストインターフェース１１３はメモリシステム１００と接続されるホストのデータ交換プロトコルを具備する。また、ＥＣＣ１１４は不揮発性メモリ素子１２０からリードされたデータに含まれたエラーを検出及び訂正し、メモリインターフェース１１５は不揮発性メモリ素子１２０とのインタフェーシングを遂行する。この外にもメモリコントローラー１１０はホストとのインタフェーシングのためのコードデータを格納するＲＣＭなどをさらに含むことができる。
【００７８】
このような構成を有するメモリシステム１００は、不揮発性メモリ素子１２０とコントローラー１１０とが結合されたメモリカードまたはＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）でありうる。例えば、メモリシステム１００がＳＳＤの場合、メモリコントローラー１１０はＵＳＢ、ＭＭＣ、ＰＣＩ-Ｅ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、ＩＤＥなどのような多様なインターフェースプロトコルの中で一つを通じて外部（例えば、ホスト）と通信することができる。
【００７９】
図１５は、本発明の一実施例によるコンピュータシステムの構成を示す構成図である。図１５に示されたように、本発明の一実施例によるコンピュータシステム２００はシステムバス２６０に電気的に連結されたＣＰＵ２２０、ＲＡＭ２３０、ユーザーインターフェース２４０、モデム２５０、メモリシステム２１０を含むことができる。また、コンピュータシステム２００がモバイル装置の場合、コンピュータシステム２００に動作電圧を供給するためのバッテリがさらに含まれることができ、応用チップセット、カメライメージプロセッサＣＩＳ、モバイルＤＲＡＭなどがさらに含まれることができる。メモリシステム２１０は前述した図１４を参照して説明したように、不揮発性メモリ２１２、メモリコントローラー２１１で構成されることができる。
【００８０】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００８１】
１０ 基板、
１１ 層間絶縁膜、
１２ ワードライン、
１３ 下部選択ライン、
１４ 上部選択ライン、
１５ ゲート絶縁膜、
１６ トンネル絶縁膜、メモリ膜、電荷遮断膜、
２０ パイプゲート、
２１ 導電膜、
２２ 層間絶縁膜、
２３ 電荷遮断膜、メモリ膜、トンネル絶縁膜
２４ チャンネル膜、
２５ 絶縁膜、
２６ 第１マスクパターン、
２７ 第２マスクパターン、
３０ チャンネル膜、
３１ 絶縁膜、
３２ 導電性プラグ、
３３ マスクパターン、
４０ 基板、
４１ ソース領域、
４２ ゲート絶縁膜、
４３ 導電膜、
４４ 層間絶縁膜、
４５ 導電膜、
４６ 層間絶縁膜、
４７ 導電膜、
４８ 層間絶縁膜、
４９ ゲート絶縁膜、
５０ 電荷遮断膜、メモリ膜、トンネル絶縁膜、
ＰＧ パイプゲート、
ＳＬ ソースライン、
ＢＬ ビットライン、
ＷＬ ワードライン
ＳＬ１ 第１選択ライン、
ＳＬ２ 第２選択ライン、
ＪＮ１ 第１ジャンクション、
ＪＮ２ 第２ジャンクション
ＪＮ３ 第３ジャンクション
【特許請求の範囲】
【請求項１】
基板から突出されたチャンネル膜と、
前記チャンネル膜に沿って積層された複数のメモリセルと、
前記チャンネル膜の一側端と繋がれたソースラインと、
前記チャンネル膜の他側端と繋がれたビットラインと、
前記チャンネル膜の一側端と前記ソースラインとの間に介在されて、
Ｐタイプの不純物がドープされた第１ジャンクションと、
前記チャンネル膜の他側端と前記ビットラインとの間に介在されて、
Ｎタイプの不純物がドープされた第２ジャンクションと、
を含むことを特徴とする３次元不揮発性メモリ素子。
【請求項２】
前記チャンネル膜の一側端と前記第１ジャンクションとの間に介在されて、Ｎタイプの不純物がドープされた第３ジャンクションをさらに含むことを特徴とする請求項１に記載の３次元不揮発性メモリ素子。
【請求項３】
前記チャンネル膜の一側端に形成された前記メモリセルと前記第１ジャンクションとの間に介在された少なくとも一つの第１選択トランジスタと、
前記チャンネル膜の他側端に形成された前記メモリセルと前記第２ジャンクションとの間に介在された少なくとも一つの第２選択トランジスタと、
をさらに含むことを特徴とする請求項１に記載の３次元不揮発性メモリ素子。
【請求項４】
リード動作の際、前記ビットラインにプリチャージ電圧を印加した後フローティングさせ、前記ソースラインに前記プリチャージ電圧より高い電圧を印加し、前記ビットラインのレベルが前記プリチャージ電圧に比べて上昇されるかどうかをセンシングすることを特徴とする請求項３に記載の３次元不揮発性メモリ素子。
【請求項５】
プログラム動作の際、前記第１選択トランジスタはターンオフさせ、前記第２選択トランジスタには動作電圧を印加してターンオンさせることを特徴とする請求項３に記載の３次元不揮発性メモリ素子。
【請求項６】
消去動作の際、前記第１選択トランジスタ及び前記第２選択トランジスタのゲートはフローティングさせ、前記ソースラインに消去電圧を印加して前記第１ジャンクションから前記チャンネル膜に正孔を供給することを特徴とする請求項３に記載の３次元不揮発性メモリ素子。
【請求項７】
前記チャンネル膜は、
アンドープドポリシリコン膜で形成されたことを特徴とする請求項１に記載の３次元不揮発性メモリ素子。
【請求項８】
前記チャンネル膜は、
パイプゲート内に形成されたパイプチャンネル膜と、
前記パイプチャンネル膜と繋がれつつ前記パイプゲートから突出された一対のソースサイドチャンネル膜及びドレインサイドチャンネル膜を含むことを特徴とする請求項１に記載の３次元不揮発性メモリ素子。
【請求項９】
前記チャンネル膜は、
Ｕ字形態であることを特徴とする請求項８に記載の３次元不揮発性メモリ素子。
【請求項１０】
基板から突出されたチャンネル膜に沿って積層された複数のメモリセルを形成する段階と、
前記チャンネル膜の一側端と繋がれて、Ｐタイプの不純物がドープされた第１ジャンクションを形成する段階と、
前記チャンネル膜の他側端と繋がれて、Ｎタイプの不純物がドープされた第２ジャンクションを形成する段階と、
前記第１ジャンクションと繋がれたソースラインを形成する段階と、
前記第２ジャンクションと繋がれたビットラインを形成する段階と、
を含むことを特徴とする３次元不揮発性メモリ素子の製造方法。
【請求項１１】
前記チャンネル膜は、
パイプゲート内に形成されたパイプチャンネル膜と、
前記パイプチャンネル膜と繋がれた一対のソースサイドチャンネル膜及びドレインサイドチャンネル膜と、
を含むことを特徴とする請求項１０に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１２】
前記チャンネル膜は、
Ｕ字形態であることを特徴とする請求項１１に記載の３次元不揮発性メモリ素子。
【請求項１３】
前記第１ジャンクションを形成する段階は、
前記複数のメモリセルが形成された結果物上に前記ドレインサイドチャンネル膜を露出させる第１マスクパターンを形成する段階と、
前記第１マスクパターンをバリヤーで前記ドレインサイドチャンネル膜にＮタイプの不純物を注入する段階と、
を含むことを特徴とする請求項１１に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１４】
前記第２ジャンクションを形成する段階は、
前記複数のメモリセルが形成された結果物上に前記ソースサイドチャンネル膜を露出させる第２マスクパターンを形成する段階と、
前記第２マスクパターンをバリヤーで前記ソースサイドチャンネル膜にＰタイプの不純物を注入する段階と、
を含むことを特徴とする請求項１１に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１５】
前記第１ジャンクションを形成する段階及び前記第２ジャンクションを形成する段階は、
前記ドレインサイドチャンネル膜及び前記ソースサイドチャンネル膜に第１タイプの不純物を１次注入する段階と、
前記ドレインサイドチャンネル膜または前記ソースサイドチャンネル膜を露出させるマスクパターンを形成する段階と、
前記マスクパターンをバリアーで前記ドレインサイドチャンネル膜または前記ソースサイドチャンネル膜に第２タイプの不純物を２次注入する段階と、
を含むことを特徴とする請求項１１に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１６】
前記複数のメモリセルを形成する段階は、
複数の第１物質膜及び複数の第２物質膜を交互に形成する段階と、
前記複数の第１物質膜及び前記複数の第２物質膜をエッチングして第１トレンチを形成する段階と、
前記第１トレンチ内にチャンネル膜を形成する段階と、
を含むことを特徴とする請求項１０に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１７】
前記複数の第１物質膜及び前記複数の第２物質膜を交互に形成する段階の前に、パイプゲートをエッチングして一対の前記第１トレンチと繋がれる位置に第２トレンチを形成する段階と、
前記第２トレンチに犠牲膜を埋めこむ段階と、
をさらに含むことを特徴とする請求項１６に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１８】
前記チャンネル膜を形成する段階後に、前記複数の第１物質膜及び前記複数の第２物質膜をエッチングして一対の前記第１トレンチの間にスリットを形成する段階と、
前記スリットによって露出した前記複数の第２物質膜をリセスする段階と、
前記複数の第２物質膜がリセスされた領域に導電膜または層間絶縁膜を形成する段階と、
をさらに含むことを特徴とする請求項１６に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１】
基板から突出されたチャンネル膜と、
前記チャンネル膜に沿って積層された複数のメモリセルと、
前記チャンネル膜の一側端と繋がれたソースラインと、
前記チャンネル膜の他側端と繋がれたビットラインと、
前記チャンネル膜の一側端と前記ソースラインとの間に介在されて、
Ｐタイプの不純物がドープされた第１ジャンクションと、
前記チャンネル膜の他側端と前記ビットラインとの間に介在されて、
Ｎタイプの不純物がドープされた第２ジャンクションと、
を含むことを特徴とする３次元不揮発性メモリ素子。
【請求項２】
前記チャンネル膜の一側端と前記第１ジャンクションとの間に介在されて、Ｎタイプの不純物がドープされた第３ジャンクションをさらに含むことを特徴とする請求項１に記載の３次元不揮発性メモリ素子。
【請求項３】
前記チャンネル膜の一側端に形成された前記メモリセルと前記第１ジャンクションとの間に介在された少なくとも一つの第１選択トランジスタと、
前記チャンネル膜の他側端に形成された前記メモリセルと前記第２ジャンクションとの間に介在された少なくとも一つの第２選択トランジスタと、
をさらに含むことを特徴とする請求項１に記載の３次元不揮発性メモリ素子。
【請求項４】
リード動作の際、前記ビットラインにプリチャージ電圧を印加した後フローティングさせ、前記ソースラインに前記プリチャージ電圧より高い電圧を印加し、前記ビットラインのレベルが前記プリチャージ電圧に比べて上昇されるかどうかをセンシングすることを特徴とする請求項３に記載の３次元不揮発性メモリ素子。
【請求項５】
プログラム動作の際、前記第１選択トランジスタはターンオフさせ、前記第２選択トランジスタには動作電圧を印加してターンオンさせることを特徴とする請求項３に記載の３次元不揮発性メモリ素子。
【請求項６】
消去動作の際、前記第１選択トランジスタ及び前記第２選択トランジスタのゲートはフローティングさせ、前記ソースラインに消去電圧を印加して前記第１ジャンクションから前記チャンネル膜に正孔を供給することを特徴とする請求項３に記載の３次元不揮発性メモリ素子。
【請求項７】
前記チャンネル膜は、
アンドープドポリシリコン膜で形成されたことを特徴とする請求項１に記載の３次元不揮発性メモリ素子。
【請求項８】
前記チャンネル膜は、
パイプゲート内に形成されたパイプチャンネル膜と、
前記パイプチャンネル膜と繋がれつつ前記パイプゲートから突出された一対のソースサイドチャンネル膜及びドレインサイドチャンネル膜を含むことを特徴とする請求項１に記載の３次元不揮発性メモリ素子。
【請求項９】
前記チャンネル膜は、
Ｕ字形態であることを特徴とする請求項８に記載の３次元不揮発性メモリ素子。
【請求項１０】
基板から突出されたチャンネル膜に沿って積層された複数のメモリセルを形成する段階と、
前記チャンネル膜の一側端と繋がれて、Ｐタイプの不純物がドープされた第１ジャンクションを形成する段階と、
前記チャンネル膜の他側端と繋がれて、Ｎタイプの不純物がドープされた第２ジャンクションを形成する段階と、
前記第１ジャンクションと繋がれたソースラインを形成する段階と、
前記第２ジャンクションと繋がれたビットラインを形成する段階と、
を含むことを特徴とする３次元不揮発性メモリ素子の製造方法。
【請求項１１】
前記チャンネル膜は、
パイプゲート内に形成されたパイプチャンネル膜と、
前記パイプチャンネル膜と繋がれた一対のソースサイドチャンネル膜及びドレインサイドチャンネル膜と、
を含むことを特徴とする請求項１０に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１２】
前記チャンネル膜は、
Ｕ字形態であることを特徴とする請求項１１に記載の３次元不揮発性メモリ素子。
【請求項１３】
前記第１ジャンクションを形成する段階は、
前記複数のメモリセルが形成された結果物上に前記ドレインサイドチャンネル膜を露出させる第１マスクパターンを形成する段階と、
前記第１マスクパターンをバリヤーで前記ドレインサイドチャンネル膜にＮタイプの不純物を注入する段階と、
を含むことを特徴とする請求項１１に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１４】
前記第２ジャンクションを形成する段階は、
前記複数のメモリセルが形成された結果物上に前記ソースサイドチャンネル膜を露出させる第２マスクパターンを形成する段階と、
前記第２マスクパターンをバリヤーで前記ソースサイドチャンネル膜にＰタイプの不純物を注入する段階と、
を含むことを特徴とする請求項１１に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１５】
前記第１ジャンクションを形成する段階及び前記第２ジャンクションを形成する段階は、
前記ドレインサイドチャンネル膜及び前記ソースサイドチャンネル膜に第１タイプの不純物を１次注入する段階と、
前記ドレインサイドチャンネル膜または前記ソースサイドチャンネル膜を露出させるマスクパターンを形成する段階と、
前記マスクパターンをバリアーで前記ドレインサイドチャンネル膜または前記ソースサイドチャンネル膜に第２タイプの不純物を２次注入する段階と、
を含むことを特徴とする請求項１１に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１６】
前記複数のメモリセルを形成する段階は、
複数の第１物質膜及び複数の第２物質膜を交互に形成する段階と、
前記複数の第１物質膜及び前記複数の第２物質膜をエッチングして第１トレンチを形成する段階と、
前記第１トレンチ内にチャンネル膜を形成する段階と、
を含むことを特徴とする請求項１０に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１７】
前記複数の第１物質膜及び前記複数の第２物質膜を交互に形成する段階の前に、パイプゲートをエッチングして一対の前記第１トレンチと繋がれる位置に第２トレンチを形成する段階と、
前記第２トレンチに犠牲膜を埋めこむ段階と、
をさらに含むことを特徴とする請求項１６に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１８】
前記チャンネル膜を形成する段階後に、前記複数の第１物質膜及び前記複数の第２物質膜をエッチングして一対の前記第１トレンチの間にスリットを形成する段階と、
前記スリットによって露出した前記複数の第２物質膜をリセスする段階と、
前記複数の第２物質膜がリセスされた領域に導電膜または層間絶縁膜を形成する段階と、
をさらに含むことを特徴とする請求項１６に記載の３次元不揮発性メモリ素子の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５】
【公開番号】特開２０１３−９３５７７（Ｐ２０１３−９３５７７Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１２−２３３３６３（Ｐ２０１２−２３３３６３）
【出願日】平成２４年１０月２３日（２０１２．１０．２３）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２４年１０月２３日（２０１２．１０．２３）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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