【課題】消去動作の際、充分な量の正孔を生成させて消去特性を確保することができる３次元不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板から突出されたチャンネル膜と、チャンネル膜に沿って積層された複数のメモリセルと、チャンネル膜の一側端と繋がれたソースラインと、チャンネル膜の他側端と繋がれたビットラインと、チャンネル膜の一側端とソースラインとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションと、チャンネル膜の他側端と前記ビットラインとの間に介在されて、Ｎタイプの不純物がドープされた第２ジャンクションと、を含む。 （もっと読む）

【課題】消去特性と消去ディスターブ特性との双方を向上することが可能な、ＭＯＮＯＳ型メモリセルなどの半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面に形成される第１のゲート電極ＣＧと、主表面上において第１のゲート電極ＣＧと隣接するように形成された第２のゲート電極ＭＧと、第２のゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、第１のゲート電極ＣＧと第２のゲート電極ＭＧとに挟まれた領域に連なるように延びる絶縁膜ＯＮＯと、第１および第２のゲート電極ＣＧ，ＭＧの真下のチャネル領域を挟むように、主表面に形成される１対のソース／ドレイン領域ＮＲ１，ＮＲ２とを備える。上記ソース領域ＮＲ１は、第１のソース領域Ｎ１１および第２のソース領域Ｎ１２を含んでいる。上記第２のソース領域Ｎ１２は第１のソース領域Ｎ１１よりも主表面から深い領域に形成されている。上記第１のソース領域Ｎ１１と第２のソース領域Ｎ１２とに含まれる不純物の材質が異なっている。 （もっと読む）

【課題】動作特性に対する信頼性を向上させることができる半導体装置を提供する。
【解決手段】シリコンを含む基板７と、前記基板７上に設けられた積層体６と、を有する半導体装置１であって、前記積層体６は、少なくとも前記積層体６の側壁の前記基板側にフッ素を含む抑制領域１３を有している。前記抑制領域１３は、基板７上に設けられた絶縁膜２の前記側壁側に設けられ、フッ素濃度は、チャネル領域１１のフッ素濃度よりも高い。 （もっと読む）

【課題】短チャネルでも動作するフローティングゲートを有する半導体メモリ装置を提供する。
【解決手段】フローティングゲート１０４に窒化インジウム、窒化亜鉛等の仕事関数が５．５電子ボルト以上の高仕事関数化合物半導体を用いる。このことにより、基板１０１とフローティングゲート１０４の間のフローティングゲート絶縁膜１０３のポテンシャル障壁が従来のものより高くなり、フローティングゲート絶縁膜１０３を薄くしても、トンネル効果による電荷の漏洩を低減できる。フローティングゲート絶縁膜１０３をより薄くできるのでチャネルをより短くできる。 （もっと読む）

【課題】対向する二つの記憶素子のコントロールゲートのゲート長に起因する記憶素子の特性のばらつきを抑制する。
【解決手段】上記の課題を解決するために、不揮発性半導体記憶装置（１）を以下のように構成する。第１不揮発性メモリセル（１ａ）は、第１チャネル領域（１１ａ）と、第１フローティングゲート（５ａ）と、第１コントロールゲート（６ａ）とを含むものとする。また、第２不揮発性メモリセル（１ｂ）は、第２チャネル領域（１１ｂ）と、第２フローティングゲート（５ｂ）と、第２コントロールゲート（６ｂ）とを含むものとする。ここにおいて、第１チャネル領域（１１ａ）は、第１フローティングゲート側チャネル領域（１３ａ）と、第１コントロールゲート側チャネル領域（１２ａ）とを備え、第１コントロールゲート側チャネル領域（１２ａ）は不純物濃度が濃い高濃度ポケット領域（１０）を備える。 （もっと読む）

【課題】高品質な半導体装置およびその製造方法を提供する
【解決手段】半導体基板１内に形成された一対の第１の不純物拡散領域１ｂと、一対の第１の不純物拡散領域１ｂに挟まれ、一対の第１の不純物拡散領域１ｂに隣接して形成され、第１の不純物拡散領域１ｂと同じ導電型且つ第１の不純物拡散領域１ｂよりも不純物濃度の低い一対の第２の不純物拡散領域１ａと、一対の第２の不純物拡散領域１ａに挟まれたチャネル領域と、第１の不純物拡散領域１ｂ上に形成された周辺絶縁膜４と、第２の不純物拡散領域１ａ上およびチャネル領域上に形成され、周辺絶縁膜４よりも膜厚の厚いゲート絶縁膜３と、ゲート絶縁膜３上且つチャネル領域の略直上に形成されたゲート電極５とを備える。 （もっと読む）

【課題】自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板１０１であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と、前記チャネル領域より上に配置されたトンネル誘電体構造１０２であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と、前記電荷蓄積層より上に配置された絶縁層１４０と、前記絶縁層より上に配置されたゲート電極１５０とを有するメモリセル、該メモリセルのアレイ及び操作方法と共に開示する。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリー素子の消去を行う場合として、バンド間トンネリングホットホールによる消去方法を用いることが好適である。この場合、消去できる領域がドレイン領域近傍に制限されるため、ＦＮ電流を用いた消去動作よりも消去できる領域が狭く、特にソース領域近傍側の電荷を消去しきれないという課題があり、特に製造工程で帯電したソース領域近傍の電荷を消去することが困難になるという課題がある。
【解決手段】ソース領域２０３Ｓに５Ｖ程度の電圧をかけ、ドレイン領域２０３Ｄ、ゲート電極２０６を接地する動作と、ドレイン領域２０３Ｄに５Ｖ程度の電圧をかけ、ソース領域２０３Ｓ、ゲート電極２０６を接地する動作とを行う。ソース領域２０３Ｓ近傍に位置するゲート絶縁層２０４の電荷も消去することが可能となり、製造工程で帯電したソース領域近傍の電荷を消去することが可能となる。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリーの消去を行う場合には、ＦＮ電流を用いた消去法を用いる場合でも、バンド間トンネリングホットホールを用いた消去を行う場合においても、負電源を用いることが必要となる。負電源を用いるためには別途電気的に分離できるよう配線パターンを設計する必要があり、配線パターンに制約が加わるという課題がある。
【解決手段】接合深さとして、１０ｎｍ以上５００ｎｍ以下の値となるようドレイン領域２０３Ｄ、ソース領域２０３Ｓを形成した。ドレイン領域２０３Ｄ、ソース領域２０３Ｓでの電界強度が大きくとれることから、バンド間トンネリングホットホールをゲート電極２０６を接地し、ドレイン領域２０３Ｄに５［Ｖ］程度の電位を供給することで発生させることができ、負電源を用いることなく消去を行うことが可能となる。 （もっと読む）

【課題】非選択のメモリセルトランジスタへの情報の誤書き込みの発生を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂと有するメモリセルトランジスタＭＴと、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴとを有し、メモリセルトランジスタＭＴのソース拡散層３６ａは、第１の不純物拡散層３６ａ_１と、第１の不純物拡散層３６ａ_１よりも深い第２の不純物拡散層３６ａ_２と、第２の不純物拡散層３６ａ_２内に形成され、第２の不純物拡散層３６ａ_２よりも浅い第３の不純物拡散層３６ａ_３とを有し、第２の不純物拡散層３６ａ_２の不純物濃度は、第３の不純物拡散層３６ａ_３の不純物濃度よりも低い。 （もっと読む）

【課題】工程数を削減した不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】浮遊ゲート電極１８からキャップ層３０まで、およびゲート電極２４からキャップ層３０までをマスクとして、半導体基板１１の上方から、メモリセルアレイ領域に不純物を自己整合的にイオン注入し、浮遊ゲート電極１８、およびゲート電極２４をそれぞれ挟むように第１不純物拡散層２１を形成する工程と、半導体基板１１の斜め上方から、ゲート電極２４を挟むように形成された第１不純物拡散層２１のうち、セルトランジスタ１２と反対側に形成されている第１不純物拡散層２１ａに不純物を選択的にイオン注入し、第１不純物拡散層２１ａを、不純物の濃度が第１不純物拡散層２１より高い第２不純物拡散層２２に転換する工程と、を具備する。 （もっと読む）

【課題】不揮発性半導体記憶装置の駆動時において、書き戻しに駆動電流が大きい、書き戻し時間が長い、チャネルコンダクタンスの劣化があるなどの課題があった。
【解決手段】第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層２ａａ，２ｂｂと、第１導電型のチャネル領域上の２層ゲート電極とを備えたトランジスタに対して、チャネル領域と一方の拡散層を第１の電圧レベルに設定し、拡散層の他方を第２の電圧レベルに設定し、コントロールゲート６を第１または第３の電圧レベルに設定し、第１の電圧レベルと第２の電圧レベルとの電位差が第１の電圧レベルと第３の電圧レベルとの電位差よりも絶対値において大きく設定し、チャネル電流が流れるトランジスタに対してそのチャネル領域を流れる電荷の一部をフローティングゲート４に注入するようにした。 （もっと読む）

【課題】大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置を提供する。
【解決手段】書き換え可能な不揮発性メモリトランジスタＴｒが行列状に配置されてメモリマットが構成され、ワード線ＬＧ１〜ＬＧ４とビット線ＬＤ１〜ＬＤ４とで各不揮発性メモリトランジスタＴｒの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置１００であって、ワード線ＬＧ１〜ＬＧ４に連結される不揮発性メモリトランジスタＴｒが、当該不揮発性半導体記憶装置１００を制御するＯＳの使用するワードの単位に分けられて、該ワード単位毎に半導体基板３０に分割形成されたウエルからなるワード領域Ｗ１〜Ｗ４内に配置されてなる不揮発性半導体記憶装置１００とする。 （もっと読む）

【課題】Ｕ字型の底部を有するフローティングゲートを備える２ビットメモリ構造及びその製作方法を提供する。
【解決手段】メモリ構造は、基板５０と、基板５０上に設けられる制御ゲート７０と、制御ゲート７０の両側に設けられ、それぞれ基板５０に埋まったＵ字型の底部５７を備える複数のフローティングゲート７４と、制御ゲート７０と基板５０の間に設けられる第一誘電層５２と、フローティングゲート７４のＵ字型底部と基板５０の間に設けられる第二誘電層６２と、制御ゲート７０とフローティングゲート７４の間に設けられる第三誘電層６８と、フローティングゲートチャネル８０の周りに設けられるローカルドープ領域５８と、基板５０の中でフローティングゲート７４の一方の側に設けられるソース／ドレイン領域７６と含む。 （もっと読む）

【課題】不揮発性半導体記憶装置を高集積化および高信頼度化する方法を提供する。
【解決手段】複数のメモリセルが、ウェル（ｐ型半導体領域１０２）よりも深く、Ｙ方向に延在した複数の素子分離（シリコン酸化膜１０３）によって区画された複数のアクティブ領域に形成されている。各メモリセルでは、ソース拡散層（ｎ^＋型半導体領域１１５）を貫通するようにウェル（ｐ型半導体領域１０２）にコンタクト１１６が設けられており、ビット線（メタル配線１１７）とソース拡散層（ｎ^＋型半導体領域１１５）とを電気的に接続するコンタクト１１６がウェル（ｐ型半導体領域１０２）とも電気的に接続されている。 （もっと読む）

【課題】電界効果トランジスタのオン電流を小さくすることなく、微細化を実現することのできる技術を提供する。
【解決手段】半導体基板の主面に素子分離領域２によって周囲を規定された活性領域３が配置され、この活性領域３は、周辺部３ａに凹状の段差３ｃを有する断面形状となっており、活性領域３の周辺部３ａの半導体基板の上面は、活性領域３の中央部３ｂの平坦な半導体基板の上面よりも低く形成されている。活性領域３の周辺部３ａに凹状の段差３ｃを設けることにより、この活性領域３に形成されるＭＩＳ・ＦＥＴの実質的なゲート幅を増加させて、ＭＩＳ・ＦＥＴのドレイン電流を増加させる。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供する。
【解決手段】半導体記憶装置が、支持基板と、支持基板上に形成された埋込み酸化膜と、埋込み酸化膜上に形成されたＳＯＩ層とで形成された半導体基板と、半導体基板に設定されたトランジスタ形成領域およびキャパシタ形成領域のＳＯＩ層の間を絶縁分離する素子分離層と、トランジスタ形成領域のＳＯＩ層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、キャパシタ形成領域のＳＯＩ層に形成された、ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するＭＯＳキャパシタと、ＭＯＳキャパシタのキャパシタ電極の周縁部に形成された、埋込み酸化膜に向かって拡大する傾斜した凹面を有する突起部と、ＭＯＳＦＥＴのチャネル領域上から、キャパシタ電極のＭＯＳＦＥＴ側の端部の突起部上に延在し、チャネル領域およびキャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極とを備える。 （もっと読む）

【課題】ドレイン側のゲート酸化膜に与え得るダメージを軽減し得る不揮発性メモリトランジスタ、不揮発性メモリ装置および不揮発性メモリトランジスタのデータ消去方法を提供する。
【解決手段】不揮発性メモリ１０では、浮遊ゲート電極１５と並んで配置される制御ゲート電極１８の一部１８ａの下方でソース１２から浮遊ゲート電極１５のソース側端１５ａまで伸びる空乏層Ｄｐにおける浮遊ゲート電極１５のソース側端１５ａ近傍（空乏層先端Ｄｐｐ）と半導体基板１１との間αでアバランシェブレークダウンが生じる電圧をソース１２に印加してデータを消去する。これにより、消去はソース１２側から行うので、書込みおよび消去をドレイン１３側から行う場合に比べて、ドレイン１３側のゲート酸化膜１４に与え得るダメージを軽減することができる。 （もっと読む）