半導体装置
【課題】消去特性と消去ディスターブ特性との双方を向上することが可能な、ＭＯＮＯＳ型メモリセルなどの半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面に形成される第１のゲート電極ＣＧと、主表面上において第１のゲート電極ＣＧと隣接するように形成された第２のゲート電極ＭＧと、第２のゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、第１のゲート電極ＣＧと第２のゲート電極ＭＧとに挟まれた領域に連なるように延びる絶縁膜ＯＮＯと、第１および第２のゲート電極ＣＧ，ＭＧの真下のチャネル領域を挟むように、主表面に形成される１対のソース／ドレイン領域ＮＲ１，ＮＲ２とを備える。上記ソース領域ＮＲ１は、第１のソース領域Ｎ１１および第２のソース領域Ｎ１２を含んでいる。上記第２のソース領域Ｎ１２は第１のソース領域Ｎ１１よりも主表面から深い領域に形成されている。上記第１のソース領域Ｎ１１と第２のソース領域Ｎ１２とに含まれる不純物の材質が異なっている。
【解決手段】半導体基板ＳＵＢの主表面に形成される第１のゲート電極ＣＧと、主表面上において第１のゲート電極ＣＧと隣接するように形成された第２のゲート電極ＭＧと、第２のゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、第１のゲート電極ＣＧと第２のゲート電極ＭＧとに挟まれた領域に連なるように延びる絶縁膜ＯＮＯと、第１および第２のゲート電極ＣＧ，ＭＧの真下のチャネル領域を挟むように、主表面に形成される１対のソース／ドレイン領域ＮＲ１，ＮＲ２とを備える。上記ソース領域ＮＲ１は、第１のソース領域Ｎ１１および第２のソース領域Ｎ１２を含んでいる。上記第２のソース領域Ｎ１２は第１のソース領域Ｎ１１よりも主表面から深い領域に形成されている。上記第１のソース領域Ｎ１１と第２のソース領域Ｎ１２とに含まれる不純物の材質が異なっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、スプリットゲート構造を有する半導体装置に関する。
【背景技術】
【０００２】
フラッシュメモリやＣＰＵ（Central Processing Unit）を内蔵する半導体装置として、たとえばマイクロコンピュータ（Microcomputer）が考えられる。たとえばフラッシュメモリには、電源を切っても記録情報が残る素子である不揮発性メモリが用いられることが好ましい。不揮発性メモリと論理用半導体装置とを同一の半導体基板上に混載することにより、高機能を有するマイクロコンピュータを形成することができる。不揮発性メモリと論理用半導体装置とが配置された当該マイクロコンピュータは、産業用機械、家電製品、自動車搭載装置などに広く用いられている。
【０００３】
一般的にマイクロコンピュータに含まれる不揮発性メモリは、当該マイクロコンピュータが必要とするプログラムを格納し、随時読み出して使用する。このため不揮発性メモリと論理用半導体装置とが混載したマイクロコンピュータが用いられることが好ましい。このような論理用半導体装置との混載に適した不揮発性メモリのメモリセル構造として、たとえば選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタとを有するいわゆるスプリットゲート構造のメモリセルが挙げられる。
【０００４】
スプリットゲート構造のメモリセルとしては、平面視における占有面積を小さくするために、たとえば選択用ＭＯＳトランジスタと記憶用ＭＯＳトランジスタとが一体となったいわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型メモリセルが用いられる。
【０００５】
ＭＯＮＯＳ型メモリセルの多くは、たとえば特開２０１１−９６７２７号公報（特許文献１）に開示されるように、ソース／ドレイン領域を構成する拡散層と呼ばれる不純物領域と、拡散層よりも内側（ソースとドレインとに挟まれた領域における中央側）に形成されたエクステンション領域とを有している。エクステンション領域と呼ばれる不純物領域を設けることにより、当該ＭＯＮＯＳ型メモリセルの閾値電圧が調整される。さらに、たとえばエクステンション領域に隣接する（たとえば内側の）領域に、ハロー注入と呼ばれる、エクステンション領域に含まれる不純物とは逆の導電型の不純物が注入されることもある。ハロー注入領域が形成された半導体トランジスタは、たとえば特開平１０−４１９８号公報（特許文献２）に開示されている。またＭＯＮＯＳ型メモリセルには、エクステンション領域とハロー注入領域とを併せ持つ場合もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−９６７２７号公報
【特許文献２】特開平１０−４１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
エクステンション領域とハロー注入領域とを併せ持つＭＯＮＯＳ型メモリセルが複数配列されたマイクロコンピュータにおいては、いわゆる消去ディスターブの問題が起こりうる。消去ディスターブとは、選択されたメモリセルの記憶情報を書き換える際に、当該メモリセルに隣接する、既に情報が消去されたメモリセルに弱い記憶情報を書き込むエラー現象である。半導体プロセス開発においては、ＭＯＮＯＳ型メモリセルの消去ディスターブ特性の改善が要求されている。
【０００８】
上記改善のために、たとえばＭＯＮＯＳ型メモリセルを構成する記憶用ＭＯＳトランジスタのゲート電極の長さの延長、記憶用ＭＯＳトランジスタのソース領域に注入される砒素の不純物の量の低減などの方法がなされてきた。上記各方法により消去ディスターブは抑制されるが、逆に意図的にメモリセルのデータを消去する特性が悪化し、データの消去効率が低下していた。このように、上記改善方法においては、ＭＯＮＯＳ型メモリセルにおけるデータ消去の効率と消去ディスターブの抑制とが互いにトレードオフの関係となり、双方を同時に特性向上することが困難であった。
【０００９】
本発明は、上記の問題に鑑みなされたものである。その目的は、消去特性と消去ディスターブ特性との双方を向上することが可能な、ＭＯＮＯＳ型メモリセルなどの半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、主表面に形成される第１のゲート電極と、主表面上において第１のゲート電極と隣接するように形成された第２のゲート電極と、第２のゲート電極と半導体基板とに挟まれた領域から、第１のゲート電極と第２のゲート電極とに挟まれた領域に連なるように延びる絶縁膜と、第１および第２のゲート電極の真下のチャネル領域を挟むように、主表面に形成される１対のソース／ドレイン領域とを備える半導体装置である。上記ソース領域は、第１のソース領域および第２のソース領域を含んでいる。上記第２のソース領域は第１のソース領域よりも主表面から深い領域に形成されている。上記第１のソース領域と第２のソース領域とに含まれる不純物の材質が異なっている。
【発明の効果】
【００１１】
本実施例によれば、ＭＯＮＯＳ型メモリセルにおいて、第１のソース領域により、消去効率（消去特性）の劣化を抑制するとともに、第１のソース領域よりも主表面から深い領域に形成される第２のソース領域により、消去ディスターブの発生を抑制（消去ディスターブ特性を向上）できる。以上より、消去特性と消去ディスターブ特性との双方を向上することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係るＭＯＮＯＳ型メモリセルの構成を示す概略断面図である。
【図２】ＭＯＮＯＳ型メモリセルに蓄えられたデータを消去する動作特性を示す概略断面図である。
【図３】ＭＯＮＯＳ型メモリセルに消去ディスターブが発生する際の動作特性を示す概略断面図である。
【図４】本発明の比較例としてのＭＯＮＯＳ型メモリセルの構成を示す概略断面図である。
【図５】本発明の実施の形態に係るＭＯＮＯＳ型メモリセルの、ソース領域の近傍における電界分布のシミュレーション結果を示す図である。
【図６】本発明の比較例としてのＭＯＮＯＳ型メモリセルの、ソース領域の近傍における電界分布のシミュレーション結果を示す図である。
【図７】図５および図６に示す点線部上の位置における、電界強度の変化を示すグラフである。
【図８】本発明の実施の形態および比較例における、消去時間に対するメモリセルの閾値電圧の変化を示すグラフである。
【図９】本発明の実施の形態および比較例における、消去ディスターブ時間に対する閾値電圧の変化量の変化を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図に基づいて説明する。
まず図１を参照して、本実施の形態に係るＭＯＮＯＳ型メモリセルの構成について説明する。
【００１４】
図１を参照して、本実施の形態のＦＭＯＮＯＳ型メモリセルは、１対の不純物領域であるソース領域ＮＲ１とドレイン領域ＮＲ２と、ゲート絶縁膜ＧＩと、コントロールゲート電極ＣＧ（第１のゲート電極）とを有している。ソース領域ＮＲ１とドレイン領域ＮＲ２との各々は、半導体基板ＳＵＢの主表面に形成されている。ゲート絶縁膜ＧＩは、ソース領域ＮＲ１およびドレイン領域ＮＲ２に挟まれる半導体基板ＳＵＢの主表面上に形成されている。コントロールゲート電極ＣＧはゲート絶縁膜ＧＩ上に形成されている。
【００１５】
またＦＭＯＮＯＳ型メモリセルは、コントロールゲート電極ＣＧと隣接するように積層絶縁膜ＯＮＯ（絶縁膜）とメモリゲート電極ＭＧ（第２のゲート電極）とを有している。積層絶縁膜ＯＮＯは、半導体基板ＳＵＢの主表面上のうち、メモリゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれた領域に連なるように延びている。言い換えれば、積層絶縁膜ＯＮＯは、半導体基板ＳＵＢの主表面上においてコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに隣接するように形成されている。そして積層絶縁膜ＯＮＯは、メモリゲート電極ＭＧの下面に接しながら半導体基板ＳＵＢの主表面に沿うように（図の左右方向に）延びる領域と、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれながら半導体基板ＳＵＢの主表面に交差するように（図の上下方向に）延びる領域とを有している。またメモリゲート電極ＭＧは、積層絶縁膜ＯＮＯのうち半導体基板ＳＵＢの主表面に沿うように延びる領域と、半導体基板ＳＵＢの主表面に交差するように延びる領域との両方に接するように形成される。さらにコントロールゲート電極ＣＧも、積層絶縁膜ＯＮＯのうち半導体基板ＳＵＢの主表面に交差するように延びる領域と接するように配置される。
【００１６】
コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、たとえばシリコン酸化膜とシリコン窒化膜との組合せが好ましいが、シリコン酸化膜のみあるいはシリコン窒化膜のみからなるものであってもよい。
【００１７】
図１のＭＯＮＯＳ型メモリセルのうち、ゲート絶縁膜ＧＩとコントロールゲート電極ＣＧとの積層構造は、たとえば半導体基板ＳＵＢの主表面に複数配列されたＭＯＮＯＳ型メモリセルのうち所望のメモリセルを選択するための、いわゆる選択用ＭＯＳトランジスタを構成する。また図１のＭＯＮＯＳ型メモリセルのうち、積層絶縁膜ＯＮＯとメモリゲート電極ＭＧとは、選択されたＭＯＮＯＳ型メモリセルに情報を記憶する、いわゆる記憶用ＭＯＳトランジスタを構成する。積層絶縁膜ＯＮＯは、シリコン酸化膜Ｏ１とシリコン窒化膜Ｎとシリコン酸化膜Ｏ２とがこの順に積層された構成を有している。このうちシリコン窒化膜Ｎが電荷を蓄積することにより、ＭＯＮＯＳ型メモリセルに情報を記憶させることができる。
【００１８】
さらに図１を参照して、本実施の形態のＭＯＮＯＳ型メモリセルにおけるドレイン領域ＮＲ２は、ｎ型ドレイン拡散層Ｎ２と、ｎ型領域Ｎ２１（第１のドレイン領域）と、ｐ型領域Ｐ２１（第２のドレイン領域）とを有している。ｎ型ドレイン拡散層Ｎ２はドレイン領域ＮＲ２の主要部分を構成する、ｎ型の不純物を含む領域である。ｎ型領域Ｎ２１はｎ型ドレイン拡散層Ｎ２と隣接するようにｎ型ドレイン拡散層Ｎ２の内側（ソース領域ＮＲ１に近い側）に、エクステンション領域として形成される。
【００１９】
ｎ型ドレイン拡散層Ｎ２はたとえば砒素およびリンの不純物が混載した、ｎ型不純物を含む領域である。ｎ型領域Ｎ２１はたとえばｎ型である砒素の不純物が含まれる領域である。ｐ型領域Ｐ２１はｐ型であるたとえばホウ素の不純物が含まれる領域である。ｎ型ドレイン拡散層Ｎ２およびｎ型領域Ｎ２１は、半導体基板ＳＵＢの主表面に直接形成されることが好ましい。
【００２０】
ｐ型領域Ｐ２１はいわゆるハロー注入により形成される領域である。ドレイン領域ＮＲ２が主にｎ型不純物を含む領域から構成されるため、ハロー注入領域としてのｐ型領域Ｐ２１はこれと逆の導電型であるｐ型の不純物を含むように構成される領域である。ｐ型領域Ｐ２１は図１においてはｎ型ドレイン拡散層Ｎ２およびｎ型領域Ｎ２１の双方に接するように、ｎ型領域Ｎ２１よりも半導体基板ＳＵＢの主表面に対して深い（図の下側の）領域に形成されている。しかしｐ型領域Ｐ２１についてもｎ型領域Ｎ２１と同様に半導体基板ＳＵＢの主表面に直接形成されてもよい。
【００２１】
ドレイン領域ＮＲ２に対して、上記ＭＯＮＯＳ型メモリセルにおけるソース領域ＮＲ１は、ｎ型ソース拡散層Ｎ１と、ｎ型領域Ｎ１１（第１のソース領域）と、ｎ型領域Ｎ１２（第２のソース領域）と、ｎ型領域Ｎ１３とを有している。ｎ型ソース拡散層Ｎ１はソース領域ＮＲ１の主要部分を構成する、ｎ型の不純物を含む領域である。ｎ型領域Ｎ１１はｎ型ソース拡散層Ｎ１と隣接するようにｎ型ソース拡散層Ｎ１の内側（ドレイン領域ＮＲ２に近い側）に、エクステンション領域として形成される。ｎ型領域Ｎ１３は、当該メモリセルの閾値電圧を調整するために形成される領域である。
【００２２】
ｎ型ソース拡散層Ｎ１はたとえば砒素およびリンの不純物が混載した、ｎ型不純物を含む領域である。ｎ型領域Ｎ１１，Ｎ１３はたとえばｎ型である砒素の不純物が含まれる領域である。これらの領域は、半導体基板ＳＵＢの主表面に直接形成されることが好ましい。またｎ型領域Ｎ１２はリンの不純物が含まれる領域である。このようにｎ型領域Ｎ１１とｎ型領域Ｎ１２とは同一の導電型（ｎ型）の不純物を含む領域となっていることが好ましい。したがってｎ型領域Ｎ１１とｎ型領域Ｎ１２とは含まれる不純物の種類が異なるが、含まれる不純物の導電型が同一であることが好ましい。
【００２３】
ｎ型領域Ｎ１１に含まれる砒素の不純物濃度は５×１０14ｃｍ-2以上５×１０15ｃｍ-2以下であることが好ましい。これに対してｎ型領域Ｎ１２に含まれるリンの不純物濃度は５×１０12ｃｍ-2以上５×１０13ｃｍ-2以下であることが好ましい。このようにｎ型領域Ｎ１２に含まれるリンの不純物濃度は、ｎ型領域Ｎ１１に含まれる砒素の不純物濃度より低いことが好ましい。
【００２４】
ｎ型領域ｎ１２は、ｎ型領域Ｎ１１よりも半導体基板ＳＵＢの主表面から深い（図の下側の）領域に形成されることが好ましい。したがって図１に示すように、ｎ型領域Ｎ１２はｎ型領域Ｎ１１の下側の外縁のみに接するように形成されることがより好ましい。
【００２５】
なお図１に示す本実施の形態のＭＯＮＯＳ型メモリセルは、ｐ型不純物が含まれるｐ型領域ＰＲ１からなるたとえばシリコン単結晶のウェハの主表面上に高耐圧ｐ型ウェル領域ＨＶＰＷが形成され、さらにその上に形成されたｐ型ウェル領域ＷＬ内の半導体基板ＳＵＢの表面に形成されている。しかし、たとえばｎ型不純物が含まれるシリコン単結晶のウェハの主表面上にｎ型の不純物領域が形成され、その領域内にＭＯＮＯＳ型メモリセルが形成されてもよい。またソース領域およびドレイン領域が、主にｐ型不純物を含む領域から構成されてもよい。
【００２６】
次に、図１に示すＭＯＮＯＳ型メモリセルの製造方法の概略について説明する。まずｐ型領域ＰＲ１を含むシリコン単結晶などのウェハの内部に、たとえば通常のイオン注入技術により、ホウ素などのｐ型の不純物イオンを注入することにより、高耐圧ｐ型ウェル領域ＨＶＰＷおよびｐ型ウェル領域ＷＬが形成される。
【００２７】
ｐ型ウェル領域ＷＬが形成された後、たとえば熱酸化法を用いて、シリコン酸化膜が半導体基板ＳＵＢの主表面を覆うように形成される。シリコン酸化膜の上に、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いて、多結晶シリコンの薄膜が形成される。シリコン酸化膜および多結晶シリコンの薄膜に対して通常の写真製版技術およびエッチング技術を用いることにより、シリコン酸化膜からなるゲート絶縁膜ＧＩおよび多結晶シリコン薄膜からなるコントロールゲート電極ＣＧの積層構造が形成される。次に、通常のイオン注入技術により、砒素の不純物を含むｎ型領域Ｎ１３が形成される。
【００２８】
次に、半導体基板ＳＵＢ、コントロールゲート電極ＣＧを覆うように、ＦＭＯＮＯＳの積層絶縁膜を形成するためのシリコン酸化膜Ｏ１、シリコン窒化膜Ｎ、シリコン酸化膜Ｏ２がこの順に形成され、さらにシリコン酸化膜Ｏ２の上面に接するように、多結晶シリコンの薄膜が形成される。通常の写真製版技術およびエッチング技術により、この積層された絶縁膜ＯＮＯが図１に示す形状となるように加工され、多結晶シリコンがメモリゲート電極ＭＧとなるように加工される。
【００２９】
次に、通常のイオン注入技術により、砒素の不純物を含むｎ型領域Ｎ１１，Ｎ２１が形成される。ｎ型領域Ｎ１１は既にｎ型領域Ｎ１３が形成された領域が後にｎ型領域Ｎ１１に変更されるように形成されてもよい。続いて通常のイオン注入技術により、ホウ素の不純物を含むｐ型領域Ｐ２１が形成される。既に形成されたｎ型領域Ｎ２１と平面視において重なるように、ｎ型領域Ｎ２１の真下にｐ型領域Ｐ２１が形成される。このためｐ型領域Ｐ２１を形成するために注入される不純物イオンがｎ型領域Ｎ２１を貫通することにより、ｐ型領域Ｐ２１が形成されてもよい。
【００３０】
次に、通常のイオン注入技術により、リンの不純物を含むｎ型領域Ｎ１２が形成される。既に形成されたｎ型領域Ｎ１１と平面視において重なるように、ｎ型領域Ｎ１１の真下にｎ型領域Ｎ１２が形成される。このためｎ型領域Ｎ１２を形成するために注入される不純物イオンがｎ型領域Ｎ１１を貫通することにより、ｎ型領域Ｎ１２が形成されてもよい。なお注入されるリンの不純物イオンの濃度は、ｎ型領域Ｎ１１を形成するために注入された砒素の不純物イオンの濃度より低いことが好ましい。
【００３１】
半導体基板ＳＵＢの主表面、コントロールゲート電極ＣＧの側面および上面、ならびにメモリゲート電極ＭＧの側面および上面を覆うように、シリコン酸化膜および／またはシリコン窒化膜が形成される。当該絶縁膜に通常の写真製版技術およびエッチング技術が施されることにより、図１に示す側壁絶縁膜ＳＷが形成される。
【００３２】
次に上記各工程において半導体基板ＳＵＢの主表面上に形成された、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧなどの構造をマスクとして、通常のイオン注入技術がなされることにより、砒素およびリンの不純物を含む拡散層Ｎ１，Ｎ２が形成される。拡散層Ｎ１，Ｎ２についても、たとえば既に他のｎ型領域Ｎ１１などが形成された領域が拡散層Ｎ１，Ｎ２に変更されるように形成されてもよい。概ね以上の各処理がなされることにより、図１に示すＭＯＮＯＳ型メモリセルが形成される。
【００３３】
次に図２および図３を用いて、本実施の形態のＭＯＮＯＳ型メモリセルの記憶情報の消去特性、および消去ディスターブ特性について説明する。
【００３４】
図２を参照して、積層絶縁膜ＯＮＯ（図１のシリコン窒化膜Ｎ）に記憶情報として蓄えられる負の電荷を消去する際には、たとえばドレイン領域ＮＲ２に０〜２Ｖ、コントロールゲート電極ＣＧに０Ｖ、メモリゲート電極ＭＧに−５〜−８Ｖ、ソース領域ＮＲ１に５〜８Ｖの電圧を印加する。この場合、メモリゲート電極ＭＧに印加される負の電圧により、ソース領域ＮＲ１と半導体基板ＳＵＢとの境界部に発生した正の電荷が積層絶縁膜ＯＮＯの内部に注入されることにより、積層絶縁膜ＯＮＯの負の電荷が消去される。
【００３５】
図３を参照して、たとえば図２と同様に、ドレイン領域ＮＲ２に０〜２Ｖ、コントロールゲート電極ＣＧに０Ｖ、ソース領域ＮＲ１に５〜８Ｖの電圧が印加された状態で、メモリゲート電極ＭＧに１〜３Ｖの電圧が印加された場合を考える。つまり図３は図２と比較して、メモリゲート電極ＭＧに印加される電圧のみ異なっており、図２においてはメモリゲート電極ＭＧに負の電圧が印加されているのに対し、図３においてはメモリゲート電極ＭＧに正の電圧が印加されている。
【００３６】
図３においては、メモリゲート電極ＭＧに正の電圧が印加された状態で、ソース領域ＮＲ１において、メモリゲート電極ＭＧに印加される電圧に比べて非常に高い正の電圧（７Ｖ）が印加される。このソース領域ＮＲ１における高い正の電圧は、たとえば当該メモリセルに隣接するメモリセルを選択して情報を書き込む（電荷を蓄える）ために印加されるものである。すなわち図３に示すメモリセルについてはデータが既に消去されており、新たにデータを書き込むことを意図していないと仮定する。
【００３７】
この場合、ソース領域ＮＲ１の電圧に起因して、メモリゲート電極ＭＧの真下の積層絶縁膜ＯＮＯには、意図せず負の電荷が注入される可能性がある。このように意図せず電荷が注入されれば、当該メモリセルに情報を記憶しないよう制御しているはずの条件下で、情報を記憶しているものと誤って認識され、当該メモリセルのエラー出力および閾値電圧の変化を誘発する。
【００３８】
このような正の電荷は、ソース領域に印加される高い正の電圧により、ソース領域ＮＲ１の近傍（特に半導体基板ＳＵＢの主表面から比較的深い領域）における電界強度が高くなるために発生すると考えられる。以上のように、たとえば隣接するメモリセルへのデータ書き込みに起因して、エラーとして既にデータが消去されたメモリセルにデータが書き込まれる現象を消去ディスターブと呼ぶ。消去ディスターブに対する当該メモリセルの耐性を消去ディスターブ特性と呼ぶ。
【００３９】
次に図４を参照して、比較例のＭＯＮＯＳ型メモリセルの構成について説明する。
比較例のＭＯＮＯＳ型メモリセルは、図１に示す本実施の形態と比較して、ソース領域ＮＲ１の構成において異なっている。具体的には、図４においては、ソース領域ＮＲ１に（リンの不純物を含む）ｎ型領域Ｎ１２が形成されない。図４においては、本実施の形態と同様のｎ型領域Ｎ１１の外縁を囲むように、本実施の形態と同様のｎ型領域Ｎ１３が形成されている。
【００４０】
図４のＭＯＭＯＳ型メモリセルと図１のＭＯＮＯＳ型メモリセルとは上記の点においてのみ異なっており、他の点においては同様である。このため図４において図１と同一の要素については同一の符号を付しその説明を繰り返さない。
【００４１】
次に図５〜図７を参照しながら、本実施の形態の作用効果について説明する。
図５および図６は、それぞれ本実施の形態および比較例のＭＯＮＯＳ型メモリセルの、図１中に丸点線で囲んだ領域内における、データ消去時の電界強度の分布を示すものである。すなわちこれらは、当該ＭＯＮＯＳ型メモリセルの消去ディスターブ特性を示すものである。図５を参照して、図の横軸は図１の左右方向の位置（変位Ｘ）を示しており、図の縦軸は図１の上下方向の位置（変位Ｙ）を示している。図５および図６の右下にはソース領域ＮＲ１が、左上にはメモリゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた積層絶縁膜ＯＮＯが図示されている。したがってＹ方向の変位が約０．０１μｍの位置に半導体基板ＳＵＢの主表面が配置されている。
【００４２】
図５および図６を参照して、本実施の形態（図５）のようにソース領域ＮＲ１にｎ型領域Ｎ１２を有することにより、比較例（図６）のように当該ｎ型領域Ｎ１２を有さない場合に比べて、半導体基板ＳＵＢの内部のうち特にソース領域ＮＲ１の左側（積層絶縁膜ＯＮＯの真下）の領域における電界強度が緩和される。この領域はｎ型領域Ｎ１２が形成される領域にほぼ一致している。一方、半導体基板ＳＵＢの主表面（変位Ｙが０．０１μｍ）の近傍においては、図５と図６との間で電界強度に大きな差は見られない。
【００４３】
図７に示すグラフの横軸は、図５および図６の変位Ｘが０．１３μｍの領域における変位Ｙの変化を示しており、当該グラフの縦軸は、（変位Ｘが０．１３μｍの位置での）変位Ｙの変化に対する電界強度の変化を示している。
【００４４】
図７を参照して、変位Ｙの値が比較的小さい（すなわち半導体基板ＳＵＢの表面に近い）領域においては、本実施の形態（図１）のメモリセルと比較例（図４）のメモリセルとの電界強度の間に大きな差は見られない。しかし概ね変位Ｙの値が０．０２μｍ以上となる、比較的半導体基板ＳＵＢの主表面から深い（半導体基板ＳＵＢのより内部の）領域においては、本実施の形態（図１）のメモリセルの方が、比較例（図４）のメモリセルよりも電界強度が小さくなっていることがわかる。
【００４５】
以上より、本実施の形態のように、ｎ型領域Ｎ１１と同じ導電型であるｎ型の不純物ではあるが、ｎ型領域Ｎ１１と異なる材質の不純物を含むｎ型領域Ｎ１２が、ｎ型領域Ｎ１１よりも半導体基板ＳＵＢの深い領域に形成されることにより、当該半導体基板ＳＵＢの主表面から深い領域における電界強度が弱くなるといえる。半導体基板ＳＵＢの主表面から比較的深いソース領域における電界強度は、当該メモリセルの消去ディスターブ特性に寄与する。すなわち当該領域の電界強度が小さければ、消去ディスターブ特性が高くなり、当該メモリセルに意図せず負の電荷が注入される消去ディスターブを抑制する効果が高まる。
【００４６】
その結果、本実施の形態においては、たとえば図３に示す、消去ディスターブの発生が抑制される。この効果は、ｎ型領域Ｎ１２に含まれる不純物が、ｎ型領域Ｎ１１に含まれる不純物と導電型が同じだが異なる材質であり、かつｎ型領域Ｎ１２に含まれる不純物の濃度が、ｎ型領域Ｎ１１に含まれる不純物の濃度に比べて低い場合に顕著になる。
【００４７】
ただし半導体基板ＳＵＢの主表面近傍においては、本実施の形態においても比較例においても、ほぼ同様にｎ型領域Ｎ１１が形成された態様となっているため、両者の電界強度の間に大きな差がない。当該表面近傍の電界強度は当該メモリセルのデータの消去特性に寄与する。すなわち当該表面近傍の電界強度が大きければ、当該メモリセルのデータの消去特性が大きくなり、当該メモリセルのデータを容易に（意図的に）消去することができる。
【００４８】
本実施の形態のように、特にソース領域のうち半導体基板ＳＵＢの主表面近傍の態様を比較例と同様にし、特にソース領域のうち主表面から遠い（半導体基板ＳＵＢの内部の）領域において、主表面近傍とは異なる不純物領域を形成する。このようにすれば、当該メモリセルのデータの消去特性と消去ディスターブ特性との双方を向上できる。すなわち本実施の形態においては、高い消去特性により所望のメモリセルに書き込まれたデータを高効率に（容易に）消去することができるとともに、高い消去ディスターブ特性により、意図せずメモリセルにデータが書き込まれ、当該メモリセルの閾値電圧が変化する不具合の発生を抑制することができる。
【００４９】
図８に示すグラフの横軸は、たとえば図２に示すようにＭＯＮＯＳ型メモリセルのデータを（意図的に）消去するために電圧が印加される時間（消去時間（秒））を示す。また当該グラフの縦軸は、各消去時間に対するメモリセルの閾値電圧の値（ソース領域とドレイン領域との間に電流が流れ始めるときのゲート電圧の値）を示す。
【００５０】
図８を参照して、各消去時間に対する閾値電圧の値は、本実施の形態（図１）のメモリセルと比較例（図４）のメモリセルとの間に大きな差がない。一例として閾値電圧の実測値が−１Ｖである場合の、本実施の形態と比較例とのメモリセルの消去時間はいずれも約５Ｅ−０３秒である。すなわち意図的にデータを消去する特性は、本実施の形態についても比較例と同等であることがわかる。
【００５１】
図９に示すグラフの横軸は、たとえば図３に示すようにＭＯＮＯＳ型メモリセルに消去ディスターブが発生する際に電圧が印加される時間（消去ディスターブ時間（秒））を示す。また当該グラフの縦軸は、各消去ディスターブ時間に対する、メモリセルの閾値電圧の変化量を示す。すなわち消去ディスターブの発生によりメモリセルの閾値電圧が上昇するようにシフトするが、図９の縦軸は、この閾値の上昇量を示している。
【００５２】
図９を参照して、消去ディスターブ時間が同じである場合に、本実施の形態（図１）のメモリセルの方が、比較例（図４）のメモリセルよりも閾値電圧の変化量が小さくなる。逆に言えば、消去ディスターブ時間は、閾値電圧の変化量が同じ（たとえば１Ｖ）である場合に、本実施の形態（図１）のメモリセルの方が、比較例（図４）のメモリセルよりも長くなる。
【００５３】
一例として閾値電圧の変化量が０．５Ｖである場合の、本実施の形態と比較例とのメモリセルの消去ディスターブ時間はそれぞれ約５Ｅ−０２秒、約５Ｅ−０３秒である。このことは、本実施の形態の方が比較例よりも消去ディスターブが発生しにくいことを意味する。図８および図９のグラフから、本実施の形態においては、メモリセルのデータの消去特性と消去ディスターブ特性との双方を向上できるといえる。
【００５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５５】
本発明は、スプリットゲート構造を有する半導体装置に、特に有利に適用され得る。
【符号の説明】
【００５６】
ＣＧ コントロールゲート電極、ＧＩ ゲート絶縁膜、ＨＶＰＷ 高耐圧ｐ型ウェル領域、ＭＧ メモリゲート電極、Ｎ シリコン窒化膜、Ｎ１ ｎ型ソース拡散層、Ｎ２ ｎ型ドレイン拡散層、Ｎ１１，Ｎ１２，Ｎ１３，Ｎ２１ ｎ型領域、ＮＲ１ ソース領域、ＮＲ２ ドレイン領域、Ｏ１，Ｏ２ シリコン酸化膜、ＯＮＯ 積層絶縁膜、Ｐ２１，ＰＲ１ ｐ型領域、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜、ＷＬ ｐ型ウェル領域。
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、スプリットゲート構造を有する半導体装置に関する。
【背景技術】
【０００２】
フラッシュメモリやＣＰＵ（Central Processing Unit）を内蔵する半導体装置として、たとえばマイクロコンピュータ（Microcomputer）が考えられる。たとえばフラッシュメモリには、電源を切っても記録情報が残る素子である不揮発性メモリが用いられることが好ましい。不揮発性メモリと論理用半導体装置とを同一の半導体基板上に混載することにより、高機能を有するマイクロコンピュータを形成することができる。不揮発性メモリと論理用半導体装置とが配置された当該マイクロコンピュータは、産業用機械、家電製品、自動車搭載装置などに広く用いられている。
【０００３】
一般的にマイクロコンピュータに含まれる不揮発性メモリは、当該マイクロコンピュータが必要とするプログラムを格納し、随時読み出して使用する。このため不揮発性メモリと論理用半導体装置とが混載したマイクロコンピュータが用いられることが好ましい。このような論理用半導体装置との混載に適した不揮発性メモリのメモリセル構造として、たとえば選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタとを有するいわゆるスプリットゲート構造のメモリセルが挙げられる。
【０００４】
スプリットゲート構造のメモリセルとしては、平面視における占有面積を小さくするために、たとえば選択用ＭＯＳトランジスタと記憶用ＭＯＳトランジスタとが一体となったいわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型メモリセルが用いられる。
【０００５】
ＭＯＮＯＳ型メモリセルの多くは、たとえば特開２０１１−９６７２７号公報（特許文献１）に開示されるように、ソース／ドレイン領域を構成する拡散層と呼ばれる不純物領域と、拡散層よりも内側（ソースとドレインとに挟まれた領域における中央側）に形成されたエクステンション領域とを有している。エクステンション領域と呼ばれる不純物領域を設けることにより、当該ＭＯＮＯＳ型メモリセルの閾値電圧が調整される。さらに、たとえばエクステンション領域に隣接する（たとえば内側の）領域に、ハロー注入と呼ばれる、エクステンション領域に含まれる不純物とは逆の導電型の不純物が注入されることもある。ハロー注入領域が形成された半導体トランジスタは、たとえば特開平１０−４１９８号公報（特許文献２）に開示されている。またＭＯＮＯＳ型メモリセルには、エクステンション領域とハロー注入領域とを併せ持つ場合もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−９６７２７号公報
【特許文献２】特開平１０−４１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
エクステンション領域とハロー注入領域とを併せ持つＭＯＮＯＳ型メモリセルが複数配列されたマイクロコンピュータにおいては、いわゆる消去ディスターブの問題が起こりうる。消去ディスターブとは、選択されたメモリセルの記憶情報を書き換える際に、当該メモリセルに隣接する、既に情報が消去されたメモリセルに弱い記憶情報を書き込むエラー現象である。半導体プロセス開発においては、ＭＯＮＯＳ型メモリセルの消去ディスターブ特性の改善が要求されている。
【０００８】
上記改善のために、たとえばＭＯＮＯＳ型メモリセルを構成する記憶用ＭＯＳトランジスタのゲート電極の長さの延長、記憶用ＭＯＳトランジスタのソース領域に注入される砒素の不純物の量の低減などの方法がなされてきた。上記各方法により消去ディスターブは抑制されるが、逆に意図的にメモリセルのデータを消去する特性が悪化し、データの消去効率が低下していた。このように、上記改善方法においては、ＭＯＮＯＳ型メモリセルにおけるデータ消去の効率と消去ディスターブの抑制とが互いにトレードオフの関係となり、双方を同時に特性向上することが困難であった。
【０００９】
本発明は、上記の問題に鑑みなされたものである。その目的は、消去特性と消去ディスターブ特性との双方を向上することが可能な、ＭＯＮＯＳ型メモリセルなどの半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、主表面に形成される第１のゲート電極と、主表面上において第１のゲート電極と隣接するように形成された第２のゲート電極と、第２のゲート電極と半導体基板とに挟まれた領域から、第１のゲート電極と第２のゲート電極とに挟まれた領域に連なるように延びる絶縁膜と、第１および第２のゲート電極の真下のチャネル領域を挟むように、主表面に形成される１対のソース／ドレイン領域とを備える半導体装置である。上記ソース領域は、第１のソース領域および第２のソース領域を含んでいる。上記第２のソース領域は第１のソース領域よりも主表面から深い領域に形成されている。上記第１のソース領域と第２のソース領域とに含まれる不純物の材質が異なっている。
【発明の効果】
【００１１】
本実施例によれば、ＭＯＮＯＳ型メモリセルにおいて、第１のソース領域により、消去効率（消去特性）の劣化を抑制するとともに、第１のソース領域よりも主表面から深い領域に形成される第２のソース領域により、消去ディスターブの発生を抑制（消去ディスターブ特性を向上）できる。以上より、消去特性と消去ディスターブ特性との双方を向上することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係るＭＯＮＯＳ型メモリセルの構成を示す概略断面図である。
【図２】ＭＯＮＯＳ型メモリセルに蓄えられたデータを消去する動作特性を示す概略断面図である。
【図３】ＭＯＮＯＳ型メモリセルに消去ディスターブが発生する際の動作特性を示す概略断面図である。
【図４】本発明の比較例としてのＭＯＮＯＳ型メモリセルの構成を示す概略断面図である。
【図５】本発明の実施の形態に係るＭＯＮＯＳ型メモリセルの、ソース領域の近傍における電界分布のシミュレーション結果を示す図である。
【図６】本発明の比較例としてのＭＯＮＯＳ型メモリセルの、ソース領域の近傍における電界分布のシミュレーション結果を示す図である。
【図７】図５および図６に示す点線部上の位置における、電界強度の変化を示すグラフである。
【図８】本発明の実施の形態および比較例における、消去時間に対するメモリセルの閾値電圧の変化を示すグラフである。
【図９】本発明の実施の形態および比較例における、消去ディスターブ時間に対する閾値電圧の変化量の変化を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図に基づいて説明する。
まず図１を参照して、本実施の形態に係るＭＯＮＯＳ型メモリセルの構成について説明する。
【００１４】
図１を参照して、本実施の形態のＦＭＯＮＯＳ型メモリセルは、１対の不純物領域であるソース領域ＮＲ１とドレイン領域ＮＲ２と、ゲート絶縁膜ＧＩと、コントロールゲート電極ＣＧ（第１のゲート電極）とを有している。ソース領域ＮＲ１とドレイン領域ＮＲ２との各々は、半導体基板ＳＵＢの主表面に形成されている。ゲート絶縁膜ＧＩは、ソース領域ＮＲ１およびドレイン領域ＮＲ２に挟まれる半導体基板ＳＵＢの主表面上に形成されている。コントロールゲート電極ＣＧはゲート絶縁膜ＧＩ上に形成されている。
【００１５】
またＦＭＯＮＯＳ型メモリセルは、コントロールゲート電極ＣＧと隣接するように積層絶縁膜ＯＮＯ（絶縁膜）とメモリゲート電極ＭＧ（第２のゲート電極）とを有している。積層絶縁膜ＯＮＯは、半導体基板ＳＵＢの主表面上のうち、メモリゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれた領域に連なるように延びている。言い換えれば、積層絶縁膜ＯＮＯは、半導体基板ＳＵＢの主表面上においてコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに隣接するように形成されている。そして積層絶縁膜ＯＮＯは、メモリゲート電極ＭＧの下面に接しながら半導体基板ＳＵＢの主表面に沿うように（図の左右方向に）延びる領域と、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれながら半導体基板ＳＵＢの主表面に交差するように（図の上下方向に）延びる領域とを有している。またメモリゲート電極ＭＧは、積層絶縁膜ＯＮＯのうち半導体基板ＳＵＢの主表面に沿うように延びる領域と、半導体基板ＳＵＢの主表面に交差するように延びる領域との両方に接するように形成される。さらにコントロールゲート電極ＣＧも、積層絶縁膜ＯＮＯのうち半導体基板ＳＵＢの主表面に交差するように延びる領域と接するように配置される。
【００１６】
コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、たとえばシリコン酸化膜とシリコン窒化膜との組合せが好ましいが、シリコン酸化膜のみあるいはシリコン窒化膜のみからなるものであってもよい。
【００１７】
図１のＭＯＮＯＳ型メモリセルのうち、ゲート絶縁膜ＧＩとコントロールゲート電極ＣＧとの積層構造は、たとえば半導体基板ＳＵＢの主表面に複数配列されたＭＯＮＯＳ型メモリセルのうち所望のメモリセルを選択するための、いわゆる選択用ＭＯＳトランジスタを構成する。また図１のＭＯＮＯＳ型メモリセルのうち、積層絶縁膜ＯＮＯとメモリゲート電極ＭＧとは、選択されたＭＯＮＯＳ型メモリセルに情報を記憶する、いわゆる記憶用ＭＯＳトランジスタを構成する。積層絶縁膜ＯＮＯは、シリコン酸化膜Ｏ１とシリコン窒化膜Ｎとシリコン酸化膜Ｏ２とがこの順に積層された構成を有している。このうちシリコン窒化膜Ｎが電荷を蓄積することにより、ＭＯＮＯＳ型メモリセルに情報を記憶させることができる。
【００１８】
さらに図１を参照して、本実施の形態のＭＯＮＯＳ型メモリセルにおけるドレイン領域ＮＲ２は、ｎ型ドレイン拡散層Ｎ２と、ｎ型領域Ｎ２１（第１のドレイン領域）と、ｐ型領域Ｐ２１（第２のドレイン領域）とを有している。ｎ型ドレイン拡散層Ｎ２はドレイン領域ＮＲ２の主要部分を構成する、ｎ型の不純物を含む領域である。ｎ型領域Ｎ２１はｎ型ドレイン拡散層Ｎ２と隣接するようにｎ型ドレイン拡散層Ｎ２の内側（ソース領域ＮＲ１に近い側）に、エクステンション領域として形成される。
【００１９】
ｎ型ドレイン拡散層Ｎ２はたとえば砒素およびリンの不純物が混載した、ｎ型不純物を含む領域である。ｎ型領域Ｎ２１はたとえばｎ型である砒素の不純物が含まれる領域である。ｐ型領域Ｐ２１はｐ型であるたとえばホウ素の不純物が含まれる領域である。ｎ型ドレイン拡散層Ｎ２およびｎ型領域Ｎ２１は、半導体基板ＳＵＢの主表面に直接形成されることが好ましい。
【００２０】
ｐ型領域Ｐ２１はいわゆるハロー注入により形成される領域である。ドレイン領域ＮＲ２が主にｎ型不純物を含む領域から構成されるため、ハロー注入領域としてのｐ型領域Ｐ２１はこれと逆の導電型であるｐ型の不純物を含むように構成される領域である。ｐ型領域Ｐ２１は図１においてはｎ型ドレイン拡散層Ｎ２およびｎ型領域Ｎ２１の双方に接するように、ｎ型領域Ｎ２１よりも半導体基板ＳＵＢの主表面に対して深い（図の下側の）領域に形成されている。しかしｐ型領域Ｐ２１についてもｎ型領域Ｎ２１と同様に半導体基板ＳＵＢの主表面に直接形成されてもよい。
【００２１】
ドレイン領域ＮＲ２に対して、上記ＭＯＮＯＳ型メモリセルにおけるソース領域ＮＲ１は、ｎ型ソース拡散層Ｎ１と、ｎ型領域Ｎ１１（第１のソース領域）と、ｎ型領域Ｎ１２（第２のソース領域）と、ｎ型領域Ｎ１３とを有している。ｎ型ソース拡散層Ｎ１はソース領域ＮＲ１の主要部分を構成する、ｎ型の不純物を含む領域である。ｎ型領域Ｎ１１はｎ型ソース拡散層Ｎ１と隣接するようにｎ型ソース拡散層Ｎ１の内側（ドレイン領域ＮＲ２に近い側）に、エクステンション領域として形成される。ｎ型領域Ｎ１３は、当該メモリセルの閾値電圧を調整するために形成される領域である。
【００２２】
ｎ型ソース拡散層Ｎ１はたとえば砒素およびリンの不純物が混載した、ｎ型不純物を含む領域である。ｎ型領域Ｎ１１，Ｎ１３はたとえばｎ型である砒素の不純物が含まれる領域である。これらの領域は、半導体基板ＳＵＢの主表面に直接形成されることが好ましい。またｎ型領域Ｎ１２はリンの不純物が含まれる領域である。このようにｎ型領域Ｎ１１とｎ型領域Ｎ１２とは同一の導電型（ｎ型）の不純物を含む領域となっていることが好ましい。したがってｎ型領域Ｎ１１とｎ型領域Ｎ１２とは含まれる不純物の種類が異なるが、含まれる不純物の導電型が同一であることが好ましい。
【００２３】
ｎ型領域Ｎ１１に含まれる砒素の不純物濃度は５×１０14ｃｍ-2以上５×１０15ｃｍ-2以下であることが好ましい。これに対してｎ型領域Ｎ１２に含まれるリンの不純物濃度は５×１０12ｃｍ-2以上５×１０13ｃｍ-2以下であることが好ましい。このようにｎ型領域Ｎ１２に含まれるリンの不純物濃度は、ｎ型領域Ｎ１１に含まれる砒素の不純物濃度より低いことが好ましい。
【００２４】
ｎ型領域ｎ１２は、ｎ型領域Ｎ１１よりも半導体基板ＳＵＢの主表面から深い（図の下側の）領域に形成されることが好ましい。したがって図１に示すように、ｎ型領域Ｎ１２はｎ型領域Ｎ１１の下側の外縁のみに接するように形成されることがより好ましい。
【００２５】
なお図１に示す本実施の形態のＭＯＮＯＳ型メモリセルは、ｐ型不純物が含まれるｐ型領域ＰＲ１からなるたとえばシリコン単結晶のウェハの主表面上に高耐圧ｐ型ウェル領域ＨＶＰＷが形成され、さらにその上に形成されたｐ型ウェル領域ＷＬ内の半導体基板ＳＵＢの表面に形成されている。しかし、たとえばｎ型不純物が含まれるシリコン単結晶のウェハの主表面上にｎ型の不純物領域が形成され、その領域内にＭＯＮＯＳ型メモリセルが形成されてもよい。またソース領域およびドレイン領域が、主にｐ型不純物を含む領域から構成されてもよい。
【００２６】
次に、図１に示すＭＯＮＯＳ型メモリセルの製造方法の概略について説明する。まずｐ型領域ＰＲ１を含むシリコン単結晶などのウェハの内部に、たとえば通常のイオン注入技術により、ホウ素などのｐ型の不純物イオンを注入することにより、高耐圧ｐ型ウェル領域ＨＶＰＷおよびｐ型ウェル領域ＷＬが形成される。
【００２７】
ｐ型ウェル領域ＷＬが形成された後、たとえば熱酸化法を用いて、シリコン酸化膜が半導体基板ＳＵＢの主表面を覆うように形成される。シリコン酸化膜の上に、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いて、多結晶シリコンの薄膜が形成される。シリコン酸化膜および多結晶シリコンの薄膜に対して通常の写真製版技術およびエッチング技術を用いることにより、シリコン酸化膜からなるゲート絶縁膜ＧＩおよび多結晶シリコン薄膜からなるコントロールゲート電極ＣＧの積層構造が形成される。次に、通常のイオン注入技術により、砒素の不純物を含むｎ型領域Ｎ１３が形成される。
【００２８】
次に、半導体基板ＳＵＢ、コントロールゲート電極ＣＧを覆うように、ＦＭＯＮＯＳの積層絶縁膜を形成するためのシリコン酸化膜Ｏ１、シリコン窒化膜Ｎ、シリコン酸化膜Ｏ２がこの順に形成され、さらにシリコン酸化膜Ｏ２の上面に接するように、多結晶シリコンの薄膜が形成される。通常の写真製版技術およびエッチング技術により、この積層された絶縁膜ＯＮＯが図１に示す形状となるように加工され、多結晶シリコンがメモリゲート電極ＭＧとなるように加工される。
【００２９】
次に、通常のイオン注入技術により、砒素の不純物を含むｎ型領域Ｎ１１，Ｎ２１が形成される。ｎ型領域Ｎ１１は既にｎ型領域Ｎ１３が形成された領域が後にｎ型領域Ｎ１１に変更されるように形成されてもよい。続いて通常のイオン注入技術により、ホウ素の不純物を含むｐ型領域Ｐ２１が形成される。既に形成されたｎ型領域Ｎ２１と平面視において重なるように、ｎ型領域Ｎ２１の真下にｐ型領域Ｐ２１が形成される。このためｐ型領域Ｐ２１を形成するために注入される不純物イオンがｎ型領域Ｎ２１を貫通することにより、ｐ型領域Ｐ２１が形成されてもよい。
【００３０】
次に、通常のイオン注入技術により、リンの不純物を含むｎ型領域Ｎ１２が形成される。既に形成されたｎ型領域Ｎ１１と平面視において重なるように、ｎ型領域Ｎ１１の真下にｎ型領域Ｎ１２が形成される。このためｎ型領域Ｎ１２を形成するために注入される不純物イオンがｎ型領域Ｎ１１を貫通することにより、ｎ型領域Ｎ１２が形成されてもよい。なお注入されるリンの不純物イオンの濃度は、ｎ型領域Ｎ１１を形成するために注入された砒素の不純物イオンの濃度より低いことが好ましい。
【００３１】
半導体基板ＳＵＢの主表面、コントロールゲート電極ＣＧの側面および上面、ならびにメモリゲート電極ＭＧの側面および上面を覆うように、シリコン酸化膜および／またはシリコン窒化膜が形成される。当該絶縁膜に通常の写真製版技術およびエッチング技術が施されることにより、図１に示す側壁絶縁膜ＳＷが形成される。
【００３２】
次に上記各工程において半導体基板ＳＵＢの主表面上に形成された、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧなどの構造をマスクとして、通常のイオン注入技術がなされることにより、砒素およびリンの不純物を含む拡散層Ｎ１，Ｎ２が形成される。拡散層Ｎ１，Ｎ２についても、たとえば既に他のｎ型領域Ｎ１１などが形成された領域が拡散層Ｎ１，Ｎ２に変更されるように形成されてもよい。概ね以上の各処理がなされることにより、図１に示すＭＯＮＯＳ型メモリセルが形成される。
【００３３】
次に図２および図３を用いて、本実施の形態のＭＯＮＯＳ型メモリセルの記憶情報の消去特性、および消去ディスターブ特性について説明する。
【００３４】
図２を参照して、積層絶縁膜ＯＮＯ（図１のシリコン窒化膜Ｎ）に記憶情報として蓄えられる負の電荷を消去する際には、たとえばドレイン領域ＮＲ２に０〜２Ｖ、コントロールゲート電極ＣＧに０Ｖ、メモリゲート電極ＭＧに−５〜−８Ｖ、ソース領域ＮＲ１に５〜８Ｖの電圧を印加する。この場合、メモリゲート電極ＭＧに印加される負の電圧により、ソース領域ＮＲ１と半導体基板ＳＵＢとの境界部に発生した正の電荷が積層絶縁膜ＯＮＯの内部に注入されることにより、積層絶縁膜ＯＮＯの負の電荷が消去される。
【００３５】
図３を参照して、たとえば図２と同様に、ドレイン領域ＮＲ２に０〜２Ｖ、コントロールゲート電極ＣＧに０Ｖ、ソース領域ＮＲ１に５〜８Ｖの電圧が印加された状態で、メモリゲート電極ＭＧに１〜３Ｖの電圧が印加された場合を考える。つまり図３は図２と比較して、メモリゲート電極ＭＧに印加される電圧のみ異なっており、図２においてはメモリゲート電極ＭＧに負の電圧が印加されているのに対し、図３においてはメモリゲート電極ＭＧに正の電圧が印加されている。
【００３６】
図３においては、メモリゲート電極ＭＧに正の電圧が印加された状態で、ソース領域ＮＲ１において、メモリゲート電極ＭＧに印加される電圧に比べて非常に高い正の電圧（７Ｖ）が印加される。このソース領域ＮＲ１における高い正の電圧は、たとえば当該メモリセルに隣接するメモリセルを選択して情報を書き込む（電荷を蓄える）ために印加されるものである。すなわち図３に示すメモリセルについてはデータが既に消去されており、新たにデータを書き込むことを意図していないと仮定する。
【００３７】
この場合、ソース領域ＮＲ１の電圧に起因して、メモリゲート電極ＭＧの真下の積層絶縁膜ＯＮＯには、意図せず負の電荷が注入される可能性がある。このように意図せず電荷が注入されれば、当該メモリセルに情報を記憶しないよう制御しているはずの条件下で、情報を記憶しているものと誤って認識され、当該メモリセルのエラー出力および閾値電圧の変化を誘発する。
【００３８】
このような正の電荷は、ソース領域に印加される高い正の電圧により、ソース領域ＮＲ１の近傍（特に半導体基板ＳＵＢの主表面から比較的深い領域）における電界強度が高くなるために発生すると考えられる。以上のように、たとえば隣接するメモリセルへのデータ書き込みに起因して、エラーとして既にデータが消去されたメモリセルにデータが書き込まれる現象を消去ディスターブと呼ぶ。消去ディスターブに対する当該メモリセルの耐性を消去ディスターブ特性と呼ぶ。
【００３９】
次に図４を参照して、比較例のＭＯＮＯＳ型メモリセルの構成について説明する。
比較例のＭＯＮＯＳ型メモリセルは、図１に示す本実施の形態と比較して、ソース領域ＮＲ１の構成において異なっている。具体的には、図４においては、ソース領域ＮＲ１に（リンの不純物を含む）ｎ型領域Ｎ１２が形成されない。図４においては、本実施の形態と同様のｎ型領域Ｎ１１の外縁を囲むように、本実施の形態と同様のｎ型領域Ｎ１３が形成されている。
【００４０】
図４のＭＯＭＯＳ型メモリセルと図１のＭＯＮＯＳ型メモリセルとは上記の点においてのみ異なっており、他の点においては同様である。このため図４において図１と同一の要素については同一の符号を付しその説明を繰り返さない。
【００４１】
次に図５〜図７を参照しながら、本実施の形態の作用効果について説明する。
図５および図６は、それぞれ本実施の形態および比較例のＭＯＮＯＳ型メモリセルの、図１中に丸点線で囲んだ領域内における、データ消去時の電界強度の分布を示すものである。すなわちこれらは、当該ＭＯＮＯＳ型メモリセルの消去ディスターブ特性を示すものである。図５を参照して、図の横軸は図１の左右方向の位置（変位Ｘ）を示しており、図の縦軸は図１の上下方向の位置（変位Ｙ）を示している。図５および図６の右下にはソース領域ＮＲ１が、左上にはメモリゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた積層絶縁膜ＯＮＯが図示されている。したがってＹ方向の変位が約０．０１μｍの位置に半導体基板ＳＵＢの主表面が配置されている。
【００４２】
図５および図６を参照して、本実施の形態（図５）のようにソース領域ＮＲ１にｎ型領域Ｎ１２を有することにより、比較例（図６）のように当該ｎ型領域Ｎ１２を有さない場合に比べて、半導体基板ＳＵＢの内部のうち特にソース領域ＮＲ１の左側（積層絶縁膜ＯＮＯの真下）の領域における電界強度が緩和される。この領域はｎ型領域Ｎ１２が形成される領域にほぼ一致している。一方、半導体基板ＳＵＢの主表面（変位Ｙが０．０１μｍ）の近傍においては、図５と図６との間で電界強度に大きな差は見られない。
【００４３】
図７に示すグラフの横軸は、図５および図６の変位Ｘが０．１３μｍの領域における変位Ｙの変化を示しており、当該グラフの縦軸は、（変位Ｘが０．１３μｍの位置での）変位Ｙの変化に対する電界強度の変化を示している。
【００４４】
図７を参照して、変位Ｙの値が比較的小さい（すなわち半導体基板ＳＵＢの表面に近い）領域においては、本実施の形態（図１）のメモリセルと比較例（図４）のメモリセルとの電界強度の間に大きな差は見られない。しかし概ね変位Ｙの値が０．０２μｍ以上となる、比較的半導体基板ＳＵＢの主表面から深い（半導体基板ＳＵＢのより内部の）領域においては、本実施の形態（図１）のメモリセルの方が、比較例（図４）のメモリセルよりも電界強度が小さくなっていることがわかる。
【００４５】
以上より、本実施の形態のように、ｎ型領域Ｎ１１と同じ導電型であるｎ型の不純物ではあるが、ｎ型領域Ｎ１１と異なる材質の不純物を含むｎ型領域Ｎ１２が、ｎ型領域Ｎ１１よりも半導体基板ＳＵＢの深い領域に形成されることにより、当該半導体基板ＳＵＢの主表面から深い領域における電界強度が弱くなるといえる。半導体基板ＳＵＢの主表面から比較的深いソース領域における電界強度は、当該メモリセルの消去ディスターブ特性に寄与する。すなわち当該領域の電界強度が小さければ、消去ディスターブ特性が高くなり、当該メモリセルに意図せず負の電荷が注入される消去ディスターブを抑制する効果が高まる。
【００４６】
その結果、本実施の形態においては、たとえば図３に示す、消去ディスターブの発生が抑制される。この効果は、ｎ型領域Ｎ１２に含まれる不純物が、ｎ型領域Ｎ１１に含まれる不純物と導電型が同じだが異なる材質であり、かつｎ型領域Ｎ１２に含まれる不純物の濃度が、ｎ型領域Ｎ１１に含まれる不純物の濃度に比べて低い場合に顕著になる。
【００４７】
ただし半導体基板ＳＵＢの主表面近傍においては、本実施の形態においても比較例においても、ほぼ同様にｎ型領域Ｎ１１が形成された態様となっているため、両者の電界強度の間に大きな差がない。当該表面近傍の電界強度は当該メモリセルのデータの消去特性に寄与する。すなわち当該表面近傍の電界強度が大きければ、当該メモリセルのデータの消去特性が大きくなり、当該メモリセルのデータを容易に（意図的に）消去することができる。
【００４８】
本実施の形態のように、特にソース領域のうち半導体基板ＳＵＢの主表面近傍の態様を比較例と同様にし、特にソース領域のうち主表面から遠い（半導体基板ＳＵＢの内部の）領域において、主表面近傍とは異なる不純物領域を形成する。このようにすれば、当該メモリセルのデータの消去特性と消去ディスターブ特性との双方を向上できる。すなわち本実施の形態においては、高い消去特性により所望のメモリセルに書き込まれたデータを高効率に（容易に）消去することができるとともに、高い消去ディスターブ特性により、意図せずメモリセルにデータが書き込まれ、当該メモリセルの閾値電圧が変化する不具合の発生を抑制することができる。
【００４９】
図８に示すグラフの横軸は、たとえば図２に示すようにＭＯＮＯＳ型メモリセルのデータを（意図的に）消去するために電圧が印加される時間（消去時間（秒））を示す。また当該グラフの縦軸は、各消去時間に対するメモリセルの閾値電圧の値（ソース領域とドレイン領域との間に電流が流れ始めるときのゲート電圧の値）を示す。
【００５０】
図８を参照して、各消去時間に対する閾値電圧の値は、本実施の形態（図１）のメモリセルと比較例（図４）のメモリセルとの間に大きな差がない。一例として閾値電圧の実測値が−１Ｖである場合の、本実施の形態と比較例とのメモリセルの消去時間はいずれも約５Ｅ−０３秒である。すなわち意図的にデータを消去する特性は、本実施の形態についても比較例と同等であることがわかる。
【００５１】
図９に示すグラフの横軸は、たとえば図３に示すようにＭＯＮＯＳ型メモリセルに消去ディスターブが発生する際に電圧が印加される時間（消去ディスターブ時間（秒））を示す。また当該グラフの縦軸は、各消去ディスターブ時間に対する、メモリセルの閾値電圧の変化量を示す。すなわち消去ディスターブの発生によりメモリセルの閾値電圧が上昇するようにシフトするが、図９の縦軸は、この閾値の上昇量を示している。
【００５２】
図９を参照して、消去ディスターブ時間が同じである場合に、本実施の形態（図１）のメモリセルの方が、比較例（図４）のメモリセルよりも閾値電圧の変化量が小さくなる。逆に言えば、消去ディスターブ時間は、閾値電圧の変化量が同じ（たとえば１Ｖ）である場合に、本実施の形態（図１）のメモリセルの方が、比較例（図４）のメモリセルよりも長くなる。
【００５３】
一例として閾値電圧の変化量が０．５Ｖである場合の、本実施の形態と比較例とのメモリセルの消去ディスターブ時間はそれぞれ約５Ｅ−０２秒、約５Ｅ−０３秒である。このことは、本実施の形態の方が比較例よりも消去ディスターブが発生しにくいことを意味する。図８および図９のグラフから、本実施の形態においては、メモリセルのデータの消去特性と消去ディスターブ特性との双方を向上できるといえる。
【００５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５５】
本発明は、スプリットゲート構造を有する半導体装置に、特に有利に適用され得る。
【符号の説明】
【００５６】
ＣＧ コントロールゲート電極、ＧＩ ゲート絶縁膜、ＨＶＰＷ 高耐圧ｐ型ウェル領域、ＭＧ メモリゲート電極、Ｎ シリコン窒化膜、Ｎ１ ｎ型ソース拡散層、Ｎ２ ｎ型ドレイン拡散層、Ｎ１１，Ｎ１２，Ｎ１３，Ｎ２１ ｎ型領域、ＮＲ１ ソース領域、ＮＲ２ ドレイン領域、Ｏ１，Ｏ２ シリコン酸化膜、ＯＮＯ 積層絶縁膜、Ｐ２１，ＰＲ１ ｐ型領域、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜、ＷＬ ｐ型ウェル領域。
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面に形成される第１のゲート電極と、
前記主表面上において前記第１のゲート電極と隣接するように形成された第２のゲート電極と、
前記第２のゲート電極と前記半導体基板とに挟まれた領域から、前記第１のゲート電極と前記第２のゲート電極とに挟まれた領域に連なるように延びる絶縁膜と、
前記第１および第２のゲート電極の真下のチャネル領域を挟むように、前記主表面に形成される１対のソース／ドレイン領域とを備える半導体装置であって、
前記ソース領域は、第１のソース領域および第２のソース領域を含んでおり、
前記第２のソース領域は前記第１のソース領域よりも前記主表面から深い領域に形成されており、
前記第１のソース領域と前記第２のソース領域とに含まれる不純物の材質が異なっている、半導体装置。
【請求項２】
前記第２のソース領域における不純物が注入される量は５×１０12ｃｍ-2以上５×１０13ｃｍ-2以下である、請求項１に記載の半導体装置。
【請求項３】
前記第１のソース領域と前記第２のソース領域とに含まれる不純物の導電型が同じである、請求項１または２に記載の半導体装置。
【請求項４】
前記第１のソース領域に含まれる前記不純物は砒素であり、前記第２のソース領域に含まれる前記不純物はリンである、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ドレイン領域は、第１のドレイン領域および第２のドレイン領域を有しており、
前記第１のドレイン領域に含まれる前記不純物は砒素であり、前記第２のドレイン領域に含まれる前記不純物はホウ素である、請求項１〜４のいずれかに記載の半導体装置。
【請求項１】
主表面を有する半導体基板と、
前記主表面に形成される第１のゲート電極と、
前記主表面上において前記第１のゲート電極と隣接するように形成された第２のゲート電極と、
前記第２のゲート電極と前記半導体基板とに挟まれた領域から、前記第１のゲート電極と前記第２のゲート電極とに挟まれた領域に連なるように延びる絶縁膜と、
前記第１および第２のゲート電極の真下のチャネル領域を挟むように、前記主表面に形成される１対のソース／ドレイン領域とを備える半導体装置であって、
前記ソース領域は、第１のソース領域および第２のソース領域を含んでおり、
前記第２のソース領域は前記第１のソース領域よりも前記主表面から深い領域に形成されており、
前記第１のソース領域と前記第２のソース領域とに含まれる不純物の材質が異なっている、半導体装置。
【請求項２】
前記第２のソース領域における不純物が注入される量は５×１０12ｃｍ-2以上５×１０13ｃｍ-2以下である、請求項１に記載の半導体装置。
【請求項３】
前記第１のソース領域と前記第２のソース領域とに含まれる不純物の導電型が同じである、請求項１または２に記載の半導体装置。
【請求項４】
前記第１のソース領域に含まれる前記不純物は砒素であり、前記第２のソース領域に含まれる前記不純物はリンである、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ドレイン領域は、第１のドレイン領域および第２のドレイン領域を有しており、
前記第１のドレイン領域に含まれる前記不純物は砒素であり、前記第２のドレイン領域に含まれる前記不純物はホウ素である、請求項１〜４のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−１２６７１（Ｐ２０１３−１２６７１Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４５７１１（Ｐ２０１１−１４５７１１）
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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