【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。 （もっと読む）

【課題】消去特性と消去ディスターブ特性との双方を向上することが可能な、ＭＯＮＯＳ型メモリセルなどの半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面に形成される第１のゲート電極ＣＧと、主表面上において第１のゲート電極ＣＧと隣接するように形成された第２のゲート電極ＭＧと、第２のゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、第１のゲート電極ＣＧと第２のゲート電極ＭＧとに挟まれた領域に連なるように延びる絶縁膜ＯＮＯと、第１および第２のゲート電極ＣＧ，ＭＧの真下のチャネル領域を挟むように、主表面に形成される１対のソース／ドレイン領域ＮＲ１，ＮＲ２とを備える。上記ソース領域ＮＲ１は、第１のソース領域Ｎ１１および第２のソース領域Ｎ１２を含んでいる。上記第２のソース領域Ｎ１２は第１のソース領域Ｎ１１よりも主表面から深い領域に形成されている。上記第１のソース領域Ｎ１１と第２のソース領域Ｎ１２とに含まれる不純物の材質が異なっている。 （もっと読む）

【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。 （もっと読む）

【課題】動作特性に対する信頼性を向上させることができる半導体装置を提供する。
【解決手段】シリコンを含む基板７と、前記基板７上に設けられた積層体６と、を有する半導体装置１であって、前記積層体６は、少なくとも前記積層体６の側壁の前記基板側にフッ素を含む抑制領域１３を有している。前記抑制領域１３は、基板７上に設けられた絶縁膜２の前記側壁側に設けられ、フッ素濃度は、チャネル領域１１のフッ素濃度よりも高い。 （もっと読む）

【課題】短チャネルでも動作するフローティングゲートを有する半導体メモリ装置を提供する。
【解決手段】フローティングゲート１０４に窒化インジウム、窒化亜鉛等の仕事関数が５．５電子ボルト以上の高仕事関数化合物半導体を用いる。このことにより、基板１０１とフローティングゲート１０４の間のフローティングゲート絶縁膜１０３のポテンシャル障壁が従来のものより高くなり、フローティングゲート絶縁膜１０３を薄くしても、トンネル効果による電荷の漏洩を低減できる。フローティングゲート絶縁膜１０３をより薄くできるのでチャネルをより短くできる。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリは、半導体基板１上に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１上に電荷蓄積部を有する絶縁膜５を介して形成されたメモリゲート電極ＭＧとを有しており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面２２上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。制御ゲート電極ＣＧは、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側とは反対側の側面２１の下部２１ａが突出し、また、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側の側面２２の下部２２ａが後退している。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面２３の下部２３ａが突出している。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得る。
【解決手段】第２導電型のトンネル領域のフローティングゲート電極のエッジ部の下部に、第１導電型の領域からなるフローティングゲート電極エッジの電界集中防止用領域を形成する。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書 き換え可能な半導体不揮発性メモリ装置を得ることを目的とする。
【解決手段】電気的書き換え可能な半導体不揮発性メモリにおいて、第２導電型のドレイン領域内のトンネル領域の表面には、薄い不純物濃度の第１導電型の領域を形成した。 （もっと読む）

【課題】高品質な半導体装置およびその製造方法を提供する
【解決手段】半導体基板１内に形成された一対の第１の不純物拡散領域１ｂと、一対の第１の不純物拡散領域１ｂに挟まれ、一対の第１の不純物拡散領域１ｂに隣接して形成され、第１の不純物拡散領域１ｂと同じ導電型且つ第１の不純物拡散領域１ｂよりも不純物濃度の低い一対の第２の不純物拡散領域１ａと、一対の第２の不純物拡散領域１ａに挟まれたチャネル領域と、第１の不純物拡散領域１ｂ上に形成された周辺絶縁膜４と、第２の不純物拡散領域１ａ上およびチャネル領域上に形成され、周辺絶縁膜４よりも膜厚の厚いゲート絶縁膜３と、ゲート絶縁膜３上且つチャネル領域の略直上に形成されたゲート電極５とを備える。 （もっと読む）

【課題】自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板１０１であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と、前記チャネル領域より上に配置されたトンネル誘電体構造１０２であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と、前記電荷蓄積層より上に配置された絶縁層１４０と、前記絶縁層より上に配置されたゲート電極１５０とを有するメモリセル、該メモリセルのアレイ及び操作方法と共に開示する。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】周辺回路の増大を極力抑えつつ、データディスターブを改善する不揮発性半導体記憶装置を提供する。
【解決手段】第１ボディ領域１００上に不純物拡散層１０４，１２４を、第１不純物拡散層１０４上に第２ボディ領域１０６を形成する。第１不純物拡散層１０４はメモリトランジスタMTのドレイン領域と選択トランジスタSTのソース領域、第１不純物拡散層１２４は選択トランジスタSTのドレイン領域をなす。第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。両トランジスタMT，STは、バックゲートとなるボディ領域が電気的に分離される。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】不揮発性メモリセルを有する半導体装置において、メモリ周辺回路の信頼性を向上させることのできる技術を提供する。
【解決手段】メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４を、半導体基板１の主面上に順次積層された下層の絶縁膜１１ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔにより構成し、続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜により高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐを構成する。メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８を、半導体基板１の主面上に形成された酸化シリコン膜により構成する。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリーの消去を行う場合には、ＦＮ電流を用いた消去法を用いる場合でも、バンド間トンネリングホットホールを用いた消去を行う場合においても、負電源を用いることが必要となる。負電源を用いるためには別途電気的に分離できるよう配線パターンを設計する必要があり、配線パターンに制約が加わるという課題がある。
【解決手段】接合深さとして、１０ｎｍ以上５００ｎｍ以下の値となるようドレイン領域２０３Ｄ、ソース領域２０３Ｓを形成した。ドレイン領域２０３Ｄ、ソース領域２０３Ｓでの電界強度が大きくとれることから、バンド間トンネリングホットホールをゲート電極２０６を接地し、ドレイン領域２０３Ｄに５［Ｖ］程度の電位を供給することで発生させることができ、負電源を用いることなく消去を行うことが可能となる。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリー素子の消去を行う場合として、バンド間トンネリングホットホールによる消去方法を用いることが好適である。この場合、消去できる領域がドレイン領域近傍に制限されるため、ＦＮ電流を用いた消去動作よりも消去できる領域が狭く、特にソース領域近傍側の電荷を消去しきれないという課題があり、特に製造工程で帯電したソース領域近傍の電荷を消去することが困難になるという課題がある。
【解決手段】ソース領域２０３Ｓに５Ｖ程度の電圧をかけ、ドレイン領域２０３Ｄ、ゲート電極２０６を接地する動作と、ドレイン領域２０３Ｄに５Ｖ程度の電圧をかけ、ソース領域２０３Ｓ、ゲート電極２０６を接地する動作とを行う。ソース領域２０３Ｓ近傍に位置するゲート絶縁層２０４の電荷も消去することが可能となり、製造工程で帯電したソース領域近傍の電荷を消去することが可能となる。 （もっと読む）

【課題】 動作速度の向上および周辺回路面積の縮小化が達成可能である複数の不揮発性記憶装置を含む半導体装置を提供する。
【解決手段】 本発明の半導体装置は、行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置１００を含む。不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられたゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、第１導電型の第１および第２不純物領域３４，２４と、ビット導電層８０とを含む。ビット導電層８０は、ｉ行［ｊ＋１］列に配置されたメモリセル１００の第２不純物領域２４と、［ｉ＋１］行［ｊ＋１］列に配置されたメモリセル１００の第１不純物領域３４とを電気的に接続する。電荷捕捉層２２ｂのうちゲート導電層１４の一方の端部近傍に電荷蓄積領域を有し、他方の端部近傍には電荷蓄積領域を有さない。 （もっと読む）

【課題】工程数を削減した不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】浮遊ゲート電極１８からキャップ層３０まで、およびゲート電極２４からキャップ層３０までをマスクとして、半導体基板１１の上方から、メモリセルアレイ領域に不純物を自己整合的にイオン注入し、浮遊ゲート電極１８、およびゲート電極２４をそれぞれ挟むように第１不純物拡散層２１を形成する工程と、半導体基板１１の斜め上方から、ゲート電極２４を挟むように形成された第１不純物拡散層２１のうち、セルトランジスタ１２と反対側に形成されている第１不純物拡散層２１ａに不純物を選択的にイオン注入し、第１不純物拡散層２１ａを、不純物の濃度が第１不純物拡散層２１より高い第２不純物拡散層２２に転換する工程と、を具備する。 （もっと読む）

【課題】不揮発性半導体記憶装置の駆動時において、書き戻しに駆動電流が大きい、書き戻し時間が長い、チャネルコンダクタンスの劣化があるなどの課題があった。
【解決手段】第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層２ａａ，２ｂｂと、第１導電型のチャネル領域上の２層ゲート電極とを備えたトランジスタに対して、チャネル領域と一方の拡散層を第１の電圧レベルに設定し、拡散層の他方を第２の電圧レベルに設定し、コントロールゲート６を第１または第３の電圧レベルに設定し、第１の電圧レベルと第２の電圧レベルとの電位差が第１の電圧レベルと第３の電圧レベルとの電位差よりも絶対値において大きく設定し、チャネル電流が流れるトランジスタに対してそのチャネル領域を流れる電荷の一部をフローティングゲート４に注入するようにした。 （もっと読む）

【課題】書き換え時の閾値電圧変動を抑制し、かつ、データ保持特性低下を防止する。
【解決手段】メモリトランジスタＭが、シリコン基板１１に形成されているソース領域１７Ｓ等と、これと離れて形成されているドレイン領域１７Ｄ等と、両領域間のチャネル形成領域１１Ａを少なくとも覆って形成されているボトム絶縁膜１２Ａと、離散化された電荷蓄積手段（キャリアトラップ）を含む電荷蓄積膜１２Ｂと、トップ絶縁膜１２Ｃと、ゲート電極１３と、を有する。ボトム絶縁膜１２Ａは、チャネル形成領域１１Ａにおけるシリコン基板１１とのバリアハイトが、ＳｉＯ_２とＳｉとのバリアハイトより低いＳｉＯＮから形成され、このＳｉＯＮとＳｉとの界面は、窒素の組成比が９％以上である。 （もっと読む）