半導体装置およびその製造方法
【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリは、半導体基板１上に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１上に電荷蓄積部を有する絶縁膜５を介して形成されたメモリゲート電極ＭＧとを有しており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面２２上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。制御ゲート電極ＣＧは、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側とは反対側の側面２１の下部２１ａが突出し、また、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側の側面２２の下部２２ａが後退している。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面２３の下部２３ａが突出している。
【解決手段】スプリットゲート型の不揮発性メモリは、半導体基板１上に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１上に電荷蓄積部を有する絶縁膜５を介して形成されたメモリゲート電極ＭＧとを有しており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面２２上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。制御ゲート電極ＣＧは、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側とは反対側の側面２１の下部２１ａが突出し、また、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側の側面２２の下部２２ａが後退している。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面２３の下部２３ａが突出している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００４−１８６４５２号公報（特許文献１）、特開２００４−３４３０１４号公報（特許文献２）および特開２００４−１１１７４９号公報（特許文献３）には、ＭＯＮＯＳ型不揮発性メモリに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１８６４５２号公報
【特許文献２】特開２００４−３４３０１４号公報
【特許文献３】特開２００４−１１１７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
スプリットゲート型の不揮発性メモリには、積層ゲート絶縁膜として、例えば、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜からなる積層構造のＯＮＯ（Oxide-Nitride-Oxide）膜が形成され、不揮発性メモリの制御ゲート電極とメモリゲート電極とは、このＯＮＯ膜を介して隣接している。近年、上記不揮発性メモリにおいては、その電気的性能を向上させること、あるいは、信頼性を確保することなどが望まれている。
【０００７】
本発明の目的は、半導体装置の電気的性能を向上できる技術を提供することにある。また、本発明のその他の目的は、半導体装置の信頼性を向上できる技術を提供することである。また、本発明のその他の目的は、半導体装置の電気的性能を向上できる技術を提供し、かつ、半導体装置の信頼性を向上できる技術を提供することである。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による半導体装置は、スプリットゲート型の不揮発性メモリセルを備えた半導体装置であり、半導体基板上にゲート絶縁膜を介して形成された第１ゲート電極と、前記半導体基板上に電荷蓄積部を有する絶縁膜を介して形成された第２ゲート電極とを有しており、前記第２ゲート電極は、前記第１ゲート電極の第２側面上に前記絶縁膜を介して隣接している。前記第１ゲート電極は、前記第２ゲート電極に前記絶縁膜を介して隣接する側とは反対側の第１側面の下部が突出し、また、前記第２ゲート電極に前記絶縁膜を介して隣接する側の前記第１側面の下部が後退している。前記第２ゲート電極は、前記第１ゲート電極に前記絶縁膜を介して隣接する側の第３側面の下部が突出している。
【００１１】
また、代表的な実施の形態による半導体装置の製造方法は、不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板の主面上にゲート絶縁膜用の第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜上に、前記メモリセルを構成する第１ゲート電極用の第１シリコン膜を形成する工程、を有している。更に、（ｄ）前記（ｃ）工程後、前記第１シリコン膜をエッチングして第１シリコン膜パターンを形成する工程、（ｅ）前記（ｄ）工程後、前記半導体基板の主面と前記第１シリコン膜パターンの上面および側面上に、内部に電荷蓄積部を有する第２絶縁膜を形成する工程、（ｆ）前記（ｅ）工程後、前記第２絶縁膜上に、前記メモリセルを構成する第２ゲート電極用の第２シリコン膜を形成する工程、を有している。更に、（ｇ）前記（ｆ）工程後、前記第２シリコン膜をエッチングして、前記第１シリコン膜パターンと前記第２絶縁膜を介して隣り合い、前記メモリセルを構成する前記第２ゲート電極を形成する工程、（ｈ）前記第２絶縁膜の露出部を除去する工程、（ｉ）前記（ｈ）工程後、前記第１シリコン膜パターンをエッチングして、前記第２ゲート電極と前記第２絶縁膜を介して隣合う前記第１ゲート電極を形成する工程、を有している。そして、前記第１ゲート電極は、前記第２ゲート電極に前記第２絶縁膜を介して隣接する側の第２側面と、前記第２側面とは反対側の第１側面とを有しており、前記（ｄ）工程で形成された前記第１シリコン膜パターンは、後で前記第１ゲート電極の前記第２側面となる第４側面を有している。そして、前記（ｄ）工程では、前記第１シリコン膜パターンの前記第４側面の下部が後退するように、前記第１シリコン膜パターンを形成し、前記（ｉ）工程では、前記第１ゲート電極の前記第１側面の下部が突出するように、前記第１シリコン膜パターンを加工する。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
代表的な実施の形態によれば、半導体装置の電気的性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。また、電気的性能を向上させることができ、かつ、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】図１の一部を拡大した部分拡大断面図である。
【図３】メモリセルの等価回路図である。
【図４】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１０の部分拡大断面図である。
【図１３】図１１の部分拡大断面図である。
【図１４】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３１】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３２】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３３】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３４】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３５】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３６】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３７】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３８】本発明の一実施の形態である半導体装置の要部断面図である。
【図３９】本発明の一実施の形態である半導体装置の説明図である。
【図４０】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図４３】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
（実施の形態１）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１９】
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
【００２０】
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部が拡大して示してある。なお、図２は、理解を簡単にするために、図１の構造のうち、絶縁膜１３は図示を省略している。
【００２１】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域（後述の素子分離領域２に対応するが、ここでは図示されていない）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷ１が形成されている。メモリセル領域のｐ型ウエルＰＷ１には、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセル領域には複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
【００２２】
図１および図２に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２３】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
【００２４】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００２５】
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜５とを有している。
【００２６】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３，５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
【００２７】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面（側壁）２２上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【００２８】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【００２９】
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
【００３０】
絶縁膜５は、酸化シリコン膜（酸化膜）６ａと、酸化シリコン膜６ａ上の窒化シリコン膜（窒化膜、電荷蓄積層）６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜（酸化膜）６ｃとを有する積層膜からなる。
【００３１】
絶縁膜５は、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとの積層構造を有しているため、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ）間の領域とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間の領域とに延在している絶縁膜５を、積層ゲート絶縁膜（積層構造のゲート絶縁膜）とみなすこともできる。但し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間の絶縁膜５は、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【００３２】
絶縁膜５のうち、窒化シリコン膜６ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜６ｂは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５は、その内部に電荷蓄積部（電荷蓄積層、ここでは窒化シリコン膜６ｂ）を有する絶縁膜とみなすことができる。
【００３３】
窒化シリコン膜６ｂの上下に位置する酸化シリコン膜６ｃおよび酸化シリコン膜６ａは、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能することができる。窒化シリコン膜６ｂを酸化シリコン膜６ｃおよび酸化シリコン膜６ａで挟んだ構造とすることで、窒化シリコン膜６ｂへの電荷の蓄積が可能となる。酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃは、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【００３４】
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域（エクステンション領域）ＥＸ１と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域（ソース領域）１０ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域（エクステンション領域）ＥＸ２と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域（ドレイン領域）１０ｂとを有している。ｎ＋型半導体領域１０ａは、ｎ−型半導体領域ＥＸ１よりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域１０ｂは、ｎ−型半導体領域ＥＸ２よりも接合深さが深くかつ不純物濃度が高い。
【００３５】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側面（互いに隣接していない側の側面）上には、酸化シリコンなどの絶縁体（絶縁膜）からなるサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷが形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側面（側壁）２４上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側面（側壁）２１上とに、サイドウォールスペーサＳＷが形成されている。
【００３６】
ここで、制御ゲート電極ＣＧの側面（側壁）のうち、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側の側面（側壁）を、符号２２を付して側面（側壁）２２と称し、制御ゲート電極ＣＧの側面（側壁）のうち、側面（側壁）２２とは逆側（反対側）の側面（側壁）、すなわち半導体領域ＭＤ側の側面（側壁）を、符号２１を付して側面（側壁）２１と称することとする。また、メモリゲート電極ＭＧの側面（側壁）のうち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側の側面（側壁）を、符号２３を付して側面（側壁）２３と称し、メモリゲート電極ＭＧの側面（側壁）のうち、側面（側壁）２３とは逆側（反対側）の側面（側壁）、すなわち半導体領域ＭＳ側の側面（側壁）を、符号２４を付して側面（側壁）２４と称することとする。
【００３７】
ソース部のｎ−型半導体領域ＥＸ１はメモリゲート電極ＭＧに対して自己整合的に形成され、ｎ＋型半導体領域１０ａはメモリゲート電極ＭＧの側面（側壁）２４上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面２４上のサイドウォールスペーサＳＷの下（下方）に形成され、高濃度のｎ＋型半導体領域１０ａは、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１０ａは、低濃度のｎ−型半導体領域ＥＸ１に接し（隣接し）、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
【００３８】
ドレイン部のｎ−型半導体領域ＥＸ２は制御ゲート電極ＣＧに対して自己整合的に形成され、ｎ＋型半導体領域１０ｂは制御ゲート電極ＣＧの側面（側壁）２１上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側面２１上のサイドウォールスペーサＳＷの下（下方）に形成され、高濃度のｎ＋型半導体領域１０ｂは、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１０ｂは、低濃度のｎ−型半導体領域ＥＸ２に接し（隣接し）、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
【００３９】
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００４０】
ドレイン部のｎ−型半導体領域ＥＸ２に対しては、短チャネル特性（パンチスルー）抑制のためのハロー領域ＨＡが形成されている。すなわち、ｐ型ウエルＰＷ１において、ｎ−型半導体領域ＥＸ２を包み込む（覆う）ようにハロー領域ＨＡが形成されている。ハロー領域ＨＡは、ｎ−型半導体領域ＥＸ２とは逆の導電型で、かつｐ型ウエルＰＷ１とは同じ導電型であり、ｐ型ウエルＰＷ１よりも不純物濃度（ｐ型不純物濃度）が高く、ここではｐ型（ｐ型の半導体領域）である。
【００４１】
また、ハロー領域ＨＡは、ドレイン用のｎ−型半導体領域ＥＸ２に対して形成している（ｐ型ウエルＰＷ１においてｎ−型半導体領域ＥＸ２を包み込むように形成している）が、制御トランジスタの短チャネル特性抑制のために形成している。ソース用のｎ−型半導体領域ＥＸ１に対しては、ハロー領域ＨＡを形成しなくともよいが、メモリトランジスタの短チャネル特性抑制のために形成することもできる。
【００４２】
制御ゲート電極ＣＧは導電体（導電体膜）からなるが、好ましくはｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４からなる。制御ゲート電極ＣＧを構成するシリコン膜４は、好ましくはｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜４からなる。
【００４３】
メモリゲート電極ＭＧは導電体（導電体膜）からなるが、好ましくはシリコン膜７からなる。メモリゲート電極ＭＧを構成するシリコン膜７は、好ましくはｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜７は、より好ましくは、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）である。メモリゲート電極ＭＧは、後述するように、半導体基板１上に制御ゲート電極ＣＧを覆うように形成したシリコン膜７を異方性エッチングし、制御ゲート電極ＣＧの側面（側壁）上に絶縁膜５を介してこのシリコン膜７を残存させることにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面（側壁）２１上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。
【００４４】
本実施の形態においては、制御ゲート電極ＣＧは、半導体領域ＭＤ側の側面（第１側面、側壁）２１の下部２１ａが半導体領域ＭＤ側に突出し、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側の側面（第２側面、側壁）２２の下部２２ａが半導体領域ＭＤ側に後退している。また、メモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面（第３側面、側壁）２３の下部２３ａが制御ゲート電極ＣＧ側に突出している。これについては、後でより詳細に説明する。
【００４５】
メモリゲート電極ＭＧ（を構成するシリコン膜７）の上部（上面）と制御ゲート電極ＣＧ（を構成するシリコン膜４）の上部（上面）とｎ＋型半導体領域１０ａ，１０ｂの上部（上面、表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層（金属シリサイド膜）１２が形成されている。金属シリサイド層１２は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１２により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。制御ゲート電極ＣＧを構成するシリコン膜４と、その上部の金属シリサイド層１２とを合わせたものを、制御ゲート電極ＣＧとみなすこともでき、また、メモリゲート電極ＭＧを構成するシリコン膜７と、その上部の金属シリサイド層１２とを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１２を形成しない場合もあり得る。
【００４６】
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜１３が形成されている。絶縁膜１３は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。絶縁膜１３の上面は平坦化されている。
【００４７】
絶縁膜１３にはコンタクトホール（開口部、貫通孔）ＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。
【００４８】
プラグＰＧは、コンタクトホールＣＮＴの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン膜とすることができる。
【００４９】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１０ａ，１０ｂ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１０ａ，１０ｂ（の表面上の金属シリサイド層１２）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１２）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層１２）の一部などが露出される。そして、その露出部（コンタクトホールＣＮＴの底部の露出部）にプラグＰＧが接続される。なお、図１においては、ｎ＋型半導体領域１０ｂ（の表面上の金属シリサイド層１２）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【００５０】
プラグＰＧが埋め込まれた絶縁膜１３上には配線（配線層）Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、絶縁膜１３上に形成された絶縁膜（図１には示されていないが、後述の絶縁膜１４に対応する）に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。なお、図１においては、配線Ｍ１の例として、制御トランジスタのドレイン領域（半導体領域ＭＤ）にプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００５１】
図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１〜図３に示されるようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加されるベース電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜６ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００５２】
なお、図４の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００５３】
ＳＳＩ方式は、窒化シリコン膜６ｂにホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜６ｂにホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜６ｂにＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜６ｂにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００５４】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００５５】
ＳＳＩ方式の書込みでは、例えば図４の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ，Ｖｓ＝５Ｖ，Ｖｃｇ＝１Ｖ，Ｖｄ＝０．５Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜６ｂ中に電子（エレクトロン）を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積部である窒化シリコン膜６ｂにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜６ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００５６】
ＦＮ方式の書込みでは、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで書込みを行う。この際、電子はメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜６ｃをトンネリングして絶縁膜５中に注入され、絶縁膜５中の窒化シリコン膜６ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００５７】
なお、ＦＮ方式の書込みにおいて、半導体基板１から電子をトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００５８】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００５９】
ＢＴＢＴ方式の消去では、ＢＴＢＴ（Band-To-Band Tunneling）により発生したホール（正孔）を電荷蓄積部（絶縁膜５中の窒化シリコン膜６ｂ）に注入することにより消去を行う。例えば図４の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ，Ｖｓ＝６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝ｏｐｅｎ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜５中の窒化シリコン膜６ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる（消去状態となる）。
【００６０】
ＦＮ方式の消去では、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホール（正孔）をトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで消去を行う。この際、ホールはメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜６ｃをトンネリングして絶縁膜５中に注入され、絶縁膜５中の窒化シリコン膜６ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
【００６１】
なお、ＦＮ方式の消去において、半導体基板１からホールをトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００６２】
また、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）でメモリゲート電極ＭＧから電荷をトンネリングさせて窒化シリコン膜６ｂに注入する場合には、酸化シリコン膜６ｃの膜厚を酸化シリコン膜６ａの膜厚よりも薄くしておくことが好ましい。一方、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）で半導体基板１から電荷をトンネリングさせて窒化シリコン膜６ｂに注入する場合には、酸化シリコン膜６ａの膜厚を酸化シリコン膜６ｃの膜厚よりも薄くしておくことが好ましい。また、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（すなわち動作方式Ａの場合）は、酸化シリコン膜６ｃの膜厚を酸化シリコン膜６ａの膜厚以上としておくことが好ましい。
【００６３】
読出し時には、例えば図４の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００６４】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００６５】
図５は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図６〜図２９は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図６〜図１１および図１４〜図２９の断面図には、メモリセル領域（不揮発性メモリのメモリセルＭＣが形成される領域）１Ａおよび周辺回路領域（不揮発性メモリ以外の回路が形成される領域）１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。また、図１２は図１０の部分拡大断面図に対応し、図１３は図１１の部分拡大断面図に対応している。メモリセル領域１Ａと周辺回路領域１Ｂとは同じ半導体基板１に形成されている。メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図６〜図１１および図１４〜図２９の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００６６】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
【００６７】
図６に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する（図５のステップＳ１）。それから、半導体基板１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）２を形成する（図５のステップＳ２）。素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域２を形成することができる。
【００６８】
次に、図７に示されるように、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図５のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板１の主面から所定の深さにわたって形成される。
【００６９】
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるＭＩＳＦＥＴのしきい電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００７０】
次に、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板１の主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜３を形成する（図５のステップＳ４）。絶縁膜３は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜３の膜厚（形成膜厚）は、例えば２〜３ｎｍ程度とすることができる。
【００７１】
次に、図８に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３上に、ゲート電極用の導電体膜（導体膜）としてシリコン膜４を形成（堆積）する（図５のステップＳ５）。シリコン膜４は、多結晶シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜４の膜厚（堆積膜厚）は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜４をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００７２】
シリコン膜４を形成した後、シリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスク（イオン注入阻止マスク）として用いて、メモリセル領域１Ａのシリコン膜４にｎ型不純物をイオン注入法などによって導入する。これにより、メモリセル領域１Ａのシリコン膜４は、ｎ型不純物が導入されてｎ型のシリコン膜４（ドープトポリシリコン膜）となる。
【００７３】
次に、メモリセル領域１Ａのシリコン膜４をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、メモリセル領域１Ａにシリコン膜パターン（第１シリコン膜パターン）ＳＰ１を形成する（図５のステップＳ６）。このステップＳ６のパターニング工程は、次のようにして行うことができる（図９および図１０参照）。
【００７４】
すなわち、まず、図９に示されるように、シリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ１を形成する。このフォトレジストパターンＰＲ１は、周辺回路領域１Ｂ全体と、メモリセル領域１Ａにおけるシリコン膜パターンＳＰ１形成予定領域とに形成される。それから、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、シリコン膜４をエッチングしてパターニングすることで、図１０に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜４からなるシリコン膜パターンＳＰ１を形成する。この際、周辺回路領域１Ｂでは、フォトレジストパターンＰＲ１を形成していたため、シリコン膜４のパターニングは行われていない。周辺回路領域１Ｂに残存するシリコン膜４を、シリコン膜パターン（第２シリコン膜パターン）ＳＰ２とみなすこともできる。シリコン膜パターンＳＰ１の下には、絶縁膜３が残存している。従って、シリコン膜パターンＳＰ１は、半導体基板１（ｐ型ウエルＰＷ１）上に絶縁膜３を介して形成された状態となっている。その後、フォトレジストパターンＰＲ１を除去する。図１０には、フォトレジストパターンＰＲ１を除去した段階が示されている。
【００７５】
シリコン膜パターンＳＰ１の一部が、後で制御ゲート電極ＣＧとなり、その制御ゲート電極ＣＧの側面（側壁）２２となる側面（第４側面、側壁）ＳＰ１ａを、シリコン膜パターンＳＰ１は有している。
【００７６】
具体的には、シリコン膜パターンＳＰ１は、ドレイン領域を共有するメモリセルの制御ゲート電極ＣＧ同士を繋いだパターンを有している。このため、シリコン膜パターンＳＰ１の互いに反対側に位置する側面（側壁）ＳＰ１ａのうち、一方の側面（側壁）ＳＰ１ａが、後で、ドレイン領域を共有するメモリセルの一方の制御ゲート電極ＣＧの上記側面２２となり、他方の側面（側壁）ＳＰ１ａが、後で、ドレイン領域を共有するメモリセルの他方の制御ゲート電極ＣＧの上記側面２２となる。
【００７７】
メモリセル領域１Ａにおいて、シリコン膜パターンＳＰ１で覆われた部分以外の絶縁膜３は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００７８】
また、本実施の形態においては、ステップＳ６（シリコン膜パターンＳＰ１形成工程）において、図１０に示されるように、シリコン膜パターンＳＰ１の側面ＳＰ１ａの下部ＳＰ１ｂが後退するように、シリコン膜パターンＳＰ１を形成する。これは、ステップＳ６におけるエッチング条件などを調整することで実現でき、その手法の一例については後で説明する。
【００７９】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００８０】
次に、洗浄処理を行って、半導体基板１の主面を清浄化処理した後、図１１に示されるように、半導体基板１の主面（表面）とシリコン膜パターンＳＰ１の表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用の絶縁膜５を形成する（図５のステップＳ７）。なお、図１２は、絶縁膜５を形成する前の段階におけるメモリセル領域１Ａの一部を拡大した部分拡大断面図であり、図１３は、絶縁膜５を形成した段階におけるメモリセル領域１Ａの一部を拡大した部分拡大断面図である。このため、図１２は、上記図１０の一部を拡大した部分拡大断面図に対応し、図１３は、図１１の一部を拡大した部分拡大断面図に対応している。
【００８１】
絶縁膜５は、上記のように、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜からなるが、図面を見やすくするために、図１１は、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜を、単に絶縁膜５として図示している。従って、実際には、図１３に示されるように、絶縁膜５は、酸化シリコン膜（酸化膜）６ａと、酸化シリコン膜６ａ上の窒化シリコン膜（窒化膜）６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜（酸化膜）６ｃとの積層膜からなる。ステップＳ７において、図１１および図１３に示されるように、絶縁膜５は、半導体基板１（ｐ型ウエルＰＷ１および素子分離領域２を含む）の主面（表面）とシリコン膜パターンＳＰ１の表面（側面および上面）とシリコン膜４の表面（側面および上面）とに形成される（但しシリコン膜パターンＳＰ１の下部とシリコン膜４の下部とには絶縁膜５は形成されない）。また、成膜工程上、素子分離領域２上にも絶縁膜５が形成されることが一般的であるが、素子分離領域２上には絶縁膜５が形成されなくともよい。
【００８２】
絶縁膜５のうち、酸化シリコン膜６ａ，６ｃは、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜５のうち、窒化シリコン膜６ｂは、例えばＣＶＤ法により形成することができる。
【００８３】
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜６ｂを形成しているが、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層（電荷蓄積部）として使用することもできる。また、シリコンナノドットで電荷蓄積層（電荷蓄積部）を形成することもできる。
【００８４】
絶縁膜５を形成するには、例えば、半導体基板１（ｐ型ウエルＰＷ１）の表面上とシリコン膜パターンＳＰ１の表面（側面および上面）上とシリコン膜４の表面（側面および上面）上とに酸化シリコン膜６ａを熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜６ａ上に窒化シリコン膜６ｂをＣＶＤ法で堆積し、更に窒化シリコン膜６ｂ上に酸化シリコン膜６ｃをＣＶＤ法または熱酸化あるいはその両方で形成する。これにより、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜からなる絶縁膜５を形成することができる。
【００８５】
酸化シリコン膜６ａの厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜６ｂの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜６ｃの厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜（絶縁膜６のうちの最上層の酸化シリコン膜６ｃ）は、例えば窒化膜（絶縁膜５のうちの中間層の窒化シリコン膜６ｂ）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
【００８６】
絶縁膜５は、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、絶縁膜５は、メモリトランジスタの電荷保持（電荷蓄積）機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜６ａ，６ｃ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜６ｂ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜５を、酸化シリコン膜６ａと、酸化シリコン膜６ａ上の窒化シリコン膜６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜６ｃとを有する積層膜とすることで達成できる。
【００８７】
次に、図１４に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜５上に、メモリセル領域１Ａにおいてはシリコン膜パターンＳＰ１を覆うように、周辺回路領域１Ｂにおいてはシリコン膜４を覆うように、メモリゲート電極ＭＧ形成用の導電体膜としてシリコン膜７を形成（堆積）する（図５のステップＳ８）。なお、図１４および以降の図１５〜図２９でも、上記図１１と同様に、図面を見易くするために、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜を、単に絶縁膜５として図示している。
【００８８】
シリコン膜７は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜７の膜厚（堆積膜厚）は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜７をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８９】
シリコン膜７は、ｎ型不純物が導入されて低抵抗とされている。シリコン膜７の成膜後のイオン注入でシリコン膜７にｎ型不純物を導入することもできるが、シリコン膜７の成膜時にシリコン膜７にｎ型不純物を導入することもできる。シリコン膜７の成膜時にｎ型不純物を導入する場合には、シリコン膜７の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜７を成膜することができる。いずれにしても、メモリセル領域１Ａおよび周辺回路領域１Ｂに、ｎ型不純物が導入されたシリコン膜７が形成される。
【００９０】
次に、異方性エッチング技術によりシリコン膜７をエッチバック（エッチング、ドライエッチング、異方性エッチング）して、メモリゲート電極ＭＧを形成する（図５のステップＳ９）。
【００９１】
ステップＳ９のエッチバック工程では、シリコン膜７の堆積膜厚の分だけシリコン膜７を異方性エッチング（エッチバック）することにより、シリコン膜パターンＳＰ１の両方の側面（側壁）ＳＰ１ａ上に（絶縁膜５を介して）シリコン膜７をサイドウォールスペーサ状に残し、他の領域のシリコン膜７を除去する。これにより、図１５に示されるように、メモリセル領域１Ａにおいて、シリコン膜パターンＳＰ１の両方の側面（側壁）ＳＰ１ａ上に、絶縁膜５を介してサイドウォールスペーサ状に残存したシリコン膜７により、メモリゲート電極ＭＧが形成される。メモリゲート電極ＭＧは、絶縁膜５上に、シリコン膜パターンＳＰ１と絶縁膜５を介して隣合うように形成される。また、周辺回路領域１Ｂに残存させているシリコン膜４の側面（側壁）上にも、シリコン膜７が絶縁膜５を介してサイドウォールスペーサ状に残存するが、これをシリコンスペーサ８と称することとする。
【００９２】
ステップＳ９のエッチバック工程を行った段階で、メモリゲート電極ＭＧとシリコンスペーサ８で覆われていない領域の絶縁膜５が露出される。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ８で堆積するシリコン膜７の堆積膜厚を調整することで、メモリゲート長を調整することができる。
【００９３】
また、上記ステップＳ６（シリコン膜パターンＳＰ１形成工程）において、シリコン膜パターンＳＰ１を、シリコン膜パターンＳＰ１の側面ＳＰ１ａの下部３１ａが後退した構造に形成していたことにより、ステップＳ９で形成されたメモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面（上記側面２３）の下部が制御ゲート電極ＣＧ側に突出した構造となる。
【００９４】
次に、図１６に示されるように、絶縁膜５のうち、メモリゲート電極ＭＧおよびシリコンスペーサ８で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図５のステップＳ１０）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよびシリコン膜パターンＳＰ１間とに位置する絶縁膜５は、除去されずに残存し、他の領域の絶縁膜５は除去される。図１６からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧとシリコン膜パターンＳＰ１の間の領域の、両領域にわたって絶縁膜５が連続的に延在している。
【００９５】
次に、メモリセル領域１Ａのシリコン膜パターンＳＰ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、メモリセル領域１Ａに制御ゲート電極ＣＧを形成する（図５のステップＳ１１）。このステップＳ１１のパターニング工程は、次のようにして行うことができる（図１７および図１８参照）。
【００９６】
すなわち、まず、図１７に示されるように、半導体基板１の主面上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ２を形成する。このフォトレジストパターンＰＲ２は、メモリセル領域１Ａにおいては、メモリゲート電極ＭＧと、それに隣接する（絶縁膜５を介して隣接する）制御ゲート電極ＣＧとなるべき部分のシリコン膜パターンＳＰ１とを覆い、制御ゲート電極ＣＧとはならない部分のシリコン膜パターンＳＰ１を露出するように、形成される。すなわち、フォトレジストパターンＰＲ２は、メモリセル領域１Ａにおいては、メモリゲート電極ＭＧと、それに隣接する制御ゲート電極ＣＧ形成予定領域とを覆い、制御ゲート電極ＣＧとはならない部分のシリコン膜パターンＳＰ１を露出するように形成される。一方、周辺回路領域１Ｂでは、全体にフォトレジストパターンＰＲ２が形成され、周辺回路領域１Ｂのシリコン膜４はフォトレジストパターンＰＲ２で覆われる。それから、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、シリコン膜パターンＳＰ１をエッチングしてパターニングすることで、図１８に示されるように、メモリセル領域１Ａに制御ゲート電極ＣＧを形成する。その後、フォトレジストパターンＰＲ２を除去する。図１８には、フォトレジストパターンＰＲ２を除去した段階が示されている。
【００９７】
制御ゲート電極ＣＧは、パターニングされたシリコン膜パターンＳＰ１からなる。上述のように、シリコン膜パターンＳＰ１は、パターニングされたシリコン膜４からなるため、制御ゲート電極ＣＧは、シリコン膜４により形成されたことになる。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。従って、制御ゲート電極ＣＧは、半導体基板１（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜３を介して形成された状態となっており、絶縁膜５を介してメモリゲート電極ＭＧと隣り合っている。
【００９８】
また、ステップ１１でシリコン膜パターンＳＰ１をエッチングする際に、メモリゲート電極ＭＧは、フォトレジストパターンＰＲ２で覆われていたので、エッチングされずに残存する。絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって連続的に延在している。また、ステップ１１でシリコン膜パターンＳＰ１をエッチングする際に、周辺回路領域１Ｂでは、フォトレジストパターンＰＲ２を形成していたため、周辺回路領域１Ｂのシリコン膜４のパターニングは行われていない。
【００９９】
また、本実施の形態においては、ステップＳ１１（制御ゲート電極ＣＧ形成工程）において、図１８に示されるように、制御ゲート電極ＣＧの側面２１の下部２１ａが突出するように、シリコン膜パターンＳＰ１を加工して制御ゲート電極ＣＧを形成する。これは、ステップＳ１１におけるエッチング条件などを調整することで実現でき、その手法の一例については後で説明する。
【０１００】
次に、半導体基板１の主面上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのｐチャネル型ＭＩＳＦＥＴ形成予定領域にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、周辺回路領域１Ｂのｎチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜４にｎ型不純物をイオン注入法などで導入する。これにより、周辺回路領域１Ｂにおいて、ｎチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜４は、ｎ型不純物が導入されてｎ型のシリコン膜４となる。
【０１０１】
次に、周辺回路領域１Ｂのシリコン膜４（すなわちシリコン膜パターンＳＰ２）をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、周辺回路領域１Ｂにゲート電極ＧＥを形成する（図５のステップＳ１２）。このステップＳ１２のパターニング工程は、次のようにして行うことができる（図１９および図２０参照）。
【０１０２】
すなわち、まず、図１９に示されるように、半導体基板１の主面上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ３を形成する。このフォトレジストパターンＰＲ３は、メモリセル領域１Ａ全体と周辺回路領域１Ｂのゲート電極ＧＥ形成予定領域とに形成される。それから、このフォトレジストパターンＰＲ３をエッチングマスクとして用いて、周辺回路領域１Ｂのシリコン膜４（すなわちシリコン膜パターンＳＰ２）をエッチングによりパターニングして、図２０に示されるように、ゲート電極ＧＥを形成する。この際、シリコンスペーサ８もエッチングされて除去され得る。一方、メモリセル領域１Ａは、フォトレジストパターンで覆われているため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧはエッチングされない。その後、このフォトレジストパターンＰＲ３を除去する。図２０には、フォトレジストパターンＰＲ３を除去した段階が示されている。
【０１０３】
このようにして、図２０に示されるように、パターニングされたｎ型のシリコン膜４からなるゲート電極ＧＥが形成される。ゲート電極ＧＥは、不揮発性メモリ以外の回路を構成するＭＩＳＦＥＴのゲート電極である。
【０１０４】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入（ドーピング）することで、図２１に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３を形成する（図５のステップＳ１３）。
【０１０５】
この際、ｎ−型半導体領域ＥＸ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面２４（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側面２４）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側面２１（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側面２１）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁に自己整合して形成される。ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能し、ｎ−型半導体領域ＥＸ３は周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３形成のためのイオン注入は、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
【０１０６】
次に、メモリセル領域１Ａの半導体基板１（ｐ型ウエルＰＷ１）にｐ型不純物のイオン注入（ハローイオン注入）を行って、ハロー領域（ｐ型半導体領域）ＨＡを形成する（図５のステップＳ１４）。ハロー領域ＨＡは、ｎ−型半導体領域ＥＸ２を包み込む（覆う）ように形成され、ｐ型ウエルＰＷ１よりも不純物濃度（ｐ型不純物濃度）が高い。
【０１０７】
ハロー領域ＨＡは、ｎ−型半導体領域ＥＸ２に対して形成されたハロー領域であり、ｐ型ウエルＰＷ１においてｎ−型半導体領域ＥＸ２を包み込む（覆う）ように形成されるが、ｎ−型半導体領域ＥＸ２とは逆の導電型で、かつｐ型ウエルＰＷ１とは同じ導電型であり、ここではｐ型（ｐ型の半導体領域）である。ハロー領域ＨＡは、短チャネル特性（パンチスルー）抑制のために形成される。
【０１０８】
ハロー領域ＨＡを形成するためのイオン注入の際、制御ゲート電極ＣＧはマスク（イオン注入阻止マスク）として機能することができるが、このハロー領域ＨＡを形成するためのイオン注入は、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、ｎ−型半導体領域ＥＸ２を包み込む（覆う）ようにハロー領域ＨＡを的確に形成することができる。なお、一般のイオン注入では、半導体基板１の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板１の主面に対して垂直な方向から所定の角度（傾斜角）傾斜した方向に不純物イオンを加速して打ち込む。
【０１０９】
また、ｎ−型半導体領域ＥＸ２とハロー領域ＨＡとは、必ずしもこの順序で形成しなくともよいが、ｎ−型半導体領域ＥＸ２を形成するイオン注入とハロー領域ＨＡを形成するイオン注入とは、少なくとも、制御ゲート電極ＣＧ形成後で、かつ、後述のサイドウォールスペーサＳＷを形成する前に行う必要がある。
【０１１０】
また、ハロー領域ＨＡは、短チャネル特性抑制のために形成するため、ドレイン用のｎ−型半導体領域ＥＸ２に対して形成する（ｎ−型半導体領域ＥＸ２を包み込むように形成する）が、ソース用のｎ−型半導体領域ＥＸ１に対しては、ハロー領域ＨＡを形成する必要は無い。このため、ハロー領域ＨＡを形成するためのイオン注入の際には、ソース用のｎ−型半導体領域ＥＸ１は、フォトレジストパターンで覆っておき、ｎ−型半導体領域ＥＸ１に対しては、ｐ型のハロー領域が形成されないようにすればよい。図２１の場合は、周辺回路領域１Ｂ全体とメモリセル領域１Ａのｎ−型半導体領域ＥＸ１とをフォトレジストパターン（図示せず）で覆った状態で、ハロー領域ＨＡを形成するためのイオン注入を行い、ｎ−型半導体領域ＥＸ２に対してハロー領域ＨＡを形成するが、ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ３に対してはハロー領域を形成しない場合が示されている。他の形態として、短チャネル特性抑制のためにｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ３に対してもハロー領域を形成することもできる。
【０１１１】
次に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側面（絶縁膜５を介して互いに隣合う側とは反対側の側面２１，２４）上に、例えば酸化シリコンなどの絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷを形成する（図５のステップＳ１５）。このステップＳ１５のサイドウォールスペーサＳＷ形成工程は、次のようにして行うことができる（図２２および図２３参照）。
【０１１２】
すなわち、まず、図２２に示されるように、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜９を形成（堆積）する。それから、この絶縁膜９を異方性エッチング（エッチバック）することによって、図２３に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側面２１，２４上に選択的にこの絶縁膜９を残して、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側面（絶縁膜５を介して互いに隣合う側とは反対側の側面２１，２４）上と、ゲート電極ＧＥの両側面（側壁）上とに形成される。
【０１１３】
次に、図２４に示されるように、ｎ＋型半導体領域（不純物拡散層）１０ａ，１０ｂ，１０ｃをイオン注入法などを用いて形成する（図５のステップＳ１６）。
【０１１４】
例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側面（側壁）上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入することで、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃを形成することができる。この際、ｎ＋型半導体領域１０ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面２４上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域１０ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側面２１上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域１０ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側面上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（lightly doped drain）構造が形成される。
【０１１５】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域１０ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域１０ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域１０ｃとにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域ＳＤが形成される。
【０１１６】
次に、ソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤ，ＳＤ（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３およびｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ）に導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１１７】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成され、周辺回路領域１ＢにＭＩＳＦＥＴが形成される。
【０１１８】
次に、半導体基板１の主面全面上に酸化シリコン膜をＣＶＤ法などにより形成する。それから、フォトリソグラフィ法およびエッチング法を用いてｎ＋型半導体領域１０ａ，１０ｂ，１０ｃの上面（表面）と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とゲート電極ＧＥの上面のシリコン面（シリコン領域、シリコン膜）を露出させる。それから、図２５に示されるように、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃの上面（表面）上とメモリゲート電極ＭＧの上面（サイドウォールスペーサＳＷで覆われていない部分）上と制御ゲート電極ＣＧの上面上とゲート電極ＧＥの上面上とを含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、金属膜１１を形成（堆積）する。金属膜１１は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。
【０１１９】
次に、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上層部分（表層部分）を金属膜１１と反応さる。これにより、図２６に示されるように、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部（上面、表面、上層部）に、それぞれ金属シリサイド層１２が形成される。金属シリサイド層１２は、例えばコバルトシリサイド層（金属膜１１がコバルト膜の場合）またはニッケルシリサイド層（金属膜１１がニッケル膜の場合）とすることができる。その後、未反応の金属膜１１を除去する。図２６にはこの段階の断面図が示されている。このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部に金属シリサイド層１２を形成し、それによって、ソース、ドレインや各ゲート電極（ＣＧ，ＭＧ，ＧＥ）の抵抗を低抵抗化することができる。
【０１２０】
次に、図２７に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）１３を形成（堆積）する。絶縁膜１３は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜１３の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１３の上面を平坦化する。
【０１２１】
次に、フォトリソグラフィ法を用いて絶縁膜１３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜１２をドライエッチングすることにより、図２８に示されるように、絶縁膜１２にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。
【０１２２】
次に、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１２３】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜１３上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、絶縁膜１３上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２８では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１２４】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ（の表面上の金属シリサイド層１２）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１２）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層１２）の一部、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層１２）の一部などが露出される。なお、図２８の断面図においては、ｎ＋型半導体領域１０ｂ，１０ｃ（の表面上の金属シリサイド層１２）の一部がコンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１２５】
次に、図２９に示されるように、プラグＰＧが埋め込まれた絶縁膜１３上に、絶縁膜１４を形成する。絶縁膜１４は、複数の絶縁膜の積層膜で形成することもできる。
【０１２６】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１４の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１４上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１２７】
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（半導体領域ＳＤ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１２８】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１２９】
次に、本実施の形態の構成および効果について、より詳細に説明する。
【０１３０】
本実施の形態の半導体装置の主要な特徴の一つは、制御ゲート電極ＣＧの側面２１の下部２１ａが、半導体領域ＭＤ側（半導体領域ＭＤに近づく側、すなわちメモリゲート電極ＭＧから遠ざかる側）に突出している（突き出している、飛び出している、張り出している）ことである。すなわち、制御ゲート電極ＣＧのゲート長方向に平行な断面（図１および図２はこの断面に対応している）で見ると、図１および図２からも分かるように、制御ゲート電極ＣＧの側面２１は、その下部２１ａが半導体領域ＭＤ側に突出している。つまり、制御ゲート電極ＣＧの側面２１は、下部２１ａ以外は、ほぼ平坦面（半導体基板１の主面に対して略垂直な面）であるのに対して、下部２１ａが半導体領域ＭＤ側に突出している。また、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出していることは、制御ゲート電極ＣＧの半導体領域ＭＤ側の下端部が半導体領域ＭＤ側に突出していることを意味している。また、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出していることは、制御ゲート電極ＣＧの下面２５がゲート長方向（制御ゲート電極ＣＧのゲート長方向）に伸びるように、制御ゲート電極ＣＧの側面２１の下部２１ａが突出している（すなわち制御ゲート電極ＣＧの半導体領域ＭＤ側の下端部が突出している）ことを意味している。
【０１３１】
ここで、制御ゲート電極ＣＧは、互いに反対側に位置する側面２１および２２を有しているが、制御ゲート電極ＣＧの側面２２は、絶縁膜５を介してメモリゲート電極ＭＧに隣接（対向）する側の側面であり、制御ゲート電極ＣＧの側面２１は、側面２２の反対側の側面である。制御ゲート電極ＣＧの側面２１は、半導体領域ＭＤ側の側面とみなすことができ、制御ゲート電極ＣＧの側面２２は、制御ゲート電極ＣＧ側の側面とみなすことができる。サイドウォールスペーサＳＷは、制御ゲート電極ＣＧの側面２１上に形成されているが、制御ゲート電極ＣＧの側面２２上には絶縁膜５を介してメモリゲート電極ＭＧが形成されているため、制御ゲート電極ＣＧの側面２２上にはサイドウォールスペーサＳＷは形成されていない。また、制御ゲート電極ＣＧの下面２５は、絶縁膜３を介して半導体基板１（ｐ型ウエルＰＷ１）に対向している面である。また、制御ゲート電極ＣＧの半導体領域ＭＤ側の下端部は、制御ゲート電極ＣＧの側面２１の下部２１ａと制御ゲート電極ＣＧの下面２５とで挟まれた下端部（角部）に対応している。
【０１３２】
本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出していることにより、制御ゲート電極ＣＧとプラグＰＧとの間の距離（間隔）Ｌ１を小さくせずとも、制御ゲート電極ＣＧのゲート長（実効的なゲート長）を大きくすることができる。すなわち、制御ゲート電極ＣＧとプラグＰＧとの距離Ｌ１を一定にしたときに、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出している場合と、突出していない場合（すなわち本実施の形態とは異なり側面２１全体が平坦面である場合）とを比べると、制御ゲート電極ＣＧのゲート長は、前者（側面２１の下部２１ａが突出している場合）の方が、半導体領域ＭＤ側に突出した距離Ｌ２の分だけ、大きくなる。
【０１３３】
ここで、制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１は、制御ゲート電極ＣＧの側面２１の上部と、プラグＰＧとの間の距離（但し制御ゲート電極ＣＧのゲート長に平行な方向の距離）に対応しており、図１に示してある。また、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出している上記距離Ｌ２は、制御ゲート電極ＣＧの側面２１のうち、下部２１ａ以外のほぼ平坦な面を基準として、側面２１の下部２１ａ（制御ゲート電極ＣＧの半導体領域ＭＤ側の下端部）が半導体領域ＭＤ側に突出している距離に対応しており、図２に示してある。
【０１３４】
制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１を小さくすると、制御ゲート電極ＣＧとプラグＰＧとの近接やあるいは短絡を招きやすくなるため、半導体装置の製造歩留まりや信頼性を低下させてしまう可能性がある。このため、制御ゲート電極ＣＧとプラグＰＧとの短絡を確実に防止し、また、制御ゲート電極ＣＧとプラグＰＧとが近接したことによる信頼性の低下を確実に防止するためには、制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１は、ある程度以上の値（距離）を確保することが望ましい。一方、本実施の形態とは異なり制御ＣＧの側面２１全体が平坦面である場合、制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１を大きくしながら、制御ゲート電極ＣＧのゲート長を大きくしようとすると、メモリセルの寸法（制御ゲート電極ＣＧのゲート長に平行な方向での寸法）が大きくなってしまい、半導体装置の小型化（小面積化）や高性能化（メモリ容量の増加）の点で不利となる。
【０１３５】
それに対して、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出していることにより、制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１を小さくしなくとも、制御ゲート電極ＣＧのゲート長を大きくすることができる。すなわち、制御ゲート電極ＣＧとプラグＰＧとの距離Ｌ１を一定にしたときに、制御ゲート電極ＣＧの側面２１の下部２１ａを半導体領域ＭＤ側に突出させたことで、半導体領域ＭＤ側に突出した距離Ｌ２の分だけ、制御ゲート電極ＣＧのゲート長を大きくすることができる。このため、半導体装置の製造歩留まりや信頼性を向上させることができるとともに、半導体装置の小型化（小面積化）や高性能化（メモリ容量の増加）を図ることができる。
【０１３６】
また、制御ゲート電極ＣＧの側面２１の下部２１ａを半導体領域ＭＤ側に突出させた場合には、突出させない場合（すなわち本実施の形態とは異なり側面２１全体が平坦面である場合）に比べて、制御ゲート電極ＣＧの側面２１の下部２１ａとプラグＰＧとの間の距離は小さくなる。しかしながら、コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧは、テーパ形状となっている。すなわち、コンタクトホールＣＮＴの側壁（すなわちプラグＰＧの側面）は、半導体基板１の主面に垂直な方向から傾斜している（コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧが上部よりも下部で径が小さくなるように傾斜している）。プラグＰＧがテーパ形状を有していると、制御ゲート電極ＣＧにおいて、プラグＰＧに近いのは、制御ゲート電極ＣＧの側面２１の上部となる。
【０１３７】
このため、たとえ制御ゲート電極ＣＧの側面２１の下部２１ａを半導体領域ＭＤ側に突出させることで、制御ゲート電極ＣＧの側面２１の下部２１ａがプラグＰＧに近づいたとしても、プラグＰＧのテーパ形状により、制御ゲート電極ＣＧの側面２１の下部２１ａとプラグＰＧとの間の距離は十分に確保することができる。つまり、制御ゲート電極ＣＧの側面２１全体をプラグＰＧに近づけた場合には、製造歩留まりや信頼性の低下の懸念が生じるが、本実施の形態のように、制御ゲート電極ＣＧの側面２１のうち、下部２１ａ以外はプラグＰＧから離れさせ、下部２１ａのみを突出させて結果としてプラグＰＧに近づいたとしても、プラグＰＧのテーパ形状のために、制御ゲート電極ＣＧの側面２１の下部２１ａとプラグＰＧとの間の距離を確保することができる。このため、制御ゲート電極ＣＧとプラグＰＧとの近接やあるいは短絡を的確に防止でき、半導体装置の製造歩留まりや信頼性を向上させることができる。
【０１３８】
本実施の形態の半導体装置の主要な特徴の他の一つは、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側（半導体領域ＭＤに近づく側、すなわちメモリゲート電極ＭＧから遠ざかる側）に後退している（窪んでいる、引っ込んでいる）ことである。すなわち、制御ゲート電極ＣＧのゲート長方向に平行な断面（図１および図２はこの断面に対応している）で見ると、図１および図２からも分かるように、制御ゲート電極ＣＧの側面２２は、その下部２２ａが半導体領域ＭＤ側（半導体領域ＭＤに近づく側、すなわちメモリゲート電極ＭＧから遠ざかる側）に後退している。つまり、メモリゲート電極ＭＧの側面２２は、下部２２ａ以外は、ほぼ平坦面（半導体基板１の主面に対して略垂直な面）であるのに対して、下部２２ａが半導体領域ＭＤ側に後退している。また、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退していることは、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の下端部が半導体領域ＭＤ側に後退していることを意味している。また、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退していることは、制御ゲート電極ＣＧの下面２５がゲート長方向（制御ゲート電極ＣＧのゲート長方向）に縮むように、制御ゲート電極ＣＧの側面２２の下部２２ａが後退している（すなわち制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の下端部が後退している）ことを意味している。
【０１３９】
本実施の形態の半導体装置の主要な特徴の更に他の一つは、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側（制御ゲート電極ＣＧに近づく側、すなわち半導体領域ＭＳから遠ざかる側）に突出している（突き出している、飛び出している、張り出している）ことである。すなわち、制御ゲート電極ＣＧのゲート長方向に平行な断面（図１および図２はこの断面に対応している）で見ると、図１および図２からも分かるように、メモリゲート電極ＭＧの側面２３は、その下部２３ａが制御ゲート電極ＣＧ側に突出している。つまり、メモリゲート電極ＭＧの側面２３は、下部２３ａ以外は、ほぼ平坦面（半導体基板１の主面に対して略垂直な面）であるのに対して、下部２３ａが制御ゲート電極ＣＧ側に突出している。また、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出していることは、メモリゲート電極ＭＧの制御ゲート電極ＣＧ側の下端部が制御ゲート電極ＣＧ側に突出していることを意味している。また、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出していることは、メモリゲート電極ＭＧの下面２６がゲート長方向（メモリゲート電極ＭＧのゲート長方向）に伸びるように、メモリゲート電極ＭＧの側面２３の下部２３ａが突出している（すなわちメモリゲート電極ＭＧの制御ゲート電極ＣＧ側の下端部が突出している）ことを意味している。
【０１４０】
ここで、メモリゲート電極ＭＧの側面２３は、絶縁膜５を介して制御ゲート電極ＣＧに隣接（対向）する側の側面である。すなわち、制御ゲート電極ＣＧの側面２２とメモリゲート電極ＭＧの側面２３とが、絶縁膜５を介して隣接（対向）している。メモリゲート電極ＭＧにおいて、側面２３とは反対側の側面２４上にサイドウォールスペーサＳＷが形成されているが、メモリゲート電極ＭＧの側面２３上には絶縁膜５を介して制御ゲート電極ＣＧが形成されているため、メモリゲート電極ＭＧの側面２３上にはサイドウォールスペーサＳＷは形成されていない。メモリゲート電極ＭＧの側面２３は、制御ゲート電極ＣＧ側の側面とみなすことができ、メモリゲート電極ＭＧの側面２４は、半導体領域ＭＳ側の側面とみなすことができる。また、メモリゲート電極ＭＧの下面２６は、絶縁膜５を介して半導体基板１（ｐ型ウエルＰＷ１）に対向している面である。また、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の下端部は、制御ゲート電極ＣＧの側面２２の下部２２ａと制御ゲート電極ＣＧの下面２５とで挟まれた下端部（角部）に対応している。また、メモリゲート電極ＭＧの制御ゲート電極ＣＧ側の下端部は、メモリゲート電極ＭＧの側面２３の下部２３ａとメモリゲート電極ＭＧの下面２６とで挟まれた下端部（角部）に対応している。
【０１４１】
制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退していることと、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出していることは、関連している。すなわち、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退したことで、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させることができる。
【０１４２】
本実施の形態とは異なり、制御ゲート電極ＣＧの側面２２の下部２２ａを半導体領域ＭＤ側に後退させることなく、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させた場合には、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧに近接してしまうため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧が低下してしまう。
【０１４３】
一方、本実施の形態とは異なり、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退させたのに、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させない場合も考えられる。しかしながら、この場合には、ｐ型ウエルＰＷ１において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在する絶縁膜５の下方に、メモリゲート電極ＭＧによっても、制御ゲート電極ＣＧによっても電界が印加されにくく、チャネル領域が形成されにくい領域が発生しやすくなってしまう。これは、不揮発性メモリのメモリセルの読出し電流（読出し動作時にソース・ドレイン間に流れる電流値）の減少や、あるいは、書込み速度の低下などを引き起してしまう。
【０１４４】
それに対して、本実施の形態では、制御ゲート電極ＣＧの側面２２の下部２２ａを半導体領域ＭＤ側に後退させるとともに、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させているため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧を確保することができるとともに、不揮発性メモリのメモリセルの読出し電流の減少や書込み速度の低下を防止することができる。
【０１４５】
そして、本実施の形態では、制御ゲート電極ＣＧの側面２２の下部２２ａを半導体領域ＭＤ側に後退させることで、制御ゲート電極ＣＧのゲート長が小さくなるが、その分、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させることで、メモリゲート電極ＭＧのゲート長（実効的なゲート長）を大きくすることができる。
【０１４６】
このため、メモリゲート電極ＭＧについては、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させた分、メモリゲート電極ＭＧのゲート長を大きくすることができる。一方、制御ゲート電極ＣＧのゲート長（実効的なゲート長）は、上述したように、制御ゲート電極ＣＧの側面２１の下部２１ａを半導体領域ＭＤ側に突出させたことにより、大きくすることが可能である。このため、制御ゲート電極ＣＧについては、制御ゲート電極ＣＧの側面２２の下部２２ａを半導体領域ＭＤ側に後退させた分、制御ゲート電極ＣＧのゲート長が小さくなっても、制御ゲート電極ＣＧの側面２１の下部２１ａを半導体領域ＭＤ側に突出させた分、制御ゲート電極ＣＧのゲート長（実効的なゲート長）を大きくすることができる。
【０１４７】
従って、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａを突出させ、制御ゲート電極ＣＧの側面２２の下部２２ａを後退させ、メモリゲート電極ＭＧの側面２３の下部２３ａを突出させたことにより、メモリセルの寸法（制御ゲート電極ＣＧのゲート長に平行な方向での寸法）を大きくすることなく、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくすることができる。このため、半導体装置の小型化（小面積化）や高性能化（メモリ容量の増加）を図りながら、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくすることができる。また、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａを突出させ、制御ゲート電極ＣＧの側面２２の下部２２ａを後退させ、メモリゲート電極ＭＧの側面２３の下部２３ａを突出させたことにより、制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１を小さくすることなく、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくすることができる。このため、半導体装置の製造歩留まりや信頼性の向上を図りながら、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくすることができる。
【０１４８】
制御ゲート電極ＣＧのゲート長が小さいと、短チャネル効果が生じやすくなるが、制御ゲート電極ＣＧのゲート長を大きくすることで、短チャネル効果を抑制または防止することができる。このため、制御ゲート電極ＣＧのゲート長を大きくすることで、不揮発性メモリを有する半導体装置の性能（電気的性能）を向上させることができる。
【０１４９】
また、メモリゲート電極ＭＧのゲート長を大きくすることで、メモリゲート電極ＭＧの下に位置する電荷蓄積部（ここでは絶縁膜５の窒化シリコン膜６ｂ）のゲート長方向（メモリゲート電極ＭＧのゲート長方向）の寸法も大きくなるため、電荷蓄積部（ここでは絶縁膜５の窒化シリコン膜６ｂ）に蓄積可能なホールの量を大きくすることができる。消去時に電荷蓄積部（ここでは絶縁膜５の窒化シリコン膜６ｂ）に蓄積したホールの量が多ければ、消去後に多少ホールが消滅したとしても、消去状態（ホールが蓄積された状態）を保持（維持）することができる。従って、メモリゲート電極ＭＧのゲート長を大きくすることで、記憶情報の保持特性（特に消去状態の保持特性）を向上させることができ、不揮発性メモリを有する半導体装置の性能（電気的性能）を向上させることができる。
【０１５０】
本実施の形態では、上述のように、制御ゲート電極ＣＧの側面２１の下部２１ａを突出させ、制御ゲート電極ＣＧの側面２２の下部２２ａを後退させ、メモリゲート電極ＭＧの側面２３の下部２３ａを突出させたことにより、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくすることができる。そして、制御ゲート電極ＣＧの側面２１の下部２１ａの突出量と、制御ゲート電極ＣＧの側面２２の下部２２ａの後退量と、メモリゲート電極ＭＧの側面２３の下部２３ａの突出量とを制御することで、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の合計値の増大量を、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長のどちらにどの程度配分するかを調整することができる。すなわち、制御ゲート電極ＣＧの側面２１の下部２１ａの突出量を大きくし、制御ゲート電極ＣＧの側面２２の下部２２ａの後退量を小さく（これに伴いメモリゲート電極ＭＧの側面２３の下部２３ａの突出量も小さくなる）した場合には、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の合計値の増大量は、主として制御ゲート電極ＣＧのゲート長の増大に配分されるようになる。一方、メモリゲート電極ＭＧの側面２３の下部２３ａの突出量を大きくした場合（これに伴い制御ゲート電極ＣＧの側面２２の下部２２ａの後退量も大きくなる）、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の合計値の増大量は、主としてメモリゲート電極ＭＧのゲート長の増大に配分されるようになる。もちろん、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の合計値の増大量が、制御ゲート電極ＣＧのゲート長の増大とメモリゲート電極ＭＧのゲート長の増大の両方に配分されるように、制御ゲート電極ＣＧの側面２１の下部２１ａの突出量と、制御ゲート電極ＣＧの側面２２の下部２２ａの後退量と、メモリゲート電極ＭＧの側面２３の下部２３ａの突出量とを制御することもできる。なお、制御ゲート電極ＣＧの側面２１の下部２１ａの突出量は、上記距離Ｌ２に対応しており、メモリゲート電極ＭＧの側面２３の下部２３ａの突出量は、後述の距離Ｌ３に対応している。
【０１５１】
このように、本実施の形態では、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくして、その増大量を制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の一方または両方に配分することができる。このため、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の一方または両方を大きくすることができるため、半導体装置の性能を向上させることができる。
【０１５２】
また、本実施の形態では、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出していることにより、メモリゲート電極のゲート長を大きくすることができるが、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出している距離Ｌ３は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜５の厚みＴ１の半分以上（すなわちＬ３≧Ｔ１×０．５）であることが好ましい。ここで、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出している距離Ｌ３は、メモリゲート電極ＭＧの側面２３のうち、下部２３ａ以外のほぼ平坦な面を基準として、側面２３の下部２３ａ（制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の下端部）が制御ゲート電極ＣＧ側に突出している距離に対応しており、図２に示してある。また、絶縁膜５の厚みＴ１も、図２に示してある。メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出している距離Ｌ３を、絶縁膜５の厚みＴ１の半分以上（すなわちＬ３≧Ｔ１×０．５）とすることで、メモリゲート電極ＭＧのゲート長を的確に大きくすることができ、メモリゲート電極ＭＧのゲート長を大きくしたことによる効果（記憶情報の保持特性の向上など）を的確に得ることができる。
【０１５３】
また、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａを突出させ、制御ゲート電極ＣＧの側面２２の下部２２ａを後退させ、メモリゲート電極ＭＧの側面２３の下部２３ａを突出させるが、このような制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの形成法の一例について、より詳細に説明する。
【０１５４】
図３０〜図３７は、シリコン膜４をエッチングによりパターニングする工程の説明図である。ここで説明するシリコン膜４をエッチングによりパターニングする工程は、上記ステップＳ６（シリコン膜パターンＳＰ１形成工程）と上記ステップＳ１１（制御ゲート電極ＣＧ形成工程）とに対応している。
【０１５５】
図３０は、シリコン膜４のパターニング（エッチング）を開始する前の状態に対応している。シリコン膜４上には上記フォトレジストパターンＰＲ１または上記フォトレジストパターンＰＲ２に対応するフォトレジストパターンが形成されているが、ここではそのフォトレジストパターンの図示は省略している。シリコン膜４の異方性のドライエッチングを開始すると、図３１に示されるように、異方性のドライエッチングにより形成されたシリコン膜４の側面（エッチング領域の側壁）３１上に、シリコン膜４のエッチングに起因した堆積物（堆積物層）３２が堆積しながら、シリコン膜４のエッチングが進行する。図３１の段階では、エッチング領域の底面３３は、まだシリコン膜４の厚み方向の途中にあり、絶縁膜３には達していない。側面３１の下部３１ａは、堆積物３２で覆われていないため、テーパ形状となっている。
【０１５６】
更にシリコン膜４の異方性のドライエッチングが進行すると、図３２に示されるように、エッチング領域の底面３３が絶縁膜３に到達し、絶縁膜３が露出する。図３２は、エッチング領域の底面３３が丁度、絶縁膜３に到達した段階が示されている。図３２の段階でも、側面３１の下部３１ａは、堆積物３２で覆われていないため、テーパ形状となっている。
【０１５７】
図３２の状態が得られた後、更に異方性のドライエッチングによるオーバーエッチングを行うと、シリコン膜４の側面３１の下部のテーパ形状は解消され、図３３に示されるように、シリコン膜４の側面３１は、下部を含めてほぼ平坦面となる。その後、堆積物３２の除去やシリコン膜４で覆われていない部分の絶縁膜３の除去工程を経て、図３４の構造が得られ、シリコン膜４の側面３１は、下部を含めてほぼ平坦面となる（従って、側面３１の下部３１ａは、テーパ形状とはならない）。
【０１５８】
しかしながら、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａを突出させる必要がある。このため、上記ステップＳ１１（制御ゲート電極ＣＧ形成工程）は、次のようにシリコン膜４のパターニング（エッチング）を行う。なお、上記ステップＳ１１（制御ゲート電極ＣＧ形成工程）では、上記シリコン膜パターンＳＰ１が、ここで説明するシリコン膜４に対応している。
【０１５９】
すなわち、上述のように異方性のドライエッチングにより上記図３２の構造が得られた後、オーバーエッチングをほとんど行わずに、ドライエッチングを終了する。その後、堆積物３２の除去やシリコン膜４で覆われていない部分の絶縁膜３の除去工程を経て、図３５の構造が得られる。エッチング領域の底面３３が絶縁膜３に到達し（絶縁膜３が露出し）、かつ、シリコン膜４の側面３１の下部３１ａがテーパ形状となっている段階で、ドライエッチングを終了する（オーバーエッチングはできるだけ少なくする）ことで、図３５に示されるように、シリコン膜４の側面３１は、下部３１ａがテーパ形状となった状態（突出した状態）となる。このシリコン膜４の側面３１（下部３１ａが突出した側面３１）が、制御ゲート電極ＣＧの側面２１となり、シリコン膜４の側面３１の下部３１ａが、制御ゲート電極ＣＧの側面２１の下部２１ａとなる。このようにして、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出した構造を得ることができる。制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出した距離Ｌ２は、上記ステップＳ１１（制御ゲート電極ＣＧ形成工程）におけるエッチング条件を調整することにより、制御することができる。
【０１６０】
また、本実施の形態では、制御ゲート電極ＣＧの側面２２の下部２２ａを後退させる必要がある。このため、上記ステップＳ６（シリコン膜パターンＳＰ１形成工程）は、次のようにシリコン膜４のパターニング（エッチング）を行う。
【０１６１】
すなわち、上述のように異方性のドライエッチングにより上記図３２の構造が得られた後、異方性のドライエッチングによるオーバーエッチングをほとんど行わずに、等方性のドライエッチングを行う（すなわち、図３２の構造が得られた段階で、異方性のドライエッチングを等方性のドライエッチングに切り換える）。これにより、シリコン膜４の側面３１のうち、堆積物３２が堆積した領域（すなわち下部３１ａ以外の領域）は、堆積物３２に覆われているために等方性エッチングが進行しないが、シリコン膜４の側面３１のうち、堆積物３２が堆積していない領域（すなわち下部３１ａ）は、等方性エッチングが進行する（すなわちサイドエッチングが進行する）。このため、図３６に示されるように、シリコン膜４の側面３１の下部３１ａが、下部３１ａ以外の領域に対して後退した状態となる。その後、堆積物３２の除去やシリコン膜４で覆われていない部分の絶縁膜３の除去工程を経て、図３７の構造が得られる。これにより、図３７に示されるように、シリコン膜４の側面３１は、下部３１ａが後退した状態となる。このシリコン膜４の側面３１（下部３１ａが後退した側面３１）が、シリコン膜パターンＳＰ１の側面ＳＰ１ａ、すなわち制御ゲート電極ＣＧの側面２２となり、シリコン膜４の側面３１の下部３１ａが、制御ゲート電極ＣＧの側面２２の下部２２ａとなる。このようにして、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退した構造を得ることができる。制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退した距離Ｌ４は、上記ステップＳ６（シリコン膜パターンＳＰ１形成工程）におけるエッチング条件を調整することにより、制御することができる。
【０１６２】
また、上記ステップＳ７（絶縁膜５形成工程）において、絶縁膜５は、シリコン膜ＳＰ１の側面ＳＰ１ａの形状に対してコンフォーマルに形成され、また、上記ステップＳ８（シリコン膜７形成工程）において、シリコン膜７は、絶縁膜５の表面に対してコンフォーマルに形成され得る。このため、上記ステップＳ６（シリコン膜パターンＳＰ１形成工程）において、上述のようにシリコン膜４の側面３１（ここではシリコン膜パターンＳＰ１の側面ＳＰ１ａに対応）の下部３１ａが後退した構造を得ておけば、その後に上記ステップＳ７，Ｓ８，Ｓ９を行うことで、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出した構造を得ることができる。
【０１６３】
また、本実施の形態では、上述のように、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出していることで、突出していない場合に比べて、メモリゲート電極ＭＧのゲート長を大きくすることができる。このため、メモリゲート電極ＭＧのメモリゲート長を同じにしたときに、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出している場合（本実施の形態に対応）と突出していない場合とを比べると、突出している場合（本実施の形態に対応）の方が、メモリゲート電極ＭＧを形成するためのシリコン膜７の厚みを薄くすることができる。本実施の形態では、メモリゲート電極ＭＧを形成するためのシリコン膜７の厚みを薄くできることで、以下に図３８を参照して説明するような利点も得ることができる。
【０１６４】
図３８は、本実施の形態の半導体装置の要部断面図であり、メモリゲート電極ＭＧのコンタクト部ＭＧａにプラグＰＧが接続された状態が示されている。
【０１６５】
図１に示される領域（メモリセル領域）における制御ゲート電極ＣＧは、メモリセルＭＣを構成する制御トランジスタ（選択トランジスタ）のゲート電極として機能する。一方、図３８に示される領域（ワードシャント領域）における制御ゲート電極ＣＧは、素子分離領域２上に位置しており、メモリセルＭＣの制御トランジスタのゲート電極として機能するのではなく、図１の紙面に垂直な方向に並ぶ複数のメモリセルＭＣの制御ゲート電極同士を電気的に接続する制御ゲート線（選択ゲート線）として機能する。図１に示される領域（メモリセル領域）における制御ゲート電極ＣＧと、図３８に示される領域（ワードシャント領域）における制御ゲート電極ＣＧとは、図１および図３８の紙面に垂直な方向に延在して繋がっている（すなわち一体的に形成されている）。
【０１６６】
また、図１に示されるように、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの一方の側面（側壁）上に絶縁膜５を介して形成され、制御ゲート電極ＣＧとともに半導体基板１上に延在している（延在方向は図１の紙面に垂直な方向）が、図３８に示される領域（ワードシャント領域）において、コンタクトホールＣＮＴおよびそれを埋めるプラグＰＧを接続するためのコンタクト部ＭＧａを有している。メモリゲート電極ＭＧのうち、コンタクト部ＭＧａ以外の部分は、図１のように制御ゲート電極ＣＧの一方の側面（側壁）上に絶縁膜５を介してサイドウォールスペーサ状に形成されており、このサイドウォール状に形成されている部分とコンタクト部ＭＧａとは一体的に形成されている。このため、コンタクト部ＭＧａは、メモリゲート電極ＭＧの一部とみなすことができるが、不揮発性メモリのメモリセルＭＣのメモリトランジスタのゲート電極としては機能しない部分である。このため、メモリゲート電極ＭＧのコンタクト部ＭＧａは、複数のメモリセルＭＣがアレイ状に配列したメモリセル領域以外の領域（ここではワードシャント領域）に設けることが好ましく、素子分離領域２上に配置することが好ましい。
【０１６７】
図３８に示されるように、コンタクト部ＭＧａは、制御ゲート電極ＣＧ上から素子分離領域２上にかけて延在しており、コンタクト部ＭＧａと制御ゲート電極ＣＧとの間およびコンタクト部ＭＧａと素子分離領域２との間には、絶縁膜５が介在している。そして、素子分離領域２上に位置する部分のコンタクト部ＭＧ上に、コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧが形成されており、このプラグＰＧがコンタクト部ＭＧに接続され、このプラグＰＧの上部には配線Ｍ１が接続されている。従って、コンタクト部ＭＧａは、コンタクト部ＭＧａ上のプラグＰＧを介して、そのプラグＰＧ上の配線Ｍ１と電気的に接続されている。なお、コンタクト部ＭＧａの表層部分（但しサイドウォールスペーサＳＷで覆われていない部分）には金属シリサイド層１２が形成されており、プラグＰＧの底面は、コンタクト部ＭＧａの表層部分に形成された金属シリサイド層１２に接している。
【０１６８】
図３８のようにメモリゲート電極ＭＧのコンタクト部ＭＧａの一部が、制御ゲート電極ＣＧ上に乗り上げている場合には、制御ゲート電極ＣＧ上に乗り上げているコンタクト部ＭＧａも絶縁膜１３で十分に覆われるようにするために、絶縁膜１３の厚み（半導体基板１の主面から絶縁膜１３の上面までの距離）を厚くする必要がある。
【０１６９】
しかしながら、絶縁膜１３に形成するコンタクトホールＣＮＴは、絶縁膜１３を確実に貫通するように形成する必要がある。このため、絶縁膜１３が厚いと、その分、絶縁膜１３にコンタクトホールＣＮＴを形成する際のドライエッチングのエッチング量が多くなり、コンタクトホールＣＮＴ形成のためのフォトレジストパターン（図示せず）の削れ量が増えてコンタクトホールＣＮＴの形状異常を発生させ歩留が低下する虞がある。また、コンタクトホールＣＮＴ形成時にオーバーエッチング量を多く設定する必要が生じ、これは、コンタクトホールＣＮＴの底部で露出する部分に対して、オーバーエッチングに起因したダメージを生じさせる虞がある。
【０１７０】
また、絶縁膜１３の厚みが厚いと、絶縁膜１３に形成するコンタクトホールＣＮＴの深さが深くなる。しかしながら、コンタクトホールは、アスペクト比（縦横比）が大きくなりすぎると、形成が困難になる。このため、絶縁膜１３の厚みが厚くなると、コンタクトホールＣＮＴのアスペクト比の増加を抑制するために、コンタクトホールＣＮＴの平面寸法（開口面積）を大きくする必要が生じるが、これは、半導体装置の小型化に不利となる。
【０１７１】
それに対して、本実施の形態では、上述のように、メモリゲート電極ＭＧのメモリゲート長を同じにしたときに、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出している場合（本実施の形態に対応）と突出していない場合とを比べると、突出している場合（本実施の形態に対応）の方が、メモリゲート電極ＭＧを形成するためのシリコン膜７の厚みを薄くすることができる。メモリゲート電極ＭＧを形成するためのシリコン膜７の厚みを薄くすることができることで、制御ゲート電極ＣＧ上に乗り上げている部分のコンタクト部ＭＧａの高さを低くすることができるため、絶縁膜１３の厚み（半導体基板１の主面から絶縁膜１３の上面までの距離）を薄くすることが可能になる。
【０１７２】
このため、本実施の形態では、絶縁膜１３を薄くできることで、コンタクトホールＣＮＴを形成する際のドライエッチングのエッチング量及びオーバーエッチング量を少なく設定することができ、エッチング量が多いことに起因したコンタクトホールＣＮＴの形状異常の発生や、オーバーエッチングに起因したダメージの発生を、抑制または防止することができる。従って、半導体装置の信頼性を向上させることができ、また、半導体装置の性能を向上させることができる。
【０１７３】
また、本実施の形態では、絶縁膜１３を薄くできることで、コンタクトホールＣＮＴの平面寸法（開口面積）が同じであれば、コンタクトホールＣＮＴのアスペクト比（縦横比）を小さくすることができ、また、コンタクトホールＣＮＴのアスペクト比が同じであれば、コンタクトホールＣＮＴの平面寸法（開口面積）を小さくすることができる。このため、コンタクトホールＣＮＴを形成しやすくなり、また、コンタクトホールの平面寸法（開口面積）の縮小も可能になる。従って、半導体装置の製造歩留まりを向上でき、また、半導体装置の小型化（小面積化）を図ることができる。また、半導体装置の小型化（小面積化）を促進することができる。
【０１７４】
また、本実施の形態では、上述のように制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＳＤ側に突出していることで、ハロー領域ＨＡに関連した次のような利点も得ることができる。
【０１７５】
上記ステップＳ１３でｎ−型半導体領域ＥＸ２形成用のイオン注入を行い、上記ステップＳ１４でハロー領域ＨＡ形成用のイオン注入を行うが、これらのイオン注入の際、制御ゲート電極ＣＧは、半導体基板１へのイオン注入阻止マスクとして機能することができる。しかしながら、ｎ−型半導体領域ＥＸ２形成用のイオン注入の注入エネルギー（イオンの加速エネルギー）よりも、ハロー領域ＨＡ形成用のイオン注入の注入エネルギー（イオンの加速エネルギー）の方が大きい。このため、ハロー領域ＨＡ形成用のイオン注入の際は、不純物イオンは、メモリゲート電極ＭＧの側面２３の下部２３ａが突出している部分を突き抜けることができ、一方、ｎ−型半導体領域ＥＸ２形成用のイオン注入の際は、不純物イオンは、メモリゲート電極ＭＧの側面２３の下部２３ａが突出している部分を突き抜け難い。このため、ハロー領域ＨＡ形成用のイオン注入の際は、メモリゲート電極ＭＧの側面２３の下部２３ａが突出していても、これに影響されること無く、十分に奥側（ゲート長方向でみたときの奥側）まで不純物イオンを注入することができる。一方、ｎ−型半導体領域ＥＸ２形成用のイオン注入の際は、メモリゲート電極ＭＧの側面２３の下部２３ａが突出していることに影響されて、手前側（ゲート長方向でみたときの手前側）までしか不純物イオンが注入されない。従って、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＳＤ側に突出している場合（本実施の形態に対応）と突出していない場合とを比べると、突出している場合（本実施の形態に対応）の方が、ｎ−型半導体領域ＥＸ２の端部からハロー領域ＨＡの端部までの距離Ｌ５を大きくすることができる。
【０１７６】
ここで、ｎ−型半導体領域ＥＸ２の端部からハロー領域ＨＡの端部までの距離Ｌ５は、制御ゲート電極のゲート長方向でみたときの、ｎ−型半導体領域ＥＸ２の端部（すなわちｎ−型半導体領域ＥＸ２とハロー領域ＨＡとの境界）から、ハロー領域ＨＡの端部までの距離に対応しており、図２に模式的に示されている。
【０１７７】
ハロー領域ＨＡは、短チャネル特性（パンチスルー）抑制のために形成しているが、ｎ−型半導体領域ＥＸ２の端部からハロー領域ＨＡの端部までの距離Ｌ５を大きくすると、空乏層の拡がりを抑えやすくなるため、短チャネル特性（パンチスルー）抑制効果を高めることができる。このため、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＳＤ側に突出していることで、ｎ−型半導体領域ＥＸ２の端部からハロー領域ＨＡの端部までの距離Ｌ５を大きくすることができ、ハロー領域ＨＡによる短チャネル特性（パンチスルー）抑制効果を高めることができる。
【０１７８】
図３９は、本実施の形態の半導体装置の説明図であり、本実施の形態の半導体装置のメモリセルＭＣ（図３９の下側）と比較例のメモリセルＭＣ１０１（図３９の上側）とが、図３９の上下に並んで示されている。比較例のメモリセルＭＣ１０１を構成する制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１は、本実施の形態の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧにそれぞれ相当するものであるが、本実施の形態とは異なり、制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１の側面（上記側面２１，２２，２３に対応する側面）は、その下部も含んだ全体が、半導体基板の主面に対して垂直となっている。なお、比較例のメモリセルＭＣ１０１において、絶縁膜１０３は、制御トランジスタのゲート絶縁膜（本実施の形態の絶縁膜３に相当）であり、酸化シリコン膜１０６ａと窒化シリコン膜１０６ｂと酸化シリコン膜１０６ｃとの積層膜からなる絶縁膜１０５は、メモリトランジスタのゲート絶縁膜（本実施の形態の絶縁膜５に相当）である。また、サイドウォールスペーサＳＷ１０１は、本実施の形態のサイドウォールスペーサＳＷに相当するものである。
【０１７９】
図３９の本実施の形態のメモリセルＭＣ（図３９の下側）と比較例のメモリセルＭＣ１０１（図３９の上側）とを比べると分かるように、実効的なメモリゲート長Ｌ８がメモリセルＭＣとメモリセルＭＣ１０１とで同じであれば、メモリゲート電極ＭＧ１０１を構成するシリコン膜の厚みＬ６よりも、メモリゲート電極ＭＧを構成するシリコン膜の厚みＬ７を小さく（薄く）することができる。このため、メモリセルＭＣ１０１の寸法（ゲート長方向の寸法）よりも、メモリセルＭＣの寸法（ゲート長方向の寸法）を、距離Ｌ９（図３９に示してある）の分だけ、小さくすることができる。従って、本実施の形態では、メモリセルＭＣのセルサイズ（ゲート長方向の寸法）を小さくしながら、実効的なメモリゲート長（メモリゲート電極の実効的なゲート長）Ｌ８を確保することができる。換言すれば、本実施の形態では、実効的なメモリゲート長Ｌ８を確保しながら、メモリセルＭＣのセルサイズ（ゲート長方向の寸法）を縮小することができる。
【０１８０】
（実施の形態２）
図４０および図４１は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１８１】
上記実施の形態１では、ステップＳ１１（制御ゲート電極ＣＧ形成工程）とステップＳ１２（ゲート電極ＧＥ形成工程）とを、別々の工程（別々のエッチング工程）で行っていた。それに対して、本実施の形態では、ステップＳ１１（制御ゲート電極ＣＧ形成工程）とステップＳ１２（ゲート電極ＧＥ形成工程）とを、同工程（同じエッチング工程）で行う。
【０１８２】
すなわち、上記ステップＳ１０までの工程を行って上記図１６の構造を得た後、本実施の形態では、図４０に示されるように、半導体基板１の主面上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ２ａを形成する。このフォトレジストパターンＰＲ２ａのメモリセル領域１Ａにおけるパターン形状は、上記フォトレジストパターンＰＲ２のメモリセル領域１Ａにおけるパターン形状と同じであり、フォトレジストパターンＰＲ２ａの周辺回路領域１Ｂにおけるパターン形状は、上記フォトレジストパターンＰＲ３の周辺回路領域１Ｂにおけるパターン形状と同じである。
【０１８３】
すなわち、メモリセル領域１Ａにおいては、フォトレジストパターンＰＲ２ａは、メモリゲート電極ＭＧと、それに隣接する（絶縁膜５を介して隣接する）制御ゲート電極ＣＧとなるべき部分のシリコン膜パターンＳＰ１とを覆い、制御ゲート電極ＣＧとはならない部分のシリコン膜パターンＳＰ１を露出するように、形成される。すなわち、メモリセル領域１Ａにおいては、フォトレジストパターンＰＲ２ａは、メモリゲート電極ＭＧと、それに隣接する制御ゲート電極ＣＧ形成予定領域とを覆い、制御ゲート電極ＣＧとはならない部分のシリコン膜パターンＳＰ１を露出するように形成される。一方、周辺回路領域１Ｂにおいては、フォトレジストパターンＰＲ２ａは、ゲート電極ＧＥ形成予定領域に形成される（制御ゲート電極ＣＧとはならない部分のシリコン膜４は露出される）。
【０１８４】
それから、フォトレジストパターンＰＲ２ａをエッチングマスクとして用いて、メモリセル領域１Ａのシリコン膜パターンＳＰ１と周辺回路領域１Ｂのシリコン膜４（すなわちシリコン膜パターンＳＰ２）とをエッチングしてパターニングすることで、図４１に示されるように、メモリセル領域１Ａに制御ゲート電極ＣＧを形成し、周辺回路領域１Ｂにゲート電極ＧＥを形成する。その後、フォトレジストパターンＰＲ２ａを除去する。図４１には、フォトレジストパターンＰＲ２ａを除去した段階が示されている。
【０１８５】
本実施の形態で形成された制御ゲート電極ＣＧについては、上記実施の形態１と同様であるためここではその説明は省略する。一方、本実施の形態で形成されたゲート電極ＧＥは、ゲート電極ＧＥの側面４１の下部４１ａが外側（後で形成される半導体領域ＳＤ側）に突出している点が、上記実施の形態１のゲート電極ＧＥと相違している。
【０１８６】
以降の工程は、上記実施の形態１と同様であり、上記ステップＳ１３，Ｓ１４，Ｓ１５，Ｓ１６およびそれ以降の工程が行われる。
【０１８７】
本実施の形態では、ステップＳ１１（制御ゲート電極ＣＧ形成工程）とステップＳ１２（ゲート電極ＧＥ形成工程）とを同工程で行うことにより、半導体装置の製造工程数を低減することができる。一方、上記実施の形態１では、上記実施の形態１では、ステップＳ１１（制御ゲート電極ＣＧ形成工程）とステップＳ１２（ゲート電極ＧＥ形成工程）とを、別々の工程で行うことにより、制御ゲート電極ＣＧの側面２１の形状と、ゲート電極ＧＥの側面４１の形状とを、独立に制御することができる。このため、半導体装置の設計の自由度を高めることができる。
【０１８８】
（実施の形態３）
本実施の形態は、上記実施の形態１の変形例に対応している。
【０１８９】
本実施の形態においては、上記実施の形態１の不揮発性メモリの制御ゲート電極ＣＧをシリコン膜４と絶縁膜との積層膜で形成する場合について説明する。
【０１９０】
図４２は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。
【０１９１】
図４２に示されるように、本実施の形態における不揮発性メモリのメモリセルは、制御ゲート電極ＣＧがシリコン膜４と絶縁膜５１との積層膜（積層パターン、積層構造）で構成されている。より具体的には、制御ゲート電極ＣＧが、シリコン膜４とシリコン膜４上の絶縁膜５１ａと絶縁膜５１ａ上の絶縁膜５１ｂとの積層膜（積層膜パターン）で構成されている。絶縁膜５１は、シリコン膜４上の絶縁膜５１ａと絶縁膜５１ａ上の絶縁膜５１ｂとで構成されており、絶縁膜５１ａは、絶縁膜５１ｂより薄く形成されている。絶縁膜５１ａは、好ましくは酸化シリコン膜からなり、絶縁膜５１ｂは、好ましくは窒化シリコン膜からなる。
【０１９２】
本実施の形態においては、メモリセルの制御ゲート電極ＣＧの上部に絶縁膜５１（ここでは絶縁膜５１ａ，５１ｂ）が形成されているため、メモリセルの制御ゲート電極ＣＧ上には、金属シリサイド層１２は形成されていない。すなわち、上記実施の形態１においてシリコン膜４とその上部の金属シリサイド層１２によって形成されていた制御ゲート電極ＣＧを、シリコン膜４と絶縁膜５１との積層膜によって形成された制御ゲート電極ＣＧに置き換えたものが、本実施の形態の半導体装置に相当している。
【０１９３】
本実施の形態のメモリセルの他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１９４】
次に、本実施の形態の半導体装置の製造工程について説明する。図４３〜図４５は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１における上記図６〜図１１などとほぼ同じ断面領域が示されている。
【０１９５】
本実施の形態の半導体装置の製造工程は、上記実施の形態１の半導体装置の製造工程と基本的には同じであるため、以下では、主として上記実施の形態１の製造工程との相違点について説明する。
【０１９６】
上記実施の形態１と同様にして上記図８の構造を得た後、本実施の形態では、上記ステップＳ５と上記ステップＳ６との間に、図４３に示されるように、シリコン膜４上に絶縁膜５１を形成する工程が追加される。絶縁膜５１形成工程は、シリコン膜４上に絶縁膜５１ａを形成する工程と、絶縁膜５１ａ上に絶縁膜５１ｂを形成する工程とを有しているが、図４３では、図面の簡略化のために、絶縁膜５１ａおよび絶縁膜５１ｂの積層膜を単に絶縁膜５１として図示してある。
【０１９７】
それから、上記ステップＳ６において、上記実施の形態１ではシリコン膜４をパターニングしてシリコン膜パターンＳＰ１を形成したが、本実施の形態では、シリコン膜４と絶縁膜５１との積層膜をパターニングすることで、図４４に示されるように、シリコン膜４と絶縁膜５１との積層膜パターンからなる積層膜パターンＳＰ１を形成する。それから、ステップＳ６とステップＳ７の間に、図４５に示されるように、絶縁膜５１を除去すべき領域（例えば周辺回路領域１Ｂなど）において、適宜絶縁膜５１の除去を行う。以降の工程（ステップＳ７およびそれ以降の工程）は、上記実施の形態１と基本的には同様であるため、ここではその説明は省略する。なお、上記ステップＳ１１では、シリコン膜４と絶縁膜５１との積層膜パターンからなる積層膜パターンＳＰ１をパターニングして、制御ゲート電極ＣＧを形成する。
【０１９８】
本実施の形態においても、上記実施の形態１と同様の効果を得ることができる。
【０１９９】
また、それに加えて、本実施の形態では、制御ゲート電極ＣＧをシリコン膜４と絶縁膜５１（より特定的には絶縁膜５１ａ，５１ｂ）との積層膜で形成するため、シリコン膜４を上記実施の形態１よりも薄く形成した場合においても、制御ゲート電極ＣＧの側面（側壁）にサイドウォールスペーサ状に形成されるメモリゲート電極ＭＧの高さを確保することができる。
【０２００】
また、本実施の形態において、上記実施の形態２の製造工程を適用することもできる。
【０２０１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２０２】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２０３】
１ 半導体基板
１Ａ メモリセル領域
１Ｂ 周辺回路領域
２ 素子分離領域
３ 絶縁膜
４ シリコン膜
５ 絶縁膜
６ａ，６ｃ 酸化シリコン膜
６ｂ 窒化シリコン膜
７ シリコン膜
８ シリコンスペーサ
９ 絶縁膜
１０ａ，１０ｂ，１０ｃ ｎ＋型半導体領域
１１ 金属膜
１２ 金属シリサイド層
１３，１４，１６ 絶縁膜
２１，２２，２３，２４ 側面
２１ａ，２２ａ，２３ａ，２４ａ 下部
３１ 側面
３１ａ 下部
３２ 堆積物
３３ 底面
４１ 側面
４１ａ 下部
５１，５１ａ，５１ｂ 絶縁膜
ＣＧ 制御ゲート電極
ＣＮＴ コンタクトホール
ＥＸ１，ＥＸ２，ＥＸ３ ｎ−型半導体領域
Ｌ１，Ｌ２，Ｌ３，Ｌ４ 距離
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ メモリゲート電極
ＰＧ プラグ
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＰ１，ＳＰ２ シリコン膜パターン
ＳＤ 半導体領域
ＳＷ サイドウォールスペーサ
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００４−１８６４５２号公報（特許文献１）、特開２００４−３４３０１４号公報（特許文献２）および特開２００４−１１１７４９号公報（特許文献３）には、ＭＯＮＯＳ型不揮発性メモリに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１８６４５２号公報
【特許文献２】特開２００４−３４３０１４号公報
【特許文献３】特開２００４−１１１７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
スプリットゲート型の不揮発性メモリには、積層ゲート絶縁膜として、例えば、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜からなる積層構造のＯＮＯ（Oxide-Nitride-Oxide）膜が形成され、不揮発性メモリの制御ゲート電極とメモリゲート電極とは、このＯＮＯ膜を介して隣接している。近年、上記不揮発性メモリにおいては、その電気的性能を向上させること、あるいは、信頼性を確保することなどが望まれている。
【０００７】
本発明の目的は、半導体装置の電気的性能を向上できる技術を提供することにある。また、本発明のその他の目的は、半導体装置の信頼性を向上できる技術を提供することである。また、本発明のその他の目的は、半導体装置の電気的性能を向上できる技術を提供し、かつ、半導体装置の信頼性を向上できる技術を提供することである。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による半導体装置は、スプリットゲート型の不揮発性メモリセルを備えた半導体装置であり、半導体基板上にゲート絶縁膜を介して形成された第１ゲート電極と、前記半導体基板上に電荷蓄積部を有する絶縁膜を介して形成された第２ゲート電極とを有しており、前記第２ゲート電極は、前記第１ゲート電極の第２側面上に前記絶縁膜を介して隣接している。前記第１ゲート電極は、前記第２ゲート電極に前記絶縁膜を介して隣接する側とは反対側の第１側面の下部が突出し、また、前記第２ゲート電極に前記絶縁膜を介して隣接する側の前記第１側面の下部が後退している。前記第２ゲート電極は、前記第１ゲート電極に前記絶縁膜を介して隣接する側の第３側面の下部が突出している。
【００１１】
また、代表的な実施の形態による半導体装置の製造方法は、不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板の主面上にゲート絶縁膜用の第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜上に、前記メモリセルを構成する第１ゲート電極用の第１シリコン膜を形成する工程、を有している。更に、（ｄ）前記（ｃ）工程後、前記第１シリコン膜をエッチングして第１シリコン膜パターンを形成する工程、（ｅ）前記（ｄ）工程後、前記半導体基板の主面と前記第１シリコン膜パターンの上面および側面上に、内部に電荷蓄積部を有する第２絶縁膜を形成する工程、（ｆ）前記（ｅ）工程後、前記第２絶縁膜上に、前記メモリセルを構成する第２ゲート電極用の第２シリコン膜を形成する工程、を有している。更に、（ｇ）前記（ｆ）工程後、前記第２シリコン膜をエッチングして、前記第１シリコン膜パターンと前記第２絶縁膜を介して隣り合い、前記メモリセルを構成する前記第２ゲート電極を形成する工程、（ｈ）前記第２絶縁膜の露出部を除去する工程、（ｉ）前記（ｈ）工程後、前記第１シリコン膜パターンをエッチングして、前記第２ゲート電極と前記第２絶縁膜を介して隣合う前記第１ゲート電極を形成する工程、を有している。そして、前記第１ゲート電極は、前記第２ゲート電極に前記第２絶縁膜を介して隣接する側の第２側面と、前記第２側面とは反対側の第１側面とを有しており、前記（ｄ）工程で形成された前記第１シリコン膜パターンは、後で前記第１ゲート電極の前記第２側面となる第４側面を有している。そして、前記（ｄ）工程では、前記第１シリコン膜パターンの前記第４側面の下部が後退するように、前記第１シリコン膜パターンを形成し、前記（ｉ）工程では、前記第１ゲート電極の前記第１側面の下部が突出するように、前記第１シリコン膜パターンを加工する。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
代表的な実施の形態によれば、半導体装置の電気的性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。また、電気的性能を向上させることができ、かつ、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】図１の一部を拡大した部分拡大断面図である。
【図３】メモリセルの等価回路図である。
【図４】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１０の部分拡大断面図である。
【図１３】図１１の部分拡大断面図である。
【図１４】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３１】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３２】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３３】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３４】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３５】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３６】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３７】シリコン膜をエッチングによりパターニングする工程の説明図である。
【図３８】本発明の一実施の形態である半導体装置の要部断面図である。
【図３９】本発明の一実施の形態である半導体装置の説明図である。
【図４０】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図４３】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
（実施の形態１）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１９】
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
【００２０】
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部が拡大して示してある。なお、図２は、理解を簡単にするために、図１の構造のうち、絶縁膜１３は図示を省略している。
【００２１】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域（後述の素子分離領域２に対応するが、ここでは図示されていない）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷ１が形成されている。メモリセル領域のｐ型ウエルＰＷ１には、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセル領域には複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
【００２２】
図１および図２に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２３】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
【００２４】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００２５】
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜５とを有している。
【００２６】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３，５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
【００２７】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面（側壁）２２上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【００２８】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【００２９】
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
【００３０】
絶縁膜５は、酸化シリコン膜（酸化膜）６ａと、酸化シリコン膜６ａ上の窒化シリコン膜（窒化膜、電荷蓄積層）６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜（酸化膜）６ｃとを有する積層膜からなる。
【００３１】
絶縁膜５は、酸化シリコン膜６ａと窒化シリコン膜６ｂと酸化シリコン膜６ｃとの積層構造を有しているため、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ）間の領域とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間の領域とに延在している絶縁膜５を、積層ゲート絶縁膜（積層構造のゲート絶縁膜）とみなすこともできる。但し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ）との間の絶縁膜５は、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【００３２】
絶縁膜５のうち、窒化シリコン膜６ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜６ｂは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５は、その内部に電荷蓄積部（電荷蓄積層、ここでは窒化シリコン膜６ｂ）を有する絶縁膜とみなすことができる。
【００３３】
窒化シリコン膜６ｂの上下に位置する酸化シリコン膜６ｃおよび酸化シリコン膜６ａは、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能することができる。窒化シリコン膜６ｂを酸化シリコン膜６ｃおよび酸化シリコン膜６ａで挟んだ構造とすることで、窒化シリコン膜６ｂへの電荷の蓄積が可能となる。酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃは、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【００３４】
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域（エクステンション領域）ＥＸ１と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域（ソース領域）１０ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域（エクステンション領域）ＥＸ２と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域（ドレイン領域）１０ｂとを有している。ｎ＋型半導体領域１０ａは、ｎ−型半導体領域ＥＸ１よりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域１０ｂは、ｎ−型半導体領域ＥＸ２よりも接合深さが深くかつ不純物濃度が高い。
【００３５】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側面（互いに隣接していない側の側面）上には、酸化シリコンなどの絶縁体（絶縁膜）からなるサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷが形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側面（側壁）２４上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側面（側壁）２１上とに、サイドウォールスペーサＳＷが形成されている。
【００３６】
ここで、制御ゲート電極ＣＧの側面（側壁）のうち、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側の側面（側壁）を、符号２２を付して側面（側壁）２２と称し、制御ゲート電極ＣＧの側面（側壁）のうち、側面（側壁）２２とは逆側（反対側）の側面（側壁）、すなわち半導体領域ＭＤ側の側面（側壁）を、符号２１を付して側面（側壁）２１と称することとする。また、メモリゲート電極ＭＧの側面（側壁）のうち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側の側面（側壁）を、符号２３を付して側面（側壁）２３と称し、メモリゲート電極ＭＧの側面（側壁）のうち、側面（側壁）２３とは逆側（反対側）の側面（側壁）、すなわち半導体領域ＭＳ側の側面（側壁）を、符号２４を付して側面（側壁）２４と称することとする。
【００３７】
ソース部のｎ−型半導体領域ＥＸ１はメモリゲート電極ＭＧに対して自己整合的に形成され、ｎ＋型半導体領域１０ａはメモリゲート電極ＭＧの側面（側壁）２４上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側面２４上のサイドウォールスペーサＳＷの下（下方）に形成され、高濃度のｎ＋型半導体領域１０ａは、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１０ａは、低濃度のｎ−型半導体領域ＥＸ１に接し（隣接し）、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
【００３８】
ドレイン部のｎ−型半導体領域ＥＸ２は制御ゲート電極ＣＧに対して自己整合的に形成され、ｎ＋型半導体領域１０ｂは制御ゲート電極ＣＧの側面（側壁）２１上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側面２１上のサイドウォールスペーサＳＷの下（下方）に形成され、高濃度のｎ＋型半導体領域１０ｂは、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１０ｂは、低濃度のｎ−型半導体領域ＥＸ２に接し（隣接し）、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
【００３９】
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００４０】
ドレイン部のｎ−型半導体領域ＥＸ２に対しては、短チャネル特性（パンチスルー）抑制のためのハロー領域ＨＡが形成されている。すなわち、ｐ型ウエルＰＷ１において、ｎ−型半導体領域ＥＸ２を包み込む（覆う）ようにハロー領域ＨＡが形成されている。ハロー領域ＨＡは、ｎ−型半導体領域ＥＸ２とは逆の導電型で、かつｐ型ウエルＰＷ１とは同じ導電型であり、ｐ型ウエルＰＷ１よりも不純物濃度（ｐ型不純物濃度）が高く、ここではｐ型（ｐ型の半導体領域）である。
【００４１】
また、ハロー領域ＨＡは、ドレイン用のｎ−型半導体領域ＥＸ２に対して形成している（ｐ型ウエルＰＷ１においてｎ−型半導体領域ＥＸ２を包み込むように形成している）が、制御トランジスタの短チャネル特性抑制のために形成している。ソース用のｎ−型半導体領域ＥＸ１に対しては、ハロー領域ＨＡを形成しなくともよいが、メモリトランジスタの短チャネル特性抑制のために形成することもできる。
【００４２】
制御ゲート電極ＣＧは導電体（導電体膜）からなるが、好ましくはｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４からなる。制御ゲート電極ＣＧを構成するシリコン膜４は、好ましくはｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜４からなる。
【００４３】
メモリゲート電極ＭＧは導電体（導電体膜）からなるが、好ましくはシリコン膜７からなる。メモリゲート電極ＭＧを構成するシリコン膜７は、好ましくはｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜７は、より好ましくは、ｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）である。メモリゲート電極ＭＧは、後述するように、半導体基板１上に制御ゲート電極ＣＧを覆うように形成したシリコン膜７を異方性エッチングし、制御ゲート電極ＣＧの側面（側壁）上に絶縁膜５を介してこのシリコン膜７を残存させることにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面（側壁）２１上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。
【００４４】
本実施の形態においては、制御ゲート電極ＣＧは、半導体領域ＭＤ側の側面（第１側面、側壁）２１の下部２１ａが半導体領域ＭＤ側に突出し、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側の側面（第２側面、側壁）２２の下部２２ａが半導体領域ＭＤ側に後退している。また、メモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面（第３側面、側壁）２３の下部２３ａが制御ゲート電極ＣＧ側に突出している。これについては、後でより詳細に説明する。
【００４５】
メモリゲート電極ＭＧ（を構成するシリコン膜７）の上部（上面）と制御ゲート電極ＣＧ（を構成するシリコン膜４）の上部（上面）とｎ＋型半導体領域１０ａ，１０ｂの上部（上面、表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層（金属シリサイド膜）１２が形成されている。金属シリサイド層１２は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１２により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。制御ゲート電極ＣＧを構成するシリコン膜４と、その上部の金属シリサイド層１２とを合わせたものを、制御ゲート電極ＣＧとみなすこともでき、また、メモリゲート電極ＭＧを構成するシリコン膜７と、その上部の金属シリサイド層１２とを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１２を形成しない場合もあり得る。
【００４６】
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜１３が形成されている。絶縁膜１３は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。絶縁膜１３の上面は平坦化されている。
【００４７】
絶縁膜１３にはコンタクトホール（開口部、貫通孔）ＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。
【００４８】
プラグＰＧは、コンタクトホールＣＮＴの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン膜とすることができる。
【００４９】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１０ａ，１０ｂ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１０ａ，１０ｂ（の表面上の金属シリサイド層１２）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１２）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層１２）の一部などが露出される。そして、その露出部（コンタクトホールＣＮＴの底部の露出部）にプラグＰＧが接続される。なお、図１においては、ｎ＋型半導体領域１０ｂ（の表面上の金属シリサイド層１２）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【００５０】
プラグＰＧが埋め込まれた絶縁膜１３上には配線（配線層）Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、絶縁膜１３上に形成された絶縁膜（図１には示されていないが、後述の絶縁膜１４に対応する）に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。なお、図１においては、配線Ｍ１の例として、制御トランジスタのドレイン領域（半導体領域ＭＤ）にプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００５１】
図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１〜図３に示されるようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加されるベース電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜６ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００５２】
なお、図４の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００５３】
ＳＳＩ方式は、窒化シリコン膜６ｂにホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜６ｂにホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜６ｂにＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜６ｂにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００５４】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００５５】
ＳＳＩ方式の書込みでは、例えば図４の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ，Ｖｓ＝５Ｖ，Ｖｃｇ＝１Ｖ，Ｖｄ＝０．５Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜６ｂ中に電子（エレクトロン）を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積部である窒化シリコン膜６ｂにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜６ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００５６】
ＦＮ方式の書込みでは、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで書込みを行う。この際、電子はメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜６ｃをトンネリングして絶縁膜５中に注入され、絶縁膜５中の窒化シリコン膜６ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する（書込み状態となる）。
【００５７】
なお、ＦＮ方式の書込みにおいて、半導体基板１から電子をトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００５８】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００５９】
ＢＴＢＴ方式の消去では、ＢＴＢＴ（Band-To-Band Tunneling）により発生したホール（正孔）を電荷蓄積部（絶縁膜５中の窒化シリコン膜６ｂ）に注入することにより消去を行う。例えば図４の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ，Ｖｓ＝６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝ｏｐｅｎ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜５中の窒化シリコン膜６ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる（消去状態となる）。
【００６０】
ＦＮ方式の消去では、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホール（正孔）をトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで消去を行う。この際、ホールはメモリゲートＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜６ｃをトンネリングして絶縁膜５中に注入され、絶縁膜５中の窒化シリコン膜６ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
【００６１】
なお、ＦＮ方式の消去において、半導体基板１からホールをトンネリングさせて絶縁膜５中の窒化シリコン膜６ｂに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００６２】
また、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）でメモリゲート電極ＭＧから電荷をトンネリングさせて窒化シリコン膜６ｂに注入する場合には、酸化シリコン膜６ｃの膜厚を酸化シリコン膜６ａの膜厚よりも薄くしておくことが好ましい。一方、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）で半導体基板１から電荷をトンネリングさせて窒化シリコン膜６ｂに注入する場合には、酸化シリコン膜６ａの膜厚を酸化シリコン膜６ｃの膜厚よりも薄くしておくことが好ましい。また、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（すなわち動作方式Ａの場合）は、酸化シリコン膜６ｃの膜厚を酸化シリコン膜６ａの膜厚以上としておくことが好ましい。
【００６３】
読出し時には、例えば図４の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００６４】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００６５】
図５は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図６〜図２９は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図６〜図１１および図１４〜図２９の断面図には、メモリセル領域（不揮発性メモリのメモリセルＭＣが形成される領域）１Ａおよび周辺回路領域（不揮発性メモリ以外の回路が形成される領域）１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。また、図１２は図１０の部分拡大断面図に対応し、図１３は図１１の部分拡大断面図に対応している。メモリセル領域１Ａと周辺回路領域１Ｂとは同じ半導体基板１に形成されている。メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図６〜図１１および図１４〜図２９の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００６６】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
【００６７】
図６に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する（図５のステップＳ１）。それから、半導体基板１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）２を形成する（図５のステップＳ２）。素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域２を形成することができる。
【００６８】
次に、図７に示されるように、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図５のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板１の主面から所定の深さにわたって形成される。
【００６９】
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるＭＩＳＦＥＴのしきい電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００７０】
次に、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板１の主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜３を形成する（図５のステップＳ４）。絶縁膜３は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜３の膜厚（形成膜厚）は、例えば２〜３ｎｍ程度とすることができる。
【００７１】
次に、図８に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３上に、ゲート電極用の導電体膜（導体膜）としてシリコン膜４を形成（堆積）する（図５のステップＳ５）。シリコン膜４は、多結晶シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜４の膜厚（堆積膜厚）は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜４をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００７２】
シリコン膜４を形成した後、シリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスク（イオン注入阻止マスク）として用いて、メモリセル領域１Ａのシリコン膜４にｎ型不純物をイオン注入法などによって導入する。これにより、メモリセル領域１Ａのシリコン膜４は、ｎ型不純物が導入されてｎ型のシリコン膜４（ドープトポリシリコン膜）となる。
【００７３】
次に、メモリセル領域１Ａのシリコン膜４をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、メモリセル領域１Ａにシリコン膜パターン（第１シリコン膜パターン）ＳＰ１を形成する（図５のステップＳ６）。このステップＳ６のパターニング工程は、次のようにして行うことができる（図９および図１０参照）。
【００７４】
すなわち、まず、図９に示されるように、シリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ１を形成する。このフォトレジストパターンＰＲ１は、周辺回路領域１Ｂ全体と、メモリセル領域１Ａにおけるシリコン膜パターンＳＰ１形成予定領域とに形成される。それから、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、シリコン膜４をエッチングしてパターニングすることで、図１０に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜４からなるシリコン膜パターンＳＰ１を形成する。この際、周辺回路領域１Ｂでは、フォトレジストパターンＰＲ１を形成していたため、シリコン膜４のパターニングは行われていない。周辺回路領域１Ｂに残存するシリコン膜４を、シリコン膜パターン（第２シリコン膜パターン）ＳＰ２とみなすこともできる。シリコン膜パターンＳＰ１の下には、絶縁膜３が残存している。従って、シリコン膜パターンＳＰ１は、半導体基板１（ｐ型ウエルＰＷ１）上に絶縁膜３を介して形成された状態となっている。その後、フォトレジストパターンＰＲ１を除去する。図１０には、フォトレジストパターンＰＲ１を除去した段階が示されている。
【００７５】
シリコン膜パターンＳＰ１の一部が、後で制御ゲート電極ＣＧとなり、その制御ゲート電極ＣＧの側面（側壁）２２となる側面（第４側面、側壁）ＳＰ１ａを、シリコン膜パターンＳＰ１は有している。
【００７６】
具体的には、シリコン膜パターンＳＰ１は、ドレイン領域を共有するメモリセルの制御ゲート電極ＣＧ同士を繋いだパターンを有している。このため、シリコン膜パターンＳＰ１の互いに反対側に位置する側面（側壁）ＳＰ１ａのうち、一方の側面（側壁）ＳＰ１ａが、後で、ドレイン領域を共有するメモリセルの一方の制御ゲート電極ＣＧの上記側面２２となり、他方の側面（側壁）ＳＰ１ａが、後で、ドレイン領域を共有するメモリセルの他方の制御ゲート電極ＣＧの上記側面２２となる。
【００７７】
メモリセル領域１Ａにおいて、シリコン膜パターンＳＰ１で覆われた部分以外の絶縁膜３は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００７８】
また、本実施の形態においては、ステップＳ６（シリコン膜パターンＳＰ１形成工程）において、図１０に示されるように、シリコン膜パターンＳＰ１の側面ＳＰ１ａの下部ＳＰ１ｂが後退するように、シリコン膜パターンＳＰ１を形成する。これは、ステップＳ６におけるエッチング条件などを調整することで実現でき、その手法の一例については後で説明する。
【００７９】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００８０】
次に、洗浄処理を行って、半導体基板１の主面を清浄化処理した後、図１１に示されるように、半導体基板１の主面（表面）とシリコン膜パターンＳＰ１の表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用の絶縁膜５を形成する（図５のステップＳ７）。なお、図１２は、絶縁膜５を形成する前の段階におけるメモリセル領域１Ａの一部を拡大した部分拡大断面図であり、図１３は、絶縁膜５を形成した段階におけるメモリセル領域１Ａの一部を拡大した部分拡大断面図である。このため、図１２は、上記図１０の一部を拡大した部分拡大断面図に対応し、図１３は、図１１の一部を拡大した部分拡大断面図に対応している。
【００８１】
絶縁膜５は、上記のように、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜からなるが、図面を見やすくするために、図１１は、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜を、単に絶縁膜５として図示している。従って、実際には、図１３に示されるように、絶縁膜５は、酸化シリコン膜（酸化膜）６ａと、酸化シリコン膜６ａ上の窒化シリコン膜（窒化膜）６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜（酸化膜）６ｃとの積層膜からなる。ステップＳ７において、図１１および図１３に示されるように、絶縁膜５は、半導体基板１（ｐ型ウエルＰＷ１および素子分離領域２を含む）の主面（表面）とシリコン膜パターンＳＰ１の表面（側面および上面）とシリコン膜４の表面（側面および上面）とに形成される（但しシリコン膜パターンＳＰ１の下部とシリコン膜４の下部とには絶縁膜５は形成されない）。また、成膜工程上、素子分離領域２上にも絶縁膜５が形成されることが一般的であるが、素子分離領域２上には絶縁膜５が形成されなくともよい。
【００８２】
絶縁膜５のうち、酸化シリコン膜６ａ，６ｃは、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜５のうち、窒化シリコン膜６ｂは、例えばＣＶＤ法により形成することができる。
【００８３】
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜６ｂを形成しているが、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層（電荷蓄積部）として使用することもできる。また、シリコンナノドットで電荷蓄積層（電荷蓄積部）を形成することもできる。
【００８４】
絶縁膜５を形成するには、例えば、半導体基板１（ｐ型ウエルＰＷ１）の表面上とシリコン膜パターンＳＰ１の表面（側面および上面）上とシリコン膜４の表面（側面および上面）上とに酸化シリコン膜６ａを熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜６ａ上に窒化シリコン膜６ｂをＣＶＤ法で堆積し、更に窒化シリコン膜６ｂ上に酸化シリコン膜６ｃをＣＶＤ法または熱酸化あるいはその両方で形成する。これにより、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜からなる絶縁膜５を形成することができる。
【００８５】
酸化シリコン膜６ａの厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜６ｂの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜６ｃの厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜（絶縁膜６のうちの最上層の酸化シリコン膜６ｃ）は、例えば窒化膜（絶縁膜５のうちの中間層の窒化シリコン膜６ｂ）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
【００８６】
絶縁膜５は、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、絶縁膜５は、メモリトランジスタの電荷保持（電荷蓄積）機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜６ａ，６ｃ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜６ｂ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜５を、酸化シリコン膜６ａと、酸化シリコン膜６ａ上の窒化シリコン膜６ｂと、窒化シリコン膜６ｂ上の酸化シリコン膜６ｃとを有する積層膜とすることで達成できる。
【００８７】
次に、図１４に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜５上に、メモリセル領域１Ａにおいてはシリコン膜パターンＳＰ１を覆うように、周辺回路領域１Ｂにおいてはシリコン膜４を覆うように、メモリゲート電極ＭＧ形成用の導電体膜としてシリコン膜７を形成（堆積）する（図５のステップＳ８）。なお、図１４および以降の図１５〜図２９でも、上記図１１と同様に、図面を見易くするために、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜を、単に絶縁膜５として図示している。
【００８８】
シリコン膜７は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜７の膜厚（堆積膜厚）は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜７をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８９】
シリコン膜７は、ｎ型不純物が導入されて低抵抗とされている。シリコン膜７の成膜後のイオン注入でシリコン膜７にｎ型不純物を導入することもできるが、シリコン膜７の成膜時にシリコン膜７にｎ型不純物を導入することもできる。シリコン膜７の成膜時にｎ型不純物を導入する場合には、シリコン膜７の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜７を成膜することができる。いずれにしても、メモリセル領域１Ａおよび周辺回路領域１Ｂに、ｎ型不純物が導入されたシリコン膜７が形成される。
【００９０】
次に、異方性エッチング技術によりシリコン膜７をエッチバック（エッチング、ドライエッチング、異方性エッチング）して、メモリゲート電極ＭＧを形成する（図５のステップＳ９）。
【００９１】
ステップＳ９のエッチバック工程では、シリコン膜７の堆積膜厚の分だけシリコン膜７を異方性エッチング（エッチバック）することにより、シリコン膜パターンＳＰ１の両方の側面（側壁）ＳＰ１ａ上に（絶縁膜５を介して）シリコン膜７をサイドウォールスペーサ状に残し、他の領域のシリコン膜７を除去する。これにより、図１５に示されるように、メモリセル領域１Ａにおいて、シリコン膜パターンＳＰ１の両方の側面（側壁）ＳＰ１ａ上に、絶縁膜５を介してサイドウォールスペーサ状に残存したシリコン膜７により、メモリゲート電極ＭＧが形成される。メモリゲート電極ＭＧは、絶縁膜５上に、シリコン膜パターンＳＰ１と絶縁膜５を介して隣合うように形成される。また、周辺回路領域１Ｂに残存させているシリコン膜４の側面（側壁）上にも、シリコン膜７が絶縁膜５を介してサイドウォールスペーサ状に残存するが、これをシリコンスペーサ８と称することとする。
【００９２】
ステップＳ９のエッチバック工程を行った段階で、メモリゲート電極ＭＧとシリコンスペーサ８で覆われていない領域の絶縁膜５が露出される。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ８で堆積するシリコン膜７の堆積膜厚を調整することで、メモリゲート長を調整することができる。
【００９３】
また、上記ステップＳ６（シリコン膜パターンＳＰ１形成工程）において、シリコン膜パターンＳＰ１を、シリコン膜パターンＳＰ１の側面ＳＰ１ａの下部３１ａが後退した構造に形成していたことにより、ステップＳ９で形成されたメモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面（上記側面２３）の下部が制御ゲート電極ＣＧ側に突出した構造となる。
【００９４】
次に、図１６に示されるように、絶縁膜５のうち、メモリゲート電極ＭＧおよびシリコンスペーサ８で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図５のステップＳ１０）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよびシリコン膜パターンＳＰ１間とに位置する絶縁膜５は、除去されずに残存し、他の領域の絶縁膜５は除去される。図１６からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧとシリコン膜パターンＳＰ１の間の領域の、両領域にわたって絶縁膜５が連続的に延在している。
【００９５】
次に、メモリセル領域１Ａのシリコン膜パターンＳＰ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、メモリセル領域１Ａに制御ゲート電極ＣＧを形成する（図５のステップＳ１１）。このステップＳ１１のパターニング工程は、次のようにして行うことができる（図１７および図１８参照）。
【００９６】
すなわち、まず、図１７に示されるように、半導体基板１の主面上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ２を形成する。このフォトレジストパターンＰＲ２は、メモリセル領域１Ａにおいては、メモリゲート電極ＭＧと、それに隣接する（絶縁膜５を介して隣接する）制御ゲート電極ＣＧとなるべき部分のシリコン膜パターンＳＰ１とを覆い、制御ゲート電極ＣＧとはならない部分のシリコン膜パターンＳＰ１を露出するように、形成される。すなわち、フォトレジストパターンＰＲ２は、メモリセル領域１Ａにおいては、メモリゲート電極ＭＧと、それに隣接する制御ゲート電極ＣＧ形成予定領域とを覆い、制御ゲート電極ＣＧとはならない部分のシリコン膜パターンＳＰ１を露出するように形成される。一方、周辺回路領域１Ｂでは、全体にフォトレジストパターンＰＲ２が形成され、周辺回路領域１Ｂのシリコン膜４はフォトレジストパターンＰＲ２で覆われる。それから、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、シリコン膜パターンＳＰ１をエッチングしてパターニングすることで、図１８に示されるように、メモリセル領域１Ａに制御ゲート電極ＣＧを形成する。その後、フォトレジストパターンＰＲ２を除去する。図１８には、フォトレジストパターンＰＲ２を除去した段階が示されている。
【００９７】
制御ゲート電極ＣＧは、パターニングされたシリコン膜パターンＳＰ１からなる。上述のように、シリコン膜パターンＳＰ１は、パターニングされたシリコン膜４からなるため、制御ゲート電極ＣＧは、シリコン膜４により形成されたことになる。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。従って、制御ゲート電極ＣＧは、半導体基板１（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜３を介して形成された状態となっており、絶縁膜５を介してメモリゲート電極ＭＧと隣り合っている。
【００９８】
また、ステップ１１でシリコン膜パターンＳＰ１をエッチングする際に、メモリゲート電極ＭＧは、フォトレジストパターンＰＲ２で覆われていたので、エッチングされずに残存する。絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって連続的に延在している。また、ステップ１１でシリコン膜パターンＳＰ１をエッチングする際に、周辺回路領域１Ｂでは、フォトレジストパターンＰＲ２を形成していたため、周辺回路領域１Ｂのシリコン膜４のパターニングは行われていない。
【００９９】
また、本実施の形態においては、ステップＳ１１（制御ゲート電極ＣＧ形成工程）において、図１８に示されるように、制御ゲート電極ＣＧの側面２１の下部２１ａが突出するように、シリコン膜パターンＳＰ１を加工して制御ゲート電極ＣＧを形成する。これは、ステップＳ１１におけるエッチング条件などを調整することで実現でき、その手法の一例については後で説明する。
【０１００】
次に、半導体基板１の主面上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのｐチャネル型ＭＩＳＦＥＴ形成予定領域にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、周辺回路領域１Ｂのｎチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜４にｎ型不純物をイオン注入法などで導入する。これにより、周辺回路領域１Ｂにおいて、ｎチャネル型ＭＩＳＦＥＴ形成予定領域のシリコン膜４は、ｎ型不純物が導入されてｎ型のシリコン膜４となる。
【０１０１】
次に、周辺回路領域１Ｂのシリコン膜４（すなわちシリコン膜パターンＳＰ２）をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、周辺回路領域１Ｂにゲート電極ＧＥを形成する（図５のステップＳ１２）。このステップＳ１２のパターニング工程は、次のようにして行うことができる（図１９および図２０参照）。
【０１０２】
すなわち、まず、図１９に示されるように、半導体基板１の主面上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ３を形成する。このフォトレジストパターンＰＲ３は、メモリセル領域１Ａ全体と周辺回路領域１Ｂのゲート電極ＧＥ形成予定領域とに形成される。それから、このフォトレジストパターンＰＲ３をエッチングマスクとして用いて、周辺回路領域１Ｂのシリコン膜４（すなわちシリコン膜パターンＳＰ２）をエッチングによりパターニングして、図２０に示されるように、ゲート電極ＧＥを形成する。この際、シリコンスペーサ８もエッチングされて除去され得る。一方、メモリセル領域１Ａは、フォトレジストパターンで覆われているため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧはエッチングされない。その後、このフォトレジストパターンＰＲ３を除去する。図２０には、フォトレジストパターンＰＲ３を除去した段階が示されている。
【０１０３】
このようにして、図２０に示されるように、パターニングされたｎ型のシリコン膜４からなるゲート電極ＧＥが形成される。ゲート電極ＧＥは、不揮発性メモリ以外の回路を構成するＭＩＳＦＥＴのゲート電極である。
【０１０４】
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入（ドーピング）することで、図２１に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３を形成する（図５のステップＳ１３）。
【０１０５】
この際、ｎ−型半導体領域ＥＸ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面２４（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側面２４）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側面２１（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側面２１）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁に自己整合して形成される。ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能し、ｎ−型半導体領域ＥＸ３は周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３形成のためのイオン注入は、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
【０１０６】
次に、メモリセル領域１Ａの半導体基板１（ｐ型ウエルＰＷ１）にｐ型不純物のイオン注入（ハローイオン注入）を行って、ハロー領域（ｐ型半導体領域）ＨＡを形成する（図５のステップＳ１４）。ハロー領域ＨＡは、ｎ−型半導体領域ＥＸ２を包み込む（覆う）ように形成され、ｐ型ウエルＰＷ１よりも不純物濃度（ｐ型不純物濃度）が高い。
【０１０７】
ハロー領域ＨＡは、ｎ−型半導体領域ＥＸ２に対して形成されたハロー領域であり、ｐ型ウエルＰＷ１においてｎ−型半導体領域ＥＸ２を包み込む（覆う）ように形成されるが、ｎ−型半導体領域ＥＸ２とは逆の導電型で、かつｐ型ウエルＰＷ１とは同じ導電型であり、ここではｐ型（ｐ型の半導体領域）である。ハロー領域ＨＡは、短チャネル特性（パンチスルー）抑制のために形成される。
【０１０８】
ハロー領域ＨＡを形成するためのイオン注入の際、制御ゲート電極ＣＧはマスク（イオン注入阻止マスク）として機能することができるが、このハロー領域ＨＡを形成するためのイオン注入は、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、ｎ−型半導体領域ＥＸ２を包み込む（覆う）ようにハロー領域ＨＡを的確に形成することができる。なお、一般のイオン注入では、半導体基板１の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板１の主面に対して垂直な方向から所定の角度（傾斜角）傾斜した方向に不純物イオンを加速して打ち込む。
【０１０９】
また、ｎ−型半導体領域ＥＸ２とハロー領域ＨＡとは、必ずしもこの順序で形成しなくともよいが、ｎ−型半導体領域ＥＸ２を形成するイオン注入とハロー領域ＨＡを形成するイオン注入とは、少なくとも、制御ゲート電極ＣＧ形成後で、かつ、後述のサイドウォールスペーサＳＷを形成する前に行う必要がある。
【０１１０】
また、ハロー領域ＨＡは、短チャネル特性抑制のために形成するため、ドレイン用のｎ−型半導体領域ＥＸ２に対して形成する（ｎ−型半導体領域ＥＸ２を包み込むように形成する）が、ソース用のｎ−型半導体領域ＥＸ１に対しては、ハロー領域ＨＡを形成する必要は無い。このため、ハロー領域ＨＡを形成するためのイオン注入の際には、ソース用のｎ−型半導体領域ＥＸ１は、フォトレジストパターンで覆っておき、ｎ−型半導体領域ＥＸ１に対しては、ｐ型のハロー領域が形成されないようにすればよい。図２１の場合は、周辺回路領域１Ｂ全体とメモリセル領域１Ａのｎ−型半導体領域ＥＸ１とをフォトレジストパターン（図示せず）で覆った状態で、ハロー領域ＨＡを形成するためのイオン注入を行い、ｎ−型半導体領域ＥＸ２に対してハロー領域ＨＡを形成するが、ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ３に対してはハロー領域を形成しない場合が示されている。他の形態として、短チャネル特性抑制のためにｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ３に対してもハロー領域を形成することもできる。
【０１１１】
次に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側面（絶縁膜５を介して互いに隣合う側とは反対側の側面２１，２４）上に、例えば酸化シリコンなどの絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷを形成する（図５のステップＳ１５）。このステップＳ１５のサイドウォールスペーサＳＷ形成工程は、次のようにして行うことができる（図２２および図２３参照）。
【０１１２】
すなわち、まず、図２２に示されるように、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜９を形成（堆積）する。それから、この絶縁膜９を異方性エッチング（エッチバック）することによって、図２３に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側面２１，２４上に選択的にこの絶縁膜９を残して、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側面（絶縁膜５を介して互いに隣合う側とは反対側の側面２１，２４）上と、ゲート電極ＧＥの両側面（側壁）上とに形成される。
【０１１３】
次に、図２４に示されるように、ｎ＋型半導体領域（不純物拡散層）１０ａ，１０ｂ，１０ｃをイオン注入法などを用いて形成する（図５のステップＳ１６）。
【０１１４】
例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側面（側壁）上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入することで、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃを形成することができる。この際、ｎ＋型半導体領域１０ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面２４上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域１０ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側面２１上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域１０ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側面上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（lightly doped drain）構造が形成される。
【０１１５】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域１０ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域１０ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域１０ｃとにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域として機能するｎ型の半導体領域ＳＤが形成される。
【０１１６】
次に、ソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤ，ＳＤ（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３およびｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ）に導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１１７】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成され、周辺回路領域１ＢにＭＩＳＦＥＴが形成される。
【０１１８】
次に、半導体基板１の主面全面上に酸化シリコン膜をＣＶＤ法などにより形成する。それから、フォトリソグラフィ法およびエッチング法を用いてｎ＋型半導体領域１０ａ，１０ｂ，１０ｃの上面（表面）と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とゲート電極ＧＥの上面のシリコン面（シリコン領域、シリコン膜）を露出させる。それから、図２５に示されるように、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃの上面（表面）上とメモリゲート電極ＭＧの上面（サイドウォールスペーサＳＷで覆われていない部分）上と制御ゲート電極ＣＧの上面上とゲート電極ＧＥの上面上とを含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、金属膜１１を形成（堆積）する。金属膜１１は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。
【０１１９】
次に、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上層部分（表層部分）を金属膜１１と反応さる。これにより、図２６に示されるように、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部（上面、表面、上層部）に、それぞれ金属シリサイド層１２が形成される。金属シリサイド層１２は、例えばコバルトシリサイド層（金属膜１１がコバルト膜の場合）またはニッケルシリサイド層（金属膜１１がニッケル膜の場合）とすることができる。その後、未反応の金属膜１１を除去する。図２６にはこの段階の断面図が示されている。このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部に金属シリサイド層１２を形成し、それによって、ソース、ドレインや各ゲート電極（ＣＧ，ＭＧ，ＧＥ）の抵抗を低抵抗化することができる。
【０１２０】
次に、図２７に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）１３を形成（堆積）する。絶縁膜１３は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜１３の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１３の上面を平坦化する。
【０１２１】
次に、フォトリソグラフィ法を用いて絶縁膜１３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜１２をドライエッチングすることにより、図２８に示されるように、絶縁膜１２にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。
【０１２２】
次に、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１２３】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜１３上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、絶縁膜１３上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２８では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１２４】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１０ａ，１０ｂ，１０ｃ（の表面上の金属シリサイド層１２）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１２）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層１２）の一部、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層１２）の一部などが露出される。なお、図２８の断面図においては、ｎ＋型半導体領域１０ｂ，１０ｃ（の表面上の金属シリサイド層１２）の一部がコンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１２５】
次に、図２９に示されるように、プラグＰＧが埋め込まれた絶縁膜１３上に、絶縁膜１４を形成する。絶縁膜１４は、複数の絶縁膜の積層膜で形成することもできる。
【０１２６】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１４の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１４上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１２７】
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（半導体領域ＳＤ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１２８】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１２９】
次に、本実施の形態の構成および効果について、より詳細に説明する。
【０１３０】
本実施の形態の半導体装置の主要な特徴の一つは、制御ゲート電極ＣＧの側面２１の下部２１ａが、半導体領域ＭＤ側（半導体領域ＭＤに近づく側、すなわちメモリゲート電極ＭＧから遠ざかる側）に突出している（突き出している、飛び出している、張り出している）ことである。すなわち、制御ゲート電極ＣＧのゲート長方向に平行な断面（図１および図２はこの断面に対応している）で見ると、図１および図２からも分かるように、制御ゲート電極ＣＧの側面２１は、その下部２１ａが半導体領域ＭＤ側に突出している。つまり、制御ゲート電極ＣＧの側面２１は、下部２１ａ以外は、ほぼ平坦面（半導体基板１の主面に対して略垂直な面）であるのに対して、下部２１ａが半導体領域ＭＤ側に突出している。また、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出していることは、制御ゲート電極ＣＧの半導体領域ＭＤ側の下端部が半導体領域ＭＤ側に突出していることを意味している。また、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出していることは、制御ゲート電極ＣＧの下面２５がゲート長方向（制御ゲート電極ＣＧのゲート長方向）に伸びるように、制御ゲート電極ＣＧの側面２１の下部２１ａが突出している（すなわち制御ゲート電極ＣＧの半導体領域ＭＤ側の下端部が突出している）ことを意味している。
【０１３１】
ここで、制御ゲート電極ＣＧは、互いに反対側に位置する側面２１および２２を有しているが、制御ゲート電極ＣＧの側面２２は、絶縁膜５を介してメモリゲート電極ＭＧに隣接（対向）する側の側面であり、制御ゲート電極ＣＧの側面２１は、側面２２の反対側の側面である。制御ゲート電極ＣＧの側面２１は、半導体領域ＭＤ側の側面とみなすことができ、制御ゲート電極ＣＧの側面２２は、制御ゲート電極ＣＧ側の側面とみなすことができる。サイドウォールスペーサＳＷは、制御ゲート電極ＣＧの側面２１上に形成されているが、制御ゲート電極ＣＧの側面２２上には絶縁膜５を介してメモリゲート電極ＭＧが形成されているため、制御ゲート電極ＣＧの側面２２上にはサイドウォールスペーサＳＷは形成されていない。また、制御ゲート電極ＣＧの下面２５は、絶縁膜３を介して半導体基板１（ｐ型ウエルＰＷ１）に対向している面である。また、制御ゲート電極ＣＧの半導体領域ＭＤ側の下端部は、制御ゲート電極ＣＧの側面２１の下部２１ａと制御ゲート電極ＣＧの下面２５とで挟まれた下端部（角部）に対応している。
【０１３２】
本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出していることにより、制御ゲート電極ＣＧとプラグＰＧとの間の距離（間隔）Ｌ１を小さくせずとも、制御ゲート電極ＣＧのゲート長（実効的なゲート長）を大きくすることができる。すなわち、制御ゲート電極ＣＧとプラグＰＧとの距離Ｌ１を一定にしたときに、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出している場合と、突出していない場合（すなわち本実施の形態とは異なり側面２１全体が平坦面である場合）とを比べると、制御ゲート電極ＣＧのゲート長は、前者（側面２１の下部２１ａが突出している場合）の方が、半導体領域ＭＤ側に突出した距離Ｌ２の分だけ、大きくなる。
【０１３３】
ここで、制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１は、制御ゲート電極ＣＧの側面２１の上部と、プラグＰＧとの間の距離（但し制御ゲート電極ＣＧのゲート長に平行な方向の距離）に対応しており、図１に示してある。また、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出している上記距離Ｌ２は、制御ゲート電極ＣＧの側面２１のうち、下部２１ａ以外のほぼ平坦な面を基準として、側面２１の下部２１ａ（制御ゲート電極ＣＧの半導体領域ＭＤ側の下端部）が半導体領域ＭＤ側に突出している距離に対応しており、図２に示してある。
【０１３４】
制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１を小さくすると、制御ゲート電極ＣＧとプラグＰＧとの近接やあるいは短絡を招きやすくなるため、半導体装置の製造歩留まりや信頼性を低下させてしまう可能性がある。このため、制御ゲート電極ＣＧとプラグＰＧとの短絡を確実に防止し、また、制御ゲート電極ＣＧとプラグＰＧとが近接したことによる信頼性の低下を確実に防止するためには、制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１は、ある程度以上の値（距離）を確保することが望ましい。一方、本実施の形態とは異なり制御ＣＧの側面２１全体が平坦面である場合、制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１を大きくしながら、制御ゲート電極ＣＧのゲート長を大きくしようとすると、メモリセルの寸法（制御ゲート電極ＣＧのゲート長に平行な方向での寸法）が大きくなってしまい、半導体装置の小型化（小面積化）や高性能化（メモリ容量の増加）の点で不利となる。
【０１３５】
それに対して、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出していることにより、制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１を小さくしなくとも、制御ゲート電極ＣＧのゲート長を大きくすることができる。すなわち、制御ゲート電極ＣＧとプラグＰＧとの距離Ｌ１を一定にしたときに、制御ゲート電極ＣＧの側面２１の下部２１ａを半導体領域ＭＤ側に突出させたことで、半導体領域ＭＤ側に突出した距離Ｌ２の分だけ、制御ゲート電極ＣＧのゲート長を大きくすることができる。このため、半導体装置の製造歩留まりや信頼性を向上させることができるとともに、半導体装置の小型化（小面積化）や高性能化（メモリ容量の増加）を図ることができる。
【０１３６】
また、制御ゲート電極ＣＧの側面２１の下部２１ａを半導体領域ＭＤ側に突出させた場合には、突出させない場合（すなわち本実施の形態とは異なり側面２１全体が平坦面である場合）に比べて、制御ゲート電極ＣＧの側面２１の下部２１ａとプラグＰＧとの間の距離は小さくなる。しかしながら、コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧは、テーパ形状となっている。すなわち、コンタクトホールＣＮＴの側壁（すなわちプラグＰＧの側面）は、半導体基板１の主面に垂直な方向から傾斜している（コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧが上部よりも下部で径が小さくなるように傾斜している）。プラグＰＧがテーパ形状を有していると、制御ゲート電極ＣＧにおいて、プラグＰＧに近いのは、制御ゲート電極ＣＧの側面２１の上部となる。
【０１３７】
このため、たとえ制御ゲート電極ＣＧの側面２１の下部２１ａを半導体領域ＭＤ側に突出させることで、制御ゲート電極ＣＧの側面２１の下部２１ａがプラグＰＧに近づいたとしても、プラグＰＧのテーパ形状により、制御ゲート電極ＣＧの側面２１の下部２１ａとプラグＰＧとの間の距離は十分に確保することができる。つまり、制御ゲート電極ＣＧの側面２１全体をプラグＰＧに近づけた場合には、製造歩留まりや信頼性の低下の懸念が生じるが、本実施の形態のように、制御ゲート電極ＣＧの側面２１のうち、下部２１ａ以外はプラグＰＧから離れさせ、下部２１ａのみを突出させて結果としてプラグＰＧに近づいたとしても、プラグＰＧのテーパ形状のために、制御ゲート電極ＣＧの側面２１の下部２１ａとプラグＰＧとの間の距離を確保することができる。このため、制御ゲート電極ＣＧとプラグＰＧとの近接やあるいは短絡を的確に防止でき、半導体装置の製造歩留まりや信頼性を向上させることができる。
【０１３８】
本実施の形態の半導体装置の主要な特徴の他の一つは、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側（半導体領域ＭＤに近づく側、すなわちメモリゲート電極ＭＧから遠ざかる側）に後退している（窪んでいる、引っ込んでいる）ことである。すなわち、制御ゲート電極ＣＧのゲート長方向に平行な断面（図１および図２はこの断面に対応している）で見ると、図１および図２からも分かるように、制御ゲート電極ＣＧの側面２２は、その下部２２ａが半導体領域ＭＤ側（半導体領域ＭＤに近づく側、すなわちメモリゲート電極ＭＧから遠ざかる側）に後退している。つまり、メモリゲート電極ＭＧの側面２２は、下部２２ａ以外は、ほぼ平坦面（半導体基板１の主面に対して略垂直な面）であるのに対して、下部２２ａが半導体領域ＭＤ側に後退している。また、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退していることは、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の下端部が半導体領域ＭＤ側に後退していることを意味している。また、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退していることは、制御ゲート電極ＣＧの下面２５がゲート長方向（制御ゲート電極ＣＧのゲート長方向）に縮むように、制御ゲート電極ＣＧの側面２２の下部２２ａが後退している（すなわち制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の下端部が後退している）ことを意味している。
【０１３９】
本実施の形態の半導体装置の主要な特徴の更に他の一つは、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側（制御ゲート電極ＣＧに近づく側、すなわち半導体領域ＭＳから遠ざかる側）に突出している（突き出している、飛び出している、張り出している）ことである。すなわち、制御ゲート電極ＣＧのゲート長方向に平行な断面（図１および図２はこの断面に対応している）で見ると、図１および図２からも分かるように、メモリゲート電極ＭＧの側面２３は、その下部２３ａが制御ゲート電極ＣＧ側に突出している。つまり、メモリゲート電極ＭＧの側面２３は、下部２３ａ以外は、ほぼ平坦面（半導体基板１の主面に対して略垂直な面）であるのに対して、下部２３ａが制御ゲート電極ＣＧ側に突出している。また、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出していることは、メモリゲート電極ＭＧの制御ゲート電極ＣＧ側の下端部が制御ゲート電極ＣＧ側に突出していることを意味している。また、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出していることは、メモリゲート電極ＭＧの下面２６がゲート長方向（メモリゲート電極ＭＧのゲート長方向）に伸びるように、メモリゲート電極ＭＧの側面２３の下部２３ａが突出している（すなわちメモリゲート電極ＭＧの制御ゲート電極ＣＧ側の下端部が突出している）ことを意味している。
【０１４０】
ここで、メモリゲート電極ＭＧの側面２３は、絶縁膜５を介して制御ゲート電極ＣＧに隣接（対向）する側の側面である。すなわち、制御ゲート電極ＣＧの側面２２とメモリゲート電極ＭＧの側面２３とが、絶縁膜５を介して隣接（対向）している。メモリゲート電極ＭＧにおいて、側面２３とは反対側の側面２４上にサイドウォールスペーサＳＷが形成されているが、メモリゲート電極ＭＧの側面２３上には絶縁膜５を介して制御ゲート電極ＣＧが形成されているため、メモリゲート電極ＭＧの側面２３上にはサイドウォールスペーサＳＷは形成されていない。メモリゲート電極ＭＧの側面２３は、制御ゲート電極ＣＧ側の側面とみなすことができ、メモリゲート電極ＭＧの側面２４は、半導体領域ＭＳ側の側面とみなすことができる。また、メモリゲート電極ＭＧの下面２６は、絶縁膜５を介して半導体基板１（ｐ型ウエルＰＷ１）に対向している面である。また、制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の下端部は、制御ゲート電極ＣＧの側面２２の下部２２ａと制御ゲート電極ＣＧの下面２５とで挟まれた下端部（角部）に対応している。また、メモリゲート電極ＭＧの制御ゲート電極ＣＧ側の下端部は、メモリゲート電極ＭＧの側面２３の下部２３ａとメモリゲート電極ＭＧの下面２６とで挟まれた下端部（角部）に対応している。
【０１４１】
制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退していることと、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出していることは、関連している。すなわち、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退したことで、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させることができる。
【０１４２】
本実施の形態とは異なり、制御ゲート電極ＣＧの側面２２の下部２２ａを半導体領域ＭＤ側に後退させることなく、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させた場合には、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧに近接してしまうため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧が低下してしまう。
【０１４３】
一方、本実施の形態とは異なり、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退させたのに、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させない場合も考えられる。しかしながら、この場合には、ｐ型ウエルＰＷ１において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在する絶縁膜５の下方に、メモリゲート電極ＭＧによっても、制御ゲート電極ＣＧによっても電界が印加されにくく、チャネル領域が形成されにくい領域が発生しやすくなってしまう。これは、不揮発性メモリのメモリセルの読出し電流（読出し動作時にソース・ドレイン間に流れる電流値）の減少や、あるいは、書込み速度の低下などを引き起してしまう。
【０１４４】
それに対して、本実施の形態では、制御ゲート電極ＣＧの側面２２の下部２２ａを半導体領域ＭＤ側に後退させるとともに、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させているため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の耐圧を確保することができるとともに、不揮発性メモリのメモリセルの読出し電流の減少や書込み速度の低下を防止することができる。
【０１４５】
そして、本実施の形態では、制御ゲート電極ＣＧの側面２２の下部２２ａを半導体領域ＭＤ側に後退させることで、制御ゲート電極ＣＧのゲート長が小さくなるが、その分、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させることで、メモリゲート電極ＭＧのゲート長（実効的なゲート長）を大きくすることができる。
【０１４６】
このため、メモリゲート電極ＭＧについては、メモリゲート電極ＭＧの側面２３の下部２３ａを制御ゲート電極ＣＧ側に突出させた分、メモリゲート電極ＭＧのゲート長を大きくすることができる。一方、制御ゲート電極ＣＧのゲート長（実効的なゲート長）は、上述したように、制御ゲート電極ＣＧの側面２１の下部２１ａを半導体領域ＭＤ側に突出させたことにより、大きくすることが可能である。このため、制御ゲート電極ＣＧについては、制御ゲート電極ＣＧの側面２２の下部２２ａを半導体領域ＭＤ側に後退させた分、制御ゲート電極ＣＧのゲート長が小さくなっても、制御ゲート電極ＣＧの側面２１の下部２１ａを半導体領域ＭＤ側に突出させた分、制御ゲート電極ＣＧのゲート長（実効的なゲート長）を大きくすることができる。
【０１４７】
従って、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａを突出させ、制御ゲート電極ＣＧの側面２２の下部２２ａを後退させ、メモリゲート電極ＭＧの側面２３の下部２３ａを突出させたことにより、メモリセルの寸法（制御ゲート電極ＣＧのゲート長に平行な方向での寸法）を大きくすることなく、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくすることができる。このため、半導体装置の小型化（小面積化）や高性能化（メモリ容量の増加）を図りながら、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくすることができる。また、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａを突出させ、制御ゲート電極ＣＧの側面２２の下部２２ａを後退させ、メモリゲート電極ＭＧの側面２３の下部２３ａを突出させたことにより、制御ゲート電極ＣＧとプラグＰＧとの間の距離Ｌ１を小さくすることなく、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくすることができる。このため、半導体装置の製造歩留まりや信頼性の向上を図りながら、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくすることができる。
【０１４８】
制御ゲート電極ＣＧのゲート長が小さいと、短チャネル効果が生じやすくなるが、制御ゲート電極ＣＧのゲート長を大きくすることで、短チャネル効果を抑制または防止することができる。このため、制御ゲート電極ＣＧのゲート長を大きくすることで、不揮発性メモリを有する半導体装置の性能（電気的性能）を向上させることができる。
【０１４９】
また、メモリゲート電極ＭＧのゲート長を大きくすることで、メモリゲート電極ＭＧの下に位置する電荷蓄積部（ここでは絶縁膜５の窒化シリコン膜６ｂ）のゲート長方向（メモリゲート電極ＭＧのゲート長方向）の寸法も大きくなるため、電荷蓄積部（ここでは絶縁膜５の窒化シリコン膜６ｂ）に蓄積可能なホールの量を大きくすることができる。消去時に電荷蓄積部（ここでは絶縁膜５の窒化シリコン膜６ｂ）に蓄積したホールの量が多ければ、消去後に多少ホールが消滅したとしても、消去状態（ホールが蓄積された状態）を保持（維持）することができる。従って、メモリゲート電極ＭＧのゲート長を大きくすることで、記憶情報の保持特性（特に消去状態の保持特性）を向上させることができ、不揮発性メモリを有する半導体装置の性能（電気的性能）を向上させることができる。
【０１５０】
本実施の形態では、上述のように、制御ゲート電極ＣＧの側面２１の下部２１ａを突出させ、制御ゲート電極ＣＧの側面２２の下部２２ａを後退させ、メモリゲート電極ＭＧの側面２３の下部２３ａを突出させたことにより、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくすることができる。そして、制御ゲート電極ＣＧの側面２１の下部２１ａの突出量と、制御ゲート電極ＣＧの側面２２の下部２２ａの後退量と、メモリゲート電極ＭＧの側面２３の下部２３ａの突出量とを制御することで、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の合計値の増大量を、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長のどちらにどの程度配分するかを調整することができる。すなわち、制御ゲート電極ＣＧの側面２１の下部２１ａの突出量を大きくし、制御ゲート電極ＣＧの側面２２の下部２２ａの後退量を小さく（これに伴いメモリゲート電極ＭＧの側面２３の下部２３ａの突出量も小さくなる）した場合には、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の合計値の増大量は、主として制御ゲート電極ＣＧのゲート長の増大に配分されるようになる。一方、メモリゲート電極ＭＧの側面２３の下部２３ａの突出量を大きくした場合（これに伴い制御ゲート電極ＣＧの側面２２の下部２２ａの後退量も大きくなる）、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の合計値の増大量は、主としてメモリゲート電極ＭＧのゲート長の増大に配分されるようになる。もちろん、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の合計値の増大量が、制御ゲート電極ＣＧのゲート長の増大とメモリゲート電極ＭＧのゲート長の増大の両方に配分されるように、制御ゲート電極ＣＧの側面２１の下部２１ａの突出量と、制御ゲート電極ＣＧの側面２２の下部２２ａの後退量と、メモリゲート電極ＭＧの側面２３の下部２３ａの突出量とを制御することもできる。なお、制御ゲート電極ＣＧの側面２１の下部２１ａの突出量は、上記距離Ｌ２に対応しており、メモリゲート電極ＭＧの側面２３の下部２３ａの突出量は、後述の距離Ｌ３に対応している。
【０１５１】
このように、本実施の形態では、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長との合計の値を大きくして、その増大量を制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の一方または両方に配分することができる。このため、制御ゲート電極ＣＧのゲート長とメモリゲート電極ＭＧのゲート長の一方または両方を大きくすることができるため、半導体装置の性能を向上させることができる。
【０１５２】
また、本実施の形態では、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出していることにより、メモリゲート電極のゲート長を大きくすることができるが、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出している距離Ｌ３は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜５の厚みＴ１の半分以上（すなわちＬ３≧Ｔ１×０．５）であることが好ましい。ここで、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出している距離Ｌ３は、メモリゲート電極ＭＧの側面２３のうち、下部２３ａ以外のほぼ平坦な面を基準として、側面２３の下部２３ａ（制御ゲート電極ＣＧのメモリゲート電極ＭＧ側の下端部）が制御ゲート電極ＣＧ側に突出している距離に対応しており、図２に示してある。また、絶縁膜５の厚みＴ１も、図２に示してある。メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出している距離Ｌ３を、絶縁膜５の厚みＴ１の半分以上（すなわちＬ３≧Ｔ１×０．５）とすることで、メモリゲート電極ＭＧのゲート長を的確に大きくすることができ、メモリゲート電極ＭＧのゲート長を大きくしたことによる効果（記憶情報の保持特性の向上など）を的確に得ることができる。
【０１５３】
また、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａを突出させ、制御ゲート電極ＣＧの側面２２の下部２２ａを後退させ、メモリゲート電極ＭＧの側面２３の下部２３ａを突出させるが、このような制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの形成法の一例について、より詳細に説明する。
【０１５４】
図３０〜図３７は、シリコン膜４をエッチングによりパターニングする工程の説明図である。ここで説明するシリコン膜４をエッチングによりパターニングする工程は、上記ステップＳ６（シリコン膜パターンＳＰ１形成工程）と上記ステップＳ１１（制御ゲート電極ＣＧ形成工程）とに対応している。
【０１５５】
図３０は、シリコン膜４のパターニング（エッチング）を開始する前の状態に対応している。シリコン膜４上には上記フォトレジストパターンＰＲ１または上記フォトレジストパターンＰＲ２に対応するフォトレジストパターンが形成されているが、ここではそのフォトレジストパターンの図示は省略している。シリコン膜４の異方性のドライエッチングを開始すると、図３１に示されるように、異方性のドライエッチングにより形成されたシリコン膜４の側面（エッチング領域の側壁）３１上に、シリコン膜４のエッチングに起因した堆積物（堆積物層）３２が堆積しながら、シリコン膜４のエッチングが進行する。図３１の段階では、エッチング領域の底面３３は、まだシリコン膜４の厚み方向の途中にあり、絶縁膜３には達していない。側面３１の下部３１ａは、堆積物３２で覆われていないため、テーパ形状となっている。
【０１５６】
更にシリコン膜４の異方性のドライエッチングが進行すると、図３２に示されるように、エッチング領域の底面３３が絶縁膜３に到達し、絶縁膜３が露出する。図３２は、エッチング領域の底面３３が丁度、絶縁膜３に到達した段階が示されている。図３２の段階でも、側面３１の下部３１ａは、堆積物３２で覆われていないため、テーパ形状となっている。
【０１５７】
図３２の状態が得られた後、更に異方性のドライエッチングによるオーバーエッチングを行うと、シリコン膜４の側面３１の下部のテーパ形状は解消され、図３３に示されるように、シリコン膜４の側面３１は、下部を含めてほぼ平坦面となる。その後、堆積物３２の除去やシリコン膜４で覆われていない部分の絶縁膜３の除去工程を経て、図３４の構造が得られ、シリコン膜４の側面３１は、下部を含めてほぼ平坦面となる（従って、側面３１の下部３１ａは、テーパ形状とはならない）。
【０１５８】
しかしながら、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａを突出させる必要がある。このため、上記ステップＳ１１（制御ゲート電極ＣＧ形成工程）は、次のようにシリコン膜４のパターニング（エッチング）を行う。なお、上記ステップＳ１１（制御ゲート電極ＣＧ形成工程）では、上記シリコン膜パターンＳＰ１が、ここで説明するシリコン膜４に対応している。
【０１５９】
すなわち、上述のように異方性のドライエッチングにより上記図３２の構造が得られた後、オーバーエッチングをほとんど行わずに、ドライエッチングを終了する。その後、堆積物３２の除去やシリコン膜４で覆われていない部分の絶縁膜３の除去工程を経て、図３５の構造が得られる。エッチング領域の底面３３が絶縁膜３に到達し（絶縁膜３が露出し）、かつ、シリコン膜４の側面３１の下部３１ａがテーパ形状となっている段階で、ドライエッチングを終了する（オーバーエッチングはできるだけ少なくする）ことで、図３５に示されるように、シリコン膜４の側面３１は、下部３１ａがテーパ形状となった状態（突出した状態）となる。このシリコン膜４の側面３１（下部３１ａが突出した側面３１）が、制御ゲート電極ＣＧの側面２１となり、シリコン膜４の側面３１の下部３１ａが、制御ゲート電極ＣＧの側面２１の下部２１ａとなる。このようにして、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出した構造を得ることができる。制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＭＤ側に突出した距離Ｌ２は、上記ステップＳ１１（制御ゲート電極ＣＧ形成工程）におけるエッチング条件を調整することにより、制御することができる。
【０１６０】
また、本実施の形態では、制御ゲート電極ＣＧの側面２２の下部２２ａを後退させる必要がある。このため、上記ステップＳ６（シリコン膜パターンＳＰ１形成工程）は、次のようにシリコン膜４のパターニング（エッチング）を行う。
【０１６１】
すなわち、上述のように異方性のドライエッチングにより上記図３２の構造が得られた後、異方性のドライエッチングによるオーバーエッチングをほとんど行わずに、等方性のドライエッチングを行う（すなわち、図３２の構造が得られた段階で、異方性のドライエッチングを等方性のドライエッチングに切り換える）。これにより、シリコン膜４の側面３１のうち、堆積物３２が堆積した領域（すなわち下部３１ａ以外の領域）は、堆積物３２に覆われているために等方性エッチングが進行しないが、シリコン膜４の側面３１のうち、堆積物３２が堆積していない領域（すなわち下部３１ａ）は、等方性エッチングが進行する（すなわちサイドエッチングが進行する）。このため、図３６に示されるように、シリコン膜４の側面３１の下部３１ａが、下部３１ａ以外の領域に対して後退した状態となる。その後、堆積物３２の除去やシリコン膜４で覆われていない部分の絶縁膜３の除去工程を経て、図３７の構造が得られる。これにより、図３７に示されるように、シリコン膜４の側面３１は、下部３１ａが後退した状態となる。このシリコン膜４の側面３１（下部３１ａが後退した側面３１）が、シリコン膜パターンＳＰ１の側面ＳＰ１ａ、すなわち制御ゲート電極ＣＧの側面２２となり、シリコン膜４の側面３１の下部３１ａが、制御ゲート電極ＣＧの側面２２の下部２２ａとなる。このようにして、制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退した構造を得ることができる。制御ゲート電極ＣＧの側面２２の下部２２ａが半導体領域ＭＤ側に後退した距離Ｌ４は、上記ステップＳ６（シリコン膜パターンＳＰ１形成工程）におけるエッチング条件を調整することにより、制御することができる。
【０１６２】
また、上記ステップＳ７（絶縁膜５形成工程）において、絶縁膜５は、シリコン膜ＳＰ１の側面ＳＰ１ａの形状に対してコンフォーマルに形成され、また、上記ステップＳ８（シリコン膜７形成工程）において、シリコン膜７は、絶縁膜５の表面に対してコンフォーマルに形成され得る。このため、上記ステップＳ６（シリコン膜パターンＳＰ１形成工程）において、上述のようにシリコン膜４の側面３１（ここではシリコン膜パターンＳＰ１の側面ＳＰ１ａに対応）の下部３１ａが後退した構造を得ておけば、その後に上記ステップＳ７，Ｓ８，Ｓ９を行うことで、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出した構造を得ることができる。
【０１６３】
また、本実施の形態では、上述のように、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出していることで、突出していない場合に比べて、メモリゲート電極ＭＧのゲート長を大きくすることができる。このため、メモリゲート電極ＭＧのメモリゲート長を同じにしたときに、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出している場合（本実施の形態に対応）と突出していない場合とを比べると、突出している場合（本実施の形態に対応）の方が、メモリゲート電極ＭＧを形成するためのシリコン膜７の厚みを薄くすることができる。本実施の形態では、メモリゲート電極ＭＧを形成するためのシリコン膜７の厚みを薄くできることで、以下に図３８を参照して説明するような利点も得ることができる。
【０１６４】
図３８は、本実施の形態の半導体装置の要部断面図であり、メモリゲート電極ＭＧのコンタクト部ＭＧａにプラグＰＧが接続された状態が示されている。
【０１６５】
図１に示される領域（メモリセル領域）における制御ゲート電極ＣＧは、メモリセルＭＣを構成する制御トランジスタ（選択トランジスタ）のゲート電極として機能する。一方、図３８に示される領域（ワードシャント領域）における制御ゲート電極ＣＧは、素子分離領域２上に位置しており、メモリセルＭＣの制御トランジスタのゲート電極として機能するのではなく、図１の紙面に垂直な方向に並ぶ複数のメモリセルＭＣの制御ゲート電極同士を電気的に接続する制御ゲート線（選択ゲート線）として機能する。図１に示される領域（メモリセル領域）における制御ゲート電極ＣＧと、図３８に示される領域（ワードシャント領域）における制御ゲート電極ＣＧとは、図１および図３８の紙面に垂直な方向に延在して繋がっている（すなわち一体的に形成されている）。
【０１６６】
また、図１に示されるように、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの一方の側面（側壁）上に絶縁膜５を介して形成され、制御ゲート電極ＣＧとともに半導体基板１上に延在している（延在方向は図１の紙面に垂直な方向）が、図３８に示される領域（ワードシャント領域）において、コンタクトホールＣＮＴおよびそれを埋めるプラグＰＧを接続するためのコンタクト部ＭＧａを有している。メモリゲート電極ＭＧのうち、コンタクト部ＭＧａ以外の部分は、図１のように制御ゲート電極ＣＧの一方の側面（側壁）上に絶縁膜５を介してサイドウォールスペーサ状に形成されており、このサイドウォール状に形成されている部分とコンタクト部ＭＧａとは一体的に形成されている。このため、コンタクト部ＭＧａは、メモリゲート電極ＭＧの一部とみなすことができるが、不揮発性メモリのメモリセルＭＣのメモリトランジスタのゲート電極としては機能しない部分である。このため、メモリゲート電極ＭＧのコンタクト部ＭＧａは、複数のメモリセルＭＣがアレイ状に配列したメモリセル領域以外の領域（ここではワードシャント領域）に設けることが好ましく、素子分離領域２上に配置することが好ましい。
【０１６７】
図３８に示されるように、コンタクト部ＭＧａは、制御ゲート電極ＣＧ上から素子分離領域２上にかけて延在しており、コンタクト部ＭＧａと制御ゲート電極ＣＧとの間およびコンタクト部ＭＧａと素子分離領域２との間には、絶縁膜５が介在している。そして、素子分離領域２上に位置する部分のコンタクト部ＭＧ上に、コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧが形成されており、このプラグＰＧがコンタクト部ＭＧに接続され、このプラグＰＧの上部には配線Ｍ１が接続されている。従って、コンタクト部ＭＧａは、コンタクト部ＭＧａ上のプラグＰＧを介して、そのプラグＰＧ上の配線Ｍ１と電気的に接続されている。なお、コンタクト部ＭＧａの表層部分（但しサイドウォールスペーサＳＷで覆われていない部分）には金属シリサイド層１２が形成されており、プラグＰＧの底面は、コンタクト部ＭＧａの表層部分に形成された金属シリサイド層１２に接している。
【０１６８】
図３８のようにメモリゲート電極ＭＧのコンタクト部ＭＧａの一部が、制御ゲート電極ＣＧ上に乗り上げている場合には、制御ゲート電極ＣＧ上に乗り上げているコンタクト部ＭＧａも絶縁膜１３で十分に覆われるようにするために、絶縁膜１３の厚み（半導体基板１の主面から絶縁膜１３の上面までの距離）を厚くする必要がある。
【０１６９】
しかしながら、絶縁膜１３に形成するコンタクトホールＣＮＴは、絶縁膜１３を確実に貫通するように形成する必要がある。このため、絶縁膜１３が厚いと、その分、絶縁膜１３にコンタクトホールＣＮＴを形成する際のドライエッチングのエッチング量が多くなり、コンタクトホールＣＮＴ形成のためのフォトレジストパターン（図示せず）の削れ量が増えてコンタクトホールＣＮＴの形状異常を発生させ歩留が低下する虞がある。また、コンタクトホールＣＮＴ形成時にオーバーエッチング量を多く設定する必要が生じ、これは、コンタクトホールＣＮＴの底部で露出する部分に対して、オーバーエッチングに起因したダメージを生じさせる虞がある。
【０１７０】
また、絶縁膜１３の厚みが厚いと、絶縁膜１３に形成するコンタクトホールＣＮＴの深さが深くなる。しかしながら、コンタクトホールは、アスペクト比（縦横比）が大きくなりすぎると、形成が困難になる。このため、絶縁膜１３の厚みが厚くなると、コンタクトホールＣＮＴのアスペクト比の増加を抑制するために、コンタクトホールＣＮＴの平面寸法（開口面積）を大きくする必要が生じるが、これは、半導体装置の小型化に不利となる。
【０１７１】
それに対して、本実施の形態では、上述のように、メモリゲート電極ＭＧのメモリゲート長を同じにしたときに、メモリゲート電極ＭＧの側面２３の下部２３ａが制御ゲート電極ＣＧ側に突出している場合（本実施の形態に対応）と突出していない場合とを比べると、突出している場合（本実施の形態に対応）の方が、メモリゲート電極ＭＧを形成するためのシリコン膜７の厚みを薄くすることができる。メモリゲート電極ＭＧを形成するためのシリコン膜７の厚みを薄くすることができることで、制御ゲート電極ＣＧ上に乗り上げている部分のコンタクト部ＭＧａの高さを低くすることができるため、絶縁膜１３の厚み（半導体基板１の主面から絶縁膜１３の上面までの距離）を薄くすることが可能になる。
【０１７２】
このため、本実施の形態では、絶縁膜１３を薄くできることで、コンタクトホールＣＮＴを形成する際のドライエッチングのエッチング量及びオーバーエッチング量を少なく設定することができ、エッチング量が多いことに起因したコンタクトホールＣＮＴの形状異常の発生や、オーバーエッチングに起因したダメージの発生を、抑制または防止することができる。従って、半導体装置の信頼性を向上させることができ、また、半導体装置の性能を向上させることができる。
【０１７３】
また、本実施の形態では、絶縁膜１３を薄くできることで、コンタクトホールＣＮＴの平面寸法（開口面積）が同じであれば、コンタクトホールＣＮＴのアスペクト比（縦横比）を小さくすることができ、また、コンタクトホールＣＮＴのアスペクト比が同じであれば、コンタクトホールＣＮＴの平面寸法（開口面積）を小さくすることができる。このため、コンタクトホールＣＮＴを形成しやすくなり、また、コンタクトホールの平面寸法（開口面積）の縮小も可能になる。従って、半導体装置の製造歩留まりを向上でき、また、半導体装置の小型化（小面積化）を図ることができる。また、半導体装置の小型化（小面積化）を促進することができる。
【０１７４】
また、本実施の形態では、上述のように制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＳＤ側に突出していることで、ハロー領域ＨＡに関連した次のような利点も得ることができる。
【０１７５】
上記ステップＳ１３でｎ−型半導体領域ＥＸ２形成用のイオン注入を行い、上記ステップＳ１４でハロー領域ＨＡ形成用のイオン注入を行うが、これらのイオン注入の際、制御ゲート電極ＣＧは、半導体基板１へのイオン注入阻止マスクとして機能することができる。しかしながら、ｎ−型半導体領域ＥＸ２形成用のイオン注入の注入エネルギー（イオンの加速エネルギー）よりも、ハロー領域ＨＡ形成用のイオン注入の注入エネルギー（イオンの加速エネルギー）の方が大きい。このため、ハロー領域ＨＡ形成用のイオン注入の際は、不純物イオンは、メモリゲート電極ＭＧの側面２３の下部２３ａが突出している部分を突き抜けることができ、一方、ｎ−型半導体領域ＥＸ２形成用のイオン注入の際は、不純物イオンは、メモリゲート電極ＭＧの側面２３の下部２３ａが突出している部分を突き抜け難い。このため、ハロー領域ＨＡ形成用のイオン注入の際は、メモリゲート電極ＭＧの側面２３の下部２３ａが突出していても、これに影響されること無く、十分に奥側（ゲート長方向でみたときの奥側）まで不純物イオンを注入することができる。一方、ｎ−型半導体領域ＥＸ２形成用のイオン注入の際は、メモリゲート電極ＭＧの側面２３の下部２３ａが突出していることに影響されて、手前側（ゲート長方向でみたときの手前側）までしか不純物イオンが注入されない。従って、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＳＤ側に突出している場合（本実施の形態に対応）と突出していない場合とを比べると、突出している場合（本実施の形態に対応）の方が、ｎ−型半導体領域ＥＸ２の端部からハロー領域ＨＡの端部までの距離Ｌ５を大きくすることができる。
【０１７６】
ここで、ｎ−型半導体領域ＥＸ２の端部からハロー領域ＨＡの端部までの距離Ｌ５は、制御ゲート電極のゲート長方向でみたときの、ｎ−型半導体領域ＥＸ２の端部（すなわちｎ−型半導体領域ＥＸ２とハロー領域ＨＡとの境界）から、ハロー領域ＨＡの端部までの距離に対応しており、図２に模式的に示されている。
【０１７７】
ハロー領域ＨＡは、短チャネル特性（パンチスルー）抑制のために形成しているが、ｎ−型半導体領域ＥＸ２の端部からハロー領域ＨＡの端部までの距離Ｌ５を大きくすると、空乏層の拡がりを抑えやすくなるため、短チャネル特性（パンチスルー）抑制効果を高めることができる。このため、本実施の形態では、制御ゲート電極ＣＧの側面２１の下部２１ａが半導体領域ＳＤ側に突出していることで、ｎ−型半導体領域ＥＸ２の端部からハロー領域ＨＡの端部までの距離Ｌ５を大きくすることができ、ハロー領域ＨＡによる短チャネル特性（パンチスルー）抑制効果を高めることができる。
【０１７８】
図３９は、本実施の形態の半導体装置の説明図であり、本実施の形態の半導体装置のメモリセルＭＣ（図３９の下側）と比較例のメモリセルＭＣ１０１（図３９の上側）とが、図３９の上下に並んで示されている。比較例のメモリセルＭＣ１０１を構成する制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１は、本実施の形態の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧにそれぞれ相当するものであるが、本実施の形態とは異なり、制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１の側面（上記側面２１，２２，２３に対応する側面）は、その下部も含んだ全体が、半導体基板の主面に対して垂直となっている。なお、比較例のメモリセルＭＣ１０１において、絶縁膜１０３は、制御トランジスタのゲート絶縁膜（本実施の形態の絶縁膜３に相当）であり、酸化シリコン膜１０６ａと窒化シリコン膜１０６ｂと酸化シリコン膜１０６ｃとの積層膜からなる絶縁膜１０５は、メモリトランジスタのゲート絶縁膜（本実施の形態の絶縁膜５に相当）である。また、サイドウォールスペーサＳＷ１０１は、本実施の形態のサイドウォールスペーサＳＷに相当するものである。
【０１７９】
図３９の本実施の形態のメモリセルＭＣ（図３９の下側）と比較例のメモリセルＭＣ１０１（図３９の上側）とを比べると分かるように、実効的なメモリゲート長Ｌ８がメモリセルＭＣとメモリセルＭＣ１０１とで同じであれば、メモリゲート電極ＭＧ１０１を構成するシリコン膜の厚みＬ６よりも、メモリゲート電極ＭＧを構成するシリコン膜の厚みＬ７を小さく（薄く）することができる。このため、メモリセルＭＣ１０１の寸法（ゲート長方向の寸法）よりも、メモリセルＭＣの寸法（ゲート長方向の寸法）を、距離Ｌ９（図３９に示してある）の分だけ、小さくすることができる。従って、本実施の形態では、メモリセルＭＣのセルサイズ（ゲート長方向の寸法）を小さくしながら、実効的なメモリゲート長（メモリゲート電極の実効的なゲート長）Ｌ８を確保することができる。換言すれば、本実施の形態では、実効的なメモリゲート長Ｌ８を確保しながら、メモリセルＭＣのセルサイズ（ゲート長方向の寸法）を縮小することができる。
【０１８０】
（実施の形態２）
図４０および図４１は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１８１】
上記実施の形態１では、ステップＳ１１（制御ゲート電極ＣＧ形成工程）とステップＳ１２（ゲート電極ＧＥ形成工程）とを、別々の工程（別々のエッチング工程）で行っていた。それに対して、本実施の形態では、ステップＳ１１（制御ゲート電極ＣＧ形成工程）とステップＳ１２（ゲート電極ＧＥ形成工程）とを、同工程（同じエッチング工程）で行う。
【０１８２】
すなわち、上記ステップＳ１０までの工程を行って上記図１６の構造を得た後、本実施の形態では、図４０に示されるように、半導体基板１の主面上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ２ａを形成する。このフォトレジストパターンＰＲ２ａのメモリセル領域１Ａにおけるパターン形状は、上記フォトレジストパターンＰＲ２のメモリセル領域１Ａにおけるパターン形状と同じであり、フォトレジストパターンＰＲ２ａの周辺回路領域１Ｂにおけるパターン形状は、上記フォトレジストパターンＰＲ３の周辺回路領域１Ｂにおけるパターン形状と同じである。
【０１８３】
すなわち、メモリセル領域１Ａにおいては、フォトレジストパターンＰＲ２ａは、メモリゲート電極ＭＧと、それに隣接する（絶縁膜５を介して隣接する）制御ゲート電極ＣＧとなるべき部分のシリコン膜パターンＳＰ１とを覆い、制御ゲート電極ＣＧとはならない部分のシリコン膜パターンＳＰ１を露出するように、形成される。すなわち、メモリセル領域１Ａにおいては、フォトレジストパターンＰＲ２ａは、メモリゲート電極ＭＧと、それに隣接する制御ゲート電極ＣＧ形成予定領域とを覆い、制御ゲート電極ＣＧとはならない部分のシリコン膜パターンＳＰ１を露出するように形成される。一方、周辺回路領域１Ｂにおいては、フォトレジストパターンＰＲ２ａは、ゲート電極ＧＥ形成予定領域に形成される（制御ゲート電極ＣＧとはならない部分のシリコン膜４は露出される）。
【０１８４】
それから、フォトレジストパターンＰＲ２ａをエッチングマスクとして用いて、メモリセル領域１Ａのシリコン膜パターンＳＰ１と周辺回路領域１Ｂのシリコン膜４（すなわちシリコン膜パターンＳＰ２）とをエッチングしてパターニングすることで、図４１に示されるように、メモリセル領域１Ａに制御ゲート電極ＣＧを形成し、周辺回路領域１Ｂにゲート電極ＧＥを形成する。その後、フォトレジストパターンＰＲ２ａを除去する。図４１には、フォトレジストパターンＰＲ２ａを除去した段階が示されている。
【０１８５】
本実施の形態で形成された制御ゲート電極ＣＧについては、上記実施の形態１と同様であるためここではその説明は省略する。一方、本実施の形態で形成されたゲート電極ＧＥは、ゲート電極ＧＥの側面４１の下部４１ａが外側（後で形成される半導体領域ＳＤ側）に突出している点が、上記実施の形態１のゲート電極ＧＥと相違している。
【０１８６】
以降の工程は、上記実施の形態１と同様であり、上記ステップＳ１３，Ｓ１４，Ｓ１５，Ｓ１６およびそれ以降の工程が行われる。
【０１８７】
本実施の形態では、ステップＳ１１（制御ゲート電極ＣＧ形成工程）とステップＳ１２（ゲート電極ＧＥ形成工程）とを同工程で行うことにより、半導体装置の製造工程数を低減することができる。一方、上記実施の形態１では、上記実施の形態１では、ステップＳ１１（制御ゲート電極ＣＧ形成工程）とステップＳ１２（ゲート電極ＧＥ形成工程）とを、別々の工程で行うことにより、制御ゲート電極ＣＧの側面２１の形状と、ゲート電極ＧＥの側面４１の形状とを、独立に制御することができる。このため、半導体装置の設計の自由度を高めることができる。
【０１８８】
（実施の形態３）
本実施の形態は、上記実施の形態１の変形例に対応している。
【０１８９】
本実施の形態においては、上記実施の形態１の不揮発性メモリの制御ゲート電極ＣＧをシリコン膜４と絶縁膜との積層膜で形成する場合について説明する。
【０１９０】
図４２は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。
【０１９１】
図４２に示されるように、本実施の形態における不揮発性メモリのメモリセルは、制御ゲート電極ＣＧがシリコン膜４と絶縁膜５１との積層膜（積層パターン、積層構造）で構成されている。より具体的には、制御ゲート電極ＣＧが、シリコン膜４とシリコン膜４上の絶縁膜５１ａと絶縁膜５１ａ上の絶縁膜５１ｂとの積層膜（積層膜パターン）で構成されている。絶縁膜５１は、シリコン膜４上の絶縁膜５１ａと絶縁膜５１ａ上の絶縁膜５１ｂとで構成されており、絶縁膜５１ａは、絶縁膜５１ｂより薄く形成されている。絶縁膜５１ａは、好ましくは酸化シリコン膜からなり、絶縁膜５１ｂは、好ましくは窒化シリコン膜からなる。
【０１９２】
本実施の形態においては、メモリセルの制御ゲート電極ＣＧの上部に絶縁膜５１（ここでは絶縁膜５１ａ，５１ｂ）が形成されているため、メモリセルの制御ゲート電極ＣＧ上には、金属シリサイド層１２は形成されていない。すなわち、上記実施の形態１においてシリコン膜４とその上部の金属シリサイド層１２によって形成されていた制御ゲート電極ＣＧを、シリコン膜４と絶縁膜５１との積層膜によって形成された制御ゲート電極ＣＧに置き換えたものが、本実施の形態の半導体装置に相当している。
【０１９３】
本実施の形態のメモリセルの他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１９４】
次に、本実施の形態の半導体装置の製造工程について説明する。図４３〜図４５は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１における上記図６〜図１１などとほぼ同じ断面領域が示されている。
【０１９５】
本実施の形態の半導体装置の製造工程は、上記実施の形態１の半導体装置の製造工程と基本的には同じであるため、以下では、主として上記実施の形態１の製造工程との相違点について説明する。
【０１９６】
上記実施の形態１と同様にして上記図８の構造を得た後、本実施の形態では、上記ステップＳ５と上記ステップＳ６との間に、図４３に示されるように、シリコン膜４上に絶縁膜５１を形成する工程が追加される。絶縁膜５１形成工程は、シリコン膜４上に絶縁膜５１ａを形成する工程と、絶縁膜５１ａ上に絶縁膜５１ｂを形成する工程とを有しているが、図４３では、図面の簡略化のために、絶縁膜５１ａおよび絶縁膜５１ｂの積層膜を単に絶縁膜５１として図示してある。
【０１９７】
それから、上記ステップＳ６において、上記実施の形態１ではシリコン膜４をパターニングしてシリコン膜パターンＳＰ１を形成したが、本実施の形態では、シリコン膜４と絶縁膜５１との積層膜をパターニングすることで、図４４に示されるように、シリコン膜４と絶縁膜５１との積層膜パターンからなる積層膜パターンＳＰ１を形成する。それから、ステップＳ６とステップＳ７の間に、図４５に示されるように、絶縁膜５１を除去すべき領域（例えば周辺回路領域１Ｂなど）において、適宜絶縁膜５１の除去を行う。以降の工程（ステップＳ７およびそれ以降の工程）は、上記実施の形態１と基本的には同様であるため、ここではその説明は省略する。なお、上記ステップＳ１１では、シリコン膜４と絶縁膜５１との積層膜パターンからなる積層膜パターンＳＰ１をパターニングして、制御ゲート電極ＣＧを形成する。
【０１９８】
本実施の形態においても、上記実施の形態１と同様の効果を得ることができる。
【０１９９】
また、それに加えて、本実施の形態では、制御ゲート電極ＣＧをシリコン膜４と絶縁膜５１（より特定的には絶縁膜５１ａ，５１ｂ）との積層膜で形成するため、シリコン膜４を上記実施の形態１よりも薄く形成した場合においても、制御ゲート電極ＣＧの側面（側壁）にサイドウォールスペーサ状に形成されるメモリゲート電極ＭＧの高さを確保することができる。
【０２００】
また、本実施の形態において、上記実施の形態２の製造工程を適用することもできる。
【０２０１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２０２】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２０３】
１ 半導体基板
１Ａ メモリセル領域
１Ｂ 周辺回路領域
２ 素子分離領域
３ 絶縁膜
４ シリコン膜
５ 絶縁膜
６ａ，６ｃ 酸化シリコン膜
６ｂ 窒化シリコン膜
７ シリコン膜
８ シリコンスペーサ
９ 絶縁膜
１０ａ，１０ｂ，１０ｃ ｎ＋型半導体領域
１１ 金属膜
１２ 金属シリサイド層
１３，１４，１６ 絶縁膜
２１，２２，２３，２４ 側面
２１ａ，２２ａ，２３ａ，２４ａ 下部
３１ 側面
３１ａ 下部
３２ 堆積物
３３ 底面
４１ 側面
４１ａ 下部
５１，５１ａ，５１ｂ 絶縁膜
ＣＧ 制御ゲート電極
ＣＮＴ コンタクトホール
ＥＸ１，ＥＸ２，ＥＸ３ ｎ−型半導体領域
Ｌ１，Ｌ２，Ｌ３，Ｌ４ 距離
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ メモリゲート電極
ＰＧ プラグ
ＰＷ１，ＰＷ２ ｐ型ウエル
ＳＰ１，ＳＰ２ シリコン膜パターン
ＳＤ 半導体領域
ＳＷ サイドウォールスペーサ
【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置であって、
半導体基板と、
半導体基板中に形成された、前記メモリセルを構成する第１導電型の第１および第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板の上部に形成された、前記メモリセルを構成する第１ゲート電極と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板の上部に形成され、前記第１ゲート電極と隣り合い、前記メモリセルを構成する第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された絶縁膜であって、その内部に電荷蓄積部を有する前記絶縁膜と、
を有し、
前記第１ゲート電極は前記第１半導体領域側に位置し、
前記第２ゲート電極は前記第２半導体領域側に位置し、
前記第１ゲート電極は、前記第１半導体領域側の第１側面の下部が前記第１半導体領域側に突出し、前記第２ゲート電極に前記絶縁膜を介して隣接する側の第２側面の下部が前記第１半導体領域側に後退しており、
前記第２ゲート電極は、前記第１ゲート電極に前記絶縁膜を介して隣接する側の第３側面の下部が前記第１ゲート電極側に突出していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記絶縁膜は、第１酸化シリコン膜と窒化シリコン膜と第２酸化シリコン膜との積層膜からなることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１および第２半導体領域は、ソースまたはドレイン用の半導体領域であることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１ゲート電極の前記第１側面上に、絶縁体からなるサイドウォールスペーサが形成されており、
前記第第１半導体領域は、前記サイドウォールスペーサの下方に形成された第３半導体領域と、前記第３半導体領域に隣接し、前記第３半導体領域よりも高不純物濃度の第４半導体領域とを有していることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記半導体基板中に形成され、前記第１導電型とは反対の第２導電型で、前記第３半導体領域を包み込むようなハロー領域を有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２ゲート電極の前記第３側面の下部が前記第１ゲート電極側に突出している距離は、前記絶縁膜の厚みの半分以上であることを特徴とする半導体装置。
【請求項７】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上にゲート絶縁膜用の第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に、前記メモリセルを構成する第１ゲート電極用の第１シリコン膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１シリコン膜をエッチングして第１シリコン膜パターンを形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板の主面と前記第１シリコン膜パターンの上面および側面上に、内部に電荷蓄積部を有する第２絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第２絶縁膜上に、前記メモリセルを構成する第２ゲート電極用の第２シリコン膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２シリコン膜をエッチングして、前記第１シリコン膜パターンと前記第２絶縁膜を介して隣り合い、前記メモリセルを構成する前記第２ゲート電極を形成する工程、
（ｈ）前記第２絶縁膜の露出部を除去する工程、
（ｉ）前記（ｈ）工程後、前記第１シリコン膜パターンをエッチングして、前記第２ゲート電極と前記第２絶縁膜を介して隣合う前記第１ゲート電極を形成する工程、
を有し、
前記第１ゲート電極は、前記第２ゲート電極に前記第２絶縁膜を介して隣接する側の第２側面と、前記第２側面とは反対側の第１側面とを有しており、
前記（ｄ）工程で形成された前記第１シリコン膜パターンは、後で前記第１ゲート電極の前記第２側面となる第４側面を有しており、
前記（ｄ）工程では、前記第１シリコン膜パターンの前記第４側面の下部が後退するように、前記第１シリコン膜パターンを形成し、
前記（ｉ）工程では、前記第１ゲート電極の前記第１側面の下部が突出するように、前記第１シリコン膜パターンを加工することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第２絶縁膜は、第１酸化シリコン膜と窒化シリコン膜と第２酸化シリコン膜との積層膜からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１シリコン膜を異方性ドライエッチングしてから、前記第１シリコン膜を等方性ドライエッチングすることにより、前記第１シリコン膜パターンを形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
（ｊ）前記（ｉ）工程後、前記第１ゲート電極をマスクとして前記半導体基板にイオン注入を行ない、前記半導体基板にソースまたはドレイン領域の一部として機能する半導体領域を形成する工程、
（ｋ）前記（ｉ）工程後、前記第１ゲート電極をマスクとして前記半導体基板にイオン注入を行ない、前記半導体領域とは逆の導電型で、前記半導体領域を包み込むようなハロー領域を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１シリコン膜をエッチングして前記第１シリコン膜パターンおよび第２シリコン膜パターンを形成し、
（ｌ）前記第２シリコン膜パターンをパターニングして、不揮発性メモリ以外の回路を構成するＭＩＳＦＥＴの第３ゲート電極を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｉ）工程と、前記（ｌ）工程とは、同じエッチング工程により行うことを特徴とする半導体装置の製造方法。
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置であって、
半導体基板と、
半導体基板中に形成された、前記メモリセルを構成する第１導電型の第１および第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板の上部に形成された、前記メモリセルを構成する第１ゲート電極と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板の上部に形成され、前記第１ゲート電極と隣り合い、前記メモリセルを構成する第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された絶縁膜であって、その内部に電荷蓄積部を有する前記絶縁膜と、
を有し、
前記第１ゲート電極は前記第１半導体領域側に位置し、
前記第２ゲート電極は前記第２半導体領域側に位置し、
前記第１ゲート電極は、前記第１半導体領域側の第１側面の下部が前記第１半導体領域側に突出し、前記第２ゲート電極に前記絶縁膜を介して隣接する側の第２側面の下部が前記第１半導体領域側に後退しており、
前記第２ゲート電極は、前記第１ゲート電極に前記絶縁膜を介して隣接する側の第３側面の下部が前記第１ゲート電極側に突出していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記絶縁膜は、第１酸化シリコン膜と窒化シリコン膜と第２酸化シリコン膜との積層膜からなることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１および第２半導体領域は、ソースまたはドレイン用の半導体領域であることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１ゲート電極の前記第１側面上に、絶縁体からなるサイドウォールスペーサが形成されており、
前記第第１半導体領域は、前記サイドウォールスペーサの下方に形成された第３半導体領域と、前記第３半導体領域に隣接し、前記第３半導体領域よりも高不純物濃度の第４半導体領域とを有していることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記半導体基板中に形成され、前記第１導電型とは反対の第２導電型で、前記第３半導体領域を包み込むようなハロー領域を有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２ゲート電極の前記第３側面の下部が前記第１ゲート電極側に突出している距離は、前記絶縁膜の厚みの半分以上であることを特徴とする半導体装置。
【請求項７】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上にゲート絶縁膜用の第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に、前記メモリセルを構成する第１ゲート電極用の第１シリコン膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１シリコン膜をエッチングして第１シリコン膜パターンを形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板の主面と前記第１シリコン膜パターンの上面および側面上に、内部に電荷蓄積部を有する第２絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第２絶縁膜上に、前記メモリセルを構成する第２ゲート電極用の第２シリコン膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２シリコン膜をエッチングして、前記第１シリコン膜パターンと前記第２絶縁膜を介して隣り合い、前記メモリセルを構成する前記第２ゲート電極を形成する工程、
（ｈ）前記第２絶縁膜の露出部を除去する工程、
（ｉ）前記（ｈ）工程後、前記第１シリコン膜パターンをエッチングして、前記第２ゲート電極と前記第２絶縁膜を介して隣合う前記第１ゲート電極を形成する工程、
を有し、
前記第１ゲート電極は、前記第２ゲート電極に前記第２絶縁膜を介して隣接する側の第２側面と、前記第２側面とは反対側の第１側面とを有しており、
前記（ｄ）工程で形成された前記第１シリコン膜パターンは、後で前記第１ゲート電極の前記第２側面となる第４側面を有しており、
前記（ｄ）工程では、前記第１シリコン膜パターンの前記第４側面の下部が後退するように、前記第１シリコン膜パターンを形成し、
前記（ｉ）工程では、前記第１ゲート電極の前記第１側面の下部が突出するように、前記第１シリコン膜パターンを加工することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第２絶縁膜は、第１酸化シリコン膜と窒化シリコン膜と第２酸化シリコン膜との積層膜からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１シリコン膜を異方性ドライエッチングしてから、前記第１シリコン膜を等方性ドライエッチングすることにより、前記第１シリコン膜パターンを形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
（ｊ）前記（ｉ）工程後、前記第１ゲート電極をマスクとして前記半導体基板にイオン注入を行ない、前記半導体基板にソースまたはドレイン領域の一部として機能する半導体領域を形成する工程、
（ｋ）前記（ｉ）工程後、前記第１ゲート電極をマスクとして前記半導体基板にイオン注入を行ない、前記半導体領域とは逆の導電型で、前記半導体領域を包み込むようなハロー領域を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１シリコン膜をエッチングして前記第１シリコン膜パターンおよび第２シリコン膜パターンを形成し、
（ｌ）前記第２シリコン膜パターンをパターニングして、不揮発性メモリ以外の回路を構成するＭＩＳＦＥＴの第３ゲート電極を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｉ）工程と、前記（ｌ）工程とは、同じエッチング工程により行うことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【公開番号】特開２０１２−９４７９０（Ｐ２０１２−９４７９０Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２４２９８７（Ｐ２０１０−２４２９８７）
【出願日】平成２２年１０月２９日（２０１０．１０．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２９日（２０１０．１０．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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