【課題】従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造することが可能な機能性デバイスの製造方法を提供する。
【解決手段】熱処理することにより機能性固体材料となる機能性液体材料を準備する第１工程と、基材上に機能性液体材料を塗布することにより、機能性固体材料の前駆体組成物層を形成する第２工程と、前駆体組成物層を８０℃〜２００℃の範囲内にある第１温度に加熱することにより、前駆体組成物層の流動性を予め低くしておく第３工程と、前駆体組成物層を８０℃〜３００℃の範囲内にある第２温度に加熱した状態で前駆体組成物層に対して型押し加工を施すことにより、前駆体組成物層に型押し構造を形成する第４工程と、前駆体組成物層を第２温度よりも高い第３温度で熱処理することにより、前駆体組成物層から機能性固体材料層を形成する第５工程とをこの順序で含む機能性デバイスの製造方法。 （もっと読む）

【課題】本発明は、シリコン層上に、抵抗値が低く、かつ平坦性の良好なニッケルモノシリサイド層を形成可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】基板に形成されたシリコン層を覆ように白金を含むニッケル層を堆積する工程であって、シリコン層に近い部分では遠い部分と比較して結晶性が低くなるように、白金を含むニッケル層を堆積する工程Ｓ０５と、基板を加熱することで、シリコン層と白金を含むニッケル層との界面にニッケルモノシリサイド層を形成する工程Ｓ０７と、を有する。 （もっと読む）

【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。 （もっと読む）

【課題】絶縁体に電荷を蓄える不揮発性メモリにおいて、データ保持特性を向上させることのできる技術を提供する。
【解決手段】メモリゲート電極ＭＧと半導体基板１との間に介在する電荷蓄積層ＣＳＬをメモリゲート電極ＭＧのゲート長または絶縁膜６ｔ，６ｂの長さよりも短く形成して、電荷蓄積層ＣＳＬとソース領域Ｓｒｍとのオーバーラップ量（Ｌｏｎｏ）を４０ｎｍ未満とする。これにより、書込み状態では、書き換えを繰り返すことによって生じるソース領域Ｓｒｍ上の電荷蓄積層ＣＳＬに蓄積される正孔が少なくなり、電荷蓄積層ＣＳＬ中に局在する電子と正孔との横方向の移動が少なくなるので、高温保持した場合のしきい値電圧の変動を小さくすることができる。また、実効チャネル長を３０ｎｍ以下にすると、しきい値電圧を決定する見かけ上の正孔が少なくなり、電荷蓄積層ＣＳＬ中での電子と正孔との結合が少なくなるので、室温保持した場合のしきい値電圧の変動を小さくすることができる。 （もっと読む）

【課題】 所望の深さを有し幅の狭い凹部を半導体基板に安定して形成することが可能な製造方法を提供すること。
【解決手段】 本発明は、半導体基板１０の一部に酸素イオン注入を行うことで第１酸素含有領域２４を形成する工程と、半導体基板１０に熱処理を行い、第１酸素含有領域２４に含まれる酸素を用いて第１酸素含有領域２４を酸化させることで、第１酸素含有領域２４を第１酸化領域２６とする工程と、第１酸化領域２６を除去することで半導体基板１０に凹部１６を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】電源投入時における誤書き込みが発生しにくいメモリ回路を提供する。
【解決手段】メモリ回路１０は、書き込み時のみにソース・ドレイン間に電圧を印加されて書き込まれる、書き込み用のＰチャネル型不揮発性メモリ素子１５と、コントロールゲート及びフローティングゲートがＰチャネル型不揮発性メモリ素子１５のコントロールゲート及びフローティングゲートとそれぞれ共通にされ、読み出し時のみにソース・ドレイン間に電圧を印加されて読み出される、読み出し用のＮチャネル型不揮発性メモリ素子１６と、を備える。 （もっと読む）

【課題】消去特性と消去ディスターブ特性との双方を向上することが可能な、ＭＯＮＯＳ型メモリセルなどの半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面に形成される第１のゲート電極ＣＧと、主表面上において第１のゲート電極ＣＧと隣接するように形成された第２のゲート電極ＭＧと、第２のゲート電極ＭＧと半導体基板ＳＵＢとに挟まれた領域から、第１のゲート電極ＣＧと第２のゲート電極ＭＧとに挟まれた領域に連なるように延びる絶縁膜ＯＮＯと、第１および第２のゲート電極ＣＧ，ＭＧの真下のチャネル領域を挟むように、主表面に形成される１対のソース／ドレイン領域ＮＲ１，ＮＲ２とを備える。上記ソース領域ＮＲ１は、第１のソース領域Ｎ１１および第２のソース領域Ｎ１２を含んでいる。上記第２のソース領域Ｎ１２は第１のソース領域Ｎ１１よりも主表面から深い領域に形成されている。上記第１のソース領域Ｎ１１と第２のソース領域Ｎ１２とに含まれる不純物の材質が異なっている。 （もっと読む）

【課題】自動的に処理レシピを変更することにより製造歩留を向上させることができる半導体メモリの製造方法及び製造装置を提供する。
【解決手段】計算部が、第２酸化膜厚、第１酸化膜厚、ゲート電極幅、アクティブ領域幅とを含む測定値を受け取り、半導体メモリのセル部の予測電流値を算出する工程（Ｓ３）と、プロセス処理実行部が、予測電流値が基準電流値以下であると判断されたときに第１処理レシピを選択し、予測電流値が基準電流値より大きいと判断されたときに第２処理レシピを選択し、第１及び第２処理レシピのうちの選択された処理レシピに従って浮遊ゲート電極の側壁を覆うＳＷを形成する工程（Ｓ４，Ｓ５，Ｓ６）とを有し、第２処理レシピに従って形成されたＳＷの第１方向の膜厚である第２のＳＷ膜厚が、第１処理レシピに従って形成されたＳＤの第１方向の膜厚である第１のＳＷ膜厚よりも大きい。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を提供する。
【解決手段】ドレイン領域の一部に半球状の窪みを設けトンネル領域を形成し、フローティングゲート電極はトンネル領域の半球状の窪みに沿って入り込む形状となるように形成する。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得ることを目的とする。
【解決手段】ドレイン領域内のトンネル領域には、ドレイン領域と同一の電位に固定されたドレイン領域に比べて不純物濃度の低い第２導電型の領域と、不純物濃度の低い第１導電型の領域とを形成し、不純物濃度の低い第２導電型の領域と、不純物濃度の低い第１導電型の領域のそれぞれの上面に、フローティングゲート電極への電子注入用と電子引き抜き用のトンネル絶縁膜を独立して設けた。また、データ書き換え時に印加されるストレスが偏らないように、電子引き抜き用のトンネル絶縁膜に比べて電子注入用のトンネル絶縁膜の面積を大きくあるいは厚くした。 （もっと読む）

【課題】対向する二つの記憶素子のコントロールゲートのゲート長に起因する記憶素子の特性のばらつきを抑制する。
【解決手段】上記の課題を解決するために、不揮発性半導体記憶装置（１）を以下のように構成する。第１不揮発性メモリセル（１ａ）は、第１チャネル領域（１１ａ）と、第１フローティングゲート（５ａ）と、第１コントロールゲート（６ａ）とを含むものとする。また、第２不揮発性メモリセル（１ｂ）は、第２チャネル領域（１１ｂ）と、第２フローティングゲート（５ｂ）と、第２コントロールゲート（６ｂ）とを含むものとする。ここにおいて、第１チャネル領域（１１ａ）は、第１フローティングゲート側チャネル領域（１３ａ）と、第１コントロールゲート側チャネル領域（１２ａ）とを備え、第１コントロールゲート側チャネル領域（１２ａ）は不純物濃度が濃い高濃度ポケット領域（１０）を備える。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリは、半導体基板１上に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１上に電荷蓄積部を有する絶縁膜５を介して形成されたメモリゲート電極ＭＧとを有しており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面２２上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。制御ゲート電極ＣＧは、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側とは反対側の側面２１の下部２１ａが突出し、また、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側の側面２２の下部２２ａが後退している。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面２３の下部２３ａが突出している。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得る。
【解決手段】第２導電型のトンネル領域のフローティングゲート電極のエッジ部の下部に、第１導電型の領域からなるフローティングゲート電極エッジの電界集中防止用領域を形成する。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書 き換え可能な半導体不揮発性メモリ装置を得ることを目的とする。
【解決手段】電気的書き換え可能な半導体不揮発性メモリにおいて、第２導電型のドレイン領域内のトンネル領域の表面には、薄い不純物濃度の第１導電型の領域を形成した。 （もっと読む）

【課題】選択トランジスタのカットオフ特性を維持しつつ、オフセット特性の悪化を抑制する。
【解決手段】半導体基板の表層部を活性領域に分離する素子分離絶縁膜と、前記半導体基板の活性領域上のゲート絶縁膜上に形成され第１の導電層、電極間絶縁膜および第２の導電層を有するメモリゲート電極および前記メモリゲート電極の両脇に位置する前記活性領域に形成された第１のソース／ドレイン領域を備えたメモリセルトランジスタと、前記メモリセルトランジスタに隣接して配置され、前記第１のゲート絶縁膜上に導電層を積層した選択ゲート電極および前記選択ゲート電極の両脇に位置する前記活性領域に形成された第２のソース／ドレイン領域を備えた選択ゲートトランジスタとを有し、前記活性領域に形成される少なくとも前記第２のソース／ドレイン領域は、前記活性領域の表層部が掘り下げられた凹部に設けられていることを特徴とする。 （もっと読む）

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）

【課題】電荷蓄積層をもち、電荷のトラップを利用する記憶素子の保持特性を向上させる技術を提供する。
【解決手段】電荷蓄積層（２４）の上のメモリゲート（２１）と、第１サイドゲート（２２）と、第２サイドゲート（２３）と、第１サイドゲート（２２）側の第１不純物注入領域（３１）と、第２サイドゲート（２３）側の第２不純物注入領域（３２）と、チャネル領域（３３、３４、３５）とを具備する不揮発性半導体記憶装置を構成する。チャネル領域（３３、３４、３５）は、電荷蓄積層（２４）の下の第１領域（３３）と、第１領域（３３）と第１不純物注入領域（３１）との間のセレクト側領域（３４）と、第１領域（３３）と第２不純物注入領域（３２）との間のアシスト側領域（３５）とを含むことが好ましい。そして、ゲート長方向におけるセレクト側領域（３４）の長さ（Ｌ１）は、アシスト側領域（３５）の長さ（Ｌ２）よりも長いものとする。 （もっと読む）

【課題】高品質な半導体装置およびその製造方法を提供する
【解決手段】半導体基板１内に形成された一対の第１の不純物拡散領域１ｂと、一対の第１の不純物拡散領域１ｂに挟まれ、一対の第１の不純物拡散領域１ｂに隣接して形成され、第１の不純物拡散領域１ｂと同じ導電型且つ第１の不純物拡散領域１ｂよりも不純物濃度の低い一対の第２の不純物拡散領域１ａと、一対の第２の不純物拡散領域１ａに挟まれたチャネル領域と、第１の不純物拡散領域１ｂ上に形成された周辺絶縁膜４と、第２の不純物拡散領域１ａ上およびチャネル領域上に形成され、周辺絶縁膜４よりも膜厚の厚いゲート絶縁膜３と、ゲート絶縁膜３上且つチャネル領域の略直上に形成されたゲート電極５とを備える。 （もっと読む）

【課題】自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板１０１であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と、前記チャネル領域より上に配置されたトンネル誘電体構造１０２であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と、前記電荷蓄積層より上に配置された絶縁層１４０と、前記絶縁層より上に配置されたゲート電極１５０とを有するメモリセル、該メモリセルのアレイ及び操作方法と共に開示する。 （もっと読む）

【課題】Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。
【解決手段】Ｎ＋型ソース層４の両側にトレンチ３を形成する。トレンチ３の側壁は２つの素子分離層ＳＴＩ２の端面と平行なトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に垂直な面からなるトレンチ側壁３ａ、及びトレンチ側壁３ａと平行でないトレンチ側壁３ｂから構成される。かかる構成のトレンチ３の上部からトレンチ側壁３ａに平行で、且つＰ型ウエル層１に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ３底面からトレンチ側壁３ｂに延在するフローティングゲートＦＧ６と広い面積で対峙するＮ＋型ソース層４を形成する。 （もっと読む）