【課題】信頼でき、非常に小型の３次元集積回路メモリ用の構造を低い製造コストで提供する。
【解決手段】３次元アレイは第１の端部と第２の端部を含む２つの端部を有し、第１の端部と第２の端部の一方はビット線ＢＬに接続され、第１の端部と第２の端部の他方はソース線ＣＳＬに接続される不揮発性メモリセルのＮＡＮＤストリングのスタック１４１２、１４１３、１４１４と、ビット線ＢＬ及びソース線ＳＬの一方をメモリセルのストリング１４１２、１４１３、１４１４に接続させるダイオード１４９２を有する。 （もっと読む）

【課題】フラッシュメモリの動作速度及び耐久性を向上させる技術の提供。
【解決手段】メモリが、行及び列を含むメモリセルのアレイを有している。該メモリは、アレイ内の単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加するとともに、単数又は複数のワード線上の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する、ワード線に結合された回路部を有し、第１の離隔位置のセットにおける位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の離隔位置のセットにおける位置と第２の離隔位置のセットにおける位置との間に、単数又は複数のワード線の加熱をもたらす電流の流れが誘導される。 （もっと読む）

【課題】３Ｄ積層メモリ装置は、各接続レベル毎に別個のマスクが使用されるので必要なマスク数は多くなるが、パターンを工夫して必要マスク数を減らす。
【解決手段】３次元積層集積回路装置は配線領域に接続レベルの積層部を有する。接続レベルの積層部で２のＮ乗個のレベルまで含む配線接続領域を形成するためのＮ個のエッチングマスクの組だけが必要とされる。幾つかの例によれば、２のＸ−１乗（２^Ｘ−１）個の接続レベルは、連続番号Ｘのエッチングマスクでエッチングされ、１つのマスクがＸ＝１であり、他の１つのマスクがＸ＝２であり、Ｘ＝Ｎまで付与される。当該方法は接続レベルでの形成領域に整合した配線接続領域を形成する。 （もっと読む）

【課題】向上されたデータ保持性能及び向上された動作速度をもって、多数回にわたり動作（プログラム／消去／読み出し）させることのできる不揮発性メモリセル設計及びアレイを提供する。
【解決手段】半導体基板１０１であって、該基板１０１の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板１０１と前記チャネル領域１０６より上に配置されたトンネル誘電体構造１２０であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造１２０と前記トンネル誘電体構造１２０より上に配置された電荷蓄積層１３０と前記電荷蓄積層１３０より上に配置された絶縁層１４０と前記絶縁層１４０より上に配置されたゲート電極１５０とを有するメモリセル１００を、該メモリセル１００のアレイ及び操作方法と共に開示する。 （もっと読む）

【課題】自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板１０１であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と、前記チャネル領域より上に配置されたトンネル誘電体構造１０２であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と、前記電荷蓄積層より上に配置された絶縁層１４０と、前記絶縁層より上に配置されたゲート電極１５０とを有するメモリセル、該メモリセルのアレイ及び操作方法と共に開示する。 （もっと読む）

【課題】 ７Ｖほどものメモリーウィンドウを有する高速なプログラムと消去の速度を達成する。
【解決手段】 バンドギャップを構造設計した電荷捕捉メモリーセルは、プラチナゲートのような金属又は金属化合物のゲートから、酸化アルミニウムのような高い誘電定数を有する材料のブロッキング層によって隔離され、チャンネルを含む半導体本体から改良されたトンネリング誘電体によって隔離される電荷捕捉素子を有する。 （もっと読む）

【課題】自己収束消去動作を容易にすると共に電荷保持能力を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と１０１；前記チャネル領域１０６より上に配置されたトンネル誘電体構造であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造１２０と；前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と；前記電荷蓄積層より上に配置された絶縁層１４０と；前記絶縁層より上に配置されたゲート電極１５０と；を有するメモリセル。 （もっと読む）

【課題】複雑なプロセスを増やしていない回路設計方法を用いて高いデータ保持力と耐久性を供給する。
【解決手段】リフレッシュする必要があるかを判断する為にフラッシュメモリの複数のセルがテストされる。セルは読み込まれ、何れかのセルがリフレッシュが必要であるかを判断する為に複数の異なる検出比が使用される。リフレッシュが必要と判断された何れかのセルは、リフレッシュされる。セルは、単一の一定のゲート電圧のみで読み込まれる。 （もっと読む）

【課題】ワードライン間の高速切り替えが可能なメモリ素子を提供する。
【解決手段】一実施形態において、メモリ素子は、記憶セルの配列と、各々が前記記憶セルの配列における行に対応する複数のワードラインと、各々が前記記憶セルの配列における列に対応する複数のビットラインとを具備する。前記メモリ素子は、さらに、前記複数のワードラインに接続された行デコーダを具備する。前記行デコーダは、前記複数のワードラインを個別にアサートおよびデアサートする動作が可能である。前記ワードラインの各々は、前記ワードラインが前記行デコーダに接続された位置付近に先頭部分を有する。前記メモリ素子は、前記配列の行内の複数の記憶セルにアクセスするための列デコードシーケンスをサポートする。前記列デコードシーケンスは、前記行に対応する前記ワードラインの前記先頭部分またはその付近において開始も終了もする。 （もっと読む）

【課題】 他のワードラインをプリチャージするための時間を許容しないレイテンシ仕様を満たしつつ、複数のワードライン間のデータをコピーする。
【解決手段】 様々な方法及び装置がメモリの高速読み出しを可能とする。データの部分は、他のワードラインにコピーされて格納される。既にプリチャージされたワードラインによってアクセスされたメモリセル上に格納されたデータのコピーを読み出すことにより、第２のワードラインをプリチャージするための時間を許容しないレイテンシ仕様を満たすことができる。 （もっと読む）