ダイオードストラッピングを備えた熱アシストフラッシュメモリ
【課題】フラッシュメモリの動作速度及び耐久性を向上させる技術の提供。
【解決手段】メモリが、行及び列を含むメモリセルのアレイを有している。該メモリは、アレイ内の単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加するとともに、単数又は複数のワード線上の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する、ワード線に結合された回路部を有し、第１の離隔位置のセットにおける位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の離隔位置のセットにおける位置と第２の離隔位置のセットにおける位置との間に、単数又は複数のワード線の加熱をもたらす電流の流れが誘導される。
【解決手段】メモリが、行及び列を含むメモリセルのアレイを有している。該メモリは、アレイ内の単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加するとともに、単数又は複数のワード線上の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する、ワード線に結合された回路部を有し、第１の離隔位置のセットにおける位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の離隔位置のセットにおける位置と第２の離隔位置のセットにおける位置との間に、単数又は複数のワード線の加熱をもたらす電流の流れが誘導される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ技術に関する。
【０００２】
本出願は、２０１１年５月２日に出願された米国特許出願第１３／０９９，２９８号の利益を主張し、その主題は参照により本明細書に援用される。
【背景技術】
【０００３】
フラッシュメモリは、不揮発性集積回路メモリ技術の一分類である。通常のフラッシュメモリセルは、チャネルによって分離されるソース及びドレインと、トンネル誘電体層、電荷蓄積層（フローティングゲート又は誘電体）及びブロック誘電体層を含む電荷蓄積構造によってチャネルから分離されているゲートとを有する、電界効果トランジスタＦＥＴ構造体からなる。ＳＯＮＯＳデバイスと呼ばれる初期の従来の電荷トラッピングメモリ設計によれば、ソース、ドレイン及びチャネルはシリコン基板（Ｓ）に形成され、トンネル誘電体層は酸化シリコン（Ｏ）で形成され、電荷蓄積層は窒化シリコン（Ｎ）で形成され、ブロック誘電体層は酸化シリコン（Ｏ）で形成され、ゲートはポリシリコン（Ｓ）を含む。誘電体電荷トラッピングセルにバンドギャップ加工（bandgap engineered）トンネル誘電体を使用する、より高度なフラッシュメモリ技術が開発された。１つのバンドギャップ加工セル技術は、非特許文献１及び非特許文献２に記載されているように、ＢＥ−ＳＯＮＯＳとして知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，３１５，４７４号
【特許文献２】米国特許出願第１１／８４５，２８６号
【特許文献３】米国特許第７，３８２，６５４号
【特許文献４】欧州特許出願第２０４８７０９号
【特許文献５】米国特許出願第１３／２４５，５８７号
【非特許文献】
【０００５】
【非特許文献１】Hang-Ting Lue他、「Scaling Evaluation of BE-SONOS NAND Flash Beyond 20nm」、2008 Symposium onVLSI technology、Digest of Papers、June 2008
【非特許文献２】H.T.Lue他、IEDM Tech. Dig.、2005、pp.547〜550
【非特許文献３】Shin他、「A Highly Reliable SONOS-type NAND Flash Memory Cell with Al203 orTop Oxide」、IEDM、2003（ＭＡＮＯＳ）
【非特許文献４】Shin他、「A Novel NAND-type MONOS Memory using 63 nm Process Technology for aMulti-Gigabit Flash EEPROMs」、IEEE 2005
【非特許文献５】Kim他、「Novel Vertical-Stacked-Array-Transistor(VSAT) for ultra-high-densityand cost-effective NAND Flash memory devices and SSD(Solid State Drive)」、2009 Symposium onVLSI Technology Digest of Technical Papers、pp.186〜187
【非特許文献６】Katsumata他、「Pipe-shaped BiCS Flash Memory with 16 Stacked Layers andMulti-Level-Cell Operation for Ultra High Density Storage Devices」、2009 Symposium onVLSI Technology Digest of Technical Papers、pp.136〜137
【非特許文献７】Kim他、「Multi-Layered Vertical Gate NAND Flash Overcoming Stacking Limit forTerabit Density Storage」、2009 Symposium on VLSI Technology Digest of Technical Papers、pp.188〜189
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フラッシュメモリの動作速度及び耐久性を向上させる技術を提供することが望ましい。
【課題を解決するための手段】
【０００７】
メモリデバイスであって、そのデバイス上のフラッシュメモリセルを熱アニール処理するための資源を含むメモリデバイスについて述べる。読出し動作、プログラム動作及び消去動作を含む、フラッシュメモリを操作する方法に適用することができ、読出し動作、プログラム動作及び消去動作の間又はその最中のいずれかに、アレイのメモリセルの電荷トラッピング構造を熱アニール処理することを介在させることができる。後述する実験結果により、適切なアニール処理が、プログラム及び消去サイクル中に蓄積された損傷を修復することにより耐久性を向上させることができることが示されている。例えば、アレイのメモリセルを周期的にアニール処理することにより、１００万サイクル以上の耐久性サイクル性能を達成すること等、デバイスの有効な耐久性を大幅に向上させることができる。また、消去動作中等、動作中にアニール処理を施すことにより、影響を受ける動作の性能を向上させることができる。例えば消去動作中、熱アニール処理は、電子デトラッピングを促進し、それにより消去速度を上昇させることができる。
【０００８】
集積回路メモリを、デコーダー回路部及び任意選択で他の制御回路部に応答して対応するワード線の電流を駆動するワード線ドライバー及びワード線終端回路とともに実装することができる。電流は、選択されたワード線の抵抗加熱をもたらすことができ、それは、アニール操作のために誘電体電荷トラッピング構造に伝達される。この技法及び他の技法を適用して、アニール処理操作の柔軟な提供を可能にすることができる。
【０００９】
また、アレイの１つ又は複数のワード線の第１の離隔位置のセットに第１のバイアス電圧を印加し、一方で、１つ又は複数のワード線の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加することによって動作する回路であって、第１の離隔位置のセットの位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の位置のセットの位置と第２の位置のセットの位置との間に、１つ又は複数のワード線の加熱をもたらす電流が誘導される、回路を用いて、メモリを実装することができる。
【００１０】
本明細書に記載する技術は、ＢＥ−ＳＯＮＯＳメモリ技術及び他のフラッシュメモリ技術での使用に適している。
【００１１】
本技術の他の態様及び利点は、以下の図面、詳細な説明及び特許請求の範囲を検討することで分かる。
【図面の簡単な説明】
【００１２】
【図１Ａ】熱アニール操作に対して配置された誘電体電荷トラッピングメモリセルの簡略化した斜視図である。
【図１Ｂ】熱アニール操作に対して配置された誘電体電荷トラッピングメモリセルの簡略化した斜視図である。
【図１Ｃ】熱アニール操作に対して配置された誘電体電荷トラッピングメモリセルの簡略化した斜視図である。
【図２】熱アニール操作に対して配置された誘電体電荷トラッピングセルの簡略化したレイアウト図である。
【図３】熱アニール操作に対して配置された共通ソース型ＮＡＮＤ型メモリアレイの概略図である。
【図４】熱アニール操作に対して配置されたセグメント化されたワード線、フラッシュメモリアレイを含む集積回路メモリのブロック図である。
【図５】列の間に絶縁体充填トレンチを含む、メモリセルのＮＡＮＤアレイのレイアウト図である。
【図６】ワード線に沿って取り出された、ｎチャネルデバイスを使用する、図５のものと同様のＮＡＮＤアレイの断面図である。
【図７】上部選択トランジスタ及び底部選択トランジスタを含むセルチャネルを通ってワード線に対して直交して取出された、ＮＡＮＤストリングの簡略化した断面図である。
【図８】熱的分離のために薄膜半導体本体の上に配置された誘電体電荷トラッピングメモリセルを含む、熱アニールに対して配置されたメモリセルの代替構造を示す図である。
【図９】熱アニールサイクルを適用する１つの制御シーケンスの簡略化したフローチャートである。
【図１０】熱アニールサイクルを適用する別の制御シーケンスの簡略化したフローチャートである。
【図１１】熱アニールサイクルを適用する更に別の制御シーケンスの簡略化したフローチャートである。
【図１２】熱アニールを適用する実験結果を示すドレイン電流対制御ゲート電圧プロット図である。
【図１３】熱アニールを適用する実験結果を示す閾値電圧対プログラム／消去サイクルカウントのプロット図である。
【図１４】第１のサイクルシーケンスの後の、プログラムされたセル及び消去されたセルの閾値電圧分布のプロット図である。
【図１５】熱アニールに続く第２のサイクルシーケンスの後のプログラムされたセル及び消去されたセルの閾値電圧分布のプロット図である。
【図１６】１０回のサイクル及びアニール処理シーケンスの後のプログラムされたセル及び消去されたセルの閾値電圧分布のプロット図である。
【図１７】第１のサイクルシーケンスの後のプログラム及び消去状態を示すプロット図である。
【図１８】熱アニールに続く第２のサイクルシーケンスの後のプログラム及び消去状態を示すプロット図である。
【図１９】１０回のサイクル及びアニール処理シーケンスの後のプログラム及び消去状態を示すプロット図である。
【図２０】電荷トラッピングメモリセルに対する室温及び高温での消去性能を示す図である。
【図２１】消去動作が行われた電荷トラッピングメモリセルに対する推定されたアニール処理時間のグラフである。
【図２２】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、セグメント化ワード線フラッシュメモリアレイの一部の簡略化された図である。
【図２３】メモリアレイの上方の第１のグローバルワード線とメモリアレイの下方の第２のグローバルワード線とを示すメモリアレイの斜視図である。
【図２４】メモリアレイの上方の第１のグローバルワード線とメモリアレイの下方の第２のグローバルワード線とを示すメモリアレイの断面図である。
【図２５】メモリアレイの同じ側の第１のグローバルワード線及び第２のグローバルワード線の両方を示すメモリアレイの斜視図である。
【図２６Ａ】メモリアレイの上方の第１のグローバルワード線及び第２のグローバルワード線の両方を示すメモリアレイの断面図である。
【図２６Ｂ】メモリアレイの上方の密なピッチの第１のグローバルワード線及び第２のグローバルワード線を示すメモリアレイの平面図である。
【図２７Ａ】代替的なセグメント化ワード線復号回路部構成を示す概略図である。
【図２７Ｂ】代替的なセグメント化ワード線復号回路部構成を示す概略図である。
【図２７Ｃ】ローカルワード線の対応する行に沿ったグローバルワード線対に対する復号構成を示す図である。
【図２７Ｄ】ローカルワード線の対応する行に沿ったグローバルワード線対に対する復号構成を示す図である。
【図２８】第１のグローバルワード線及び第２のグローバルワード線を用いて熱アニールサイクルを適用する１つの制御シーケンスの簡略化したフローチャートである。
【図２９】第１のグローバルワード線及び第２のグローバルワード線を用いて熱アニールサイクルを適用する別の制御シーケンスの簡略化したフローチャートである。
【図３０】第１のグローバルワード線及び第２のグローバルワード線を用いて熱アニールサイクルを適用する更に別の制御シーケンスの簡略化したフローチャートである。
【図３１】熱アニール処理中の閾値電圧シフトの実験結果を示す閾値電圧対アニール処理パルス幅のプロット図である。
【図３２】熱アニール処理後のサブスレッショルド回復の実験結果を示すサブスレッショルドスロープ対アニール処理パルス幅のプロット図である。
【図３３】熱アニール処理中の相互コンダクタンス回復の実験結果を示す相互コンダクタンス対アニール処理パルス幅のプロット図である。
【図３４】熱アニール処理の実験結果を示す閾値電圧対プログラム／消去サイクルカウントのプロット図である。
【図３５】熱アニール処理の実験結果を示すサブスレッショルドスロープ対プログラム／消去サイクルカウントのプロット図である。
【図３６】熱アニールを施しながらのプログラム／消去サイクル中のＩＶ曲線の実験結果を示すドレイン電流対制御ゲート電圧プロット図である。
【図３７】熱アニールを施す実験結果を示す閾値電圧対保持時間のプロット図である。
【図３８】熱アニール操作に対して配置されたフローティングゲートメモリセルの断面図である。
【図３９】熱アニール操作に対して配置されたナノクリスタルメモリセルの断面図である。
【図４０】熱アニール操作に対して配置されたＴＡＮＯＳメモリセルの断面図である。
【図４１】熱アニール操作に対して配置されたＭＡ−ＢＥＳＯＮＯＳメモリセルの断面図である。
【図４２】熱アニール操作に対して配置されたＦｉｎＦＥＴメモリセルの断面図である。
【図４３】熱アニール操作に対して配置されたスプリットゲートメモリセルの断面図である。
【図４４】熱アニール操作に対して配置された別のスプリットゲートメモリセルの断面図である。
【図４５】熱アニール操作に対して配置されたＳＯＮＯＳメモリセルの断面図である。
【図４６】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、セグメント化ワード線ＮＯＲメモリアレイの一部の簡略化した図である。
【図４７】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、セグメント化ワード線仮想接地メモリアレイの一部の簡略化した図である。
【図４８】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、セグメント化ワード線ＡＮＤメモリアレイの一部の簡略化した図である。
【図４９】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、垂直ゲートを使用するセグメント化ワード線３次元メモリアレイの一部の簡略化した図である。
【図５０】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、垂直ビット線を使用するセグメント化ワード線３次元メモリアレイの一部の簡略化した図である。
【図５１】熱アニールに対して配置されたセグメント化ワード線３次元垂直積層アレイトランジスタ（vertical-stacked-array-transistor：ＶＳＡＴ）メモリアレイの一部の簡略化した図である。
【図５２】熱アニールに対して配置されたセグメント化ワード線３次元パイプ型ビットコストスケーラブル（pipe-shaped bit cost scalable：Ｐ−ＢｉＣＳ）メモリアレイの一部の簡略化した図である。
【図５３】熱アニールに対して配置された代替的なセグメント化ワード線３次元メモリアレイの一部の簡略化した図である。
【図５４】ダイオードストラッピングを含む第１の導体と第２の導体との間の１つのローカルワード線の簡略化した図である。
【図５５】ダイオードストラッピングを含む第１の導体と第２の導体との間の複数のローカルワード線の簡略化した図である。
【図５６】ダイオードストラッピングを含む第１の導体と第２の導体との間の１つのローカルワード線の３次元図である。
【図５７】ダイオードストラッピングを含む複数のローカルワード線のレイアウト概略図である。
【図５８】スニークパス（sneak path）の除去を示す、ダイオードストラッピングを含む第１の導体と第２の導体との間の複数のローカルワード線の簡略化した図である。
【図５９】熱アニール操作に対して配置されたダイオードストラッピングワード線、フラッシュメモリアレイを含む、集積回路メモリのブロック図である。
【発明を実施するための形態】
【００１３】
本技術の実施態様の詳細な説明を、図１〜図５９を参照して提供する。
【００１４】
図１Ａは、半導体本体１３にソース１１及びドレイン１２を有し、ソースとドレインとの間にチャネル領域がある、メモリセルの簡略化した斜視図である。ワード線１０が、本体１３のチャネル領域の上にゲートを提供する。ゲートと本体１３のチャネル領域との間に、多層誘電体スタック１４が介在しており、誘電体電荷トラッピング構造として作用する。図１Ａに示す例では、ゲート電流（又はワード線電流）は、電荷トラッピング構造を加熱するための電力源として示されている。図１Ａの構造と同様の参照数字を有する図１Ｂは、チャネル電流（又はビット線電流）が電荷トラッピング構造を加熱するための電力源である例を示す。図１Ａ及び図１Ｂの構造と同様の参照数字を有する図１Ｃは、ゲート電流（又はワード線電流）とチャネル電流（又はビット線電流）との組合せが電荷トラッピング構造を加熱するための電力源である例を示す。
【００１５】
多層誘電体スタック１４の実施態様に対する１つの技術は、バンドギャップ加工ＳＯＮＯＳ（Ｂｅ−ＳＯＮＯＳ）電荷トラッピング技術として知られている。例えば、Lueの特許文献１を参照されたい。なお、本明細書に完全に示されているかのように、特許文献１は参照により援用される。
【００１６】
ＢＥ−ＳＯＮＯＳ多層誘電体スタックの一例は、チャネルの上に多層トンネル層を含む。多層トンネル層は、チャネルの中心領域が２ｎｍ未満の厚さである酸化シリコン又は酸窒化シリコンの層、中心領域が３ｎｍ未満の厚さである窒化シリコンの第２の層、及び中心領域が４ｎｍ未満の厚さである酸化シリコン又は酸窒化シリコンを含む第３の層を用いて実装される。電荷トラッピング層は、中心領域の厚さが５ｎｍを超える窒化シリコンを含むトンネル層の上に形成される。ブロック層は、電荷トラッピング層と、中心領域における有効酸化物厚さが５ｎｍを超える、絶縁材料を含むゲートとの間に形成される。他の実施態様では、誘電体電荷トラッピング構造を、トンネル層がゲートに隣接し、ブロック層がチャネルに隣接するように配置することができる。
【００１７】
代替的なメモリセルは、異なる電荷トラッピング構造を使用することができ、それは例えば、より伝統的な窒化物構造、すなわち、Shin他の非特許文献３、非特許文献４、及び２００７年８月２７日に出願された、本願と同一の譲受人に譲渡されかつ同時係属中の特許文献２に記載されているような電荷トラッピング構造を含んでいる。なお、本明細書に完全に示されているかのように、これら特許文献は参照により援用される。本明細書に記載する技術を適用することができる更に他のフラッシュメモリ技術については、図３８〜図４５を参照して後述する。
【００１８】
ＢＥ−ＳＯＮＯＳ技術並びに他の誘電体電荷トラッピング技術及びフローティングゲート電荷トラッピング技術は、著しい温度感度を有することができる。温度感度は、熱アニールにより、プログラム及び消去サイクル中に発生する構造に対する損傷から回復する能力を含むことができる。したがって、熱アニールを施すことにより、誘電体電荷トラッピング構造の電荷蓄積特性を回復させるか又は改善することができる。また、温度感度は、性能の向上を含むことができる。例えば、幾つかの誘電体電荷トラッピングメモリ構造の場合、ファウラーノルドファイム（Fowler Nordheim）（ＦＮ）トンネル現象中に、負のゲートバイアス下で熱を加えることができる場合、熱アシスト電子デトラッピングを強化することができ、そのデトラッピングは、正孔トンネル現象と組み合わせて消去速度を上昇させるための重要な要素となることができる。
【００１９】
メモリセルに熱を加える１つの技法は、図１Ａに示すように、ワード線の電流を使用して生成される抵抗加熱を含む。ワード線は、通常、終端されていない線であるか、又は非常に高いインピーダンスで終端しており、それにより、ワード線ドライバーは、著しい電流を発生することなくワード線を目標電圧まで充電する。ワード線に電流を誘導するために、ワード線電圧を受け取るワード線を、電流が流れるのを可能にするように終端させる必要がある。また、負のゲート電圧でのＦＮトンネル動作の場合、誘電体電荷トラッピング層にわたって電界が誘導される。したがって、電流を誘導すると同時に、消去動作を支持するように電界も誘導することにより、結合された消去動作／アニール操作を実行することができる。所望の場合は、読出し動作及びプログラム動作中に電流を誘導することも可能である。メモリがアイドル状態である間に、読出し、プログラム及び消去といったミッション機能の間に交互に挿入される動作として、電流を誘導することもできる。したがって、読出し動作、プログラム動作及び消去動作の間又はそれらの動作中にアニール操作を達成するように、回路を構成することができる。
【００２０】
ワード線に適切に電流を誘導することにより、特定のセルのゲートの局所温度を、４００℃を超えるように上昇させることができる。ゲートが、誘電体電荷トラッピング構造と接触しているため、熱が伝達され、アニールを達成する。自己修復型フラッシュメモリデバイスは、フラッシュメモリ耐久性のボトルネックを突破することができる。メモリデバイスは、内部ジュールヒーターとしてワード線（ゲート）を使用して、短時間で局所的に高い温度を発生させることができ、したがって、非常に高速なパルスアニール処理とＰ／Ｅ（プログラム／消去）サイクルがもたらす損傷の回復とを可能にする。局所的に高い温度は、外部加熱によって可能である温度よりはるかに高い。
【００２１】
ジュール加熱を発生させるために、ワード線（ゲート）に沿って電流を流すことができる。ゲートに近接することで、フラッシュメモリデバイスのトンネル酸化物を容易に加熱することができ、Ｐ／Ｅサイクルによってもたらされる損傷をアニールアウトすることができる。活性化エネルギーが高く（Ｅａ＞１．１ｅＶ）、そのため温度加速係数が大きいため、ワード線ヒーターは、非常に短時間で有効に熱アニール処理をもたらすことができる。
【００２２】
幾つかの実施態様では、十分なジュール加熱を発生させるために、ワード線を通る、２ミリアンペア（ｍＡ）を超えるような相対的に高い電流が必要である可能性がある。しかしながら、フラッシュメモリデバイスのワード線は、長さがミリメートルを超える可能性がある。この長さのために、対応するワード線抵抗は非常に高い。一例として、ポリシリコンのワード線のシート抵抗（Ｒｓ）は３０オーム／平方（square）である場合があり、ワード線のチャネル幅（Ｗ）は３０ｎｍ（ナノメートル）である場合があり、ワード線長（Ｌ）は１ｍｍ（ミリメートル）である場合がある。この例では、以下のように、平方は（３０ｎｍ×３０ｎｍ）であり、ワード線の抵抗（Ｒ）は１Ｍオームであると計算される。
【００２３】
Ｒ＝Ｌ×Ｗ×Ｒｓ＝１ｍｍ×３０ｎｍ×３０ｏｈｍ／（３０ｎｍ×３０ｎｍ）＝１×１０６ｏｈｍ
【００２４】
１Ｍオーム抵抗のワード線は、５００ボルトのワード線電圧降下内で約２ｍＡの電流をもたらす。こうした高電圧は実際的ではない。
【００２５】
必要な電圧を低減するために可能な限りワード線抵抗を低下させることが望ましい。ワード線抵抗を低下させる１つの方法は、ワード線長を低減することである。別の方法は、ワード線のシート抵抗を低下させることである。ワード線の両端の電圧降下（Ｖ）が１０Ｖまで低下し、ワード線の両端で発生する電流（Ｉ）が２ｍＡであることが必要である場合、ワード線の抵抗（Ｒ）は、以下のように５Ｋオームであると計算される。
【００２６】
Ｒ＝Ｖ／Ｉ＝１０Ｖ／２ｍＡ＝５Ｋｏｈｍ
【００２７】
ワード線のシート抵抗（ＲＳ）が、例えば金属ワード線を使用することによって１オーム／平方まで低下し、チャネル幅（Ｗ）が依然として３０ｎｍである場合、ワード線長（Ｌ）は以下のように計算される。
【００２８】
Ｌ＝Ｒ／（Ｗ×Ｒｓ）＝５Ｋｏｈｍ／（３０ｎｍ×１ｏｈｍ／（３０ｎｍ×３０ｎｍ））＝１５０×１０−６ｍｅｔｅｒ
【００２９】
したがって、この例では長さが１５０μｍ（マイクロメートル）未満である金属ワード線を、およそ１０Ｖの電圧で十分なジュール加熱に対して２ｍＡを超える電流を提供するように構成することができる。大きいアレイの場合、ワード線を、物理的に切断し、アニール用の電圧を印加するためにスイッチを使用するか、又はワード線を必ずしも物理的に切断することなく、アニールバイアスを印加するためにダイオードストラッピング又は他の回路を使用して、セグメント化し、それにより、動作電圧及び電流範囲を、集積回路環境に対する許容範囲内にすることができる。物理的にセグメント化される実施態様の場合、ローカルワード線がグローバルワード線に結合される。
【００３０】
本発明の一実施態様では、ＢＥ−ＳＯＮＯＳ（バンドギャップ加工シリコン−酸化物−窒化物−酸化物−シリコン（bandgap engineered silicon-oxide-nitride-oxide-silicon））電荷トラッピングＮＡＮＤフラッシュメモリセルのトンネル酸化物ＯＮＯ（酸化物−窒化物−酸化物）は、内部ジュールヒーターによって数ミリ秒以内に発生する４００℃を超える温度で迅速にアニール処理される。この実施態様は、１０００万（１０Ｍ）のプログラム／消去サイクルを超える耐久性と、１０Ｍサイクルを超えるデータ保持を実証する。
【００３１】
図２は、簡略化された単一デバイスレイアウト例である。デバイスは、半導体本体への埋込物として実装されるソース２２及びドレイン２３を含む。デバイスはゲート２９を含む。ゲート２９は、局所的に電流を集中させるために局所的に狭い領域を有することができ、両端部２０及び２１のより広い領域はセルのメモリ素子から間隔が空けられている。メモリセルは、ゲート２９とソース／ドレイン埋込物との間の交差点２４に形成される。
【００３２】
図示するように、ゲートの一方の端部２０に結合されたワード線ドライバー２５を用いてアニール処理を引き起こすことができる。ワード線終端回路（ワード線ドライバーに類似している場合もある）はゲートの反対側の端部２１に結合されている。ワード線終端回路はスイッチ２６を含み、スイッチ２６は、アドレス復号回路又は他の制御回路部に応答して、ワード線を、バイアス回路を含むことができる終端回路２７に選択的に結合し、それにより、必要に応じて電流を流すか又は電流が流れないようにすることができる。終端回路は、ワード線の両端に、ワード線ドライバーによって印加される電圧に対して電圧差を加えることにより、ゲート上に電流を流すことができる。一例では、ワード線ドライバー及び終端回路を、ワード線の一方の側に約１ボルトの電圧を印加し、他方の側に約０ボルトの電圧を印加するように構成することができる。これにより、著しい電界を確立することなく、電流がもたらされ、メモリセルに熱が誘導される。別の例では、終端回路を、一方の側に約２０ボルト、他方の側に約１９ボルトを印加するように構成することができ、それにより、電流によって熱が誘導され、ファウラーノルドハイムプログラミングを含むプログラミングをサポートするためにメモリセルに電界が誘導される。別の例では、終端回路を、一方の側に約−１６ボルト、他方の側に約−１５ボルト等の負の電圧を印加するように構成することができ、それにより、電流によって熱が誘導されるとともに、負電界のファウラーノルドハイム消去を含む消去をサポートするようにメモリセルに電界が誘導される。
【００３３】
図１及び図２を参照して説明したメモリセルを熱アニール処理する手段は、メモリセルの誘電体電荷トラッピング構造の近くに抵抗加熱を誘導するように選択的に制御されるドライバー及び終端回路を有する、ワード線又は他のゲート構造を含む。他の実施態様では、メモリセルを熱アニールする手段は、ビット線の電流を使用してメモリセルの誘電体電荷トラッピング構造に印加される熱を生成することができる。また、メモリセルを、誘電体電荷トラッピングの上方か又は下方のいずれかに更なる抵抗線のセットを含むアレイで実施することができる。例えば、更なる熱アニール線のセットを、金属層の標準ワード線に隣接するか又はその上に実装し、セルを加熱するために使用することができる。また、メモリセルを、誘電体電荷トラッピング構造の下方に熱アニール線のセットを含む基板の上に実装することができる。例えば、シリコン−オン−インシュレーター基板の場合、ドープしたポリシリコン線を用いて、例えば絶縁体の下方に、又は絶縁体内に埋め込んで実装し、抵抗器をメモリセルの下方に埋め込むことができる。ワード線加熱は、ワード線が電荷トラッピングに近接しているため最も有効である可能性がある。しかしながら、上に概説したように、熱アニール処理手段を提供するために他の構造を使用することができる。
【００３４】
フラッシュメモリデバイスは、一般に、ＮＡＮＤアーキテクチャ又はＮＯＲアーキテクチャを用いて実装されるが、例えば仮想接地アーキテクチャ及びＡＮＤアーキテクチャを含む他のものも既知である。ＮＡＮＤアーキテクチャは、データ格納用途に適用される場合、高密度かつ高速であるために広く使用されている。ＮＯＲアーキテクチャは、ランダムバイトアクセスが重要である、コード格納等の他の用途に対してより適している。本明細書に記載する熱アシストメモリセルを、ＮＡＮＤアーキテクチャ、ＮＯＲアーキテクチャ、仮想接地アーキテクチャ及びＡＮＤアーキテクチャ、並びに他の構成で配置することができる。
【００３５】
図３は、ストリング選択トランジスタ（例えば３６）及び接地選択トランジスタ（例えば３７）により、ビット線ＢＬ−１及びＢＬ−２それぞれと共通ソースＣＳ線３５とにそれぞれ結合されているＮＡＮＤストリング３１、３２を含む、ＮＡＮＤアーキテクチャのレイアウトを示す回路図である。例示の目的で、ＮＡＮＤストリング３１の対応するワード線ＷＬ（ｉ）の目標メモリセル３０の読出しの場合、読出しバイアスレベルが選択されたワード線ＷＬ（ｉ）に印加される。選択されていないワード線は、メモリセルを最高閾値状態でオンさせるのに十分なパス電圧で駆動される。選択されたビット線には、読出しバイアスが印加される。選択されていないビット線では、ビット線電圧が、接地レベル、又はＣＳ線のレベルに近いレベルに設定される。
【００３６】
ワード線を使用して熱アニール用の熱を加えるために、アレイは、ワード線の両端の復号終端スイッチ３９とともに、復号ワード線ドライバー３８を有するように構成される。ドライバーと復号終端スイッチ３９との間のワード線の長さを、アレイを適切にセグメント化することによって、要求に応じて構成することができる。例えば、ワード線ドライバー／終端スイッチの対を、特定の実施態様に適合するように、１００ビット線のセグメント、１０００ビット線のセグメント又は他の長さのセグメントに対して実装することができる。選択的にワード線をバイアス回路に結合するか又はワード線をバイアス回路から切断する復号終端回路３９を使用することにより、デバイスの動作中に低電流モードで、かつ熱アニールに対してより高い電流モードでワード線を使用することができる。また、読出し動作、プログラム動作及び消去動作等、デバイスの幾つかの動作モードでは、ワード線を終端回路に選択的に結合して、ワード線を高電流モードで動作させることにより、動作中に熱アニールを行うことができる。
【００３７】
図４は、本明細書に記載するようにフラッシュメモリに対して熱アニールを採用する集積回路の簡略化したブロック図である。集積回路４１０は、集積回路基板上のフラッシュメモリセルを使用して実装されるメモリアレイ４１２を含む。接地選択及びストリング選択デコーダー４１４（適切なドライバーを含む）が、メモリアレイ４１２の行に沿って配置されているストリング選択線及び接地選択線に結合され、かつ電気的に連通している。また、デコーダー４１４は、グローバルワード線ドライバーを含み、該ドライバーは、グローバルワード線終端回路及びデコーダー４５０と協働して動作する。ビット線（列）デコーダー及びドライバー４１８は、メモリアレイ４１２のメモリセルからデータを読み出しかつそこにデータを書き込むために、メモリアレイ４１２の列に沿って配置されている複数のビット線４２０に結合され、かつそれらと電気的に連通している。バス４２２でワード線デコーダー及びストリング選択デコーダー４１４に、かつビット線デコーダー４１８にアドレスが供給される。任意選択で、ローカルワード線デコーダー４１７を含め、それを、グローバルワード線ドライバー及びグローバルワード線終端回路に結合されているグローバルワード線対にローカルワード線を接続するために使用することができる。
【００３８】
ワード線の電流を使用して誘電体電荷トラッピング構造の熱アニール処理用の熱を誘導する実施態様では、ワード線終端デコーダー４５０がアレイのワード線４１６に結合されている。ワード線終端デコーダー４５０は、上述したように、デバイスの動作モード中に指示するか又は生成されるアドレス及び制御信号に応答して、選択的にワード線を終端回路に接続するか、又は終端回路を選択されたワード線に結合することを可能にすることができる。
【００３９】
読出しモード、プログラムモード及び消去モード用の電流源を含む、ブロック４２４のセンスアンプ及びデータイン構造は、データバス４２６を介してビット線デコーダー４１８に結合されている。データは、データイン線４２８を介して、集積回路４１０の入出力ポートから、又は集積回路４１０の内部又は外部の他のデータ源から、ブロック４２４のデータイン構造に供給される。データは、ブロック４２４のセンスアンプから、データアウト線４３２を介して、集積回路４１０の入出力ポートに、又は集積回路４１０の内部又は外部の他のデータ宛先に供給される。
【００４０】
この例ではバイアス配置状態機械を用いて実装されるコントローラー４３４が、ワード線及びビット線に対する読出し、プログラム、消去、消去検証、プログラム検証の電圧又は電流等、バイアス配置供給電圧及び電流源４３６の印加を制御し、アクセス制御プロセスを用いてワード線／ソース線動作を制御する。コントローラー４３４は、熱アニール操作を行うためにローカルワード線にバイアス状態を印加するようにグローバルワード線対の使用を制御する等、熱アニール処理を可能にするために使用されるロジックを含む。
【００４１】
コントローラー４３４を、本技術分野において既知である専用論理回路部を用いて実装することができる。代替的な実施態様では、コントローラー４３４は、デバイスの動作を制御するようにコンピュータプログラムを実行する、同じ集積回路に実装することができる汎用プロセッサを含む。更に他の実施態様では、コントローラー４３４の実装のために、専用論理回路部及び汎用プロセッサの組合せを利用することができる。
【００４２】
図示する実施態様では、集積回路４１０には、汎用プロセッサ若しくは特定用途向け回路部、又はメモリセルアレイによって支持されるシステム−オン−チップ（system-on-a-chip）機能を提供するモジュールの組合せ等、他の回路４３０が含まれる。
【００４３】
また、幾つかの実施態様では、コントローラーは、プログラム／消去サイクルカウンターと、熱アニールプロセスの構成に適用されるパラメーターを設定するレジスタとを含む。コントローラーは、図９〜図１１及び図２８〜図３０を参照して本明細書に記載する手続きを、他のプロセス並びに読出し及び書込みのミッション機能動作とともに実行することができる。
【００４４】
ＮＡＮＤアレイの実施態様に対する共通の技術は、半導体基板のストリップ間でシャロートレンチアイソレーション（shallow trench isolation：ＳＴＩ）構造を使用することを含む。一連のメモリセルは、各ストリップで実装される。メモリセルは、ｎ型ドーピング（ｐチャネルデバイスの場合）又はｐ型ドーピング（ｎチャネルデバイスの場合）の一方を有するチャネル領域と、反対の導電性タイプであるストリップに沿ったチャネル領域間のソース／ドレイン領域を含む。チャネル領域の上に電荷トラッピング構造が形成され、ＮＡＮＤセルへのアクセスを確立するように、ワード線及びビット線がパターニングされる。
【００４５】
図５は、本明細書に記載する熱アニール処理する手段で使用するのに適している、列の間にシャロートレンチアイソレーションを含むＮＡＮＤアレイレイアウトを示す。このレイアウトでは、複数の絶縁体充填トレンチ５１−１〜５１−５が、半導体基板に形成されている。半導体ストリップ５２−１〜５２−４が、シャロートレンチアイソレーションＳＴＩ構造等、絶縁体充填トレンチ５１−１〜５１−５の対の間に位置している。図示しない電荷トラッピング構造が半導体ストリップの上に重なっている。電荷トラッピング構造の上に複数のワード線５３−１〜５３−４が形成されており、半導体ストリップ５２−１〜５２−４に対して直交して延在している。半導体ストリップは、第１の導電性タイプを有する複数のソース／ドレイン領域（Ｓ／Ｄと表記）と第２の導電性タイプを有する複数のチャネル領域（ワード線の下方）とを含む。
【００４６】
図６は、ワード線５３−２に沿って取り出された、図５のアレイの断面を示す。ＢＥ−ＳＯＮＯＳデバイスの特徴である、ＯＮＯＮＯ誘電体電荷トラッピング構造が、ワード線５３−２と半導体本体のＰウェルとの間に位置している。絶縁体充填トレンチ５１−１〜５１−５は、用紙に対して垂直に伸びるＮＡＮＤストリングを分離する。ワード線は、図示するようなポリシリコン及びシリサイドの多層構造か又は材料の他の組合せを含むことができる。材料を、電流が流れている間に抵抗加熱を提供するように、かつ熱アニール用の誘電体電荷トラッピング構造に抵抗加熱を伝達するように構成することができる。
【００４７】
図７は、ＮＡＮＤストリングを形成するように一続きに配置されている複数の誘電体電荷トラッピングフラッシュメモリセルを断面で示す。図７の断面は、ストリップ５２−１のＮＡＮＤストリングに沿った、図５の線７−７に沿って取り出された部分に対応している。しかしながら、図７は、接地選択スイッチ及びストリング選択スイッチを含む６つのメモリセルのストリング、したがって図５のレイアウトに現れるものより多くの構造を示す。
【００４８】
図７を参照すると、メモリセルは、半導体本体７０に形成されている。ｎチャネルメモリセルの場合、半導体本体７０を、半導体チップのより深いｎウェル内の分離されたｐウェルとすることができる。代替的に、半導体本体７０を、絶縁層等によって分離することができる。幾つかの実施態様では、半導体本体に対するドーピングがｎ型であるｐチャネルメモリセルを採用することができる。
【００４９】
複数のメモリセルは、ワード線に直交するビット線方向に延在しているストリングに配置されている。ワード線８２〜８７は、複数の平行なＮＡＮＤストリングを横切って延在している。端子７２〜７８が、半導体本体７０のｎ型領域（ｎチャネルデバイスの場合）によって形成され、メモリセル用のソース／ドレイン領域として作用する。接地選択線ＧＳＬ８１にゲートを有するＭＯＳトランジスタによって形成された第１のスイッチが、第１のワード線８２に対応するメモリセルと、半導体本体７０のｎ型領域によって形成されるコンタクト７１との間に接続されている。コンタクト７１は、共通ソースＣＳ線８０に接続されている。ストリング選択線ＳＳＬ８８のゲートを有するＭＯＳトランジスタによって形成される第２のスイッチが、最後のワード線８７に対応するメモリセルと、半導体本体７０のｎ型領域によって形成されるコンタクト７９との間に接続されている。コンタクト７９は、ビット線ＢＬ９０に接続されている。図示する実施態様の第１のスイッチ及び第２のスイッチはＭＯＳトランジスタであり、例えば二酸化シリコンによって形成されるゲート誘電体９７及び９８を有している。
【００５０】
この図では、簡単のために、ストリングには６つのメモリセルがある。通常の実施態様では、ＮＡＮＤストリングは１６、３２又はそれより多くのメモリセルが直列に配置されている可能性がある。ワード線８２〜８７に対応するメモリセルは、ワード線と半導体本体７０のチャネル領域との間に誘電体電荷トラッピング構造９９を有している。また、接合のないＮＡＮＤフラッシュ構造の実施態様が開発されており、そこでは、構造からソース／ドレイン端子７３〜７７及び任意選択で端子７２及び７８を省略することができる。
【００５１】
図示する実施態様における電荷トラッピング構造は、上述したようにＯＮＯＮＯ多層スタックを含む。上述したように、ワード線を用いて、電荷トラッピング構造（例えば９９）に熱が誘導され、熱アニールを生じさせてサイクル損傷から回復させる。アニール処理を、−ＦＮ消去中に適用することも可能であり、それにより消去速度が改善される。
【００５２】
図７に、負のゲート電圧ＦＮ（−ＦＮ）動作に対するＮＡＮＤストリングにおけるバイアス状態を示す。例えば−ＦＮトンネルを用いてブロック消去をもたらすために、ワード線は、負の消去電圧−ＶＥでバイアスされ、ビット線及び共通ソース線は、正の消去電圧＋ＶＥ又は接地によってバイアスされ、一方で、ストリング選択スイッチは、＋ＶＥ電圧を半導体本体７０に結合する電圧によってバイアスされる。これにより、チャネルから誘電体電荷トラッピング構造の電荷トラッピング層に正孔トンネル現象を誘導する電界が設定され、ブロックのメモリセルが消去される。消去性能を向上させるために、ワード線を終端させることができ、それにより、ゲート構造上の矢印によって示すように、ブロック消去中に電流が流れる。電流が、消去動作中に、誘電体電荷トラッピング構造に伝達される熱を誘導する。
【００５３】
上述した「接合のない」構造を含む代替実施態様は、ｎチャネルデバイスの場合の連続したｐ型チャネル構造（ｐチャネルデバイスの場合はその逆）とともに、第１のｎ型ソース／ドレイン端子と第２のｎ型ソース／ドレイン端子との間に８又は１６等の複数のワード線を含む。したがって、本明細書に記載するＮＡＮＤアレイの実施態様は、チャネルと反対の導電性タイプでドープされたソース／ドレイン端子間に２つ以上のゲートを含むことができる。個々のセルは、この代替態様では、チャネル構造を反転させるように隣接するワード線をバイアスして、個々のゲートに対して反転ソース／ドレイン領域を生成することによりアクセスされる。本願と同一の譲受人に譲渡されたHsu他の特許文献３を参照されたい。なお、本明細書に完全に示されているかのように、特許文献３は参照により援用される。
【００５４】
ＮＡＮＤストリングを、ｆｉｎＦＥＴ技術、シャロートレンチアイソレーション技術、垂直ＮＡＮＤ技術等を含む種々の構成で実装することができる。例えば、垂直ＮＡＮＤ構造の例として、「Non-volatile memory device, method of operating same and method of fabricating the same」と題するKim他による特許文献４を参照されたい。
【００５５】
図８は、絶縁基板上に薄膜トランジスタメモリセルが実装されているメモリ構造の簡略化した斜視図である。これは、より効率的な発熱及びより低い電力を提供するように、デバイス設計に熱的分離が考慮されている代表的な構造である。この構造では、「シリコンオンインシュレーター（ＳＯＩ）」設計手法が実装されている。集積回路用の基板の上に絶縁体１０２が形成されて、断熱及び絶縁をともに提供する。絶縁体１０２の上に、薄膜半導体本体１０１が形成されている。ソース／ドレイン領域１１０及びチャネル領域１０９、１１１が、半導体本体１０１に実装されている。薄膜半導体本体１０１の上に、誘電体電荷トラッピング構造１０４が形成されている。ワード線は、ポリシリコンのそれぞれの層１０５、１０６及びシリサイドのそれぞれの層１０７、１０８を含む多層構造を使用して実装される。ポリシリコン／シリサイド層の厚さを、ワード線の抵抗を増大させるように、かつそれにより発熱を増大させるように低減することができる。また、ＳＯＩ型構造で実装される薄膜半導体本体１０１は、メモリセルによる熱吸収を低減することができ、それによってより低電力でより高い温度の発生を可能にする。また、追加の断熱技法を使用することができる。例えば、領域１０３のワード線の間に、空気スペーサ及び他の断熱構造を実装することができる。
【００５６】
図９〜図１１は、フラッシュメモリデバイスにおいて熱アニールサイクルが展開される代替的な動作方法を示す。これらの方法を、例えば図４を参照して説明したコントローラー４３４を使用して実行することができる。
【００５７】
図９は、熱アニールサイクルが、メモリデバイスに対するミッション機能動作（読出し、プログラム、消去）の間に介在する代表的なプロセスを示す。デバイスの動作中、ブロック２００によって表されているように、プログラム／消去サイクル動作が実行される。図９の方法のコントローラーは、プログラム／消去サイクルを（例えば、プログラム動作をカウントすることにより、消去動作をカウントすることにより、又はプログラム動作及び消去動作の対をカウントすることにより）カウントし（ブロック２０１）、カウントを監視する（ブロック２０２）。カウントが閾値に達していない場合、アルゴリズムはループしてカウントサイクルを継続する。カウントが閾値に達すると、コントローラーは熱アニールサイクルを適用する（ブロック２０３）。プログラム／消去サイクルカウント及び熱アニールサイクルを、特定の実施態様に適合するように行ベースで、列ベースで、ブロックベースで又はアレイ全体にわたって等、セルのセットに対して適用することができる。アニール処理を、所与の実施態様の電力消費要件及び他の要件に適合するように、一度に１行若しくは１列のセルに、又はより大きいセルのセットに施すことができる。プログラム−消去サイクルを、プログラム状態から消去状態へかつプログラム状態に戻るメモリセルに書き込むイベントの組合せとして定義することができ、一般に、フラッシュメモリの耐久性を測定する単位として使用される。上述したように、集積回路メモリの使用中にプログラム−消去サイクルをカウントするために、オンチップカウンタを使用して、個々のメモリセルに適用されるプログラムサイクル、メモリセルのブロック内のメモリセルに適用されるプログラムサイクル、個々のメモリセルに適用される消去サイクル、メモリセルのブロック内のメモリセルに適用される消去サイクルをカウントするか、又はプログラム状態から消去状態へかつプログラム状態に戻るメモリセルに書き込むイベントの組合せをカウントすることができる。これらの手法のすべては、熱アニールサイクルを適用する時を判断するのに十分な精度で、耐えられる実際のプログラム−消去サイクルの数の指示を与えることができる。
【００５８】
図１０は、熱アニールサイクルがミッション機能動作の間に介在する別のプロセスを示す。図１０のプロセスでは、ブロック３０１によって表されるような通常の動作中に、プログラム／消去サイクル動作が実行される。コントローラーは、ブロック消去機能の実行を監視し、ブロック消去動作がいつ完了したかを判断する（ブロック３０２）。ブロック消去動作が完了しない場合は、プロセスは監視及び通常動作を継続する。ブロック消去動作が正しく完了すると、コントローラーは熱アニールサイクルを適用する（ブロック３０３）。この熱アニールサイクルは、ブロック消去動作の検出及び完了に応じて開始されるため、ブロック消去と協働して実行される。ブロック消去サイクルと熱アニールサイクルとの間の他の論理的結合によってもまた、ブロック消去及び熱アニールサイクルを協働して実行することができる。
【００５９】
図１１は、メモリデバイスに対するミッション機能、この例ではブロック消去中に熱アニールが適用される代表的なプロセスを示す。図１１のプロセスでは、ブロック４００によって表されるように、メモリデバイスに対する通常のプログラム／消去サイクルが行われている。プロレスは、ブロック消去が要求されたか否かを判断する（ブロック４０１）。要求されていない場合、プロセスは、通常の動作及び監視を継続する。ブロック消去動作が要求されている場合、コントローラーは、ブロック消去動作中にワード線を終端させ、それにより、発熱電流が、消去されているメモリセルに適用されるか、又は他の方法で熱アニールに適用される（ブロック４０２）。上述したように、これは、消去性能を向上させることができるとともに、誘電体電荷トラッピング構造がプログラム／消去サイクル損傷から回復することができるようにする。ブロック消去動作が完了すると（ブロック４０３）、プロセスは通常の動作に戻る。
【００６０】
図１２及び図１３は、７５ｎｍ製造ノードで作製されたＮＡＮＤアーキテクチャＢＥ−ＳＯＮＯＳメモリセルを含む実験デバイスで行われた測定を示し、そこでは、熱アニールを誘導する電流が、順方向ソース／ドレインアニールによって生成され、それにより、ソース／ドレイン端子とセルの半導体本体との間の接合が順方向バイアスされて電流を誘導する。これは、上述したような他の加熱構造の挙動を模倣する。図１２に、ドレイン電流対ゲート電圧プロット図を示す。トレース１２０１は、１００００回のプログラム／消去サイクルの後のメモリセルの性能を示し、サイクル損傷の結果おそらく発生している性能のわずかな劣化を示している。トレース１２０２及びトレース１２０３は、それぞれ第１のアニール及び第２のアニールの後の性能を示している。アニールステップの後、デバイスに対するサブスレッショルドスロープは大幅に改善され、それは、界面状態損傷（Ｄｉｔ）が熱アニールによって抑制されていることを示している。
【００６１】
図１３は、アニールの前の１００００サイクル及びアニールの後の１００００サイクルに対する、試験されたメモリセルのプログラム／消去サイクルに対する閾値電圧対サイクルカウントを示す。この図は、デバイスが、アニール前の１００００サイクルとアニール後の次の１００００サイクルとの両方に対して等しく適切に機能することを示している。
【００６２】
図１４〜図１６は、それぞれ、試験されたＮＡＮＤアーキテクチャＢＥ−ＳＯＮＯＳメモリセルに対する１０００００プログラム／消去サイクルの第１のセットと、熱アニールの後の１０００００プログラム／消去サイクルの第２のセットと、熱アニールの後の１０００００プログラム／消去サイクルの第１０のセットとに対する閾値分布を示す。図１４には、容易には識別されない７つのプロットが示されている。プロットは、１０サイクルでの性能、１００サイクルでの性能、１０００サイクルでの性能、１００００サイクルでの性能、５００００サイクルでの性能及び１０００００サイクルでの性能に対応する。図１４は、サイクルカウントが約１００まで増大すると、消去状態窓の上縁が約２．３Ｖに達することを示している。プログラム状態窓は、比較的一定のままであり、約３．５Ｖの下縁を有している。
【００６３】
図１５は、熱アニール後の１０００００サイクルの第２のセットに対して、消去状態窓の上縁が約２．６Ｖ未満のままであり、プログラム状態窓が約３．５Ｖを超えたままであることを示す。図１６は、熱アニール後の１０００００サイクルの第１０のセットに対して、消去状態窓が約２．９Ｖ未満のままであり、プログラム状態窓が約３．４Ｖを超えたままであることを示す。
【００６４】
図１４〜図１６に示す結果は、デバイスの性能を、１００００サイクルごとに熱アニール処理プロセスを用いて１００万サイクルにわたって維持することができることを示す。
【００６５】
図１７〜図１９は、１０００００プログラム／消去サイクルにわたるページプログラムショットカウント（すなわち、プログラム、検証、再試行サイクルアルゴリズムにおいてプログラミングの成功に必要なプログラムパルスの数）及び総消去時間の変動を示す。図は、ページプログラムショットの最悪の場合のカウントに対するトレースと、ページプログラムショットの平均数に対するトレースと、総消去時間トレースを示す。図１７は、１０００００サイクルの第１のセットに対する性能を示す。図１８は、熱アニールの後の１０００００サイクルの第２のセットに対する性能を示す。図１９は、熱アニール処理による１０００００サイクルの第１０のセットに対する性能を示す。これらの図は、プログラム／消去サイクル状態が、１０００００Ｐ／Ｅサイクルの第１０のセットの後、その後の熱アニールの後にほぼ完全に回復したことを示し、１００万サイクルを超える耐久性を示す。
【００６６】
図２０は、１．３ｎｍの酸化シリコン、２ｎｍの窒化シリコン及び３．５ｎｍの酸化シリコンを含む多層トンネル層と、７ナノメートルの窒化シリコンを含む電荷トラッピング層と、８．５ｎｍの酸化シリコンを含むブロック層とを有する、ＢＥ−ＳＯＮＯＳメモリセルに対する、熱アニールあり及びなしの消去性能を示す。デバイスのゲート及び本体にわたって−１７ボルトの−ＦＮ消去バイアスが印加される。これらの条件下での約５Ｖから約０Ｖの閾値降下に対する２５０℃での消去時間は、１秒に近い。２５０℃の高温では、これらの条件下での消去時間は約１１ミリ秒まで低減する。したがって、図２０は、消去動作中に熱アニール処理を施すことにより消去性能を向上させることができることを示す。
【００６７】
図２１は、秒を単位とするアニール処理時間対ｑ／（ｋＴ）のアレニウスプロットであり、ＢＥ−ＳＯＮＯＳデバイスにおける熱アシスト消去動作に対する推定アニール処理時間を示す。３つのトレースが示されており、最も上のトレースは１．２電子ボルトの活性化エネルギーを前提とし、中間のトレースは１．５電子ボルトの活性化エネルギーを前提とし、下方のトレースは１．８電子ボルトの活性化エネルギーを前提としている。また、計算のために、実験に基づいて、回復に必要なアニール処理時間が２５０℃で約２時間であると仮定する。プロットに示す計算に基づき、約６００℃の温度では、必要なアニール処理時間はわずかに数ミリ秒となり、したがって、現フラッシュメモリ仕様の消去速度要件内での使用に適している。およそ６００℃の温度を、本明細書に記載する抵抗加熱を用いて達成することができる。
【００６８】
図２２は、集積回路上のメモリアレイのセクターの簡略化した図である。メモリは、行及び列を含むメモリセルのアレイを含む。メモリセルのアレイを、ＮＡＮＤ構造に配置することができる。アレイのメモリセルは、絶縁基板上に半導体本体を含むことができる。
【００６９】
図２２に示すセクターは、ローカルワード線２２３０ａ〜２２３０ｆとして配置されたワード線セグメントを含む。ローカルワード線は、ローカルワード線２２３０ａを参照して理解することができる配置においてグローバルワード線（セクターの両側の２方向矢印によって表される）の対応する対に結合されている。第１のスイッチ２２６２Ｌを用いて、１対のうち第１のグローバルワード線２２６０Ｌがコンタクト２２８１を介してローカルワード線２２３０ａに接続されている。第２のスイッチ２２６２Ｒを用いて、該１対のうち第２のグローバルワード線２２６０Ｒがコンタクト２２８３を介してローカルワード線２２３０ａに接続されている。この配置は、アレイのメモリセルの図示するブロックにおいて、各ローカルワード線及びその対応するグローバルワード線の対に対するパターンで繰り返されている。したがって、第１の（すなわち左側）スイッチ２２６２Ｌ及び第２の（すなわち右側）スイッチ２２６２Ｒは、ローカルワード線２２３０ａ〜２２３０ｆの対応する第１の（左の）端部及び第２の（右の）端部に結合されている。メモリはまた、対応する列に沿ってビット線２２１０を備えている。ビット線は、コンタクト２２１５を介してグローバルビット線（図示せず）に結合されているローカルビット線２２１０を含むことができる。
【００７０】
バイアス電圧をローカルワード線に接続する回路部は、グローバルワード線の対に結合されたスイッチ２２６２Ｌ、２２６２Ｒを含む。グローバルワード線の対は、対応する行に沿ってローカルワード線２２３０ａ〜２２３０ｆに対する第１のスイッチ２２６２Ｌに結合された第１のグローバルワード線２２６０Ｌと、対応する行に沿ってローカルワード線２２３０ａ〜２２３０ｆに対する第２のスイッチ２２６２Ｒに結合された第２のグローバルワード線２２６０Ｒとを含む。
【００７１】
メモリは、選択されたローカルワード線をグローバルワード線２２６０Ｌ及び２２６０Ｒの対応する対に結合する、ローカルワード線２２３０ａ〜２２３０ｆに対して第１のスイッチ２２６２Ｌ及び第２のスイッチ２２６２Ｒに結合されたローカルワード線デコーダーを含む、図２２に示すアレイに結合されたアドレスデコーダー（図示せず）を有している。この例でのローカルワード線デコーダーは、図２２に示すアレイにおけるセルのブロック又はブロックの列に対し、それぞれ第１のスイッチ２２６２Ｌ及び第２のスイッチ２２６２Ｒを制御する第１のローカルワード線選択線２２７０Ｌ及び第２のローカルワード線選択線２２７０Ｒに結合されている。各第１のスイッチ２２６２Ｌは、ゲート、入力及び出力を有するＦＥＴトランジスタを備えることができる。第１のローカルワード線選択線２２７０Ｌは、第１のスイッチ２２６２Ｌのゲートに結合されている。第１のスイッチ２２６２Ｌの入力は、第１のグローバルワード線２２６０Ｌに結合されている。第１のスイッチ２２６２Ｌの出力は、ローカルワード線２２３０ａ〜２２３０ｆの第１の端部に結合されている。
【００７２】
同様に、各第２のスイッチ２２６２Ｒは、ゲート、入力及び出力を有する、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）等のＦＥＴトランジスタを含むことができる。第２のローカルワード線選択線２２７０Ｒは、第２のスイッチ２２６２Ｒのゲートに結合されている。第２のスイッチ２２６２Ｒの入力は、第２のグローバルワード線２２６０Ｒに結合されている。第２のスイッチ２２６２Ｒの出力は、ローカルワード線２２３０ａ〜２２３０ｆの第２の端部に結合されている。
【００７３】
メモリは、例えば図３及び図４に関連して上述したように、グローバルワード線の対応する対に結合されている複数の対になっているワード線ドライバー及びワード線終端回路を含む。対になっているワード線ドライバー及びワード線終端回路は、対応する対のうち第１のグローバルワード線２２６０Ｌに結合されているワード線ドライバーと、対応する対のうち第２のグローバルワード線２２６０Ｒに結合されているワード線終端回路とを含む。ワード線ドライバー回路及びワード線終端回路は、選択されたローカルワード線に選択されたバイアス配置を誘導するように、第１のグローバルワード線及び第２のグローバルワード線に異なるバイアス状態を印加するように適合されている。ワード線ドライバー及び終端回路を、同様の回路を用いて電圧レベル、電流源、バイアス回路等を含む、選択されたバイアス状態をローカルワード線に印加するように実装することができる。標識「ドライバー」及び「終端回路」は本明細書で用いられるとき、いかなる動作においても回路の役割が異なる可能性があり、例えばある回路は他の回路より高い電圧を印加する、ということを示唆しており、必ずしも、それらが異なる回路設計を用いて実装されていることを示唆するものではない。
【００７４】
図示する例では、メモリセルのブロックは、例示の目的で６本のローカルビット線及び６本のローカルワード線を含んでいる。本技術の実施態様は、様々なサイズのブロックを含むことができる。例えば、ＮＡＮＤアーキテクチャでは、各ブロックは、ストリング選択トランジスタと接地選択トランジスタとの間に１６、３２又は６４のローカルワード線を含むことができる。また、ローカルビット線の数に関連して、ブロックの幅を、実行されるべき所望の熱アニール特性とローカルワード線の抵抗とに従って選択することができる。
【００７５】
ローカルワード線の抵抗は、使用される材料、ローカルワード線の断面積及びローカルワード線の長さの関数である。代表的な実施態様では、ローカルワード線の材料は、シート抵抗が約１オーム／平方であり断面積が約３０ｎｍ×３０ｎｍである、金属又は他の材料を含むことができる。ローカルワード線の長さはおよそ１５０μｍとすることができ、これにより例えば１００ｎｍピッチであるとすると例えば１５００本のローカルビット線が収容される。当然ながら、これらの値は、集積回路の設計で考慮することができる種々の要素によって決まる。
【００７６】
図示する例のメモリセルのアレイは、ＮＡＮＤ構成で配置されており、そこでは、ローカルビット線２２１０はセルのストリングにメモリセルのチャネルを含む。各ＮＡＮＤストリングは、ストリング（すなわちローカルビット線２２１０）を、コンタクト２２１５を介してグローバルビット線に結合するストリング選択スイッチ２２９０と、ストリング（すなわちローカルビット線２２１０）を共通ソース線２２５０又は他の基準に結合する接地選択スイッチ２２８０とを含む。ストリング選択スイッチを、ストリング選択線ＳＳＬ２２２０にゲートを有するＭＯＳトランジスタによって形成することができる。接地選択スイッチを、接地選択線ＧＳＬ２２４０にゲートを有するＭＯＳトランジスタによって形成することができる。
【００７７】
動作時、第１のグローバルワード線２２６０Ｌ及び第２のグローバルワード線２２６０Ｒの両方が、組合せで熱アニール用の電流を誘導するバイアス配置を含む、バイアス状態を、第１のスイッチ２２６２Ｌ及び第２のスイッチ２２６２Ｒを介してローカルワード線２２３０ａ〜２２３０ｆに接続するように制御され、さらに選択されたメモリセルを含む他の動作に対しても制御される。
【００７８】
図２３は、メモリセルのアレイに対してバイアス電圧を印加する回路部の斜視図である。回路部は、複数のローカルビット線２３１０ａ、２３１０ｂと、複数のローカルワード線２３３０ａ、２３３０ｂ、２３３０ｃとを含む。メモリセルは、ローカルビット線２３１０ａ、２３１０ｂとローカルワード線２３３０ａ、２３３０ｂ、２３３０ｃとの交差点に存在する。ローカルワード線２３３０ａのスイッチ２３６２Ｌ及び２３６２Ｒ等、第１のスイッチ及び第２のスイッチは、ローカルワード線２３３０ａ、２３３０ｂ、２３３０ｃの各々の第１の端部及び第２の端部に結合されている。この実施態様では、ローカルワード線の左側端部のスイッチ２３６２Ｌは、コンタクト構造２３６３Ｌに結合されており、それにより、それらは、ローカルワード線の上に重なるグローバルワード線２３６０Ｌに接続されている。また、ローカルワード線の右側端部のスイッチ２３６２Ｒはコンタクト構造２３６３Ｒに結合されており、それによりそれらは、ローカルワード線の下にあるグローバルワード線２３６０Ｒに接続されている。この例のローカルワード線デコーダーは、それぞれスイッチ２３６２Ｌ及びスイッチ２３６２Ｒを制御する、第１のローカルワード線選択線２３７０Ｌ及び第２のローカルワード線選択線２３７０Ｒに結合されている。メモリセルのブロックにバイアス配置を印加する回路部の構成を、デバイスにおいて、薄膜メモリセルを用いる実施態様等、メモリセルのアレイの真下の絶縁層を利用して実装することができる。
【００７９】
図２４は、第１のグローバルワード線２４６０Ｌがローカルワード線２４３０の上方に配置されており、第２のグローバルワード線２４６０Ｒがローカルワード線２４３０の下方に配置されている、アレイ構造の断面図である。アレイの断面図は、第１のグローバルワード線２４６０Ｌ、第２のグローバルワード線２４６０Ｒ及びローカルワード線２４３０に沿って取り出されている。この構造では、絶縁層２４０１は、メモリアレイ、論理回路及び他の集積回路の特徴部の複数の層を含むことができる基板（図示せず）の上に重なっている。第１のパターニングされた導電体層は、絶縁層２４０１の上に重なり、そこでは、グローバルワード線２４６０Ｒを含む「第２の」グローバルワード線が配置されている。絶縁層２４０２は、グローバルワード線２４６０Ｒを含むパターニングされた導電体層の上に重なる。絶縁層２４０２の上に重なるのは、ローカルワード線２４３０を選択するために使用されるスイッチのための、トランジスタ本体２４６２Ｌ及び２４６２Ｒとともに複数のローカルビット線２４１０ａ、２４１０ｂ、２４１０ｃ、２４１０ｄを含むアレイ層である。複数のローカルビット線２４１０ａ、２４１０ｂ、２４１０ｃ、２４１０ｄは、この図ではビット線が用紙の平面の奥側及び手前側に延在するように配置されている。
【００８０】
多層誘電体電荷トラッピング構造等のメモリ素子層２４８０が、複数のローカルビット線２４１０ａ、２４１０ｂ、２４１０ｃ、２４１０ｄの上に重なっている。ローカルワード線２４３０が、メモリ素子層２４８０の上に重なっている。ローカルワード線選択線２４７０Ｌ及び２４７０Ｒが、それぞれトランジスタ本体２４６２Ｌ及び２４６２Ｒの上に重なっている。ローカルワード線選択線２４７０Ｌ及び２４７０Ｒは、この図では用紙の平面の奥側及び手前側に延在するように配置されている。
【００８１】
トランジスタ本体２４６２Ｌ及び２４６２Ｒは、ソース領域、チャネル領域及びドレイン領域（図示せず）を含む。ローカルワード線選択線２４７０Ｌ及び２４７０Ｒは、トランジスタ本体２４６２Ｌ及び２４６２Ｒのチャネルの上にゲートとして配置されている。トランジスタ本体２４６２Ｌのソース端子及びドレイン端子のうちの一方は、ローカルワード線の上方に延在する導電性プラグ２４６９Ｌに接続されており、トランジスタ本体２４６２Ｌのソース端子及びドレイン端子の他方は、コネクタ２４６８Ｌを介して、ローカルワード線２４３０の第１の端部に接続されている。同様に、トランジスタ本体２４６２Ｒのソース端子及びドレイン端子のうちの一方は、ローカルワード線の下方に延在する導電性プラグ２４６９Ｒに接続されており、トランジスタ本体２４６２Ｒのソース端子及びドレイン端子のうちの他方は、コネクタ２４６８Ｒを介してローカルワード線２４３０の第２の端部に接続されている。幾つかの実施態様では、ローカルワード線２４３０は、トランジスタ本体２４６２Ｌ及び２４６２Ｒ並びにそれらの間に形成されたコンタクトの上に、より複雑なコネクタ２４６８Ｌ及び２４６８Ｒの代替物として延在することができる。
【００８２】
ローカルワード線２４３０並びにローカルワード線選択線２４７０Ｌ及び２４７０Ｒを含む構造は、絶縁充填材２４０３内に配置されている。第２のパターニングされた導電体層が絶縁充填材２４０３の上に重なり、そこに、グローバルワード線２４６０Ｌを含む「第１の」グローバルワード線が配置されている。図示するように、導電性プラグ２４６９Ｌが、トランジスタ本体２４６２Ｌを上に重なるグローバルワード線２４６０Ｌに接続している。同様に、導電性プラグ２４６９Ｒが、トランジスタ本体２４６２Ｒを、下に横たわるグローバルワード線２４６０Ｒに接続している。絶縁層２４０４が、グローバルワード線２４６０Ｌを含むパターニングされた導電体層の上に重なっている。
【００８３】
図２５は、メモリセルのアレイに対してバイアス電圧を印加する回路の斜視図である。回路は、複数のローカルビット線２５１０ａ、２５１０ｂと、複数のローカルワード線２５３０ａ、２５３０ｂ、２５３０ｃとを有している。メモリセルは、ローカルビット線２５１０ａ、２５１０ｂとローカルワード線２５３０ａ、２５３０ｂ、２５３０ｃとの交差点に存在する。ローカルワード線２５３０ａのスイッチ２５６２Ｌ及び２５６２Ｒ等の第１のスイッチ及び第２のスイッチは、ローカルワード線２５３０ａ、２５３０ｂ、２５３０ｃの各々の第１の端部及び第２の端部に結合されている。この実施態様では、ローカルワード線の左側端部のスイッチ２５６２Ｌは、コンタクト構造２５６３Ｌに結合されており、それにより、それらは、ローカルワード線の上に重なるグローバルワード線２５６０Ｌに接続されている。また、ローカルワード線の右側端部のスイッチ２５６２Ｒはコンタクト構造２５６３Ｒに結合されており、それにより、それらはグローバルワード線２５６０Ｒに接続され、スイッチ２５６２Ｒはまた、ローカルワード線の上に重なっている。この例のローカルワード線デコーダーは、スイッチ２５６２Ｌ及びスイッチ２５６２Ｒをそれぞれ制御する第１のローカルワード線選択線２５７０Ｌ及び第２のローカルワード線選択線２５７０Ｒに結合されている。
【００８４】
図２６Ａは、グローバルワード線の対の第１のグローバルワード線２６６０Ｌ及び第２のグローバルワード線２６６０Ｒがともにローカルワード線の上方に配置されているアレイ構造の断面図である。アレイの断面図はローカルワード線２６３０に沿って取り出されており、第１のグローバルワード線及び第２のグローバルワード線は同じレベルに位置合せされ、両方を明らかにするために図面に切り取られた特徴部が含まれている。この構造では、半導体基板２６０１は、トレンチ分離構造２６１５ａ、２６１５ｂ、２６１５ｃ、２６１５ｄ、２６１５ｅによって分離された複数のローカルビット線２６１０ａ、２６１０ｂ、２６１０ｃ、２６１０ｄを含む。また、トランジスタ本体２６６２Ｌ及びトランジスタ本体２６６２Ｒは、基板２６０１のアレイの各行の上に形成されている。トランジスタ本体２６６２Ｌ及びトランジスタ本体２６６２Ｒは、ソース領域、チャネル領域及びドレイン領域（図示せず）を含んでいる。多層誘電体電荷トラッピング構造等のメモリ素子層２６８０が、複数のローカルビット線２６１０ａ、２６１０ｂ、２６１０ｃ、２６１０ｄの上に重なっている。ローカルワード線２６３０が、メモリ素子層２６８０の上に重なっている。ローカルワード線選択線２６７０Ｌ及び２６８０Ｒは、それぞれトランジスタ本体２６６２Ｌ及びトランジスタ本体２６６２Ｒのトランジスタチャネルの上に重なっている。ローカルワード線選択線２６７０Ｌ及び２６７０Ｒは、この図では用紙の平面の内外に延在するように配置されている。
【００８５】
ローカルワード線選択線２６７０Ｌ及び２６７０Ｒは、トランジスタ本体２６６２Ｌ及びトランジスタ本体２６６２Ｒのチャネルの上にゲートとして配置されている。トランジスタ本体２６６２Ｌのソース端子及びドレイン端子のうちの一方は、ローカルワード線の上方に延在する導電性プラグ２６６９Ｌに接続されており、トランジスタ本体２６６２Ｌのソース端子及びドレイン端子のうちの他方は、コネクタ２６６８Ｌを介してローカルワード線２６３０の第１の端部に接続されている。同様に、トランジスタ本体２６６２Ｒのソース端子及びドレイン端子のうちの一方は、ローカルワード線の上方に延在する導電性プラグ２６６９Ｒに接続されるとともに、用紙の平面に対して垂直な方向にずれている可能性があり、トランジスタ本体２６６２Ｒのソース端子及びドレイン端子のうちの他方は、コネクタ２６６８Ｒを介してローカルワード線２６３０の第２の端部に接続されている。幾つかの実施態様では、ローカルワード線２６３０は、トランジスタ本体２６６２Ｌ及びトランジスタ本体２６６２Ｒ並びにその間に形成されているコンタクトの上に、より複雑なコネクタ２６６８Ｌ及び２６６８Ｒの代替物として延在することができる。
【００８６】
ローカルワード線２６３０並びにローカルワード線選択線２６７０Ｌ及び２６７０Ｒを含む構造は、絶縁充填材２６０３内に配置されている。パターニングされた導電体層が絶縁充填材２６０３の上に重なり、そこでは、グローバルワード線２６６０Ｌを含む「第１の」グローバルワード線とグローバルワード線２６６０Ｒを含む「第２の」グローバルワード線とが配置されている。図示するように、導電性プラグ２６６９Ｌは、トランジスタ本体２６６２Ｌを上に重なるグローバルワード線２６６０Ｌに接続している。同様に、導電性プラグ２６６９Ｒが、トランジスタ本体２６６２Ｒを上に重なるグローバルワード線２６６０Ｒに接続している。絶縁層２６０４は、グローバルワード線２６６０Ｌ及びグローバルワード線２６６０Ｒを含むパターニングされた導電体層の上に重なっている。
【００８７】
図２６Ｂは、ローカルワード線２６３０ａ及び上に重なるグローバルワード線２６６０Ｌ／２６６０Ｒの対並びにローカルワード線２６３０ｂ及び上に重なるグローバルワード線２６６１Ｌ／２６６１Ｒの対のレイアウト又は平面図を示す。グローバルワード線の対における第１のグローバルワード線及び第２のグローバルワード線がともにローカルワード線の上に重なる実施態様では、ローカルワード線に対して直交するピッチを、各ローカルワード線に対して２つのグローバルワード線を収容するように増大させることができる。グローバルワード線は、下方にあるローカルワード線選択トランジスタとのコンタクトを作成する際の柔軟性を向上させることができる「捩れた」レイアウトを有することができ、又はそれらを、図２６Ｂに示すように直線状とすることができる。また、幾つかの実施態様では、第１のグローバルビット線を、ローカルワード線の上に重なる第１のパターニングされた導電体層で実装することができ、各対の第２のグローバルビット線を、第１のグローバルビット線の上に重なる追加のパターニングされた導電体層で実装することができる。
【００８８】
メモリアレイの上方に配置された第１のグローバルワード線２６６０Ｌ及び第２のグローバルワード線２６６０Ｒを含む構造は、薄膜トランジスタＴＦＴフラッシュメモリ及びシリコンオンインシュレーター型デバイスにおける他のメモリ構造と同様に、バルクシリコンデバイス上のフラッシュメモリを用いて実装することができる。
【００８９】
図２７Ａ〜図２７Ｄは、アレイのメモリセルにバイアス状態を印加するために用いられるグローバルワード線／ローカルワード線回路の様々な構成を示す。図２７Ａには、４つのセクターが、概して円２７０１、２７０２、２７０３、２７０４に一致するアレイの領域にメモリセルを含む、ＮＡＮＤアーキテクチャアレイが示されている。ＮＡＮＤアーキテクチャでは、グローバルビット線ＧＢＬ（例えば２７４０）が、グローバルビット線ＧＢＬと共通ソースＣＳ線２７１４との間で個々のストリングを結合するために用いられるストリング選択トランジスタ及び接地選択トランジスタとともに、列に沿って配置されている。この図では、グローバルビット線ＧＢＬは、アレイの上に重なり、図の他の部分を不明瞭にしないように、ストリング選択トランジスタとのコンタクト点のみにおいて示されている。ストリングは、上部セクターのストリング選択線ＳＬＬ２７０９と底部セクターのストリング選択線２７１０とを用いて、それらの対応するグローバルビット線に結合されており、ストリング選択線ＳＬＬ２７０９及びストリング選択線２７１０は、ワード線と平行に配置されており、図示するようにストリング選択トランジスタ用のゲートとして作用する。ストリングは、上部セクター用の接地選択線ＧＳＬ２７１２と、底部セクター用の接地選択線ＧＳＬ２７１３とを用いて、共通ソースＣＳ線に結合されている。図示するようにアレイのメモリセルの各行に沿って、グローバルワード線ＧＷＬ１、グローバルワード線ＧＷＬ２の対が配置されている。このレイアウトを、ビット線に沿った上部から底部への鏡像レイアウトとして特徴付けることができ、それにより、セクターは、共通ソース線及びグローバルビット線へのコンタクトを共有することができる。各セクター内で、ローカルワード線（太い破線で表されている）が、各端部においてＭＯＳトランジスタの形態でスイッチに接続されている。スイッチは、左側ローカルワード線選択線ＬＷＳＬ（例えば２７２１）と右側ローカルワード線選択線ＬＷＳＲ（例えば２７２２）とを用いて制御される。スイッチを、種々の構成で配置することができる。この例では、円２７５０に、図２７Ａに示すスイッチ構成の拡大図を示す。円２７５０内のスイッチ構成は、左側ローカルワード線ＬＷＬ−Ｌ及び右側ローカルワード線ＬＷＬ−Ｒを含む行に沿って延在する第１のグローバルワード線ＧＷＬ１及び第２のグローバルワード線ＧＷＬ２を示している。ＭＯＳトランジスタ２７５２は、左側ローカルワード線ＬＷＬ−Ｌに結合された第１のソース／ドレイン端子と、第１のグローバルワード線ＧＷＬ１に接続する第１の層間コンタクト２７５３に結合された第２のソース／ドレイン端子とを有している。ＭＯＳトランジスタ２７５４は、右側ローカルワード線ＬＷＬ−Ｒに結合された第１のソース／ドレイン端子と、第２のグローバルワード線ＧＷＬ２に接続する第２の層間コンタクト２７５５に結合された第２のソース／ドレイン端子とを有している。円２７５０に描かれているスイッチ構成は、アレイを通してローカルワード線の端部において繰り返され、各ローカルワード線の一端のグローバルワード線のうちの１つへの接続と、各ローカルワード線の他方の端部のグローバルワード線の他方への接続とを可能にする。
【００９０】
図２７Ｂは、円２７５０Ａのスイッチ構成が、図２７Ｂに示すように２つではなく単一の層間コンタクト２７５７を利用する、代替的なアレイレイアウトを示す。図２７Ａで使用されている参照数字は、この図において同様の要素に対して繰り返されており、こうした要素については繰り返して説明しない。この例では、円２７５０Ａ及び２７５０Ｂに２つのスイッチ構成がある。円２７５０Ａのスイッチ構成は、左側ローカルワード線ＬＷＬ−Ｌ及び右側ローカルワード線ＬＷＬ−Ｒを含む行に沿って延在している、第１のグローバルワード線ＧＷＬ１及び第２のグローバルワード線ＧＷＬ２を示す。ＭＯＳトランジスタ２７５２Ａは、左側ローカルワード線ＬＷＬ−Ｌに結合された第１のソース／ドレイン端子と、第１のグローバルワード線ＧＷＬ１に接続する層間コンタクト２７５７に結合された第２のソース／ドレイン端子とを有している。ＭＯＳトランジスタ２７５４Ａは、右側ローカルワード線ＬＷＬ−Ｒに結合された第１のソース／ドレイン端子と、第１のグローバルワード線ＧＷＬ１に接続する同じ層間コンタクト２７５７に結合された第２のソース／ドレイン端子とを有している。
【００９１】
円２７５０Ａのスイッチ構成は、左側ローカルワード線ＬＷＬ−Ｌ及び右側ローカルワード線ＬＷＬ−Ｒを含む行に沿って延在している、第１のグローバルワード線ＧＷＬ１及び第２のグローバルワード線ＧＷＬ２を示す。ＭＯＳトランジスタ２７５２Ａが、左側ローカルワード線ＬＷＬ−Ｌに結合された第１のソース／ドレイン端子と、第１のグローバルワード線ＧＷＬ１に接続する層間コンタクト２７５７に結合された第２のソース／ドレイン端子とを有している。ＭＯＳトランジスタ２７５４Ａは、右側ローカルワード線ＬＷＬ−Ｒに結合された第１のソース／ドレイン端子と、第１のグローバルワード線ＧＷＬ１に接続する同じ層間コンタクト２７５７に結合された第２のソース／ドレイン端子とを有している。
【００９２】
円２７５０Ｂに示すスイッチ構成は、各セグメントの両端においてローカルワード線を第２のグローバルワード線ＧＬＷ２に接続するように配置されている。したがって、構成２７５０Ｂは、左側ローカルワード線ＬＷＬ−Ｌ及び右側ローカルワード線ＬＷＬ−Ｒを含む行に沿って延在している、第１のグローバルワード線ＧＷＬ１及び第２のグローバルワード線ＧＷＬ２を有している。ＭＯＳトランジスタ２７５２Ｂが、左側ローカルワード線ＬＷＬ−Ｌに結合された第１のソース／ドレイン端子と、第２のグローバルワード線ＧＷＬ２に接続する層間コンタクト２７５８に結合された第２のソース／ドレイン端子とを有している。ＭＯＳトランジスタ２７５４Ｂが、右側ローカルワード線ＬＷＬ−Ｒに結合された第１のソース／ドレイン端子と、第２のグローバルワード線ＧＷＬ２に接続する同じ層間コンタクト２７５８に結合された第２のソース／ドレイン端子とを有している。スイッチ構成２７５０Ａ及び２７５０Ｂのパターンは、アレイを通して繰り返され、各ローカルワード線の一方の端部のグローバルワード線のうちの一方への接続と、各ローカルワード線の他方の端部のグローバルワード線のうちの他方への接続とを可能にする。
【００９３】
図２７Ｃ及び図２７Ｄは、対応するグローバルワード線ドライバーとともに、メモリアレイの行に沿って配置されたグローバルワード線対及びローカルワード線の代表的な構成を示し、そこでは、ドライバーは、グローバルワード線終端回路としても作用することができる。
【００９４】
図２７Ｃは、グローバルワード線２７６２及び２７６５を含む第１のグローバルワード線対を含む、図２７Ｂに類似する構成を示す。グローバルワード線２７６２は、一方の端部の左側／右側グローバルワード線ドライバー２７６０と他方の端部の相補的な左側／右側グローバルワード線ドライバー２７６１との間に接続されている。同様に、グローバルワード線２７６５が、一方の端部の左側／右側グローバルワード線ドライバー２７６３と他方の端部の相補的な左側／右側グローバルワード線ドライバー２７６４との間に接続されている。
【００９５】
この図では、対応するグローバルワード線対２７６２／２７６５とともに行に沿って４つのワード線セグメント（２７６６〜２７６９）が配置されている。グローバルワード線２７６２のコンタクト２７７２が、スイッチを介してローカルワード線２７６６の右側端部に接続されている。ローカルワード線２７６６の左側端部は、第１のスイッチを介してグローバルワード線２７６５のコンタクト２７７０に接続されている。また、グローバルワード線２７６５のコンタクト２７７０は、第２のスイッチを介して、ローカルワード線２７６７の左側端部に接続されている。グローバルワード線２７６２のコンタクト２７７３は、第１のスイッチを介してローカルワード線２７６７の右側端部に、かつ第２のスイッチを介してローカルワード線２７６８の左側端部に接続されている。ローカルワード線２７６８の右側端部は、第１のスイッチを介してグローバルワード線２７６５のコンタクト２７７１に接続されている。また、グローバルワード線２７６５のコンタクト２７７１は、第２のスイッチを介してローカルワード線２７６９の左側端部に接続されている。グローバルワード線２７６２のコンタクト２７７４は、スイッチを介してローカルワード線２７６９の右側端部に接続されている。
【００９６】
この配置では、ドライバー２７６０及び２７６１を、ローカルワード線セレクター復号に基づいて配置することができ、それにより、熱アニール等の導電モード中にローカルワード線にわたって印加されるバイアス状態が、選択されたローカルワード線に応じてより高い電圧の役割とより低い電圧の役割とを交互にすることによって、同じ電流方向を維持する。代替的に、導電モードを、選択されたローカルワード線に応じて反対の方向の電流で動作させることができる。
【００９７】
図２７Ｄは、グローバルワード線２７８２及び２７８５を含む第１のグローバルワード線対を含む、図２７Ａに類似する構成を示す。グローバルワード線２７８２は、一方の端部の左側グローバルワード線ドライバー２７８０と他方の端部の相補的な右側グローバルワード線ドライバー２７８１との間に接続されている。同様に、グローバルワード線２７８５が、一方の端部の左側グローバルワード線ドライバー２７８３と他方の端部の相補的な右側グローバルワード線ドライバー２７８４との間に接続されている。
【００９８】
この図では、対応するグローバルワード線対２７８２／２７８５とともに行に沿って４つのワード線セグメント（２７８６〜２７８９）が配置されている。グローバルワード線２７８５のコンタクト２７９０、２７９１、２７９２及び２７９３が、それぞれのスイッチを介してそれぞれのローカルワード線２７８６〜２７８９の右側端部に接続されている。グローバルワード線２７８２のコンタクト２７９４、２７９５、２７９６及び２７９７は、それぞれのスイッチを介して、それぞれのローカルワード線２７８６〜２７８９の左側端部に接続されている。
【００９９】
この配置では、グローバルワード線とローカルワード線に結合されたスイッチとの間に、図２７Ｃの構成の２倍の層間コンタクトがある。しかしながら、グローバルワード線ドライバーを、選択されたローカルワード線とは無関係に、左側ドライバーとして又は右側ドライバーとして排他的に動作するように構成することができる。
【０１００】
図２８は、第１のグローバルワード線及び第２のグローバルワード線を使用するメモリデバイスに対して、ミッション機能動作（読出し、プログラム、消去）の間に熱アニールサイクルが介在している代表的なプロセスを示す。デバイスの動作中、ブロック２８０１によって表すように、プログラム／消去サイクル動作が実行される。デバイスの制御回路部は、（例えばプログラム動作をカウントすることにより、消去動作をカウントすることにより、又はプログラム動作及び消去動作の対をカウントすることにより）プログラム及び消去サイクル、プログラムサイクル又は消去サイクルのカウントを維持するロジックを含み（ブロック２８０３）、カウントを監視する（ブロック２８０５）。制御回路部はまた、後述する後続するステップを実行するロジックも含む。カウントが閾値に達していない場合、制御回路部はループして、カウントサイクルを継続する。カウントが閾値に達すると、制御回路部は、第１のグローバルワード線及び第２のグローバルワード線を選択された対応するローカルワード線に結合し（２８１０）、複数の対になったワード線ドライバー及びワード線終端回路を制御して、グローバルビット線の対に、選択されたローカルワード線に電流を誘導するバイアス電圧を印加する（２８１５）。
【０１０１】
プログラム及び消去サイクルカウント及び熱アニールサイクルを、特定の実施態様に適合するように、行ベースで、列ベースで、ブロックベースで、又はアレイ全体にわたって等、セルのセットに適用することができる。アニール処理を、所与の実施態様の電力消費要件及び他の要件に適合するように、一度にセルの１つの行又は列に又はより大きいセルのセットに施すことができる。
【０１０２】
図２９は、第１のグローバルワード線及び第２のグローバルワード線を使用するメモリデバイスに対して、ミッション機能動作（読出し、プログラム、消去）の間に熱アニールサイクルが介在している別のプロセスを示す。図２９のプロセス中、ブロック２９０１によって表すような通常の動作の間に、プログラム／消去サイクル動作が実行される。制御回路部は、ブロック消去機能の実行を監視し、後述する後続するステップを実行するロジックを含む。制御回路部は、ブロック消去動作が完了した時を確定する（ブロック２９０５）。いずれのブロック消去動作も完了していない場合、制御回路部は監視及び通常動作を継続する。ブロック消去動作が正しく完了すると、制御回路部は、対応するローカルワード線に対して第１のグローバルワード線及び第２のグローバルワード線を復号し（２９１０）、複数の対になったワード線ドライバー及びワード線終端回路を制御して、グローバルビット線の対に、選択されたローカルワード線に電流を誘導するバイアス電圧を印加する（２９１５）。
【０１０３】
図３０は、第１のグローバルワード線及び第２のグローバルワード線を使用するメモリデバイスに対し、ミッション機能、この例ではブロック消去中に熱アニールが施される、代表的なプロセスを示す。図３０のプロセスでは、ブロック３００１によって表されるように、メモリデバイスに対する通常のプログラム／消去サイクルが発生している。制御回路部は、ブロック消去が要求されたか否かを判断し（ブロック３００５）、後述する後続するステップを実行するロジックを含む。ブロック消去が要求されていない場合、制御回路部は通常の動作及び監視を継続する。ブロック消去動作が要求された場合、制御回路部は、ブロック消去動作中にワード線を終端させ、それにより、消去されているメモリセルに対して発熱電流が利用可能とるか、又は制御回路部は、他の方法で熱アニールを施す（ブロック３００７）。上述したように、これによって消去性能を向上させることができるとともに、誘電体電荷トラッピング構造がプログラム／消去サイクル損傷から回復することができる。ブロック消去機能が完了すると（ブロック３０２０）、プロセスは通常動作に戻る。
【０１０４】
本技術による実験は、プログラム／消去サイクル後のデバイスに様々なワード線電流及びアニール処理パルスを印加し、そこでは、メモリデバイスは、試験構成のＢＥ−ＳＯＮＯＳ誘電体電荷トラッピングメモリであった。ワード線電流は、１．２ｍＡ、１．６ｍＡ及び２ｍＡを含む。アニール処理パルスは、０．１ｍｓ（ミリ秒）から１００秒の範囲である。メモリデバイスを、損傷の影響を見るために１００００ＰＥサイクル動かす。熱アニール処理中の閾値電圧シフト、サブスレッショルドスロープ回復及び相互コンダクタンスに関する実験の結果を、以下に詳細に説明する。
【０１０５】
図３１は、熱アニール処理中の閾値電圧シフトの実験結果を示す閾値電圧対アニール処理パルス幅のプロットである。いかなるプログラム／消去サイクルの前も閾値電圧は約６．２Ｖである。いかなるアニール処理もなく、かつ１００００ＰＥサイクルの後、プログラムされた閾値電圧は約７．０Ｖにシフトする。ミリ秒以下のアニール電流での１．２ｍＡ、１．６ｍＡ及び２ｍＡのアニール処理電流により、閾値電圧は、それぞれ約６．７Ｖ、６．４Ｖ及び５．７Ｖにシフトする。したがって、実験は、ワード線ヒーターによって提供されるパルスアニール処理が、ワード線電流が１．６ｍＡ又は２ｍＡであるときに１ミリ秒のアニール処理パルス幅内で非常に高速な閾値電圧回復時間を提供することができることを論証する。
【０１０６】
図３２は、熱アニール処理後のサブスレッショルド回復の実験結果を示すサブスレッショルドスロープ対アニール処理パルス幅のプロットである。上述した閾値電圧シフトの実験結果に対応して、ＰＥサイクル後デバイスは、高速なサブスレッショルドスロープ（ＳＳ）回復を示す。いかなるプログラム／消去サイクルの前も、試験対象のメモリデバイスは、およそ２２０ｍＶ／ｄｅｃａｄｅと２８０ｍＶ／ｄｅｃａｄｅとの間のＳＳを示す。１００００プログラム／消去サイクルの後、いかなるアニール処理もない場合、試験対象のメモリセルは、およそ４１０ｍＶ／ｄｅｃａｄｅと４９０ｍＶ／ｄｅｃａｄｅとの間のＳＳを示す。数ミリ秒以内での１．２ｍＡ、１．６ｍＡ及び２ｍＡのアニール処理電流により、試験対象のメモリセルは、それぞれおよそ４３０ｍＶ／ｄｅｃａｄｅ、３６０ｍＶ／ｄｅｃａｄｅ及び２５０ｍＶ／ｄｅｃａｄｅのＳＳを示す。したがって、実験は、ワード線ヒーターによって提供されるパルスアニール処理が、ミリ秒のアニールパルス幅での高速なサブスレッショルドスロープ回復時間を提供することができ、ワード線電流がおよそ２ｍＡであることを論証する。
【０１０７】
図３３は、熱アニール処理中の相互コンダクタンス回復の実験結果を示す相互コンダクタンス対アニール処理パルス幅のプロットである。上述した閾値電圧シフト及びサブスレッショルドスロープ回復の実験結果に対応して、プログラム／消去サイクル後のデバイスは、高速な相互コンダクタンス（ｇｍ）回復を示す。いかなるプログラム／消去サイクル前も、試験対象のメモリデバイスは、およそ０．１１μＡ／Ｖと０．１４μＡ／Ｖとの間のｇｍを示す。１００００プログラム／消去サイクルの後、いかなるアニール処理もない場合、試験対象のメモリデバイスは、およそ０．４μＡ／Ｖと０．９μＡ／Ｖとの間のｇｍを示す。およそミリ秒以内での１．２ｍＡ、１．６ｍＡ及び２ｍＡのアニール処理電流により、試験対象のメモリセルは、それぞれおよそ０．８５μＡ／Ｖ、０．８μＡ／Ｖ及び１．１μＡ／Ｖのｇｍを示す。したがって、実験は、ワード線ヒーターによって提供されるパルスアニール処理が高速相互コンダクタンス回復時間を提供することができることを論証する。
【０１０８】
本技術によってもたらされた耐久性の向上を試験するために、１０００万サイクルのプログラム／消去サイクル耐久性試験を行った。試験は、最大１０００００００プログラム／消去サイクルに対して１００００プログラム／消去サイクル終了毎に熱アニール処理を施す。プログラム／消去サイクルを、ダムモード（dumb-mode）で、１０μ秒の間の＋１９Ｖでのワンショットプログラム（one-shot program）動作と、１０ミリ秒の間の−１３Ｖでのワンショット消去動作とにより行った。ゲートの前後の電圧降下による２ｍＡゲート電流の流れにおける１００ミリ秒の熱アニール処理パルスを、１００００プログラム／消去サイクル終了毎に印加する。耐久性試験の結果を以下に説明する。
【０１０９】
図３４は、熱アニール処理の実験結果を示す閾値電圧対プログラム／消去サイクルカウントのプロット図である。耐久性試験の結果は、各１００００プログラム／消去サイクル後のプログラムされた状態の閾値電圧が、デバイスの劣化により約１Ｖ上昇することを示す。熱アニール処理パルスが印加された後、プログラム状態での閾値電圧は、アニール処理及び電荷損失のために低下する。
【０１１０】
図３５は、熱アニール処理の実験結果を示すサブスレッショルドスロープ対プログラム／消去サイクルカウントのプロットである。耐久性試験の結果は、熱アニール処理の後、サブスレッショルドスロープが２００ｍＶ／ｄｅｃａｄｅ未満まで完全に回復することを示す。
【０１１１】
図３６は、熱アニールを施す一方でのプログラム／消去サイクル中のＩＶ曲線の実験結果を示すドレイン電流対制御ゲート電圧プロット図である。耐久性試験の結果は、プログラム状態及び消去状態に対する対応するＩＶ曲線（ドレイン電流対制御ゲート）が、１００００プログラム／消去サイクル毎に熱アニール処理が施された場合に１０００万プログラム／消去サイクル後にいかなる劣化も示さないことを示す。
【０１１２】
図３７は、熱アニールを施す実験結果を示す閾値電圧対保持時間のプロットである。実験を、いかなるプログラム／消去サイクルも行われていない新規のメモリデバイスと、１０００万サイクルを超えたメモリデバイスとに対し、室温及び１５０℃での保持時間に対して行う。１０００万プログラム／消去サイクルを超えたメモリデバイスに対し、２ｍＡ／１０秒の熱アニール処理パルスを印加した。１０００万サイクルを超えるメモリデバイスは、室温及び１５０℃で新しいメモリデバイスに匹敵する保持時間を示し、およそ０．２Ｖの閾値電圧ドリフトもまた新しいメモリデバイスに匹敵する。
【０１１３】
図３８〜図４５は、ローカルワード線、グローバルワード線構成、及び本明細書で説明されるような熱アニール技術を可能にする他の構造を適用することができる、様々なタイプのフラッシュメモリセルを示す。
【０１１４】
図３８は、熱アニール操作に対して配置されたフローティングゲートメモリセルの断面図である。メモリセルは、基板３８１０を含む。基板３８１０には、ソース領域３８２０及びドレイン領域３８３０が形成されている。基板３８１０、ソース領域３８２０及びドレイン領域３８３０の上に、トンネル酸化物層３８６０が形成されている。トンネル酸化物層３８６０の上にフローティングゲート３８７０がある。フローティングゲート３８７０の上にインターポリ（interpoly）酸化物層がある。インターポリ酸化物層３８８０の上部に制御ゲート３８９０が形成されている。
【０１１５】
熱アニール操作に対し、制御ゲート３８９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１１６】
図３９は、熱アニール操作に対して配置されたナノクリスタルメモリセルの断面図である。メモリセルは基板３９１０を有している。基板３９１０にソース領域３９２０及びドレイン領域３９３０が形成されている。基板３９１０、ソース領域３９２０及びドレイン領域３９３０の上に、ゲート酸化物層３９８０が形成されている。ゲート酸化物層３９８０内にナノクリスタル粒子３９７０が埋め込まれている。ゲート酸化物層３９８０の上部に制御ゲート３９９０が形成されている。
【０１１７】
熱アニール操作に対し、制御ゲート３９９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１１８】
図４０は、熱アニール操作に対して配置されたＴＡＮＯＳ（ＴａＮ／Ａｌ２Ｏ３／ＳｉＮ／ＳｉＯ２／Ｓｉ）メモリセルの断面図である。メモリセルは基板４０１０を有している。基板４０１０にソース領域４０２０及びドレイン領域４０３０が形成されている。基板４０１０、ソース領域４０２０及びドレイン領域４０３０の上に、ＳｉＯ２を含むトンネル誘電体層４０６０が形成されている。トンネル誘電体層４０６０の上に、ＳｉＮを含むトラッピング層４０７０が形成されている。トラッピング層４０７０の上に、Ａｌ２Ｏ３を含むブロック酸化物層４０８０が形成されている。ブロック酸化物層４０８０の上部に制御ゲート４０９０が形成されている。
【０１１９】
熱アニール操作に対し、制御ゲート４０９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１２０】
図４１は、熱アニール操作に対して配置されたＭＡ−ＢＥＳＯＮＯＳメモリセルの断面図である。メモリセルは基板４１１０を有している。基板４１１０にソース領域４１２０及びドレイン領域４１３０が形成されている。基板４１１０、ソース領域４１２０及びドレイン領域４１３０の上に、ＯＮＯ（酸化物−窒化物−酸化物）トンネル構造を含むバンドギャップ加工トンネル障壁４１５０が形成されている。バンドギャップ加工トンネル障壁４１５０の上に、ＳｉＮ（窒化シリコン）を含む電荷トラッピング誘電体層４１６０が形成されている。電荷トラッピング誘電体層４１６０の上に、上部酸化物層４１７０が形成されている。上部酸化物層４１７０の上に高誘電率キャップ層４１８０が形成されている。高誘電率キャップ層４１８０の上部に制御ゲート４１９０が形成されている。制御ゲート４１９０は、金属ゲートであってもポリシリコンゲートであってもよい。
【０１２１】
熱アニール操作に対し、制御ゲート４１９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１２２】
図４２は、熱アニール操作に対して配置されたＦｉｎＦＥＴメモリセルの断面図である。メモリセルは、基板（図示せず）から突出している基板フィンの上に形成されたソース領域４２２０及びドレイン領域４２３０を有している。ソース領域４２２０及びドレイン領域４２３０は幅４２２５を有している。基板フィンの上に、ＯＮＯ（酸化物−窒化物−酸化物）スタック４２５０が形成されている。ＯＮＯスタック４２５０は、基板フィンの上の底部酸化物層、底部酸化物の上の電荷トラッピング層（ＳｉＮ）及び電荷トラッピング層の上の上部酸化物層を有している。ＯＮＯスタック４２５０の最上部にわたって制御ゲート４２９０が形成されている。制御ゲート４２９０は長さ４２９５を有している。
【０１２３】
熱アニール操作に対し、制御ゲート４２９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１２４】
図４３は、熱アニール操作に対して配置されたスプリットゲートメモリセルの断面図である。メモリセルは基板４３１０を有している。基板４３１０にソース領域４３２０及びドレイン領域４３３０が形成されている。基板４３１０の上に、トンネル酸化物層４３９５が形成されている。トンネル酸化物層４３９５の上に、ゲート４３９０が形成されている。トンネル酸化物４３９５の上に、フローティングゲート４３７０も、形成されている。
【０１２５】
熱アニール操作に対し、ゲート４３９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１２６】
図４４は、熱アニール操作に対して配置された別のスプリットゲートメモリセルの断面図である。メモリセルは基板４４１０を有している。基板４４１０にソース領域４４２０及びドレイン領域４４３０が形成されている。基板４４１０の上に第１のトンネル酸化物層４４９５が形成されている。第１のトンネル酸化物層４４９５の上にアクセスゲート４４９０が形成されている。基板４４１０の上に第２のトンネル酸化物層４４７５が形成されている。第２のトンネル酸化物層４４７５の上にフローティングゲート４４７０が形成されている。フローティングゲート４４７０の上に誘電体層４４８５が形成されている。誘電体層４４８５の上に制御ゲート４４８０が形成されている。アクセスゲート４４９０を制御ゲート４４８０及びフローティングゲート４４７０から分離するように、分離ギャップ４４６０が構造化されている。
【０１２７】
アクセスゲート４４９０は幅４４９３を有している。制御ゲート４４８０は幅４４８３を有している。分離ギャップ４４６０は幅４４６３を有している。第１のトンネル酸化物層４４９５は厚さ４４９３を有している。第２のトンネル酸化物層４４７５は厚さ４４７３を有している。ソース領域４４２０及びドレイン領域４４３０は厚さ４４２５を有している。
【０１２８】
熱アニール操作に対し、アクセスゲート４４９０及び／又は制御ゲート４４８０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１２９】
図４５は、熱アニール操作に対して配置されたＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）メモリセルの断面図である。メモリセルは基板４５１０含んでいる。基板４５１０にソース領域４５２０及びドレイン領域４５３０が形成されている。基板４５１０、ソース領域４５２０及びドレイン領域４５３０の上に、底部酸化物層４５６０が形成されている。底部酸化物層４５６０の上に、電荷トラッピング層４５７０がある。該電荷トラッピング層４５７０は、Ｓｉ３Ｎ４等の窒化シリコン材料を含むことができる。ビット線４５５０は、電荷トラッピング層４５７０によって包囲されている。電荷トラッピング層４５７０の上に上部酸化物層４５８０がある。上部酸化物層４５８０の上部にゲート４５９０が形成されている。
【０１３０】
熱アニール操作に対し、制御ゲート４５９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することができる。
【０１３１】
図４６は、第１のグローバルワード線対４６６０Ｌ、４６６０Ｒ、第２のグローバルワード線対４６６１Ｌ、４６６１Ｒ、ローカルワード線４６３２及びローカルワード線４６３４を含むセグメント化ワード線ＮＯＲメモリアレイの一部の簡略化した図である。この例では、ローカルワード線４６３２に沿ったセル４６８２、４６８４、４６８６を含むフラッシュメモリセルと、ＮＯＲ構成で配置された、ローカルワード線４６３４に沿った対応するセルとのアレイがある。この図では、各ローカルワード線セグメントに３つのセルしかない。しかしながら、上述したように、各ワード線セグメントを、熱アニール処理プロセスの必要に従って確定されるセグメントの長さにわたって多数のセルに結合することができる。共通ソース線４６９０が、セルのソース端子と、アレイの特定の実施態様に対して指定されたように実行するソース線終端回路（図示せず）とに結合されている。ビット線ＢＬｎ−１、ＢＬｎ及びＢＬｎ＋１は、アレイの列のセルのドレイン側と、特定のアレイ用のアクセス回路部設計とに結合されている。
【０１３２】
ローカルワード線４６３２は、左側のコンタクト４６６４Ｌと右側のコンタクト４６６４Ｒとを有している。ローカルワード線４６３４の上に同様の終端点が形成されている。左側のトランジスタ４６６２Ｌ及び右側のトランジスタ４６６２Ｒから構成されているスイッチが、対応する左側のコンタクト４６６４Ｌ及び右側のコンタクト４６６４Ｒに結合されるとともに、対応するグローバルワード線４６６０Ｌ及び４６６０Ｒに結合されている。左側の制御線４６７０Ｌ及び右側の制御線４６７０Ｒは、上述したようにローカルワード線への電流の印加を制御するアレイのセクターのトランジスタ４６６２Ｌ及び４６６２Ｒのゲートに結合されている。別の実施態様では、コンタクト４６６４Ｌ及び４６６４Ｒは、例えば図５４〜図５８に関連して後述するような方法で、ダイオードを介して第１の導体及び第２の導体に結合されており、それにより電流がローカルワード線４６３４に誘導される。
【０１３３】
図４７は、第１のグローバルワード線対４７６０Ｌ、４７６０Ｒ、第２のグローバルワード線対（ラベル付せず）、ローカルワード線４７３２及びローカルワード線４７３４を含むセグメント化ワード線仮想接地メモリアレイの一部の簡略化した図である。この例では、ローカルワード線４７３２に沿ったセル４７８２、４７８４、４７８６、４７８８を含むフラッシュメモリセルと、仮想接地構成で配置された、ローカルワード線４７３４に沿った対応するセルとのアレイがある。この図では、各ローカルワード線セグメントに４つのセルしかない。しかしながら、上述したように、各ワード線セグメントを、熱アニール処理プロセスの必要に従って確定されるセグメントの長さにわたって多数のセルに結合することができる。ビット線ＢＬｎ−２、ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１及びＢＬｎ＋２は、アレイの列のセルの反対側と、特定のアレイ用のアクセス回路部設計とに結合されている。
【０１３４】
ローカルワード線セグメント４７３２は、左側のコンタクト４７６４Ｌと右側のコンタクト４７６４Ｒとを有している。ローカルワード線４７３４の上に同様の終端点が形成されている。左側のトランジスタ４７６２Ｌ及び右側のトランジスタ４７６２Ｒから構成されているスイッチが、対応する左側のコンタクト４７６４Ｌ及び右側のコンタクト４７６４Ｒに結合されるとともに、対応するグローバルワード線４７６０Ｌ及び４７６０Ｒに結合されている。左側の制御線４７７０Ｌ及び右側の制御線４７７０Ｒは、上述したようにローカルワード線への電流の印加を制御するアレイのセクターのトランジスタ４７６２Ｌ及び４７６２Ｒのゲートに結合されている。別の実施態様では、コンタクト４７６４Ｌ及び４７６４Ｒは、例えば図５４〜図５８に関連して後述するような方法で、ダイオードを介して第１の導体及び第２の導体に結合されており、それにより電流がローカルワード線４７３４に誘導される。
【０１３５】
図４８は、第１のグローバルワード線対４８６０Ｌ、４８６０Ｒ、第２のグローバルワード線対（ラベル付せず）、ローカルワード線４８３２及びローカルワード線４８３４を含むセグメント化ワード線ＡＮＤメモリアレイの一部の簡略化した図である。この例では、ローカルワード線セグメント４８３２に沿ったセル４８８２、４８８４、４８８６を含むフラッシュメモリセルと、ＡＮＤ構成で配置された、ローカルワード線セグメント４８３４に沿った対応するセルとのアレイがある。この図では、各ローカルワード線セグメントに３つのセルしかない。しかしながら、上述したように、各ワード線セグメントを、熱アニール処理プロセスの必要に従って確定されるセグメントの長さにわたって多数のセルに結合することができる。ビット線ＢＬ０、ＢＬ１、...ＢＬｎ及びソース線ＳＬ０、ＳＬ１、...ＳＬｎは、アレイの列のセルの反対側と、特定のアレイ用のアクセス回路部設計とに結合されている。
【０１３６】
ワード線セグメント４８３２は、左側のコンタクト４８６４Ｌと右側のコンタクト４８６４Ｒとを有している。ワード線セグメント４８３４の上に同様の終端点が形成されている。左側のトランジスタ４８６２Ｌ及び右側のトランジスタ４８６２Ｒから構成されているスイッチが、対応する左側のコンタクト４８６４Ｌ及び右側のコンタクト４８６４Ｒに結合されるとともに、対応するグローバルワード線対４８６０Ｌ及び４８６０Ｒに結合されている。左側の制御線４８７０Ｌ及び右側の制御線４８７０Ｒは、上述したようにローカルワード線への電流の印加を制御するアレイのセクターのトランジスタ４８６２Ｌ及び４８６２Ｒのゲートに結合されている。別の実施態様では、コンタクト４８６４Ｌ及び４８６４Ｒは、例えば図５４〜図５８に関連して後述するように、ダイオードを介して第１の導体及び第２の導体に結合されており、それにより電流がワード線セグメント４８３４に誘導される。
【０１３７】
図４９は、メモリセルの熱アニール用に配置された、垂直ゲートを使用するセグメント化ワード線３次元メモリアレイの一部の簡略化した図である。図４９に示すアレイの実施態様を、２０１１年９月２６日に出願された、「Architecture for a 3D memory Array」と題された特許文献５に記載されているように作製することができる。なお、本明細書に完全に示されているかのように、特許文献５は参照により援用される。３次元アレイは、メモリセル４９８１を含むレベルと、メモリセル４９８２、４９８４、４９８６を含むレベルとを含む、メモリセルの複数のレベルを含む。各レベルは、メモリセル４９８２、４９９４、４９８６を含むレベルのビット線４９６７等、各レベルの対応するビット線に結合されている複数のＮＡＮＤストリングを含む。メモリセルレベルのスタックの上に重なっているのは、ワード線セグメント４９６８を含む複数のワード線セグメントである。それらのセグメントは、様々なレベルのメモリセルのゲートに結合する、拡張部４９６５及び４９６６を含む垂直拡張部を含む。したがって、ワード線セグメント４９６９の拡張部４９６５は、それぞれ第１のレベル及び第２のレベルのメモリセル４９８１及び４９８６の制御ゲートに結合されている。
【０１３８】
ワード線セグメント４９６９は、左側のコンタクト４９６４Ｌと右側のコンタクト４９６４Ｒとを有している。他のローカルワード線の上に同様の終端点が形成されている。左側のトランジスタ４９６２Ｌ及び右側のトランジスタ４９６２Ｒから構成されているスイッチが、対応する左側のコンタクト４８６４Ｌ及び右側のコンタクト４８６４Ｒに結合されるとともに、対応するグローバルワード線４９６０Ｌ及び４９６０Ｒに結合されている。左側の制御線４９７０Ｌ及び右側の制御線４９７０Ｒは、上述したようにローカルワード線への電流の印加を制御するアレイのセクターのトランジスタ４９６２Ｌ及び４９６２Ｒのゲートに結合されている。別の実施態様では、コンタクト４９６４Ｌ及び４９６４Ｒは、例えば図５４〜図５８に関連して後述するように、ダイオードを介して第１の導体及び第２の導体に結合されており、それにより電流がワード線セグメント４９６９に誘導される。この実施態様ではワード線への電流と組み合わせてビット線に電流を印加し、対応するメモリセルのレベルに基づいてビット線に印加される電流の量を調整することが望ましい場合がある。
【０１３９】
図５０は、熱アニール処理用に配置された垂直ＮＡＮＤストリング３次元アレイを示す。図５０に示す実施態様では、複数の垂直ＮＡＮＤストリングがあり、この垂直ＮＡＮＤストリングは、ストリング選択線ＳＳＬに結合された複数の他のＮＡＮＤストリング用のストリング選択トランジスタとともに、ストリング選択トランジスタ５０８０を有するストリングを含む。メモリセルは、ストリング選択トランジスタ（例えば５０８０）と、ストリング選択トランジスタ５０８０と同じＮＡＮＤストリングに結合された共通ソーストランジスタ５０８１等の共通ソース選択トランジスタとの間に、直列に配置されている。共通ソース線５０５０が、複数の垂直ＮＡＮＤストリングを終端させている。ダイオード５０９０等のダイオードを用いて、共通ソース線５０５０を基板から分離することができる。ビット線５０１０を含む複数のビット線が、アレイの最上部の上に構成されており、ストリング選択トランジスタ及び共通ソース選択トランジスタを用いて対応する垂直ＮＡＮＤストリングに結合されている。アレイの対応するレベルに、ストリング選択トランジスタ層の真下のワード線構造５０４８を含む複数のワード線構造が構成されている。
【０１４０】
ワード線構造５０４８は、ワード線構造の３つの足（prongs）を合わせて結合する、左側のコンタクト５０６４Ｌと、右側のコンタクト５０６４Ｒと、を有している。他のレベルの他のワード線構造にも、同様の終端点が形成されている。ワード線構造５０４８を含むレベルで、左側のトランジスタ５０６２Ｌ及び右側のトランジスタ５０６２Ｒからなるスイッチが、対応する左側のコンタクト５０６４Ｌ及び右側のコンタクト５０６４Ｒに結合されるとともに、対応するグローバルワード線５０６０Ｌ及び５０６０Ｒに結合されている。左側の制御線５０７０Ｌ及び右側の制御線５０７０Ｒは、上述したようにローカルワード線への電流の印加を制御するアレイのセクターのトランジスタ５０６２Ｌ及び５０６２Ｒのゲートに結合されている。別の実施態様では、コンタクト５０６４Ｌ及び５０６４Ｒが、例えば図５４〜図５８に関連して後述するように、ダイオードを介して第１の導体及び第２の導体に結合されており、それにより、ワード線に電流が誘導される。この実施態様ではワード線に対する電流と組み合わせてビット線に電流を印加し、対応するメモリセルのレベルに基づいてビット線に印加される電流の量を調整することが望ましい場合がある。
【０１４１】
図５１は、非特許文献５に記載されているものに基づき、本明細書に記載されているように熱アニールを施すように変更された、セグメント化ワード線３次元垂直積層アレイトランジスタ（ＶＳＡＴ）メモリアレイの一部の簡略化した図である。なお、本明細書に完全に示されているかのように、非特許文献５は参照により援用される。図５１の構造を、ゲートが多層Ｓｉメサの上に堆積し、同時にＰＩＰＥ構造を形成する「ゲートが最初でチャネルが最後のプロセス（gate-first and channel-last process）」を用いて実装することができる。非特許文献５には以下のように述べられている。
【０１４２】
「ドライエッチングプロセスによってＳｉメサを作製した後、最上部にドープポリシリコン膜及び窒化物膜の複数の層を堆積させる。ドープポリシリコン膜及び窒化物膜を、それぞれゲート間のゲート電極及び分離材料として使用する。複数の層をパターニングし、後続するドライエッチングプロセスの後、活性化領域が画定される。ＣＭＰプロセスの後、同じ平面に全てのゲート電極を露出させ、それによりゲート電極への容易なアクセスを可能にする。トンネル酸化物、電荷トラッピング窒化物及び制御酸化物膜を順に活性化領域の上に堆積させ、それに続いて、チャネル材料のポリシリコン堆積プロセスを行う。最後に、垂直ストリングを分離するために、エッチングプロセスを行う。」
【０１４３】
熱アニールバイアスを追加して、例えばこの構造のチャネル層に対するコンタクトを作成することができる。代替的に、アニール電流を提供するために、ワード線をセグメント化するか又はダイオードストラッピングすることができる。
【０１４４】
図５２は、本明細書に完全に示されているかのように参照により本明細書に援用される、非特許文献６に記載されているものに基づいて、本明細書に記載するように熱アニールを施すように変更された、セグメント化ワード線３次元Ｐ−ＢｉＣＳメモリアレイの一部の簡略化した図である。なお、本明細書に完全に示されているかのように、非特許文献６は参照により援用される。図５２に、Ｐ−ＢｉＣＳフラッシュメモリの基本構造を示す。非特許文献６には以下のように述べられている。
【０１４５】
「ボトム電極によってゲート制御されるいわゆるパイプ接続（ＰＣ）によって、底部において２つの隣接するＮＡＮＤストリングが接続されている。Ｕ字型パイプ用の端子のうちの一方は、ビット線（ＢＬ）に接続され、他方は、ソース線（ＳＬ）によって境界が画されている。ＳＬは、第３のレベルの金属のメッシュ配線から構成され、従来の平面技術のように第１のレベルの金属及び第２のレベルの金属によってアクセスされ、したがってＳＬの抵抗は十分に低い。ＳＬ及びＢＬの下方に、ＳＧトランジスタの両方が配置される。制御ゲート（ＣＧ）は、スリットによって分離され、くしパターンの対として互いに面している。メモリ膜は、ブロック膜、電荷トラップ膜及びトンネル膜としての酸化物系膜から構成されている。酸化物系トンネル膜の実装は、トンネル膜の本体シリコンへの堆積からの後続する処理が、適用可能である…」
【０１４６】
このようにして、熱アニールバイアス処理を追加して、この構造の例えばチャネル層に対するコンタクトを作成することができる。代替的に、アニール電流を提供するためにワード線をセグメント化するか又はダイオードストラッピングすることができる。
【０１４７】
図５３は、非特許文献７に記載されているものに基づき、本明細書に記載するように熱アニールを施すように変更された、代替的なセグメント化ワード線３次元メモリセルの一部の簡略化された図である。なお、本明細書に完全に示されているかのように、非特許文献７は参照により援用される。ＶＧ−ＮＡＮＤフラッシュは、パターンを有する水平アクティブストリングとともに、ワード線ＷＬ、ビット線ＢＬ、共通ソース線ＣＳＬを含む。ＳＳＬ、ＷＬ、ＧＳＬ用の垂直ゲートＶＧが使用される。電荷トラッピング層が、アクティブボディと垂直ゲートとの間に配置されている。垂直プラグが、ソース及びアクティブボディ（Ｖｂｂ）にＤＣを印加する。ＷＬ及びＢＬは、セルアレイを作製する前に製造の開始時に形成される。ソース及びアクティブボディは（Ｖｂｂ）、ボディ消去動作を可能にするようにＣＬＳに電気的に結合されている。消去中、ＣＳＬには正のバイアスが印加される。各層を、ＳＳＬの変更を除き、平面ＮＡＮＤフラッシュと同一とすることができる。熱アニールバイアスを、ビット線又はワード線を用いて例えばＮＡＮＤストリングに印加することができる。
【０１４８】
図５４は、ダイオードストラッピングを含む２つの「ヒートプレート（heat plate）」導体として作用する第１の導体５４３０と第２の導体５４１０との間のワード線５４２０の簡略化した図である。ワード線５４２０を、本明細書に記載するアニールプロセスに使用される温度に適している、タングステンのような耐火物又は「高温」材料に基づいて、（本明細書に記載する技術のこの実施態様及び他の実施態様において）金属構造を使用して実装することができる。ダイオードストラッピングは、ワード線５４２０に結合されたアノードと第１の導体５４１０に結合されたカソードとを有する第１の複数のダイオード５４５２、５４５４、５４５６を使用し、ワード線５４２０に結合されたカソードと第２の導体５４３０に結合されたアノードとを有する第２の複数のダイオード５４４２、５４４４を使用して実装される。幾つかの実施態様では、ダイオードを、Ｐ＋／Ｎ−ダイオード及びＮ＋／Ｐ−ダイオードを用いて実装することができる。代替的に、ダイオードを、金属／半導体界面を有するショットキーダイオードを用いて実装することができる。ダイオードがワード線と接触する位置の間の距離を、適切な加熱効率を確立するように、メモリアレイの実施態様に従って選択することができる。例えば、Ｐ＋／Ｎ−ダイオード及びＮ＋／Ｐ−ダイオードの位置の間の約１５０ミクロンの距離は、物理的にセグメント化されたワード線の実施態様に関連して上述したように計算した理由により適切である可能性がある。実際の間隔を、バイアス電圧を提供するために使用される構造の抵抗、ワード線の抵抗、及び本技術が適用される特定のメモリ構造に効率的なジュール加熱に基づいて設計することができる。
【０１４９】
この配置では、ダイオードストラッピングは、第２の導体５４３０からワード線５４２０のセグメントを通って第１の導体５４１０までの電流の流れをサポートするが、その逆の電流の流れはブロックする。第１の複数のダイオードは、ワード線に沿った第１の複数の離隔位置においてワード線に結合されており、第２の複数のダイオードは、第１の複数の位置の位置が介在している、ワード線に沿った第２の複数の離隔位置においてワード線に結合されている。したがって、第２の導体５４３０が、第１の導体５４１０の電圧を十分に上回る電圧でバイアスされると、電流が、第２の複数のダイオードを介してワード線５４２０に沿った離隔位置まで流れ、電流は、図の矢印５４２１、５４２２、５４２３及び５４２４によって示すように、これらの位置から第１の複数のダイオードに対するコンタクト位置まで流れる。この実施態様は、ワード線を電気的にセグメント化することにより、物理的なセグメント化を必要とすることなく、熱アニール用の電流を誘導するバイアス電圧を印加することができる。また、ダイオード用のレイアウト面積を、本明細書に示す他の実施態様において説明するスイッチトランジスタを実装するために必要な面積より大幅に小さくすることができる。
【０１５０】
第１の導体５４１０及び第２の導体５４３０を、種々の構成を用いて実装することができ、それには、第１の導体及び第２の導体の各々が、各ワード線のピッチに類似するピッチを有する構成と、第１の導体及び第２の導体が、個々のワード線より実質的に幅が広くその各々が複数のワード線に結合する板である構成とが含まれる。
【０１５１】
図５５は、ダイオードストラッピングを含む２つの「ヒートプレート」導体の間の複数のローカルワード線の簡略化した図である。この例では、第１の導体５５１０及び第２の導体５５３０が、ダイオードストラッピングを用いて第１のワード線５５２２及び第２のワード線５５２４をバイアスするために使用される。特定のワード線５５２４用のダイオードストラッピング回路は、第１の導体５５１０に結合されたカソードを有しかつワード線５５２４に結合されたアノードを有する、第１の複数のダイオード５５５６及び５５５５と、ワード線５５２４に結合されたアノード及び第２の導体５５３０に結合されたカソードを有する第２の複数のダイオード５５４６及び５５４８とを有している。特定のワード線５５２２用のダイオードストラッピング回路は、ワード線５５２２に結合されたアノード及び第１の導体５５１０に結合されたカソードを有する第１の複数のダイオード５５５２及び５５５４と、第２の導体５５３０に結合されたアノード及びワード線５５２２に結合されたカソードを有する第２の複数のダイオード５５４２及び５５４４とを有している。したがって、図５５は、１つの対の導体である第１の導体及び第２の導体が、少なくとも２つのワード線用のダイオードストラッピング回路で利用される実施態様を示す。
【０１５２】
図５６は、２つの「ヒートプレート」導体を含むワード線をダイオードストラッピングする構造の一例の３次元図である。この構造は、メモリセルのアレイが形成される基板５６１０を含む。基板は、特定の実施態様に対する必要に適合するように半導体又は絶縁体を備えることができる。メモリセルは、基板５６１０の上の絶縁層５６３０内においてページの内外に延在する半導体本体５６２０を有することができ、そこに、メモリセルチャネルが形成される。上述した構造のうちの１つを有する多層電荷トラッピング構造５６４０が、半導体本体５６２０の上に重なっている。好ましくは、金属、又は管理可能なバイアスレベルで電流を提供するために用いることができる他の導電材料を用いて実装されるワード線５６５０が、電荷トラッピング構造５６４０の上に重なっている。メモリアレイの上に重なるパターニングされた金属層では、第１の導体５６７０及び第２の導体５６９０が実装され、ダイオードストラッピングを用いてワード線のセグメントに電流を供給する「ヒートプレート」導体として作用する。
【０１５３】
図示するように、ワード線の第１のコンタクト位置では、好ましくは（Ｐ＋）ドーピング濃度が比較的高くかつワード線と接触している、Ｐ型半導体素子５６８８を含むＰ−Ｎダイオードが形成されている。素子５６８８は、ダイオードのアノードとして作用する。好ましくは（Ｎ−）ドーピング濃度が比較的低いＮ型半導体素子５６８６が、Ｐ型半導体素子５６８８の上に形成されてダイオードを形成する。素子５６８６は、ダイオードのカソードとして作用する。クロスバー導体５６８４が半導体素子５６８６と接触し、これにより、上に重なる層の導体５６９０へのダイオードの接続が容易になる。この実施態様では、絶縁層（図示せず）内に延在するプラグ５６８２が、クロスバー導体５６８４と「ヒートプレート」導体５６９０との間のコンタクトを形成する。
【０１５４】
同様に、ワード線の第２のコンタクト位置において、好ましくは（Ｎ＋）ドーピング濃度が比較的高くかつワード線に接触しているＮ型半導体素子５６６８を含む、Ｎ−Ｐダイオードが形成されている。素子５６６８は、ダイオードのカソードとして作用する。好ましくは（Ｐ−）ドーピング濃度が比較的低いＰ型半導体素子５６６６が、Ｎ型半導体素子５６６８の上に形成されて、ダイオードを形成する。素子５６６６は、ダイオードのアノードとして作用する。クロスバー導体５６６４が半導体素子５６６６と接触し、それにより、上に重なる層の導体５６７０とのダイオードの接続が容易になる。この実施態様では、絶縁層（図示せず）内に延在するプラグ５６６２が、該プラグ５６６２と「ヒートプレート」導体５６７０との間にコンタクトを作成することができる。
【０１５５】
図示するように、ダイオードストラッピング回路のダイオードを、メモリアレイの構造に従って選択することができる種々の回路構成で、ワード線並びに第１の導体及び第２の導体に結合することができる。また、複数のワード線をバイアスするために、「ヒートプレート」導体の各々を使用することができる。
【０１５６】
図５７は、第１の導体５７７０及び第２の導体５７９０を含む、単一の対の「ヒートプレート」導体を共有する、ダイオードストラッピングを有する複数のワード線のレイアウト図である。このレイアウト図では、構造を、下方の層から上方の層に向かって説明する。下方に図示する層には、例えば、基板（図示せず）の上にｆｉｎＦＥＴ型ＮＡＮＤストリング構造のフィンを備えることができる半導体本体（図示せず）に、複数の半導体ストリップ５７２１、５７２２、５７２３、５７２４…がある。次の層では、ストリップ５７２１、５７２２、５７２３、５７２４を横切って、複数のワード線５７５１、５７５２、５７５３、５７５４が直交して延在している。ワード線５７５１、５７５２、５７５３、５７５４の上の層では、第１の複数のＰ−Ｎダイオード（例えばダイオード５７８６）及び第２の複数のＮ−Ｐダイオード（例えばダイオード５７６６）が、ワード線に沿って離隔した位置で結合されている。第１の複数のダイオード及び第２の複数のダイオードの上の層では、クロスバー導体５７８４及び５７６４が実装されている（クロスバー導体の上の切取図が下にあるダイオードの位置を示す）。最後に、クロスバー導体５７８４及び５７６４の上に重なって、第１の「ヒートプレート」導体５７９０及び第２の「ヒートプレート」導体５７７０が実装されている。「ヒートプレート」導体の幅は、それらが結合されている複数のワード線のピッチによってのみ制限され、図示するものより実質的に大きくすることができる。
【０１５７】
フラッシュメモリアレイ及び他のタイプのメモリアレイは、プログラミング動作及び消去動作に対して、メモリセルにわたって比較的高い正の電圧及び負の電圧を印加することを必要とする場合がある。これにより、ダイオードストラッピングを介して同じ対の「ヒートプレート」導体に結合することができるワード線を含む、隣接するワード線に対して、実質的に異なるバイアス電圧が印加される可能性がある状況がもたらされる。したがって、「ヒートプレート」導体のバイアス処理を、通常動作中に電流のブロックを容易にするように制御することができる。一実施態様では、「ヒートプレート」導体は、フローティング状態又は未接続状態のままであり、それにより、導体の長さに沿って電流の流れは流れることができない。別の実施態様では、「ヒートプレート」導体を、動作中にダイオードストラッピングダイオードを逆バイアスする電圧レベルにバイアスすることができる。
【０１５８】
図５８は、ダイオードストラッピングを有する、２つの「ヒートプレート」導体間の複数のローカルワード線の簡略化された図であり、アレイの通常動作中のスニークパスの除去を示す。図５８では、図５５に記載した構造を、同じ参照数字を用いて再現している。さらに、ワード線５５２２とワード線５５２４との間の、第１の導体５５１０を介する電流路５８００及び５８０１を、参照のために図示する。また、ワード線５５２２とワード線５５２４との間の、第２の導体５５３０を介する電流路５８０２及び５８０３を、参照のために図示する。フラッシュメモリデバイスのプログラミング中に発生する可能性のある一例のバイアス構成では、プログラミングのためにワード線５５２４に約＋２０ボルトを印加することができ、選択されていないワード線５５２２に対して、パス電圧レベルとして約＋１０ボルトを印加することができる。これらの２つのワード線５５２２及び５５２４は、ダイオードストラッピングを介して同じ対の導体５５１０及び５５３０に結合されている。しかしながら、電流路５８００及び５８０１は、それぞれ、対向するダイオード５５５２及び５５５６によって、かつ対向するダイオード５５５４及び５５５５によってブロックされる。このブロック効果を達成するために、第１の導体５５１０に、＋２０ボルトを超える電圧を印加するか、又は第１の導体５５１０を代替的にフローティングしたままにすることができる。また、電流路５８０２及び５８０３は、対向するダイオード５５４２及び５５４６により、かつ対向するダイオード５５４４及び５５４８によりブロックされる。このブロック効果を達成するために、第２の導体５５３０に＋１０ボルト未満の電圧を印加するか、又は代替的に第２の導体５５３０をフローティングしたままにすることができる。
【０１５９】
したがって、アレイの通常動作中、フラッシュメモリの読出し、プログラミング又は消去のために、ヒートプレート導体を、ヒートプレートドライバーを選択しないことによりフローティングとするか、又はダイオードの逆バイアスを確保するようにバイアスすることができる。好ましくは、フローティングヒートプレートを利用するべきである。容量結合により、フローティングヒートプレート導体が、ブロック作用を妨げない電圧レベルまでブーストする。ワード線とヒートプレート導体との間の容量結合は小さいものであるべきであり、それは、離隔位置でのダイオード静電容量が比較的小さものであるべきであるためである。したがって、ワード線ＲＣ遅延特性に対して、ダイオードストラッピング技法を用いることで著しい影響を与えるべきではない。
【０１６０】
図５９は、本明細書に記載するようにフラッシュメモリ用の熱アニールを採用する集積回路の簡略化したブロック図である。集積回路４７０は、集積回路基板上のフラッシュメモリセルを用いて実装されるメモリアレイ４７２を含み、そこでは、ワード線は、例えば図５４〜図５８を参照して説明したもののような技法を用いてダイオードストラッピングされる。接地選択及びストリング選択デコーダー４７４（適切なドライバーを含む）が、メモリアレイ４７２の行に沿って配置されているストリング選択線及び接地選択線に結合されかつ電気的に連通している。また、デコーダー４７４は、ワード線４７６に結合されたワード線ドライバーを含む。ビット線（列）デコーダー及びドライバー４７８が、メモリアレイ４７２のメモリセルからデータを読み出しかつそこにデータを書き込むために、メモリアレイ４７２の列に沿って配置されている複数のビット線４８０に結合されかつ電気的に連通している。アドレスが、バス４８２により、ワード線デコーダー及びストリング選択デコーダー４７４並びにビット線デコーダー４７８に供給される。
【０１６１】
例では、ワード線の電流の流れを用いて、誘電体電荷トラッピング構造を熱アニールする熱が誘導され、ヒータープレートドライバー４９９が含まれている。ワード線終端デコーダー４５０は、上述したように、デバイスの動作モード中に指示し若しくは生成されるアドレス及び制御信号に応答して、ワード線を終端回路に選択的に接続するか、又は選択されたワード線に結合された終端回路を使用可能にすることができる。
【０１６２】
読出しモード、プログラムモード及び消去モード用の電流源を含む、ブロック４８４のセンスアンプ及びデータイン構造が、データバス４８６を介してビット線デコーダー４７８に結合されている。データは、データイン線４８８を介して、集積回路４７０の入出力ポートから、又は集積回路４７０の内部若しくは外部の他のデータ源から、ブロック４８４のデータイン構造に供給される。データは、データアウト線４９２を介して、ブロック４８４のセンスアンプから、集積回路４７０の入出力ポートに、又は集積回路４７０の内部若しくは外部の他のデータ宛先に供給される。
【０１６３】
この例ではバイアス配置状態機械を用いて実装されるコントローラー４９４が、ワード線及びビット線に対する読出し、プログラム、消去、消去検証、プログラム検証の電圧又は電流等、バイアス配置供給電圧源及び電流源４９６の印加を制御し、アクセス制御プロセスを用いてワード線／ソース線動作を制御する。コントローラー４９４は、熱アニール操作を行うためにバイアス状態をローカルワード線に印加するようにグローバルワード線対の使用を制御することを含む、熱アニール処理を可能にするために使用されるロジックを含む。
【０１６４】
コントローラー４９４を、本技術分野において既知である専用論理回路部を用いて実装することができる。代替実施態様では、コントローラー４９４は、デバイスの動作を制御するようにコンピュータプログラムを実行する、同じ集積回路に実装することができる汎用プロセッサを含む。更に他の実施態様では、コントローラー４９４の実装のために、専用論理回路部及び汎用プロセッサの組合せを利用することができる。
【０１６５】
図示する実施態様では、集積回路４７０に、汎用プロセッサ若しくは特定用途向け回路、又はメモリセルアレイによって支持されるシステム−オン−チップ機能を提供するモジュールの組合せ等の、他の回路４９０が含まれる。
【０１６６】
また、幾つかの実施態様では、コントローラーは、プログラム／消去サイクルカウンターと、熱アニールプロセスの構成で適用されるパラメーターを設定するレジスタとを含む。コントローラーは、図９〜図１１及び図２８〜図３０を参照して本明細書で説明した手続きを、他のプロセス並びに読出し及び書込みのミッション機能動作とともに実行することができる。図５９の回路に図１１のプロセスを適用する場合、ワード線終端ステップが、ダイオードストラッピング回路を用いてワード線にバイアス電圧を印加するステップに置き換えられる。図５９の回路に図２８〜図３０のプロセスを適用する場合、左側グローバルワード線及び右側グローバルワード線を復号するステップが、アレイの選択されたセクターに対して第１のヒータープレート及び第２のヒータープレートをバイアスするステップに置き換えられる。図５９の回路に図３０のプロセスを適用する場合、幾つかの実施態様では、ブロック消去中にワード線を終端させるステップを省略することもできる。
【０１６７】
熱アシストフラッシュメモリについて説明した。本技術は、ＮＡＮＤアーキテクチャを有するフラッシュデバイスとともに、他のアーキテクチャを使用するデバイスでの使用に適している。あり得る耐久性が向上するため、同様にレジスタ構成にフラッシュメモリを使用することができる。例えばワード線の電流の流れによってもたらされる抵抗加熱を用いて、集積回路デバイスで容易に実装できる方法で、熱アニール処理に対し熱を生成することができる。熱アニール操作を施すことにより、耐久性の向上及び／又は消去速度の上昇を達成することができる。
【０１６８】
本発明を、上述した好ましい実施態様及び例を参照することによって開示しているが、これらの例は、限定する意味ではなく例示するものとして意図されていることが理解されるべきである。当業者には、変更及び組合せが容易に思いつくはずであり、それら変更及び組合せは、本発明の趣旨及び以下の特許請求の範囲内にあることが考えられる。
【技術分野】
【０００１】
本発明は、フラッシュメモリ技術に関する。
【０００２】
本出願は、２０１１年５月２日に出願された米国特許出願第１３／０９９，２９８号の利益を主張し、その主題は参照により本明細書に援用される。
【背景技術】
【０００３】
フラッシュメモリは、不揮発性集積回路メモリ技術の一分類である。通常のフラッシュメモリセルは、チャネルによって分離されるソース及びドレインと、トンネル誘電体層、電荷蓄積層（フローティングゲート又は誘電体）及びブロック誘電体層を含む電荷蓄積構造によってチャネルから分離されているゲートとを有する、電界効果トランジスタＦＥＴ構造体からなる。ＳＯＮＯＳデバイスと呼ばれる初期の従来の電荷トラッピングメモリ設計によれば、ソース、ドレイン及びチャネルはシリコン基板（Ｓ）に形成され、トンネル誘電体層は酸化シリコン（Ｏ）で形成され、電荷蓄積層は窒化シリコン（Ｎ）で形成され、ブロック誘電体層は酸化シリコン（Ｏ）で形成され、ゲートはポリシリコン（Ｓ）を含む。誘電体電荷トラッピングセルにバンドギャップ加工（bandgap engineered）トンネル誘電体を使用する、より高度なフラッシュメモリ技術が開発された。１つのバンドギャップ加工セル技術は、非特許文献１及び非特許文献２に記載されているように、ＢＥ−ＳＯＮＯＳとして知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，３１５，４７４号
【特許文献２】米国特許出願第１１／８４５，２８６号
【特許文献３】米国特許第７，３８２，６５４号
【特許文献４】欧州特許出願第２０４８７０９号
【特許文献５】米国特許出願第１３／２４５，５８７号
【非特許文献】
【０００５】
【非特許文献１】Hang-Ting Lue他、「Scaling Evaluation of BE-SONOS NAND Flash Beyond 20nm」、2008 Symposium onVLSI technology、Digest of Papers、June 2008
【非特許文献２】H.T.Lue他、IEDM Tech. Dig.、2005、pp.547〜550
【非特許文献３】Shin他、「A Highly Reliable SONOS-type NAND Flash Memory Cell with Al203 orTop Oxide」、IEDM、2003（ＭＡＮＯＳ）
【非特許文献４】Shin他、「A Novel NAND-type MONOS Memory using 63 nm Process Technology for aMulti-Gigabit Flash EEPROMs」、IEEE 2005
【非特許文献５】Kim他、「Novel Vertical-Stacked-Array-Transistor(VSAT) for ultra-high-densityand cost-effective NAND Flash memory devices and SSD(Solid State Drive)」、2009 Symposium onVLSI Technology Digest of Technical Papers、pp.186〜187
【非特許文献６】Katsumata他、「Pipe-shaped BiCS Flash Memory with 16 Stacked Layers andMulti-Level-Cell Operation for Ultra High Density Storage Devices」、2009 Symposium onVLSI Technology Digest of Technical Papers、pp.136〜137
【非特許文献７】Kim他、「Multi-Layered Vertical Gate NAND Flash Overcoming Stacking Limit forTerabit Density Storage」、2009 Symposium on VLSI Technology Digest of Technical Papers、pp.188〜189
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フラッシュメモリの動作速度及び耐久性を向上させる技術を提供することが望ましい。
【課題を解決するための手段】
【０００７】
メモリデバイスであって、そのデバイス上のフラッシュメモリセルを熱アニール処理するための資源を含むメモリデバイスについて述べる。読出し動作、プログラム動作及び消去動作を含む、フラッシュメモリを操作する方法に適用することができ、読出し動作、プログラム動作及び消去動作の間又はその最中のいずれかに、アレイのメモリセルの電荷トラッピング構造を熱アニール処理することを介在させることができる。後述する実験結果により、適切なアニール処理が、プログラム及び消去サイクル中に蓄積された損傷を修復することにより耐久性を向上させることができることが示されている。例えば、アレイのメモリセルを周期的にアニール処理することにより、１００万サイクル以上の耐久性サイクル性能を達成すること等、デバイスの有効な耐久性を大幅に向上させることができる。また、消去動作中等、動作中にアニール処理を施すことにより、影響を受ける動作の性能を向上させることができる。例えば消去動作中、熱アニール処理は、電子デトラッピングを促進し、それにより消去速度を上昇させることができる。
【０００８】
集積回路メモリを、デコーダー回路部及び任意選択で他の制御回路部に応答して対応するワード線の電流を駆動するワード線ドライバー及びワード線終端回路とともに実装することができる。電流は、選択されたワード線の抵抗加熱をもたらすことができ、それは、アニール操作のために誘電体電荷トラッピング構造に伝達される。この技法及び他の技法を適用して、アニール処理操作の柔軟な提供を可能にすることができる。
【０００９】
また、アレイの１つ又は複数のワード線の第１の離隔位置のセットに第１のバイアス電圧を印加し、一方で、１つ又は複数のワード線の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加することによって動作する回路であって、第１の離隔位置のセットの位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の位置のセットの位置と第２の位置のセットの位置との間に、１つ又は複数のワード線の加熱をもたらす電流が誘導される、回路を用いて、メモリを実装することができる。
【００１０】
本明細書に記載する技術は、ＢＥ−ＳＯＮＯＳメモリ技術及び他のフラッシュメモリ技術での使用に適している。
【００１１】
本技術の他の態様及び利点は、以下の図面、詳細な説明及び特許請求の範囲を検討することで分かる。
【図面の簡単な説明】
【００１２】
【図１Ａ】熱アニール操作に対して配置された誘電体電荷トラッピングメモリセルの簡略化した斜視図である。
【図１Ｂ】熱アニール操作に対して配置された誘電体電荷トラッピングメモリセルの簡略化した斜視図である。
【図１Ｃ】熱アニール操作に対して配置された誘電体電荷トラッピングメモリセルの簡略化した斜視図である。
【図２】熱アニール操作に対して配置された誘電体電荷トラッピングセルの簡略化したレイアウト図である。
【図３】熱アニール操作に対して配置された共通ソース型ＮＡＮＤ型メモリアレイの概略図である。
【図４】熱アニール操作に対して配置されたセグメント化されたワード線、フラッシュメモリアレイを含む集積回路メモリのブロック図である。
【図５】列の間に絶縁体充填トレンチを含む、メモリセルのＮＡＮＤアレイのレイアウト図である。
【図６】ワード線に沿って取り出された、ｎチャネルデバイスを使用する、図５のものと同様のＮＡＮＤアレイの断面図である。
【図７】上部選択トランジスタ及び底部選択トランジスタを含むセルチャネルを通ってワード線に対して直交して取出された、ＮＡＮＤストリングの簡略化した断面図である。
【図８】熱的分離のために薄膜半導体本体の上に配置された誘電体電荷トラッピングメモリセルを含む、熱アニールに対して配置されたメモリセルの代替構造を示す図である。
【図９】熱アニールサイクルを適用する１つの制御シーケンスの簡略化したフローチャートである。
【図１０】熱アニールサイクルを適用する別の制御シーケンスの簡略化したフローチャートである。
【図１１】熱アニールサイクルを適用する更に別の制御シーケンスの簡略化したフローチャートである。
【図１２】熱アニールを適用する実験結果を示すドレイン電流対制御ゲート電圧プロット図である。
【図１３】熱アニールを適用する実験結果を示す閾値電圧対プログラム／消去サイクルカウントのプロット図である。
【図１４】第１のサイクルシーケンスの後の、プログラムされたセル及び消去されたセルの閾値電圧分布のプロット図である。
【図１５】熱アニールに続く第２のサイクルシーケンスの後のプログラムされたセル及び消去されたセルの閾値電圧分布のプロット図である。
【図１６】１０回のサイクル及びアニール処理シーケンスの後のプログラムされたセル及び消去されたセルの閾値電圧分布のプロット図である。
【図１７】第１のサイクルシーケンスの後のプログラム及び消去状態を示すプロット図である。
【図１８】熱アニールに続く第２のサイクルシーケンスの後のプログラム及び消去状態を示すプロット図である。
【図１９】１０回のサイクル及びアニール処理シーケンスの後のプログラム及び消去状態を示すプロット図である。
【図２０】電荷トラッピングメモリセルに対する室温及び高温での消去性能を示す図である。
【図２１】消去動作が行われた電荷トラッピングメモリセルに対する推定されたアニール処理時間のグラフである。
【図２２】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、セグメント化ワード線フラッシュメモリアレイの一部の簡略化された図である。
【図２３】メモリアレイの上方の第１のグローバルワード線とメモリアレイの下方の第２のグローバルワード線とを示すメモリアレイの斜視図である。
【図２４】メモリアレイの上方の第１のグローバルワード線とメモリアレイの下方の第２のグローバルワード線とを示すメモリアレイの断面図である。
【図２５】メモリアレイの同じ側の第１のグローバルワード線及び第２のグローバルワード線の両方を示すメモリアレイの斜視図である。
【図２６Ａ】メモリアレイの上方の第１のグローバルワード線及び第２のグローバルワード線の両方を示すメモリアレイの断面図である。
【図２６Ｂ】メモリアレイの上方の密なピッチの第１のグローバルワード線及び第２のグローバルワード線を示すメモリアレイの平面図である。
【図２７Ａ】代替的なセグメント化ワード線復号回路部構成を示す概略図である。
【図２７Ｂ】代替的なセグメント化ワード線復号回路部構成を示す概略図である。
【図２７Ｃ】ローカルワード線の対応する行に沿ったグローバルワード線対に対する復号構成を示す図である。
【図２７Ｄ】ローカルワード線の対応する行に沿ったグローバルワード線対に対する復号構成を示す図である。
【図２８】第１のグローバルワード線及び第２のグローバルワード線を用いて熱アニールサイクルを適用する１つの制御シーケンスの簡略化したフローチャートである。
【図２９】第１のグローバルワード線及び第２のグローバルワード線を用いて熱アニールサイクルを適用する別の制御シーケンスの簡略化したフローチャートである。
【図３０】第１のグローバルワード線及び第２のグローバルワード線を用いて熱アニールサイクルを適用する更に別の制御シーケンスの簡略化したフローチャートである。
【図３１】熱アニール処理中の閾値電圧シフトの実験結果を示す閾値電圧対アニール処理パルス幅のプロット図である。
【図３２】熱アニール処理後のサブスレッショルド回復の実験結果を示すサブスレッショルドスロープ対アニール処理パルス幅のプロット図である。
【図３３】熱アニール処理中の相互コンダクタンス回復の実験結果を示す相互コンダクタンス対アニール処理パルス幅のプロット図である。
【図３４】熱アニール処理の実験結果を示す閾値電圧対プログラム／消去サイクルカウントのプロット図である。
【図３５】熱アニール処理の実験結果を示すサブスレッショルドスロープ対プログラム／消去サイクルカウントのプロット図である。
【図３６】熱アニールを施しながらのプログラム／消去サイクル中のＩＶ曲線の実験結果を示すドレイン電流対制御ゲート電圧プロット図である。
【図３７】熱アニールを施す実験結果を示す閾値電圧対保持時間のプロット図である。
【図３８】熱アニール操作に対して配置されたフローティングゲートメモリセルの断面図である。
【図３９】熱アニール操作に対して配置されたナノクリスタルメモリセルの断面図である。
【図４０】熱アニール操作に対して配置されたＴＡＮＯＳメモリセルの断面図である。
【図４１】熱アニール操作に対して配置されたＭＡ−ＢＥＳＯＮＯＳメモリセルの断面図である。
【図４２】熱アニール操作に対して配置されたＦｉｎＦＥＴメモリセルの断面図である。
【図４３】熱アニール操作に対して配置されたスプリットゲートメモリセルの断面図である。
【図４４】熱アニール操作に対して配置された別のスプリットゲートメモリセルの断面図である。
【図４５】熱アニール操作に対して配置されたＳＯＮＯＳメモリセルの断面図である。
【図４６】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、セグメント化ワード線ＮＯＲメモリアレイの一部の簡略化した図である。
【図４７】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、セグメント化ワード線仮想接地メモリアレイの一部の簡略化した図である。
【図４８】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、セグメント化ワード線ＡＮＤメモリアレイの一部の簡略化した図である。
【図４９】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、垂直ゲートを使用するセグメント化ワード線３次元メモリアレイの一部の簡略化した図である。
【図５０】第１のグローバルワード線、第２のグローバルワード線及びローカルワード線を含む、垂直ビット線を使用するセグメント化ワード線３次元メモリアレイの一部の簡略化した図である。
【図５１】熱アニールに対して配置されたセグメント化ワード線３次元垂直積層アレイトランジスタ（vertical-stacked-array-transistor：ＶＳＡＴ）メモリアレイの一部の簡略化した図である。
【図５２】熱アニールに対して配置されたセグメント化ワード線３次元パイプ型ビットコストスケーラブル（pipe-shaped bit cost scalable：Ｐ−ＢｉＣＳ）メモリアレイの一部の簡略化した図である。
【図５３】熱アニールに対して配置された代替的なセグメント化ワード線３次元メモリアレイの一部の簡略化した図である。
【図５４】ダイオードストラッピングを含む第１の導体と第２の導体との間の１つのローカルワード線の簡略化した図である。
【図５５】ダイオードストラッピングを含む第１の導体と第２の導体との間の複数のローカルワード線の簡略化した図である。
【図５６】ダイオードストラッピングを含む第１の導体と第２の導体との間の１つのローカルワード線の３次元図である。
【図５７】ダイオードストラッピングを含む複数のローカルワード線のレイアウト概略図である。
【図５８】スニークパス（sneak path）の除去を示す、ダイオードストラッピングを含む第１の導体と第２の導体との間の複数のローカルワード線の簡略化した図である。
【図５９】熱アニール操作に対して配置されたダイオードストラッピングワード線、フラッシュメモリアレイを含む、集積回路メモリのブロック図である。
【発明を実施するための形態】
【００１３】
本技術の実施態様の詳細な説明を、図１〜図５９を参照して提供する。
【００１４】
図１Ａは、半導体本体１３にソース１１及びドレイン１２を有し、ソースとドレインとの間にチャネル領域がある、メモリセルの簡略化した斜視図である。ワード線１０が、本体１３のチャネル領域の上にゲートを提供する。ゲートと本体１３のチャネル領域との間に、多層誘電体スタック１４が介在しており、誘電体電荷トラッピング構造として作用する。図１Ａに示す例では、ゲート電流（又はワード線電流）は、電荷トラッピング構造を加熱するための電力源として示されている。図１Ａの構造と同様の参照数字を有する図１Ｂは、チャネル電流（又はビット線電流）が電荷トラッピング構造を加熱するための電力源である例を示す。図１Ａ及び図１Ｂの構造と同様の参照数字を有する図１Ｃは、ゲート電流（又はワード線電流）とチャネル電流（又はビット線電流）との組合せが電荷トラッピング構造を加熱するための電力源である例を示す。
【００１５】
多層誘電体スタック１４の実施態様に対する１つの技術は、バンドギャップ加工ＳＯＮＯＳ（Ｂｅ−ＳＯＮＯＳ）電荷トラッピング技術として知られている。例えば、Lueの特許文献１を参照されたい。なお、本明細書に完全に示されているかのように、特許文献１は参照により援用される。
【００１６】
ＢＥ−ＳＯＮＯＳ多層誘電体スタックの一例は、チャネルの上に多層トンネル層を含む。多層トンネル層は、チャネルの中心領域が２ｎｍ未満の厚さである酸化シリコン又は酸窒化シリコンの層、中心領域が３ｎｍ未満の厚さである窒化シリコンの第２の層、及び中心領域が４ｎｍ未満の厚さである酸化シリコン又は酸窒化シリコンを含む第３の層を用いて実装される。電荷トラッピング層は、中心領域の厚さが５ｎｍを超える窒化シリコンを含むトンネル層の上に形成される。ブロック層は、電荷トラッピング層と、中心領域における有効酸化物厚さが５ｎｍを超える、絶縁材料を含むゲートとの間に形成される。他の実施態様では、誘電体電荷トラッピング構造を、トンネル層がゲートに隣接し、ブロック層がチャネルに隣接するように配置することができる。
【００１７】
代替的なメモリセルは、異なる電荷トラッピング構造を使用することができ、それは例えば、より伝統的な窒化物構造、すなわち、Shin他の非特許文献３、非特許文献４、及び２００７年８月２７日に出願された、本願と同一の譲受人に譲渡されかつ同時係属中の特許文献２に記載されているような電荷トラッピング構造を含んでいる。なお、本明細書に完全に示されているかのように、これら特許文献は参照により援用される。本明細書に記載する技術を適用することができる更に他のフラッシュメモリ技術については、図３８〜図４５を参照して後述する。
【００１８】
ＢＥ−ＳＯＮＯＳ技術並びに他の誘電体電荷トラッピング技術及びフローティングゲート電荷トラッピング技術は、著しい温度感度を有することができる。温度感度は、熱アニールにより、プログラム及び消去サイクル中に発生する構造に対する損傷から回復する能力を含むことができる。したがって、熱アニールを施すことにより、誘電体電荷トラッピング構造の電荷蓄積特性を回復させるか又は改善することができる。また、温度感度は、性能の向上を含むことができる。例えば、幾つかの誘電体電荷トラッピングメモリ構造の場合、ファウラーノルドファイム（Fowler Nordheim）（ＦＮ）トンネル現象中に、負のゲートバイアス下で熱を加えることができる場合、熱アシスト電子デトラッピングを強化することができ、そのデトラッピングは、正孔トンネル現象と組み合わせて消去速度を上昇させるための重要な要素となることができる。
【００１９】
メモリセルに熱を加える１つの技法は、図１Ａに示すように、ワード線の電流を使用して生成される抵抗加熱を含む。ワード線は、通常、終端されていない線であるか、又は非常に高いインピーダンスで終端しており、それにより、ワード線ドライバーは、著しい電流を発生することなくワード線を目標電圧まで充電する。ワード線に電流を誘導するために、ワード線電圧を受け取るワード線を、電流が流れるのを可能にするように終端させる必要がある。また、負のゲート電圧でのＦＮトンネル動作の場合、誘電体電荷トラッピング層にわたって電界が誘導される。したがって、電流を誘導すると同時に、消去動作を支持するように電界も誘導することにより、結合された消去動作／アニール操作を実行することができる。所望の場合は、読出し動作及びプログラム動作中に電流を誘導することも可能である。メモリがアイドル状態である間に、読出し、プログラム及び消去といったミッション機能の間に交互に挿入される動作として、電流を誘導することもできる。したがって、読出し動作、プログラム動作及び消去動作の間又はそれらの動作中にアニール操作を達成するように、回路を構成することができる。
【００２０】
ワード線に適切に電流を誘導することにより、特定のセルのゲートの局所温度を、４００℃を超えるように上昇させることができる。ゲートが、誘電体電荷トラッピング構造と接触しているため、熱が伝達され、アニールを達成する。自己修復型フラッシュメモリデバイスは、フラッシュメモリ耐久性のボトルネックを突破することができる。メモリデバイスは、内部ジュールヒーターとしてワード線（ゲート）を使用して、短時間で局所的に高い温度を発生させることができ、したがって、非常に高速なパルスアニール処理とＰ／Ｅ（プログラム／消去）サイクルがもたらす損傷の回復とを可能にする。局所的に高い温度は、外部加熱によって可能である温度よりはるかに高い。
【００２１】
ジュール加熱を発生させるために、ワード線（ゲート）に沿って電流を流すことができる。ゲートに近接することで、フラッシュメモリデバイスのトンネル酸化物を容易に加熱することができ、Ｐ／Ｅサイクルによってもたらされる損傷をアニールアウトすることができる。活性化エネルギーが高く（Ｅａ＞１．１ｅＶ）、そのため温度加速係数が大きいため、ワード線ヒーターは、非常に短時間で有効に熱アニール処理をもたらすことができる。
【００２２】
幾つかの実施態様では、十分なジュール加熱を発生させるために、ワード線を通る、２ミリアンペア（ｍＡ）を超えるような相対的に高い電流が必要である可能性がある。しかしながら、フラッシュメモリデバイスのワード線は、長さがミリメートルを超える可能性がある。この長さのために、対応するワード線抵抗は非常に高い。一例として、ポリシリコンのワード線のシート抵抗（Ｒｓ）は３０オーム／平方（square）である場合があり、ワード線のチャネル幅（Ｗ）は３０ｎｍ（ナノメートル）である場合があり、ワード線長（Ｌ）は１ｍｍ（ミリメートル）である場合がある。この例では、以下のように、平方は（３０ｎｍ×３０ｎｍ）であり、ワード線の抵抗（Ｒ）は１Ｍオームであると計算される。
【００２３】
Ｒ＝Ｌ×Ｗ×Ｒｓ＝１ｍｍ×３０ｎｍ×３０ｏｈｍ／（３０ｎｍ×３０ｎｍ）＝１×１０６ｏｈｍ
【００２４】
１Ｍオーム抵抗のワード線は、５００ボルトのワード線電圧降下内で約２ｍＡの電流をもたらす。こうした高電圧は実際的ではない。
【００２５】
必要な電圧を低減するために可能な限りワード線抵抗を低下させることが望ましい。ワード線抵抗を低下させる１つの方法は、ワード線長を低減することである。別の方法は、ワード線のシート抵抗を低下させることである。ワード線の両端の電圧降下（Ｖ）が１０Ｖまで低下し、ワード線の両端で発生する電流（Ｉ）が２ｍＡであることが必要である場合、ワード線の抵抗（Ｒ）は、以下のように５Ｋオームであると計算される。
【００２６】
Ｒ＝Ｖ／Ｉ＝１０Ｖ／２ｍＡ＝５Ｋｏｈｍ
【００２７】
ワード線のシート抵抗（ＲＳ）が、例えば金属ワード線を使用することによって１オーム／平方まで低下し、チャネル幅（Ｗ）が依然として３０ｎｍである場合、ワード線長（Ｌ）は以下のように計算される。
【００２８】
Ｌ＝Ｒ／（Ｗ×Ｒｓ）＝５Ｋｏｈｍ／（３０ｎｍ×１ｏｈｍ／（３０ｎｍ×３０ｎｍ））＝１５０×１０−６ｍｅｔｅｒ
【００２９】
したがって、この例では長さが１５０μｍ（マイクロメートル）未満である金属ワード線を、およそ１０Ｖの電圧で十分なジュール加熱に対して２ｍＡを超える電流を提供するように構成することができる。大きいアレイの場合、ワード線を、物理的に切断し、アニール用の電圧を印加するためにスイッチを使用するか、又はワード線を必ずしも物理的に切断することなく、アニールバイアスを印加するためにダイオードストラッピング又は他の回路を使用して、セグメント化し、それにより、動作電圧及び電流範囲を、集積回路環境に対する許容範囲内にすることができる。物理的にセグメント化される実施態様の場合、ローカルワード線がグローバルワード線に結合される。
【００３０】
本発明の一実施態様では、ＢＥ−ＳＯＮＯＳ（バンドギャップ加工シリコン−酸化物−窒化物−酸化物−シリコン（bandgap engineered silicon-oxide-nitride-oxide-silicon））電荷トラッピングＮＡＮＤフラッシュメモリセルのトンネル酸化物ＯＮＯ（酸化物−窒化物−酸化物）は、内部ジュールヒーターによって数ミリ秒以内に発生する４００℃を超える温度で迅速にアニール処理される。この実施態様は、１０００万（１０Ｍ）のプログラム／消去サイクルを超える耐久性と、１０Ｍサイクルを超えるデータ保持を実証する。
【００３１】
図２は、簡略化された単一デバイスレイアウト例である。デバイスは、半導体本体への埋込物として実装されるソース２２及びドレイン２３を含む。デバイスはゲート２９を含む。ゲート２９は、局所的に電流を集中させるために局所的に狭い領域を有することができ、両端部２０及び２１のより広い領域はセルのメモリ素子から間隔が空けられている。メモリセルは、ゲート２９とソース／ドレイン埋込物との間の交差点２４に形成される。
【００３２】
図示するように、ゲートの一方の端部２０に結合されたワード線ドライバー２５を用いてアニール処理を引き起こすことができる。ワード線終端回路（ワード線ドライバーに類似している場合もある）はゲートの反対側の端部２１に結合されている。ワード線終端回路はスイッチ２６を含み、スイッチ２６は、アドレス復号回路又は他の制御回路部に応答して、ワード線を、バイアス回路を含むことができる終端回路２７に選択的に結合し、それにより、必要に応じて電流を流すか又は電流が流れないようにすることができる。終端回路は、ワード線の両端に、ワード線ドライバーによって印加される電圧に対して電圧差を加えることにより、ゲート上に電流を流すことができる。一例では、ワード線ドライバー及び終端回路を、ワード線の一方の側に約１ボルトの電圧を印加し、他方の側に約０ボルトの電圧を印加するように構成することができる。これにより、著しい電界を確立することなく、電流がもたらされ、メモリセルに熱が誘導される。別の例では、終端回路を、一方の側に約２０ボルト、他方の側に約１９ボルトを印加するように構成することができ、それにより、電流によって熱が誘導され、ファウラーノルドハイムプログラミングを含むプログラミングをサポートするためにメモリセルに電界が誘導される。別の例では、終端回路を、一方の側に約−１６ボルト、他方の側に約−１５ボルト等の負の電圧を印加するように構成することができ、それにより、電流によって熱が誘導されるとともに、負電界のファウラーノルドハイム消去を含む消去をサポートするようにメモリセルに電界が誘導される。
【００３３】
図１及び図２を参照して説明したメモリセルを熱アニール処理する手段は、メモリセルの誘電体電荷トラッピング構造の近くに抵抗加熱を誘導するように選択的に制御されるドライバー及び終端回路を有する、ワード線又は他のゲート構造を含む。他の実施態様では、メモリセルを熱アニールする手段は、ビット線の電流を使用してメモリセルの誘電体電荷トラッピング構造に印加される熱を生成することができる。また、メモリセルを、誘電体電荷トラッピングの上方か又は下方のいずれかに更なる抵抗線のセットを含むアレイで実施することができる。例えば、更なる熱アニール線のセットを、金属層の標準ワード線に隣接するか又はその上に実装し、セルを加熱するために使用することができる。また、メモリセルを、誘電体電荷トラッピング構造の下方に熱アニール線のセットを含む基板の上に実装することができる。例えば、シリコン−オン−インシュレーター基板の場合、ドープしたポリシリコン線を用いて、例えば絶縁体の下方に、又は絶縁体内に埋め込んで実装し、抵抗器をメモリセルの下方に埋め込むことができる。ワード線加熱は、ワード線が電荷トラッピングに近接しているため最も有効である可能性がある。しかしながら、上に概説したように、熱アニール処理手段を提供するために他の構造を使用することができる。
【００３４】
フラッシュメモリデバイスは、一般に、ＮＡＮＤアーキテクチャ又はＮＯＲアーキテクチャを用いて実装されるが、例えば仮想接地アーキテクチャ及びＡＮＤアーキテクチャを含む他のものも既知である。ＮＡＮＤアーキテクチャは、データ格納用途に適用される場合、高密度かつ高速であるために広く使用されている。ＮＯＲアーキテクチャは、ランダムバイトアクセスが重要である、コード格納等の他の用途に対してより適している。本明細書に記載する熱アシストメモリセルを、ＮＡＮＤアーキテクチャ、ＮＯＲアーキテクチャ、仮想接地アーキテクチャ及びＡＮＤアーキテクチャ、並びに他の構成で配置することができる。
【００３５】
図３は、ストリング選択トランジスタ（例えば３６）及び接地選択トランジスタ（例えば３７）により、ビット線ＢＬ−１及びＢＬ−２それぞれと共通ソースＣＳ線３５とにそれぞれ結合されているＮＡＮＤストリング３１、３２を含む、ＮＡＮＤアーキテクチャのレイアウトを示す回路図である。例示の目的で、ＮＡＮＤストリング３１の対応するワード線ＷＬ（ｉ）の目標メモリセル３０の読出しの場合、読出しバイアスレベルが選択されたワード線ＷＬ（ｉ）に印加される。選択されていないワード線は、メモリセルを最高閾値状態でオンさせるのに十分なパス電圧で駆動される。選択されたビット線には、読出しバイアスが印加される。選択されていないビット線では、ビット線電圧が、接地レベル、又はＣＳ線のレベルに近いレベルに設定される。
【００３６】
ワード線を使用して熱アニール用の熱を加えるために、アレイは、ワード線の両端の復号終端スイッチ３９とともに、復号ワード線ドライバー３８を有するように構成される。ドライバーと復号終端スイッチ３９との間のワード線の長さを、アレイを適切にセグメント化することによって、要求に応じて構成することができる。例えば、ワード線ドライバー／終端スイッチの対を、特定の実施態様に適合するように、１００ビット線のセグメント、１０００ビット線のセグメント又は他の長さのセグメントに対して実装することができる。選択的にワード線をバイアス回路に結合するか又はワード線をバイアス回路から切断する復号終端回路３９を使用することにより、デバイスの動作中に低電流モードで、かつ熱アニールに対してより高い電流モードでワード線を使用することができる。また、読出し動作、プログラム動作及び消去動作等、デバイスの幾つかの動作モードでは、ワード線を終端回路に選択的に結合して、ワード線を高電流モードで動作させることにより、動作中に熱アニールを行うことができる。
【００３７】
図４は、本明細書に記載するようにフラッシュメモリに対して熱アニールを採用する集積回路の簡略化したブロック図である。集積回路４１０は、集積回路基板上のフラッシュメモリセルを使用して実装されるメモリアレイ４１２を含む。接地選択及びストリング選択デコーダー４１４（適切なドライバーを含む）が、メモリアレイ４１２の行に沿って配置されているストリング選択線及び接地選択線に結合され、かつ電気的に連通している。また、デコーダー４１４は、グローバルワード線ドライバーを含み、該ドライバーは、グローバルワード線終端回路及びデコーダー４５０と協働して動作する。ビット線（列）デコーダー及びドライバー４１８は、メモリアレイ４１２のメモリセルからデータを読み出しかつそこにデータを書き込むために、メモリアレイ４１２の列に沿って配置されている複数のビット線４２０に結合され、かつそれらと電気的に連通している。バス４２２でワード線デコーダー及びストリング選択デコーダー４１４に、かつビット線デコーダー４１８にアドレスが供給される。任意選択で、ローカルワード線デコーダー４１７を含め、それを、グローバルワード線ドライバー及びグローバルワード線終端回路に結合されているグローバルワード線対にローカルワード線を接続するために使用することができる。
【００３８】
ワード線の電流を使用して誘電体電荷トラッピング構造の熱アニール処理用の熱を誘導する実施態様では、ワード線終端デコーダー４５０がアレイのワード線４１６に結合されている。ワード線終端デコーダー４５０は、上述したように、デバイスの動作モード中に指示するか又は生成されるアドレス及び制御信号に応答して、選択的にワード線を終端回路に接続するか、又は終端回路を選択されたワード線に結合することを可能にすることができる。
【００３９】
読出しモード、プログラムモード及び消去モード用の電流源を含む、ブロック４２４のセンスアンプ及びデータイン構造は、データバス４２６を介してビット線デコーダー４１８に結合されている。データは、データイン線４２８を介して、集積回路４１０の入出力ポートから、又は集積回路４１０の内部又は外部の他のデータ源から、ブロック４２４のデータイン構造に供給される。データは、ブロック４２４のセンスアンプから、データアウト線４３２を介して、集積回路４１０の入出力ポートに、又は集積回路４１０の内部又は外部の他のデータ宛先に供給される。
【００４０】
この例ではバイアス配置状態機械を用いて実装されるコントローラー４３４が、ワード線及びビット線に対する読出し、プログラム、消去、消去検証、プログラム検証の電圧又は電流等、バイアス配置供給電圧及び電流源４３６の印加を制御し、アクセス制御プロセスを用いてワード線／ソース線動作を制御する。コントローラー４３４は、熱アニール操作を行うためにローカルワード線にバイアス状態を印加するようにグローバルワード線対の使用を制御する等、熱アニール処理を可能にするために使用されるロジックを含む。
【００４１】
コントローラー４３４を、本技術分野において既知である専用論理回路部を用いて実装することができる。代替的な実施態様では、コントローラー４３４は、デバイスの動作を制御するようにコンピュータプログラムを実行する、同じ集積回路に実装することができる汎用プロセッサを含む。更に他の実施態様では、コントローラー４３４の実装のために、専用論理回路部及び汎用プロセッサの組合せを利用することができる。
【００４２】
図示する実施態様では、集積回路４１０には、汎用プロセッサ若しくは特定用途向け回路部、又はメモリセルアレイによって支持されるシステム−オン−チップ（system-on-a-chip）機能を提供するモジュールの組合せ等、他の回路４３０が含まれる。
【００４３】
また、幾つかの実施態様では、コントローラーは、プログラム／消去サイクルカウンターと、熱アニールプロセスの構成に適用されるパラメーターを設定するレジスタとを含む。コントローラーは、図９〜図１１及び図２８〜図３０を参照して本明細書に記載する手続きを、他のプロセス並びに読出し及び書込みのミッション機能動作とともに実行することができる。
【００４４】
ＮＡＮＤアレイの実施態様に対する共通の技術は、半導体基板のストリップ間でシャロートレンチアイソレーション（shallow trench isolation：ＳＴＩ）構造を使用することを含む。一連のメモリセルは、各ストリップで実装される。メモリセルは、ｎ型ドーピング（ｐチャネルデバイスの場合）又はｐ型ドーピング（ｎチャネルデバイスの場合）の一方を有するチャネル領域と、反対の導電性タイプであるストリップに沿ったチャネル領域間のソース／ドレイン領域を含む。チャネル領域の上に電荷トラッピング構造が形成され、ＮＡＮＤセルへのアクセスを確立するように、ワード線及びビット線がパターニングされる。
【００４５】
図５は、本明細書に記載する熱アニール処理する手段で使用するのに適している、列の間にシャロートレンチアイソレーションを含むＮＡＮＤアレイレイアウトを示す。このレイアウトでは、複数の絶縁体充填トレンチ５１−１〜５１−５が、半導体基板に形成されている。半導体ストリップ５２−１〜５２−４が、シャロートレンチアイソレーションＳＴＩ構造等、絶縁体充填トレンチ５１−１〜５１−５の対の間に位置している。図示しない電荷トラッピング構造が半導体ストリップの上に重なっている。電荷トラッピング構造の上に複数のワード線５３−１〜５３−４が形成されており、半導体ストリップ５２−１〜５２−４に対して直交して延在している。半導体ストリップは、第１の導電性タイプを有する複数のソース／ドレイン領域（Ｓ／Ｄと表記）と第２の導電性タイプを有する複数のチャネル領域（ワード線の下方）とを含む。
【００４６】
図６は、ワード線５３−２に沿って取り出された、図５のアレイの断面を示す。ＢＥ−ＳＯＮＯＳデバイスの特徴である、ＯＮＯＮＯ誘電体電荷トラッピング構造が、ワード線５３−２と半導体本体のＰウェルとの間に位置している。絶縁体充填トレンチ５１−１〜５１−５は、用紙に対して垂直に伸びるＮＡＮＤストリングを分離する。ワード線は、図示するようなポリシリコン及びシリサイドの多層構造か又は材料の他の組合せを含むことができる。材料を、電流が流れている間に抵抗加熱を提供するように、かつ熱アニール用の誘電体電荷トラッピング構造に抵抗加熱を伝達するように構成することができる。
【００４７】
図７は、ＮＡＮＤストリングを形成するように一続きに配置されている複数の誘電体電荷トラッピングフラッシュメモリセルを断面で示す。図７の断面は、ストリップ５２−１のＮＡＮＤストリングに沿った、図５の線７−７に沿って取り出された部分に対応している。しかしながら、図７は、接地選択スイッチ及びストリング選択スイッチを含む６つのメモリセルのストリング、したがって図５のレイアウトに現れるものより多くの構造を示す。
【００４８】
図７を参照すると、メモリセルは、半導体本体７０に形成されている。ｎチャネルメモリセルの場合、半導体本体７０を、半導体チップのより深いｎウェル内の分離されたｐウェルとすることができる。代替的に、半導体本体７０を、絶縁層等によって分離することができる。幾つかの実施態様では、半導体本体に対するドーピングがｎ型であるｐチャネルメモリセルを採用することができる。
【００４９】
複数のメモリセルは、ワード線に直交するビット線方向に延在しているストリングに配置されている。ワード線８２〜８７は、複数の平行なＮＡＮＤストリングを横切って延在している。端子７２〜７８が、半導体本体７０のｎ型領域（ｎチャネルデバイスの場合）によって形成され、メモリセル用のソース／ドレイン領域として作用する。接地選択線ＧＳＬ８１にゲートを有するＭＯＳトランジスタによって形成された第１のスイッチが、第１のワード線８２に対応するメモリセルと、半導体本体７０のｎ型領域によって形成されるコンタクト７１との間に接続されている。コンタクト７１は、共通ソースＣＳ線８０に接続されている。ストリング選択線ＳＳＬ８８のゲートを有するＭＯＳトランジスタによって形成される第２のスイッチが、最後のワード線８７に対応するメモリセルと、半導体本体７０のｎ型領域によって形成されるコンタクト７９との間に接続されている。コンタクト７９は、ビット線ＢＬ９０に接続されている。図示する実施態様の第１のスイッチ及び第２のスイッチはＭＯＳトランジスタであり、例えば二酸化シリコンによって形成されるゲート誘電体９７及び９８を有している。
【００５０】
この図では、簡単のために、ストリングには６つのメモリセルがある。通常の実施態様では、ＮＡＮＤストリングは１６、３２又はそれより多くのメモリセルが直列に配置されている可能性がある。ワード線８２〜８７に対応するメモリセルは、ワード線と半導体本体７０のチャネル領域との間に誘電体電荷トラッピング構造９９を有している。また、接合のないＮＡＮＤフラッシュ構造の実施態様が開発されており、そこでは、構造からソース／ドレイン端子７３〜７７及び任意選択で端子７２及び７８を省略することができる。
【００５１】
図示する実施態様における電荷トラッピング構造は、上述したようにＯＮＯＮＯ多層スタックを含む。上述したように、ワード線を用いて、電荷トラッピング構造（例えば９９）に熱が誘導され、熱アニールを生じさせてサイクル損傷から回復させる。アニール処理を、−ＦＮ消去中に適用することも可能であり、それにより消去速度が改善される。
【００５２】
図７に、負のゲート電圧ＦＮ（−ＦＮ）動作に対するＮＡＮＤストリングにおけるバイアス状態を示す。例えば−ＦＮトンネルを用いてブロック消去をもたらすために、ワード線は、負の消去電圧−ＶＥでバイアスされ、ビット線及び共通ソース線は、正の消去電圧＋ＶＥ又は接地によってバイアスされ、一方で、ストリング選択スイッチは、＋ＶＥ電圧を半導体本体７０に結合する電圧によってバイアスされる。これにより、チャネルから誘電体電荷トラッピング構造の電荷トラッピング層に正孔トンネル現象を誘導する電界が設定され、ブロックのメモリセルが消去される。消去性能を向上させるために、ワード線を終端させることができ、それにより、ゲート構造上の矢印によって示すように、ブロック消去中に電流が流れる。電流が、消去動作中に、誘電体電荷トラッピング構造に伝達される熱を誘導する。
【００５３】
上述した「接合のない」構造を含む代替実施態様は、ｎチャネルデバイスの場合の連続したｐ型チャネル構造（ｐチャネルデバイスの場合はその逆）とともに、第１のｎ型ソース／ドレイン端子と第２のｎ型ソース／ドレイン端子との間に８又は１６等の複数のワード線を含む。したがって、本明細書に記載するＮＡＮＤアレイの実施態様は、チャネルと反対の導電性タイプでドープされたソース／ドレイン端子間に２つ以上のゲートを含むことができる。個々のセルは、この代替態様では、チャネル構造を反転させるように隣接するワード線をバイアスして、個々のゲートに対して反転ソース／ドレイン領域を生成することによりアクセスされる。本願と同一の譲受人に譲渡されたHsu他の特許文献３を参照されたい。なお、本明細書に完全に示されているかのように、特許文献３は参照により援用される。
【００５４】
ＮＡＮＤストリングを、ｆｉｎＦＥＴ技術、シャロートレンチアイソレーション技術、垂直ＮＡＮＤ技術等を含む種々の構成で実装することができる。例えば、垂直ＮＡＮＤ構造の例として、「Non-volatile memory device, method of operating same and method of fabricating the same」と題するKim他による特許文献４を参照されたい。
【００５５】
図８は、絶縁基板上に薄膜トランジスタメモリセルが実装されているメモリ構造の簡略化した斜視図である。これは、より効率的な発熱及びより低い電力を提供するように、デバイス設計に熱的分離が考慮されている代表的な構造である。この構造では、「シリコンオンインシュレーター（ＳＯＩ）」設計手法が実装されている。集積回路用の基板の上に絶縁体１０２が形成されて、断熱及び絶縁をともに提供する。絶縁体１０２の上に、薄膜半導体本体１０１が形成されている。ソース／ドレイン領域１１０及びチャネル領域１０９、１１１が、半導体本体１０１に実装されている。薄膜半導体本体１０１の上に、誘電体電荷トラッピング構造１０４が形成されている。ワード線は、ポリシリコンのそれぞれの層１０５、１０６及びシリサイドのそれぞれの層１０７、１０８を含む多層構造を使用して実装される。ポリシリコン／シリサイド層の厚さを、ワード線の抵抗を増大させるように、かつそれにより発熱を増大させるように低減することができる。また、ＳＯＩ型構造で実装される薄膜半導体本体１０１は、メモリセルによる熱吸収を低減することができ、それによってより低電力でより高い温度の発生を可能にする。また、追加の断熱技法を使用することができる。例えば、領域１０３のワード線の間に、空気スペーサ及び他の断熱構造を実装することができる。
【００５６】
図９〜図１１は、フラッシュメモリデバイスにおいて熱アニールサイクルが展開される代替的な動作方法を示す。これらの方法を、例えば図４を参照して説明したコントローラー４３４を使用して実行することができる。
【００５７】
図９は、熱アニールサイクルが、メモリデバイスに対するミッション機能動作（読出し、プログラム、消去）の間に介在する代表的なプロセスを示す。デバイスの動作中、ブロック２００によって表されているように、プログラム／消去サイクル動作が実行される。図９の方法のコントローラーは、プログラム／消去サイクルを（例えば、プログラム動作をカウントすることにより、消去動作をカウントすることにより、又はプログラム動作及び消去動作の対をカウントすることにより）カウントし（ブロック２０１）、カウントを監視する（ブロック２０２）。カウントが閾値に達していない場合、アルゴリズムはループしてカウントサイクルを継続する。カウントが閾値に達すると、コントローラーは熱アニールサイクルを適用する（ブロック２０３）。プログラム／消去サイクルカウント及び熱アニールサイクルを、特定の実施態様に適合するように行ベースで、列ベースで、ブロックベースで又はアレイ全体にわたって等、セルのセットに対して適用することができる。アニール処理を、所与の実施態様の電力消費要件及び他の要件に適合するように、一度に１行若しくは１列のセルに、又はより大きいセルのセットに施すことができる。プログラム−消去サイクルを、プログラム状態から消去状態へかつプログラム状態に戻るメモリセルに書き込むイベントの組合せとして定義することができ、一般に、フラッシュメモリの耐久性を測定する単位として使用される。上述したように、集積回路メモリの使用中にプログラム−消去サイクルをカウントするために、オンチップカウンタを使用して、個々のメモリセルに適用されるプログラムサイクル、メモリセルのブロック内のメモリセルに適用されるプログラムサイクル、個々のメモリセルに適用される消去サイクル、メモリセルのブロック内のメモリセルに適用される消去サイクルをカウントするか、又はプログラム状態から消去状態へかつプログラム状態に戻るメモリセルに書き込むイベントの組合せをカウントすることができる。これらの手法のすべては、熱アニールサイクルを適用する時を判断するのに十分な精度で、耐えられる実際のプログラム−消去サイクルの数の指示を与えることができる。
【００５８】
図１０は、熱アニールサイクルがミッション機能動作の間に介在する別のプロセスを示す。図１０のプロセスでは、ブロック３０１によって表されるような通常の動作中に、プログラム／消去サイクル動作が実行される。コントローラーは、ブロック消去機能の実行を監視し、ブロック消去動作がいつ完了したかを判断する（ブロック３０２）。ブロック消去動作が完了しない場合は、プロセスは監視及び通常動作を継続する。ブロック消去動作が正しく完了すると、コントローラーは熱アニールサイクルを適用する（ブロック３０３）。この熱アニールサイクルは、ブロック消去動作の検出及び完了に応じて開始されるため、ブロック消去と協働して実行される。ブロック消去サイクルと熱アニールサイクルとの間の他の論理的結合によってもまた、ブロック消去及び熱アニールサイクルを協働して実行することができる。
【００５９】
図１１は、メモリデバイスに対するミッション機能、この例ではブロック消去中に熱アニールが適用される代表的なプロセスを示す。図１１のプロセスでは、ブロック４００によって表されるように、メモリデバイスに対する通常のプログラム／消去サイクルが行われている。プロレスは、ブロック消去が要求されたか否かを判断する（ブロック４０１）。要求されていない場合、プロセスは、通常の動作及び監視を継続する。ブロック消去動作が要求されている場合、コントローラーは、ブロック消去動作中にワード線を終端させ、それにより、発熱電流が、消去されているメモリセルに適用されるか、又は他の方法で熱アニールに適用される（ブロック４０２）。上述したように、これは、消去性能を向上させることができるとともに、誘電体電荷トラッピング構造がプログラム／消去サイクル損傷から回復することができるようにする。ブロック消去動作が完了すると（ブロック４０３）、プロセスは通常の動作に戻る。
【００６０】
図１２及び図１３は、７５ｎｍ製造ノードで作製されたＮＡＮＤアーキテクチャＢＥ−ＳＯＮＯＳメモリセルを含む実験デバイスで行われた測定を示し、そこでは、熱アニールを誘導する電流が、順方向ソース／ドレインアニールによって生成され、それにより、ソース／ドレイン端子とセルの半導体本体との間の接合が順方向バイアスされて電流を誘導する。これは、上述したような他の加熱構造の挙動を模倣する。図１２に、ドレイン電流対ゲート電圧プロット図を示す。トレース１２０１は、１００００回のプログラム／消去サイクルの後のメモリセルの性能を示し、サイクル損傷の結果おそらく発生している性能のわずかな劣化を示している。トレース１２０２及びトレース１２０３は、それぞれ第１のアニール及び第２のアニールの後の性能を示している。アニールステップの後、デバイスに対するサブスレッショルドスロープは大幅に改善され、それは、界面状態損傷（Ｄｉｔ）が熱アニールによって抑制されていることを示している。
【００６１】
図１３は、アニールの前の１００００サイクル及びアニールの後の１００００サイクルに対する、試験されたメモリセルのプログラム／消去サイクルに対する閾値電圧対サイクルカウントを示す。この図は、デバイスが、アニール前の１００００サイクルとアニール後の次の１００００サイクルとの両方に対して等しく適切に機能することを示している。
【００６２】
図１４〜図１６は、それぞれ、試験されたＮＡＮＤアーキテクチャＢＥ−ＳＯＮＯＳメモリセルに対する１０００００プログラム／消去サイクルの第１のセットと、熱アニールの後の１０００００プログラム／消去サイクルの第２のセットと、熱アニールの後の１０００００プログラム／消去サイクルの第１０のセットとに対する閾値分布を示す。図１４には、容易には識別されない７つのプロットが示されている。プロットは、１０サイクルでの性能、１００サイクルでの性能、１０００サイクルでの性能、１００００サイクルでの性能、５００００サイクルでの性能及び１０００００サイクルでの性能に対応する。図１４は、サイクルカウントが約１００まで増大すると、消去状態窓の上縁が約２．３Ｖに達することを示している。プログラム状態窓は、比較的一定のままであり、約３．５Ｖの下縁を有している。
【００６３】
図１５は、熱アニール後の１０００００サイクルの第２のセットに対して、消去状態窓の上縁が約２．６Ｖ未満のままであり、プログラム状態窓が約３．５Ｖを超えたままであることを示す。図１６は、熱アニール後の１０００００サイクルの第１０のセットに対して、消去状態窓が約２．９Ｖ未満のままであり、プログラム状態窓が約３．４Ｖを超えたままであることを示す。
【００６４】
図１４〜図１６に示す結果は、デバイスの性能を、１００００サイクルごとに熱アニール処理プロセスを用いて１００万サイクルにわたって維持することができることを示す。
【００６５】
図１７〜図１９は、１０００００プログラム／消去サイクルにわたるページプログラムショットカウント（すなわち、プログラム、検証、再試行サイクルアルゴリズムにおいてプログラミングの成功に必要なプログラムパルスの数）及び総消去時間の変動を示す。図は、ページプログラムショットの最悪の場合のカウントに対するトレースと、ページプログラムショットの平均数に対するトレースと、総消去時間トレースを示す。図１７は、１０００００サイクルの第１のセットに対する性能を示す。図１８は、熱アニールの後の１０００００サイクルの第２のセットに対する性能を示す。図１９は、熱アニール処理による１０００００サイクルの第１０のセットに対する性能を示す。これらの図は、プログラム／消去サイクル状態が、１０００００Ｐ／Ｅサイクルの第１０のセットの後、その後の熱アニールの後にほぼ完全に回復したことを示し、１００万サイクルを超える耐久性を示す。
【００６６】
図２０は、１．３ｎｍの酸化シリコン、２ｎｍの窒化シリコン及び３．５ｎｍの酸化シリコンを含む多層トンネル層と、７ナノメートルの窒化シリコンを含む電荷トラッピング層と、８．５ｎｍの酸化シリコンを含むブロック層とを有する、ＢＥ−ＳＯＮＯＳメモリセルに対する、熱アニールあり及びなしの消去性能を示す。デバイスのゲート及び本体にわたって−１７ボルトの−ＦＮ消去バイアスが印加される。これらの条件下での約５Ｖから約０Ｖの閾値降下に対する２５０℃での消去時間は、１秒に近い。２５０℃の高温では、これらの条件下での消去時間は約１１ミリ秒まで低減する。したがって、図２０は、消去動作中に熱アニール処理を施すことにより消去性能を向上させることができることを示す。
【００６７】
図２１は、秒を単位とするアニール処理時間対ｑ／（ｋＴ）のアレニウスプロットであり、ＢＥ−ＳＯＮＯＳデバイスにおける熱アシスト消去動作に対する推定アニール処理時間を示す。３つのトレースが示されており、最も上のトレースは１．２電子ボルトの活性化エネルギーを前提とし、中間のトレースは１．５電子ボルトの活性化エネルギーを前提とし、下方のトレースは１．８電子ボルトの活性化エネルギーを前提としている。また、計算のために、実験に基づいて、回復に必要なアニール処理時間が２５０℃で約２時間であると仮定する。プロットに示す計算に基づき、約６００℃の温度では、必要なアニール処理時間はわずかに数ミリ秒となり、したがって、現フラッシュメモリ仕様の消去速度要件内での使用に適している。およそ６００℃の温度を、本明細書に記載する抵抗加熱を用いて達成することができる。
【００６８】
図２２は、集積回路上のメモリアレイのセクターの簡略化した図である。メモリは、行及び列を含むメモリセルのアレイを含む。メモリセルのアレイを、ＮＡＮＤ構造に配置することができる。アレイのメモリセルは、絶縁基板上に半導体本体を含むことができる。
【００６９】
図２２に示すセクターは、ローカルワード線２２３０ａ〜２２３０ｆとして配置されたワード線セグメントを含む。ローカルワード線は、ローカルワード線２２３０ａを参照して理解することができる配置においてグローバルワード線（セクターの両側の２方向矢印によって表される）の対応する対に結合されている。第１のスイッチ２２６２Ｌを用いて、１対のうち第１のグローバルワード線２２６０Ｌがコンタクト２２８１を介してローカルワード線２２３０ａに接続されている。第２のスイッチ２２６２Ｒを用いて、該１対のうち第２のグローバルワード線２２６０Ｒがコンタクト２２８３を介してローカルワード線２２３０ａに接続されている。この配置は、アレイのメモリセルの図示するブロックにおいて、各ローカルワード線及びその対応するグローバルワード線の対に対するパターンで繰り返されている。したがって、第１の（すなわち左側）スイッチ２２６２Ｌ及び第２の（すなわち右側）スイッチ２２６２Ｒは、ローカルワード線２２３０ａ〜２２３０ｆの対応する第１の（左の）端部及び第２の（右の）端部に結合されている。メモリはまた、対応する列に沿ってビット線２２１０を備えている。ビット線は、コンタクト２２１５を介してグローバルビット線（図示せず）に結合されているローカルビット線２２１０を含むことができる。
【００７０】
バイアス電圧をローカルワード線に接続する回路部は、グローバルワード線の対に結合されたスイッチ２２６２Ｌ、２２６２Ｒを含む。グローバルワード線の対は、対応する行に沿ってローカルワード線２２３０ａ〜２２３０ｆに対する第１のスイッチ２２６２Ｌに結合された第１のグローバルワード線２２６０Ｌと、対応する行に沿ってローカルワード線２２３０ａ〜２２３０ｆに対する第２のスイッチ２２６２Ｒに結合された第２のグローバルワード線２２６０Ｒとを含む。
【００７１】
メモリは、選択されたローカルワード線をグローバルワード線２２６０Ｌ及び２２６０Ｒの対応する対に結合する、ローカルワード線２２３０ａ〜２２３０ｆに対して第１のスイッチ２２６２Ｌ及び第２のスイッチ２２６２Ｒに結合されたローカルワード線デコーダーを含む、図２２に示すアレイに結合されたアドレスデコーダー（図示せず）を有している。この例でのローカルワード線デコーダーは、図２２に示すアレイにおけるセルのブロック又はブロックの列に対し、それぞれ第１のスイッチ２２６２Ｌ及び第２のスイッチ２２６２Ｒを制御する第１のローカルワード線選択線２２７０Ｌ及び第２のローカルワード線選択線２２７０Ｒに結合されている。各第１のスイッチ２２６２Ｌは、ゲート、入力及び出力を有するＦＥＴトランジスタを備えることができる。第１のローカルワード線選択線２２７０Ｌは、第１のスイッチ２２６２Ｌのゲートに結合されている。第１のスイッチ２２６２Ｌの入力は、第１のグローバルワード線２２６０Ｌに結合されている。第１のスイッチ２２６２Ｌの出力は、ローカルワード線２２３０ａ〜２２３０ｆの第１の端部に結合されている。
【００７２】
同様に、各第２のスイッチ２２６２Ｒは、ゲート、入力及び出力を有する、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）等のＦＥＴトランジスタを含むことができる。第２のローカルワード線選択線２２７０Ｒは、第２のスイッチ２２６２Ｒのゲートに結合されている。第２のスイッチ２２６２Ｒの入力は、第２のグローバルワード線２２６０Ｒに結合されている。第２のスイッチ２２６２Ｒの出力は、ローカルワード線２２３０ａ〜２２３０ｆの第２の端部に結合されている。
【００７３】
メモリは、例えば図３及び図４に関連して上述したように、グローバルワード線の対応する対に結合されている複数の対になっているワード線ドライバー及びワード線終端回路を含む。対になっているワード線ドライバー及びワード線終端回路は、対応する対のうち第１のグローバルワード線２２６０Ｌに結合されているワード線ドライバーと、対応する対のうち第２のグローバルワード線２２６０Ｒに結合されているワード線終端回路とを含む。ワード線ドライバー回路及びワード線終端回路は、選択されたローカルワード線に選択されたバイアス配置を誘導するように、第１のグローバルワード線及び第２のグローバルワード線に異なるバイアス状態を印加するように適合されている。ワード線ドライバー及び終端回路を、同様の回路を用いて電圧レベル、電流源、バイアス回路等を含む、選択されたバイアス状態をローカルワード線に印加するように実装することができる。標識「ドライバー」及び「終端回路」は本明細書で用いられるとき、いかなる動作においても回路の役割が異なる可能性があり、例えばある回路は他の回路より高い電圧を印加する、ということを示唆しており、必ずしも、それらが異なる回路設計を用いて実装されていることを示唆するものではない。
【００７４】
図示する例では、メモリセルのブロックは、例示の目的で６本のローカルビット線及び６本のローカルワード線を含んでいる。本技術の実施態様は、様々なサイズのブロックを含むことができる。例えば、ＮＡＮＤアーキテクチャでは、各ブロックは、ストリング選択トランジスタと接地選択トランジスタとの間に１６、３２又は６４のローカルワード線を含むことができる。また、ローカルビット線の数に関連して、ブロックの幅を、実行されるべき所望の熱アニール特性とローカルワード線の抵抗とに従って選択することができる。
【００７５】
ローカルワード線の抵抗は、使用される材料、ローカルワード線の断面積及びローカルワード線の長さの関数である。代表的な実施態様では、ローカルワード線の材料は、シート抵抗が約１オーム／平方であり断面積が約３０ｎｍ×３０ｎｍである、金属又は他の材料を含むことができる。ローカルワード線の長さはおよそ１５０μｍとすることができ、これにより例えば１００ｎｍピッチであるとすると例えば１５００本のローカルビット線が収容される。当然ながら、これらの値は、集積回路の設計で考慮することができる種々の要素によって決まる。
【００７６】
図示する例のメモリセルのアレイは、ＮＡＮＤ構成で配置されており、そこでは、ローカルビット線２２１０はセルのストリングにメモリセルのチャネルを含む。各ＮＡＮＤストリングは、ストリング（すなわちローカルビット線２２１０）を、コンタクト２２１５を介してグローバルビット線に結合するストリング選択スイッチ２２９０と、ストリング（すなわちローカルビット線２２１０）を共通ソース線２２５０又は他の基準に結合する接地選択スイッチ２２８０とを含む。ストリング選択スイッチを、ストリング選択線ＳＳＬ２２２０にゲートを有するＭＯＳトランジスタによって形成することができる。接地選択スイッチを、接地選択線ＧＳＬ２２４０にゲートを有するＭＯＳトランジスタによって形成することができる。
【００７７】
動作時、第１のグローバルワード線２２６０Ｌ及び第２のグローバルワード線２２６０Ｒの両方が、組合せで熱アニール用の電流を誘導するバイアス配置を含む、バイアス状態を、第１のスイッチ２２６２Ｌ及び第２のスイッチ２２６２Ｒを介してローカルワード線２２３０ａ〜２２３０ｆに接続するように制御され、さらに選択されたメモリセルを含む他の動作に対しても制御される。
【００７８】
図２３は、メモリセルのアレイに対してバイアス電圧を印加する回路部の斜視図である。回路部は、複数のローカルビット線２３１０ａ、２３１０ｂと、複数のローカルワード線２３３０ａ、２３３０ｂ、２３３０ｃとを含む。メモリセルは、ローカルビット線２３１０ａ、２３１０ｂとローカルワード線２３３０ａ、２３３０ｂ、２３３０ｃとの交差点に存在する。ローカルワード線２３３０ａのスイッチ２３６２Ｌ及び２３６２Ｒ等、第１のスイッチ及び第２のスイッチは、ローカルワード線２３３０ａ、２３３０ｂ、２３３０ｃの各々の第１の端部及び第２の端部に結合されている。この実施態様では、ローカルワード線の左側端部のスイッチ２３６２Ｌは、コンタクト構造２３６３Ｌに結合されており、それにより、それらは、ローカルワード線の上に重なるグローバルワード線２３６０Ｌに接続されている。また、ローカルワード線の右側端部のスイッチ２３６２Ｒはコンタクト構造２３６３Ｒに結合されており、それによりそれらは、ローカルワード線の下にあるグローバルワード線２３６０Ｒに接続されている。この例のローカルワード線デコーダーは、それぞれスイッチ２３６２Ｌ及びスイッチ２３６２Ｒを制御する、第１のローカルワード線選択線２３７０Ｌ及び第２のローカルワード線選択線２３７０Ｒに結合されている。メモリセルのブロックにバイアス配置を印加する回路部の構成を、デバイスにおいて、薄膜メモリセルを用いる実施態様等、メモリセルのアレイの真下の絶縁層を利用して実装することができる。
【００７９】
図２４は、第１のグローバルワード線２４６０Ｌがローカルワード線２４３０の上方に配置されており、第２のグローバルワード線２４６０Ｒがローカルワード線２４３０の下方に配置されている、アレイ構造の断面図である。アレイの断面図は、第１のグローバルワード線２４６０Ｌ、第２のグローバルワード線２４６０Ｒ及びローカルワード線２４３０に沿って取り出されている。この構造では、絶縁層２４０１は、メモリアレイ、論理回路及び他の集積回路の特徴部の複数の層を含むことができる基板（図示せず）の上に重なっている。第１のパターニングされた導電体層は、絶縁層２４０１の上に重なり、そこでは、グローバルワード線２４６０Ｒを含む「第２の」グローバルワード線が配置されている。絶縁層２４０２は、グローバルワード線２４６０Ｒを含むパターニングされた導電体層の上に重なる。絶縁層２４０２の上に重なるのは、ローカルワード線２４３０を選択するために使用されるスイッチのための、トランジスタ本体２４６２Ｌ及び２４６２Ｒとともに複数のローカルビット線２４１０ａ、２４１０ｂ、２４１０ｃ、２４１０ｄを含むアレイ層である。複数のローカルビット線２４１０ａ、２４１０ｂ、２４１０ｃ、２４１０ｄは、この図ではビット線が用紙の平面の奥側及び手前側に延在するように配置されている。
【００８０】
多層誘電体電荷トラッピング構造等のメモリ素子層２４８０が、複数のローカルビット線２４１０ａ、２４１０ｂ、２４１０ｃ、２４１０ｄの上に重なっている。ローカルワード線２４３０が、メモリ素子層２４８０の上に重なっている。ローカルワード線選択線２４７０Ｌ及び２４７０Ｒが、それぞれトランジスタ本体２４６２Ｌ及び２４６２Ｒの上に重なっている。ローカルワード線選択線２４７０Ｌ及び２４７０Ｒは、この図では用紙の平面の奥側及び手前側に延在するように配置されている。
【００８１】
トランジスタ本体２４６２Ｌ及び２４６２Ｒは、ソース領域、チャネル領域及びドレイン領域（図示せず）を含む。ローカルワード線選択線２４７０Ｌ及び２４７０Ｒは、トランジスタ本体２４６２Ｌ及び２４６２Ｒのチャネルの上にゲートとして配置されている。トランジスタ本体２４６２Ｌのソース端子及びドレイン端子のうちの一方は、ローカルワード線の上方に延在する導電性プラグ２４６９Ｌに接続されており、トランジスタ本体２４６２Ｌのソース端子及びドレイン端子の他方は、コネクタ２４６８Ｌを介して、ローカルワード線２４３０の第１の端部に接続されている。同様に、トランジスタ本体２４６２Ｒのソース端子及びドレイン端子のうちの一方は、ローカルワード線の下方に延在する導電性プラグ２４６９Ｒに接続されており、トランジスタ本体２４６２Ｒのソース端子及びドレイン端子のうちの他方は、コネクタ２４６８Ｒを介してローカルワード線２４３０の第２の端部に接続されている。幾つかの実施態様では、ローカルワード線２４３０は、トランジスタ本体２４６２Ｌ及び２４６２Ｒ並びにそれらの間に形成されたコンタクトの上に、より複雑なコネクタ２４６８Ｌ及び２４６８Ｒの代替物として延在することができる。
【００８２】
ローカルワード線２４３０並びにローカルワード線選択線２４７０Ｌ及び２４７０Ｒを含む構造は、絶縁充填材２４０３内に配置されている。第２のパターニングされた導電体層が絶縁充填材２４０３の上に重なり、そこに、グローバルワード線２４６０Ｌを含む「第１の」グローバルワード線が配置されている。図示するように、導電性プラグ２４６９Ｌが、トランジスタ本体２４６２Ｌを上に重なるグローバルワード線２４６０Ｌに接続している。同様に、導電性プラグ２４６９Ｒが、トランジスタ本体２４６２Ｒを、下に横たわるグローバルワード線２４６０Ｒに接続している。絶縁層２４０４が、グローバルワード線２４６０Ｌを含むパターニングされた導電体層の上に重なっている。
【００８３】
図２５は、メモリセルのアレイに対してバイアス電圧を印加する回路の斜視図である。回路は、複数のローカルビット線２５１０ａ、２５１０ｂと、複数のローカルワード線２５３０ａ、２５３０ｂ、２５３０ｃとを有している。メモリセルは、ローカルビット線２５１０ａ、２５１０ｂとローカルワード線２５３０ａ、２５３０ｂ、２５３０ｃとの交差点に存在する。ローカルワード線２５３０ａのスイッチ２５６２Ｌ及び２５６２Ｒ等の第１のスイッチ及び第２のスイッチは、ローカルワード線２５３０ａ、２５３０ｂ、２５３０ｃの各々の第１の端部及び第２の端部に結合されている。この実施態様では、ローカルワード線の左側端部のスイッチ２５６２Ｌは、コンタクト構造２５６３Ｌに結合されており、それにより、それらは、ローカルワード線の上に重なるグローバルワード線２５６０Ｌに接続されている。また、ローカルワード線の右側端部のスイッチ２５６２Ｒはコンタクト構造２５６３Ｒに結合されており、それにより、それらはグローバルワード線２５６０Ｒに接続され、スイッチ２５６２Ｒはまた、ローカルワード線の上に重なっている。この例のローカルワード線デコーダーは、スイッチ２５６２Ｌ及びスイッチ２５６２Ｒをそれぞれ制御する第１のローカルワード線選択線２５７０Ｌ及び第２のローカルワード線選択線２５７０Ｒに結合されている。
【００８４】
図２６Ａは、グローバルワード線の対の第１のグローバルワード線２６６０Ｌ及び第２のグローバルワード線２６６０Ｒがともにローカルワード線の上方に配置されているアレイ構造の断面図である。アレイの断面図はローカルワード線２６３０に沿って取り出されており、第１のグローバルワード線及び第２のグローバルワード線は同じレベルに位置合せされ、両方を明らかにするために図面に切り取られた特徴部が含まれている。この構造では、半導体基板２６０１は、トレンチ分離構造２６１５ａ、２６１５ｂ、２６１５ｃ、２６１５ｄ、２６１５ｅによって分離された複数のローカルビット線２６１０ａ、２６１０ｂ、２６１０ｃ、２６１０ｄを含む。また、トランジスタ本体２６６２Ｌ及びトランジスタ本体２６６２Ｒは、基板２６０１のアレイの各行の上に形成されている。トランジスタ本体２６６２Ｌ及びトランジスタ本体２６６２Ｒは、ソース領域、チャネル領域及びドレイン領域（図示せず）を含んでいる。多層誘電体電荷トラッピング構造等のメモリ素子層２６８０が、複数のローカルビット線２６１０ａ、２６１０ｂ、２６１０ｃ、２６１０ｄの上に重なっている。ローカルワード線２６３０が、メモリ素子層２６８０の上に重なっている。ローカルワード線選択線２６７０Ｌ及び２６８０Ｒは、それぞれトランジスタ本体２６６２Ｌ及びトランジスタ本体２６６２Ｒのトランジスタチャネルの上に重なっている。ローカルワード線選択線２６７０Ｌ及び２６７０Ｒは、この図では用紙の平面の内外に延在するように配置されている。
【００８５】
ローカルワード線選択線２６７０Ｌ及び２６７０Ｒは、トランジスタ本体２６６２Ｌ及びトランジスタ本体２６６２Ｒのチャネルの上にゲートとして配置されている。トランジスタ本体２６６２Ｌのソース端子及びドレイン端子のうちの一方は、ローカルワード線の上方に延在する導電性プラグ２６６９Ｌに接続されており、トランジスタ本体２６６２Ｌのソース端子及びドレイン端子のうちの他方は、コネクタ２６６８Ｌを介してローカルワード線２６３０の第１の端部に接続されている。同様に、トランジスタ本体２６６２Ｒのソース端子及びドレイン端子のうちの一方は、ローカルワード線の上方に延在する導電性プラグ２６６９Ｒに接続されるとともに、用紙の平面に対して垂直な方向にずれている可能性があり、トランジスタ本体２６６２Ｒのソース端子及びドレイン端子のうちの他方は、コネクタ２６６８Ｒを介してローカルワード線２６３０の第２の端部に接続されている。幾つかの実施態様では、ローカルワード線２６３０は、トランジスタ本体２６６２Ｌ及びトランジスタ本体２６６２Ｒ並びにその間に形成されているコンタクトの上に、より複雑なコネクタ２６６８Ｌ及び２６６８Ｒの代替物として延在することができる。
【００８６】
ローカルワード線２６３０並びにローカルワード線選択線２６７０Ｌ及び２６７０Ｒを含む構造は、絶縁充填材２６０３内に配置されている。パターニングされた導電体層が絶縁充填材２６０３の上に重なり、そこでは、グローバルワード線２６６０Ｌを含む「第１の」グローバルワード線とグローバルワード線２６６０Ｒを含む「第２の」グローバルワード線とが配置されている。図示するように、導電性プラグ２６６９Ｌは、トランジスタ本体２６６２Ｌを上に重なるグローバルワード線２６６０Ｌに接続している。同様に、導電性プラグ２６６９Ｒが、トランジスタ本体２６６２Ｒを上に重なるグローバルワード線２６６０Ｒに接続している。絶縁層２６０４は、グローバルワード線２６６０Ｌ及びグローバルワード線２６６０Ｒを含むパターニングされた導電体層の上に重なっている。
【００８７】
図２６Ｂは、ローカルワード線２６３０ａ及び上に重なるグローバルワード線２６６０Ｌ／２６６０Ｒの対並びにローカルワード線２６３０ｂ及び上に重なるグローバルワード線２６６１Ｌ／２６６１Ｒの対のレイアウト又は平面図を示す。グローバルワード線の対における第１のグローバルワード線及び第２のグローバルワード線がともにローカルワード線の上に重なる実施態様では、ローカルワード線に対して直交するピッチを、各ローカルワード線に対して２つのグローバルワード線を収容するように増大させることができる。グローバルワード線は、下方にあるローカルワード線選択トランジスタとのコンタクトを作成する際の柔軟性を向上させることができる「捩れた」レイアウトを有することができ、又はそれらを、図２６Ｂに示すように直線状とすることができる。また、幾つかの実施態様では、第１のグローバルビット線を、ローカルワード線の上に重なる第１のパターニングされた導電体層で実装することができ、各対の第２のグローバルビット線を、第１のグローバルビット線の上に重なる追加のパターニングされた導電体層で実装することができる。
【００８８】
メモリアレイの上方に配置された第１のグローバルワード線２６６０Ｌ及び第２のグローバルワード線２６６０Ｒを含む構造は、薄膜トランジスタＴＦＴフラッシュメモリ及びシリコンオンインシュレーター型デバイスにおける他のメモリ構造と同様に、バルクシリコンデバイス上のフラッシュメモリを用いて実装することができる。
【００８９】
図２７Ａ〜図２７Ｄは、アレイのメモリセルにバイアス状態を印加するために用いられるグローバルワード線／ローカルワード線回路の様々な構成を示す。図２７Ａには、４つのセクターが、概して円２７０１、２７０２、２７０３、２７０４に一致するアレイの領域にメモリセルを含む、ＮＡＮＤアーキテクチャアレイが示されている。ＮＡＮＤアーキテクチャでは、グローバルビット線ＧＢＬ（例えば２７４０）が、グローバルビット線ＧＢＬと共通ソースＣＳ線２７１４との間で個々のストリングを結合するために用いられるストリング選択トランジスタ及び接地選択トランジスタとともに、列に沿って配置されている。この図では、グローバルビット線ＧＢＬは、アレイの上に重なり、図の他の部分を不明瞭にしないように、ストリング選択トランジスタとのコンタクト点のみにおいて示されている。ストリングは、上部セクターのストリング選択線ＳＬＬ２７０９と底部セクターのストリング選択線２７１０とを用いて、それらの対応するグローバルビット線に結合されており、ストリング選択線ＳＬＬ２７０９及びストリング選択線２７１０は、ワード線と平行に配置されており、図示するようにストリング選択トランジスタ用のゲートとして作用する。ストリングは、上部セクター用の接地選択線ＧＳＬ２７１２と、底部セクター用の接地選択線ＧＳＬ２７１３とを用いて、共通ソースＣＳ線に結合されている。図示するようにアレイのメモリセルの各行に沿って、グローバルワード線ＧＷＬ１、グローバルワード線ＧＷＬ２の対が配置されている。このレイアウトを、ビット線に沿った上部から底部への鏡像レイアウトとして特徴付けることができ、それにより、セクターは、共通ソース線及びグローバルビット線へのコンタクトを共有することができる。各セクター内で、ローカルワード線（太い破線で表されている）が、各端部においてＭＯＳトランジスタの形態でスイッチに接続されている。スイッチは、左側ローカルワード線選択線ＬＷＳＬ（例えば２７２１）と右側ローカルワード線選択線ＬＷＳＲ（例えば２７２２）とを用いて制御される。スイッチを、種々の構成で配置することができる。この例では、円２７５０に、図２７Ａに示すスイッチ構成の拡大図を示す。円２７５０内のスイッチ構成は、左側ローカルワード線ＬＷＬ−Ｌ及び右側ローカルワード線ＬＷＬ−Ｒを含む行に沿って延在する第１のグローバルワード線ＧＷＬ１及び第２のグローバルワード線ＧＷＬ２を示している。ＭＯＳトランジスタ２７５２は、左側ローカルワード線ＬＷＬ−Ｌに結合された第１のソース／ドレイン端子と、第１のグローバルワード線ＧＷＬ１に接続する第１の層間コンタクト２７５３に結合された第２のソース／ドレイン端子とを有している。ＭＯＳトランジスタ２７５４は、右側ローカルワード線ＬＷＬ−Ｒに結合された第１のソース／ドレイン端子と、第２のグローバルワード線ＧＷＬ２に接続する第２の層間コンタクト２７５５に結合された第２のソース／ドレイン端子とを有している。円２７５０に描かれているスイッチ構成は、アレイを通してローカルワード線の端部において繰り返され、各ローカルワード線の一端のグローバルワード線のうちの１つへの接続と、各ローカルワード線の他方の端部のグローバルワード線の他方への接続とを可能にする。
【００９０】
図２７Ｂは、円２７５０Ａのスイッチ構成が、図２７Ｂに示すように２つではなく単一の層間コンタクト２７５７を利用する、代替的なアレイレイアウトを示す。図２７Ａで使用されている参照数字は、この図において同様の要素に対して繰り返されており、こうした要素については繰り返して説明しない。この例では、円２７５０Ａ及び２７５０Ｂに２つのスイッチ構成がある。円２７５０Ａのスイッチ構成は、左側ローカルワード線ＬＷＬ−Ｌ及び右側ローカルワード線ＬＷＬ−Ｒを含む行に沿って延在している、第１のグローバルワード線ＧＷＬ１及び第２のグローバルワード線ＧＷＬ２を示す。ＭＯＳトランジスタ２７５２Ａは、左側ローカルワード線ＬＷＬ−Ｌに結合された第１のソース／ドレイン端子と、第１のグローバルワード線ＧＷＬ１に接続する層間コンタクト２７５７に結合された第２のソース／ドレイン端子とを有している。ＭＯＳトランジスタ２７５４Ａは、右側ローカルワード線ＬＷＬ−Ｒに結合された第１のソース／ドレイン端子と、第１のグローバルワード線ＧＷＬ１に接続する同じ層間コンタクト２７５７に結合された第２のソース／ドレイン端子とを有している。
【００９１】
円２７５０Ａのスイッチ構成は、左側ローカルワード線ＬＷＬ−Ｌ及び右側ローカルワード線ＬＷＬ−Ｒを含む行に沿って延在している、第１のグローバルワード線ＧＷＬ１及び第２のグローバルワード線ＧＷＬ２を示す。ＭＯＳトランジスタ２７５２Ａが、左側ローカルワード線ＬＷＬ−Ｌに結合された第１のソース／ドレイン端子と、第１のグローバルワード線ＧＷＬ１に接続する層間コンタクト２７５７に結合された第２のソース／ドレイン端子とを有している。ＭＯＳトランジスタ２７５４Ａは、右側ローカルワード線ＬＷＬ−Ｒに結合された第１のソース／ドレイン端子と、第１のグローバルワード線ＧＷＬ１に接続する同じ層間コンタクト２７５７に結合された第２のソース／ドレイン端子とを有している。
【００９２】
円２７５０Ｂに示すスイッチ構成は、各セグメントの両端においてローカルワード線を第２のグローバルワード線ＧＬＷ２に接続するように配置されている。したがって、構成２７５０Ｂは、左側ローカルワード線ＬＷＬ−Ｌ及び右側ローカルワード線ＬＷＬ−Ｒを含む行に沿って延在している、第１のグローバルワード線ＧＷＬ１及び第２のグローバルワード線ＧＷＬ２を有している。ＭＯＳトランジスタ２７５２Ｂが、左側ローカルワード線ＬＷＬ−Ｌに結合された第１のソース／ドレイン端子と、第２のグローバルワード線ＧＷＬ２に接続する層間コンタクト２７５８に結合された第２のソース／ドレイン端子とを有している。ＭＯＳトランジスタ２７５４Ｂが、右側ローカルワード線ＬＷＬ−Ｒに結合された第１のソース／ドレイン端子と、第２のグローバルワード線ＧＷＬ２に接続する同じ層間コンタクト２７５８に結合された第２のソース／ドレイン端子とを有している。スイッチ構成２７５０Ａ及び２７５０Ｂのパターンは、アレイを通して繰り返され、各ローカルワード線の一方の端部のグローバルワード線のうちの一方への接続と、各ローカルワード線の他方の端部のグローバルワード線のうちの他方への接続とを可能にする。
【００９３】
図２７Ｃ及び図２７Ｄは、対応するグローバルワード線ドライバーとともに、メモリアレイの行に沿って配置されたグローバルワード線対及びローカルワード線の代表的な構成を示し、そこでは、ドライバーは、グローバルワード線終端回路としても作用することができる。
【００９４】
図２７Ｃは、グローバルワード線２７６２及び２７６５を含む第１のグローバルワード線対を含む、図２７Ｂに類似する構成を示す。グローバルワード線２７６２は、一方の端部の左側／右側グローバルワード線ドライバー２７６０と他方の端部の相補的な左側／右側グローバルワード線ドライバー２７６１との間に接続されている。同様に、グローバルワード線２７６５が、一方の端部の左側／右側グローバルワード線ドライバー２７６３と他方の端部の相補的な左側／右側グローバルワード線ドライバー２７６４との間に接続されている。
【００９５】
この図では、対応するグローバルワード線対２７６２／２７６５とともに行に沿って４つのワード線セグメント（２７６６〜２７６９）が配置されている。グローバルワード線２７６２のコンタクト２７７２が、スイッチを介してローカルワード線２７６６の右側端部に接続されている。ローカルワード線２７６６の左側端部は、第１のスイッチを介してグローバルワード線２７６５のコンタクト２７７０に接続されている。また、グローバルワード線２７６５のコンタクト２７７０は、第２のスイッチを介して、ローカルワード線２７６７の左側端部に接続されている。グローバルワード線２７６２のコンタクト２７７３は、第１のスイッチを介してローカルワード線２７６７の右側端部に、かつ第２のスイッチを介してローカルワード線２７６８の左側端部に接続されている。ローカルワード線２７６８の右側端部は、第１のスイッチを介してグローバルワード線２７６５のコンタクト２７７１に接続されている。また、グローバルワード線２７６５のコンタクト２７７１は、第２のスイッチを介してローカルワード線２７６９の左側端部に接続されている。グローバルワード線２７６２のコンタクト２７７４は、スイッチを介してローカルワード線２７６９の右側端部に接続されている。
【００９６】
この配置では、ドライバー２７６０及び２７６１を、ローカルワード線セレクター復号に基づいて配置することができ、それにより、熱アニール等の導電モード中にローカルワード線にわたって印加されるバイアス状態が、選択されたローカルワード線に応じてより高い電圧の役割とより低い電圧の役割とを交互にすることによって、同じ電流方向を維持する。代替的に、導電モードを、選択されたローカルワード線に応じて反対の方向の電流で動作させることができる。
【００９７】
図２７Ｄは、グローバルワード線２７８２及び２７８５を含む第１のグローバルワード線対を含む、図２７Ａに類似する構成を示す。グローバルワード線２７８２は、一方の端部の左側グローバルワード線ドライバー２７８０と他方の端部の相補的な右側グローバルワード線ドライバー２７８１との間に接続されている。同様に、グローバルワード線２７８５が、一方の端部の左側グローバルワード線ドライバー２７８３と他方の端部の相補的な右側グローバルワード線ドライバー２７８４との間に接続されている。
【００９８】
この図では、対応するグローバルワード線対２７８２／２７８５とともに行に沿って４つのワード線セグメント（２７８６〜２７８９）が配置されている。グローバルワード線２７８５のコンタクト２７９０、２７９１、２７９２及び２７９３が、それぞれのスイッチを介してそれぞれのローカルワード線２７８６〜２７８９の右側端部に接続されている。グローバルワード線２７８２のコンタクト２７９４、２７９５、２７９６及び２７９７は、それぞれのスイッチを介して、それぞれのローカルワード線２７８６〜２７８９の左側端部に接続されている。
【００９９】
この配置では、グローバルワード線とローカルワード線に結合されたスイッチとの間に、図２７Ｃの構成の２倍の層間コンタクトがある。しかしながら、グローバルワード線ドライバーを、選択されたローカルワード線とは無関係に、左側ドライバーとして又は右側ドライバーとして排他的に動作するように構成することができる。
【０１００】
図２８は、第１のグローバルワード線及び第２のグローバルワード線を使用するメモリデバイスに対して、ミッション機能動作（読出し、プログラム、消去）の間に熱アニールサイクルが介在している代表的なプロセスを示す。デバイスの動作中、ブロック２８０１によって表すように、プログラム／消去サイクル動作が実行される。デバイスの制御回路部は、（例えばプログラム動作をカウントすることにより、消去動作をカウントすることにより、又はプログラム動作及び消去動作の対をカウントすることにより）プログラム及び消去サイクル、プログラムサイクル又は消去サイクルのカウントを維持するロジックを含み（ブロック２８０３）、カウントを監視する（ブロック２８０５）。制御回路部はまた、後述する後続するステップを実行するロジックも含む。カウントが閾値に達していない場合、制御回路部はループして、カウントサイクルを継続する。カウントが閾値に達すると、制御回路部は、第１のグローバルワード線及び第２のグローバルワード線を選択された対応するローカルワード線に結合し（２８１０）、複数の対になったワード線ドライバー及びワード線終端回路を制御して、グローバルビット線の対に、選択されたローカルワード線に電流を誘導するバイアス電圧を印加する（２８１５）。
【０１０１】
プログラム及び消去サイクルカウント及び熱アニールサイクルを、特定の実施態様に適合するように、行ベースで、列ベースで、ブロックベースで、又はアレイ全体にわたって等、セルのセットに適用することができる。アニール処理を、所与の実施態様の電力消費要件及び他の要件に適合するように、一度にセルの１つの行又は列に又はより大きいセルのセットに施すことができる。
【０１０２】
図２９は、第１のグローバルワード線及び第２のグローバルワード線を使用するメモリデバイスに対して、ミッション機能動作（読出し、プログラム、消去）の間に熱アニールサイクルが介在している別のプロセスを示す。図２９のプロセス中、ブロック２９０１によって表すような通常の動作の間に、プログラム／消去サイクル動作が実行される。制御回路部は、ブロック消去機能の実行を監視し、後述する後続するステップを実行するロジックを含む。制御回路部は、ブロック消去動作が完了した時を確定する（ブロック２９０５）。いずれのブロック消去動作も完了していない場合、制御回路部は監視及び通常動作を継続する。ブロック消去動作が正しく完了すると、制御回路部は、対応するローカルワード線に対して第１のグローバルワード線及び第２のグローバルワード線を復号し（２９１０）、複数の対になったワード線ドライバー及びワード線終端回路を制御して、グローバルビット線の対に、選択されたローカルワード線に電流を誘導するバイアス電圧を印加する（２９１５）。
【０１０３】
図３０は、第１のグローバルワード線及び第２のグローバルワード線を使用するメモリデバイスに対し、ミッション機能、この例ではブロック消去中に熱アニールが施される、代表的なプロセスを示す。図３０のプロセスでは、ブロック３００１によって表されるように、メモリデバイスに対する通常のプログラム／消去サイクルが発生している。制御回路部は、ブロック消去が要求されたか否かを判断し（ブロック３００５）、後述する後続するステップを実行するロジックを含む。ブロック消去が要求されていない場合、制御回路部は通常の動作及び監視を継続する。ブロック消去動作が要求された場合、制御回路部は、ブロック消去動作中にワード線を終端させ、それにより、消去されているメモリセルに対して発熱電流が利用可能とるか、又は制御回路部は、他の方法で熱アニールを施す（ブロック３００７）。上述したように、これによって消去性能を向上させることができるとともに、誘電体電荷トラッピング構造がプログラム／消去サイクル損傷から回復することができる。ブロック消去機能が完了すると（ブロック３０２０）、プロセスは通常動作に戻る。
【０１０４】
本技術による実験は、プログラム／消去サイクル後のデバイスに様々なワード線電流及びアニール処理パルスを印加し、そこでは、メモリデバイスは、試験構成のＢＥ−ＳＯＮＯＳ誘電体電荷トラッピングメモリであった。ワード線電流は、１．２ｍＡ、１．６ｍＡ及び２ｍＡを含む。アニール処理パルスは、０．１ｍｓ（ミリ秒）から１００秒の範囲である。メモリデバイスを、損傷の影響を見るために１００００ＰＥサイクル動かす。熱アニール処理中の閾値電圧シフト、サブスレッショルドスロープ回復及び相互コンダクタンスに関する実験の結果を、以下に詳細に説明する。
【０１０５】
図３１は、熱アニール処理中の閾値電圧シフトの実験結果を示す閾値電圧対アニール処理パルス幅のプロットである。いかなるプログラム／消去サイクルの前も閾値電圧は約６．２Ｖである。いかなるアニール処理もなく、かつ１００００ＰＥサイクルの後、プログラムされた閾値電圧は約７．０Ｖにシフトする。ミリ秒以下のアニール電流での１．２ｍＡ、１．６ｍＡ及び２ｍＡのアニール処理電流により、閾値電圧は、それぞれ約６．７Ｖ、６．４Ｖ及び５．７Ｖにシフトする。したがって、実験は、ワード線ヒーターによって提供されるパルスアニール処理が、ワード線電流が１．６ｍＡ又は２ｍＡであるときに１ミリ秒のアニール処理パルス幅内で非常に高速な閾値電圧回復時間を提供することができることを論証する。
【０１０６】
図３２は、熱アニール処理後のサブスレッショルド回復の実験結果を示すサブスレッショルドスロープ対アニール処理パルス幅のプロットである。上述した閾値電圧シフトの実験結果に対応して、ＰＥサイクル後デバイスは、高速なサブスレッショルドスロープ（ＳＳ）回復を示す。いかなるプログラム／消去サイクルの前も、試験対象のメモリデバイスは、およそ２２０ｍＶ／ｄｅｃａｄｅと２８０ｍＶ／ｄｅｃａｄｅとの間のＳＳを示す。１００００プログラム／消去サイクルの後、いかなるアニール処理もない場合、試験対象のメモリセルは、およそ４１０ｍＶ／ｄｅｃａｄｅと４９０ｍＶ／ｄｅｃａｄｅとの間のＳＳを示す。数ミリ秒以内での１．２ｍＡ、１．６ｍＡ及び２ｍＡのアニール処理電流により、試験対象のメモリセルは、それぞれおよそ４３０ｍＶ／ｄｅｃａｄｅ、３６０ｍＶ／ｄｅｃａｄｅ及び２５０ｍＶ／ｄｅｃａｄｅのＳＳを示す。したがって、実験は、ワード線ヒーターによって提供されるパルスアニール処理が、ミリ秒のアニールパルス幅での高速なサブスレッショルドスロープ回復時間を提供することができ、ワード線電流がおよそ２ｍＡであることを論証する。
【０１０７】
図３３は、熱アニール処理中の相互コンダクタンス回復の実験結果を示す相互コンダクタンス対アニール処理パルス幅のプロットである。上述した閾値電圧シフト及びサブスレッショルドスロープ回復の実験結果に対応して、プログラム／消去サイクル後のデバイスは、高速な相互コンダクタンス（ｇｍ）回復を示す。いかなるプログラム／消去サイクル前も、試験対象のメモリデバイスは、およそ０．１１μＡ／Ｖと０．１４μＡ／Ｖとの間のｇｍを示す。１００００プログラム／消去サイクルの後、いかなるアニール処理もない場合、試験対象のメモリデバイスは、およそ０．４μＡ／Ｖと０．９μＡ／Ｖとの間のｇｍを示す。およそミリ秒以内での１．２ｍＡ、１．６ｍＡ及び２ｍＡのアニール処理電流により、試験対象のメモリセルは、それぞれおよそ０．８５μＡ／Ｖ、０．８μＡ／Ｖ及び１．１μＡ／Ｖのｇｍを示す。したがって、実験は、ワード線ヒーターによって提供されるパルスアニール処理が高速相互コンダクタンス回復時間を提供することができることを論証する。
【０１０８】
本技術によってもたらされた耐久性の向上を試験するために、１０００万サイクルのプログラム／消去サイクル耐久性試験を行った。試験は、最大１０００００００プログラム／消去サイクルに対して１００００プログラム／消去サイクル終了毎に熱アニール処理を施す。プログラム／消去サイクルを、ダムモード（dumb-mode）で、１０μ秒の間の＋１９Ｖでのワンショットプログラム（one-shot program）動作と、１０ミリ秒の間の−１３Ｖでのワンショット消去動作とにより行った。ゲートの前後の電圧降下による２ｍＡゲート電流の流れにおける１００ミリ秒の熱アニール処理パルスを、１００００プログラム／消去サイクル終了毎に印加する。耐久性試験の結果を以下に説明する。
【０１０９】
図３４は、熱アニール処理の実験結果を示す閾値電圧対プログラム／消去サイクルカウントのプロット図である。耐久性試験の結果は、各１００００プログラム／消去サイクル後のプログラムされた状態の閾値電圧が、デバイスの劣化により約１Ｖ上昇することを示す。熱アニール処理パルスが印加された後、プログラム状態での閾値電圧は、アニール処理及び電荷損失のために低下する。
【０１１０】
図３５は、熱アニール処理の実験結果を示すサブスレッショルドスロープ対プログラム／消去サイクルカウントのプロットである。耐久性試験の結果は、熱アニール処理の後、サブスレッショルドスロープが２００ｍＶ／ｄｅｃａｄｅ未満まで完全に回復することを示す。
【０１１１】
図３６は、熱アニールを施す一方でのプログラム／消去サイクル中のＩＶ曲線の実験結果を示すドレイン電流対制御ゲート電圧プロット図である。耐久性試験の結果は、プログラム状態及び消去状態に対する対応するＩＶ曲線（ドレイン電流対制御ゲート）が、１００００プログラム／消去サイクル毎に熱アニール処理が施された場合に１０００万プログラム／消去サイクル後にいかなる劣化も示さないことを示す。
【０１１２】
図３７は、熱アニールを施す実験結果を示す閾値電圧対保持時間のプロットである。実験を、いかなるプログラム／消去サイクルも行われていない新規のメモリデバイスと、１０００万サイクルを超えたメモリデバイスとに対し、室温及び１５０℃での保持時間に対して行う。１０００万プログラム／消去サイクルを超えたメモリデバイスに対し、２ｍＡ／１０秒の熱アニール処理パルスを印加した。１０００万サイクルを超えるメモリデバイスは、室温及び１５０℃で新しいメモリデバイスに匹敵する保持時間を示し、およそ０．２Ｖの閾値電圧ドリフトもまた新しいメモリデバイスに匹敵する。
【０１１３】
図３８〜図４５は、ローカルワード線、グローバルワード線構成、及び本明細書で説明されるような熱アニール技術を可能にする他の構造を適用することができる、様々なタイプのフラッシュメモリセルを示す。
【０１１４】
図３８は、熱アニール操作に対して配置されたフローティングゲートメモリセルの断面図である。メモリセルは、基板３８１０を含む。基板３８１０には、ソース領域３８２０及びドレイン領域３８３０が形成されている。基板３８１０、ソース領域３８２０及びドレイン領域３８３０の上に、トンネル酸化物層３８６０が形成されている。トンネル酸化物層３８６０の上にフローティングゲート３８７０がある。フローティングゲート３８７０の上にインターポリ（interpoly）酸化物層がある。インターポリ酸化物層３８８０の上部に制御ゲート３８９０が形成されている。
【０１１５】
熱アニール操作に対し、制御ゲート３８９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１１６】
図３９は、熱アニール操作に対して配置されたナノクリスタルメモリセルの断面図である。メモリセルは基板３９１０を有している。基板３９１０にソース領域３９２０及びドレイン領域３９３０が形成されている。基板３９１０、ソース領域３９２０及びドレイン領域３９３０の上に、ゲート酸化物層３９８０が形成されている。ゲート酸化物層３９８０内にナノクリスタル粒子３９７０が埋め込まれている。ゲート酸化物層３９８０の上部に制御ゲート３９９０が形成されている。
【０１１７】
熱アニール操作に対し、制御ゲート３９９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１１８】
図４０は、熱アニール操作に対して配置されたＴＡＮＯＳ（ＴａＮ／Ａｌ２Ｏ３／ＳｉＮ／ＳｉＯ２／Ｓｉ）メモリセルの断面図である。メモリセルは基板４０１０を有している。基板４０１０にソース領域４０２０及びドレイン領域４０３０が形成されている。基板４０１０、ソース領域４０２０及びドレイン領域４０３０の上に、ＳｉＯ２を含むトンネル誘電体層４０６０が形成されている。トンネル誘電体層４０６０の上に、ＳｉＮを含むトラッピング層４０７０が形成されている。トラッピング層４０７０の上に、Ａｌ２Ｏ３を含むブロック酸化物層４０８０が形成されている。ブロック酸化物層４０８０の上部に制御ゲート４０９０が形成されている。
【０１１９】
熱アニール操作に対し、制御ゲート４０９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１２０】
図４１は、熱アニール操作に対して配置されたＭＡ−ＢＥＳＯＮＯＳメモリセルの断面図である。メモリセルは基板４１１０を有している。基板４１１０にソース領域４１２０及びドレイン領域４１３０が形成されている。基板４１１０、ソース領域４１２０及びドレイン領域４１３０の上に、ＯＮＯ（酸化物−窒化物−酸化物）トンネル構造を含むバンドギャップ加工トンネル障壁４１５０が形成されている。バンドギャップ加工トンネル障壁４１５０の上に、ＳｉＮ（窒化シリコン）を含む電荷トラッピング誘電体層４１６０が形成されている。電荷トラッピング誘電体層４１６０の上に、上部酸化物層４１７０が形成されている。上部酸化物層４１７０の上に高誘電率キャップ層４１８０が形成されている。高誘電率キャップ層４１８０の上部に制御ゲート４１９０が形成されている。制御ゲート４１９０は、金属ゲートであってもポリシリコンゲートであってもよい。
【０１２１】
熱アニール操作に対し、制御ゲート４１９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１２２】
図４２は、熱アニール操作に対して配置されたＦｉｎＦＥＴメモリセルの断面図である。メモリセルは、基板（図示せず）から突出している基板フィンの上に形成されたソース領域４２２０及びドレイン領域４２３０を有している。ソース領域４２２０及びドレイン領域４２３０は幅４２２５を有している。基板フィンの上に、ＯＮＯ（酸化物−窒化物−酸化物）スタック４２５０が形成されている。ＯＮＯスタック４２５０は、基板フィンの上の底部酸化物層、底部酸化物の上の電荷トラッピング層（ＳｉＮ）及び電荷トラッピング層の上の上部酸化物層を有している。ＯＮＯスタック４２５０の最上部にわたって制御ゲート４２９０が形成されている。制御ゲート４２９０は長さ４２９５を有している。
【０１２３】
熱アニール操作に対し、制御ゲート４２９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１２４】
図４３は、熱アニール操作に対して配置されたスプリットゲートメモリセルの断面図である。メモリセルは基板４３１０を有している。基板４３１０にソース領域４３２０及びドレイン領域４３３０が形成されている。基板４３１０の上に、トンネル酸化物層４３９５が形成されている。トンネル酸化物層４３９５の上に、ゲート４３９０が形成されている。トンネル酸化物４３９５の上に、フローティングゲート４３７０も、形成されている。
【０１２５】
熱アニール操作に対し、ゲート４３９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１２６】
図４４は、熱アニール操作に対して配置された別のスプリットゲートメモリセルの断面図である。メモリセルは基板４４１０を有している。基板４４１０にソース領域４４２０及びドレイン領域４４３０が形成されている。基板４４１０の上に第１のトンネル酸化物層４４９５が形成されている。第１のトンネル酸化物層４４９５の上にアクセスゲート４４９０が形成されている。基板４４１０の上に第２のトンネル酸化物層４４７５が形成されている。第２のトンネル酸化物層４４７５の上にフローティングゲート４４７０が形成されている。フローティングゲート４４７０の上に誘電体層４４８５が形成されている。誘電体層４４８５の上に制御ゲート４４８０が形成されている。アクセスゲート４４９０を制御ゲート４４８０及びフローティングゲート４４７０から分離するように、分離ギャップ４４６０が構造化されている。
【０１２７】
アクセスゲート４４９０は幅４４９３を有している。制御ゲート４４８０は幅４４８３を有している。分離ギャップ４４６０は幅４４６３を有している。第１のトンネル酸化物層４４９５は厚さ４４９３を有している。第２のトンネル酸化物層４４７５は厚さ４４７３を有している。ソース領域４４２０及びドレイン領域４４３０は厚さ４４２５を有している。
【０１２８】
熱アニール操作に対し、アクセスゲート４４９０及び／又は制御ゲート４４８０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することもできる。
【０１２９】
図４５は、熱アニール操作に対して配置されたＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）メモリセルの断面図である。メモリセルは基板４５１０含んでいる。基板４５１０にソース領域４５２０及びドレイン領域４５３０が形成されている。基板４５１０、ソース領域４５２０及びドレイン領域４５３０の上に、底部酸化物層４５６０が形成されている。底部酸化物層４５６０の上に、電荷トラッピング層４５７０がある。該電荷トラッピング層４５７０は、Ｓｉ３Ｎ４等の窒化シリコン材料を含むことができる。ビット線４５５０は、電荷トラッピング層４５７０によって包囲されている。電荷トラッピング層４５７０の上に上部酸化物層４５８０がある。上部酸化物層４５８０の上部にゲート４５９０が形成されている。
【０１３０】
熱アニール操作に対し、制御ゲート４５９０をローカルワード線に結合することができ、該ローカルワード線は、第１のスイッチ及び第２のスイッチを介して第１のグローバルワード線及び第２のグローバルワード線に結合されている。動作時、第１のグローバルワード線及び第２のグローバルワード線をともに、第１のスイッチ及び第２のスイッチを介して復号して、熱アニール用に電流の流れを誘導するようにローカルワード線にバイアス電圧を提供することができる。他の実施態様では、熱アニールを誘導するために、例えば図５４〜図５８に関して後述するような方法で実施されるダイオードストラッピングを使用することができる。また、幾つかの実施態様では、熱アニールを誘導するためにチャネル電流を利用することができる。
【０１３１】
図４６は、第１のグローバルワード線対４６６０Ｌ、４６６０Ｒ、第２のグローバルワード線対４６６１Ｌ、４６６１Ｒ、ローカルワード線４６３２及びローカルワード線４６３４を含むセグメント化ワード線ＮＯＲメモリアレイの一部の簡略化した図である。この例では、ローカルワード線４６３２に沿ったセル４６８２、４６８４、４６８６を含むフラッシュメモリセルと、ＮＯＲ構成で配置された、ローカルワード線４６３４に沿った対応するセルとのアレイがある。この図では、各ローカルワード線セグメントに３つのセルしかない。しかしながら、上述したように、各ワード線セグメントを、熱アニール処理プロセスの必要に従って確定されるセグメントの長さにわたって多数のセルに結合することができる。共通ソース線４６９０が、セルのソース端子と、アレイの特定の実施態様に対して指定されたように実行するソース線終端回路（図示せず）とに結合されている。ビット線ＢＬｎ−１、ＢＬｎ及びＢＬｎ＋１は、アレイの列のセルのドレイン側と、特定のアレイ用のアクセス回路部設計とに結合されている。
【０１３２】
ローカルワード線４６３２は、左側のコンタクト４６６４Ｌと右側のコンタクト４６６４Ｒとを有している。ローカルワード線４６３４の上に同様の終端点が形成されている。左側のトランジスタ４６６２Ｌ及び右側のトランジスタ４６６２Ｒから構成されているスイッチが、対応する左側のコンタクト４６６４Ｌ及び右側のコンタクト４６６４Ｒに結合されるとともに、対応するグローバルワード線４６６０Ｌ及び４６６０Ｒに結合されている。左側の制御線４６７０Ｌ及び右側の制御線４６７０Ｒは、上述したようにローカルワード線への電流の印加を制御するアレイのセクターのトランジスタ４６６２Ｌ及び４６６２Ｒのゲートに結合されている。別の実施態様では、コンタクト４６６４Ｌ及び４６６４Ｒは、例えば図５４〜図５８に関連して後述するような方法で、ダイオードを介して第１の導体及び第２の導体に結合されており、それにより電流がローカルワード線４６３４に誘導される。
【０１３３】
図４７は、第１のグローバルワード線対４７６０Ｌ、４７６０Ｒ、第２のグローバルワード線対（ラベル付せず）、ローカルワード線４７３２及びローカルワード線４７３４を含むセグメント化ワード線仮想接地メモリアレイの一部の簡略化した図である。この例では、ローカルワード線４７３２に沿ったセル４７８２、４７８４、４７８６、４７８８を含むフラッシュメモリセルと、仮想接地構成で配置された、ローカルワード線４７３４に沿った対応するセルとのアレイがある。この図では、各ローカルワード線セグメントに４つのセルしかない。しかしながら、上述したように、各ワード線セグメントを、熱アニール処理プロセスの必要に従って確定されるセグメントの長さにわたって多数のセルに結合することができる。ビット線ＢＬｎ−２、ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１及びＢＬｎ＋２は、アレイの列のセルの反対側と、特定のアレイ用のアクセス回路部設計とに結合されている。
【０１３４】
ローカルワード線セグメント４７３２は、左側のコンタクト４７６４Ｌと右側のコンタクト４７６４Ｒとを有している。ローカルワード線４７３４の上に同様の終端点が形成されている。左側のトランジスタ４７６２Ｌ及び右側のトランジスタ４７６２Ｒから構成されているスイッチが、対応する左側のコンタクト４７６４Ｌ及び右側のコンタクト４７６４Ｒに結合されるとともに、対応するグローバルワード線４７６０Ｌ及び４７６０Ｒに結合されている。左側の制御線４７７０Ｌ及び右側の制御線４７７０Ｒは、上述したようにローカルワード線への電流の印加を制御するアレイのセクターのトランジスタ４７６２Ｌ及び４７６２Ｒのゲートに結合されている。別の実施態様では、コンタクト４７６４Ｌ及び４７６４Ｒは、例えば図５４〜図５８に関連して後述するような方法で、ダイオードを介して第１の導体及び第２の導体に結合されており、それにより電流がローカルワード線４７３４に誘導される。
【０１３５】
図４８は、第１のグローバルワード線対４８６０Ｌ、４８６０Ｒ、第２のグローバルワード線対（ラベル付せず）、ローカルワード線４８３２及びローカルワード線４８３４を含むセグメント化ワード線ＡＮＤメモリアレイの一部の簡略化した図である。この例では、ローカルワード線セグメント４８３２に沿ったセル４８８２、４８８４、４８８６を含むフラッシュメモリセルと、ＡＮＤ構成で配置された、ローカルワード線セグメント４８３４に沿った対応するセルとのアレイがある。この図では、各ローカルワード線セグメントに３つのセルしかない。しかしながら、上述したように、各ワード線セグメントを、熱アニール処理プロセスの必要に従って確定されるセグメントの長さにわたって多数のセルに結合することができる。ビット線ＢＬ０、ＢＬ１、...ＢＬｎ及びソース線ＳＬ０、ＳＬ１、...ＳＬｎは、アレイの列のセルの反対側と、特定のアレイ用のアクセス回路部設計とに結合されている。
【０１３６】
ワード線セグメント４８３２は、左側のコンタクト４８６４Ｌと右側のコンタクト４８６４Ｒとを有している。ワード線セグメント４８３４の上に同様の終端点が形成されている。左側のトランジスタ４８６２Ｌ及び右側のトランジスタ４８６２Ｒから構成されているスイッチが、対応する左側のコンタクト４８６４Ｌ及び右側のコンタクト４８６４Ｒに結合されるとともに、対応するグローバルワード線対４８６０Ｌ及び４８６０Ｒに結合されている。左側の制御線４８７０Ｌ及び右側の制御線４８７０Ｒは、上述したようにローカルワード線への電流の印加を制御するアレイのセクターのトランジスタ４８６２Ｌ及び４８６２Ｒのゲートに結合されている。別の実施態様では、コンタクト４８６４Ｌ及び４８６４Ｒは、例えば図５４〜図５８に関連して後述するように、ダイオードを介して第１の導体及び第２の導体に結合されており、それにより電流がワード線セグメント４８３４に誘導される。
【０１３７】
図４９は、メモリセルの熱アニール用に配置された、垂直ゲートを使用するセグメント化ワード線３次元メモリアレイの一部の簡略化した図である。図４９に示すアレイの実施態様を、２０１１年９月２６日に出願された、「Architecture for a 3D memory Array」と題された特許文献５に記載されているように作製することができる。なお、本明細書に完全に示されているかのように、特許文献５は参照により援用される。３次元アレイは、メモリセル４９８１を含むレベルと、メモリセル４９８２、４９８４、４９８６を含むレベルとを含む、メモリセルの複数のレベルを含む。各レベルは、メモリセル４９８２、４９９４、４９８６を含むレベルのビット線４９６７等、各レベルの対応するビット線に結合されている複数のＮＡＮＤストリングを含む。メモリセルレベルのスタックの上に重なっているのは、ワード線セグメント４９６８を含む複数のワード線セグメントである。それらのセグメントは、様々なレベルのメモリセルのゲートに結合する、拡張部４９６５及び４９６６を含む垂直拡張部を含む。したがって、ワード線セグメント４９６９の拡張部４９６５は、それぞれ第１のレベル及び第２のレベルのメモリセル４９８１及び４９８６の制御ゲートに結合されている。
【０１３８】
ワード線セグメント４９６９は、左側のコンタクト４９６４Ｌと右側のコンタクト４９６４Ｒとを有している。他のローカルワード線の上に同様の終端点が形成されている。左側のトランジスタ４９６２Ｌ及び右側のトランジスタ４９６２Ｒから構成されているスイッチが、対応する左側のコンタクト４８６４Ｌ及び右側のコンタクト４８６４Ｒに結合されるとともに、対応するグローバルワード線４９６０Ｌ及び４９６０Ｒに結合されている。左側の制御線４９７０Ｌ及び右側の制御線４９７０Ｒは、上述したようにローカルワード線への電流の印加を制御するアレイのセクターのトランジスタ４９６２Ｌ及び４９６２Ｒのゲートに結合されている。別の実施態様では、コンタクト４９６４Ｌ及び４９６４Ｒは、例えば図５４〜図５８に関連して後述するように、ダイオードを介して第１の導体及び第２の導体に結合されており、それにより電流がワード線セグメント４９６９に誘導される。この実施態様ではワード線への電流と組み合わせてビット線に電流を印加し、対応するメモリセルのレベルに基づいてビット線に印加される電流の量を調整することが望ましい場合がある。
【０１３９】
図５０は、熱アニール処理用に配置された垂直ＮＡＮＤストリング３次元アレイを示す。図５０に示す実施態様では、複数の垂直ＮＡＮＤストリングがあり、この垂直ＮＡＮＤストリングは、ストリング選択線ＳＳＬに結合された複数の他のＮＡＮＤストリング用のストリング選択トランジスタとともに、ストリング選択トランジスタ５０８０を有するストリングを含む。メモリセルは、ストリング選択トランジスタ（例えば５０８０）と、ストリング選択トランジスタ５０８０と同じＮＡＮＤストリングに結合された共通ソーストランジスタ５０８１等の共通ソース選択トランジスタとの間に、直列に配置されている。共通ソース線５０５０が、複数の垂直ＮＡＮＤストリングを終端させている。ダイオード５０９０等のダイオードを用いて、共通ソース線５０５０を基板から分離することができる。ビット線５０１０を含む複数のビット線が、アレイの最上部の上に構成されており、ストリング選択トランジスタ及び共通ソース選択トランジスタを用いて対応する垂直ＮＡＮＤストリングに結合されている。アレイの対応するレベルに、ストリング選択トランジスタ層の真下のワード線構造５０４８を含む複数のワード線構造が構成されている。
【０１４０】
ワード線構造５０４８は、ワード線構造の３つの足（prongs）を合わせて結合する、左側のコンタクト５０６４Ｌと、右側のコンタクト５０６４Ｒと、を有している。他のレベルの他のワード線構造にも、同様の終端点が形成されている。ワード線構造５０４８を含むレベルで、左側のトランジスタ５０６２Ｌ及び右側のトランジスタ５０６２Ｒからなるスイッチが、対応する左側のコンタクト５０６４Ｌ及び右側のコンタクト５０６４Ｒに結合されるとともに、対応するグローバルワード線５０６０Ｌ及び５０６０Ｒに結合されている。左側の制御線５０７０Ｌ及び右側の制御線５０７０Ｒは、上述したようにローカルワード線への電流の印加を制御するアレイのセクターのトランジスタ５０６２Ｌ及び５０６２Ｒのゲートに結合されている。別の実施態様では、コンタクト５０６４Ｌ及び５０６４Ｒが、例えば図５４〜図５８に関連して後述するように、ダイオードを介して第１の導体及び第２の導体に結合されており、それにより、ワード線に電流が誘導される。この実施態様ではワード線に対する電流と組み合わせてビット線に電流を印加し、対応するメモリセルのレベルに基づいてビット線に印加される電流の量を調整することが望ましい場合がある。
【０１４１】
図５１は、非特許文献５に記載されているものに基づき、本明細書に記載されているように熱アニールを施すように変更された、セグメント化ワード線３次元垂直積層アレイトランジスタ（ＶＳＡＴ）メモリアレイの一部の簡略化した図である。なお、本明細書に完全に示されているかのように、非特許文献５は参照により援用される。図５１の構造を、ゲートが多層Ｓｉメサの上に堆積し、同時にＰＩＰＥ構造を形成する「ゲートが最初でチャネルが最後のプロセス（gate-first and channel-last process）」を用いて実装することができる。非特許文献５には以下のように述べられている。
【０１４２】
「ドライエッチングプロセスによってＳｉメサを作製した後、最上部にドープポリシリコン膜及び窒化物膜の複数の層を堆積させる。ドープポリシリコン膜及び窒化物膜を、それぞれゲート間のゲート電極及び分離材料として使用する。複数の層をパターニングし、後続するドライエッチングプロセスの後、活性化領域が画定される。ＣＭＰプロセスの後、同じ平面に全てのゲート電極を露出させ、それによりゲート電極への容易なアクセスを可能にする。トンネル酸化物、電荷トラッピング窒化物及び制御酸化物膜を順に活性化領域の上に堆積させ、それに続いて、チャネル材料のポリシリコン堆積プロセスを行う。最後に、垂直ストリングを分離するために、エッチングプロセスを行う。」
【０１４３】
熱アニールバイアスを追加して、例えばこの構造のチャネル層に対するコンタクトを作成することができる。代替的に、アニール電流を提供するために、ワード線をセグメント化するか又はダイオードストラッピングすることができる。
【０１４４】
図５２は、本明細書に完全に示されているかのように参照により本明細書に援用される、非特許文献６に記載されているものに基づいて、本明細書に記載するように熱アニールを施すように変更された、セグメント化ワード線３次元Ｐ−ＢｉＣＳメモリアレイの一部の簡略化した図である。なお、本明細書に完全に示されているかのように、非特許文献６は参照により援用される。図５２に、Ｐ−ＢｉＣＳフラッシュメモリの基本構造を示す。非特許文献６には以下のように述べられている。
【０１４５】
「ボトム電極によってゲート制御されるいわゆるパイプ接続（ＰＣ）によって、底部において２つの隣接するＮＡＮＤストリングが接続されている。Ｕ字型パイプ用の端子のうちの一方は、ビット線（ＢＬ）に接続され、他方は、ソース線（ＳＬ）によって境界が画されている。ＳＬは、第３のレベルの金属のメッシュ配線から構成され、従来の平面技術のように第１のレベルの金属及び第２のレベルの金属によってアクセスされ、したがってＳＬの抵抗は十分に低い。ＳＬ及びＢＬの下方に、ＳＧトランジスタの両方が配置される。制御ゲート（ＣＧ）は、スリットによって分離され、くしパターンの対として互いに面している。メモリ膜は、ブロック膜、電荷トラップ膜及びトンネル膜としての酸化物系膜から構成されている。酸化物系トンネル膜の実装は、トンネル膜の本体シリコンへの堆積からの後続する処理が、適用可能である…」
【０１４６】
このようにして、熱アニールバイアス処理を追加して、この構造の例えばチャネル層に対するコンタクトを作成することができる。代替的に、アニール電流を提供するためにワード線をセグメント化するか又はダイオードストラッピングすることができる。
【０１４７】
図５３は、非特許文献７に記載されているものに基づき、本明細書に記載するように熱アニールを施すように変更された、代替的なセグメント化ワード線３次元メモリセルの一部の簡略化された図である。なお、本明細書に完全に示されているかのように、非特許文献７は参照により援用される。ＶＧ−ＮＡＮＤフラッシュは、パターンを有する水平アクティブストリングとともに、ワード線ＷＬ、ビット線ＢＬ、共通ソース線ＣＳＬを含む。ＳＳＬ、ＷＬ、ＧＳＬ用の垂直ゲートＶＧが使用される。電荷トラッピング層が、アクティブボディと垂直ゲートとの間に配置されている。垂直プラグが、ソース及びアクティブボディ（Ｖｂｂ）にＤＣを印加する。ＷＬ及びＢＬは、セルアレイを作製する前に製造の開始時に形成される。ソース及びアクティブボディは（Ｖｂｂ）、ボディ消去動作を可能にするようにＣＬＳに電気的に結合されている。消去中、ＣＳＬには正のバイアスが印加される。各層を、ＳＳＬの変更を除き、平面ＮＡＮＤフラッシュと同一とすることができる。熱アニールバイアスを、ビット線又はワード線を用いて例えばＮＡＮＤストリングに印加することができる。
【０１４８】
図５４は、ダイオードストラッピングを含む２つの「ヒートプレート（heat plate）」導体として作用する第１の導体５４３０と第２の導体５４１０との間のワード線５４２０の簡略化した図である。ワード線５４２０を、本明細書に記載するアニールプロセスに使用される温度に適している、タングステンのような耐火物又は「高温」材料に基づいて、（本明細書に記載する技術のこの実施態様及び他の実施態様において）金属構造を使用して実装することができる。ダイオードストラッピングは、ワード線５４２０に結合されたアノードと第１の導体５４１０に結合されたカソードとを有する第１の複数のダイオード５４５２、５４５４、５４５６を使用し、ワード線５４２０に結合されたカソードと第２の導体５４３０に結合されたアノードとを有する第２の複数のダイオード５４４２、５４４４を使用して実装される。幾つかの実施態様では、ダイオードを、Ｐ＋／Ｎ−ダイオード及びＮ＋／Ｐ−ダイオードを用いて実装することができる。代替的に、ダイオードを、金属／半導体界面を有するショットキーダイオードを用いて実装することができる。ダイオードがワード線と接触する位置の間の距離を、適切な加熱効率を確立するように、メモリアレイの実施態様に従って選択することができる。例えば、Ｐ＋／Ｎ−ダイオード及びＮ＋／Ｐ−ダイオードの位置の間の約１５０ミクロンの距離は、物理的にセグメント化されたワード線の実施態様に関連して上述したように計算した理由により適切である可能性がある。実際の間隔を、バイアス電圧を提供するために使用される構造の抵抗、ワード線の抵抗、及び本技術が適用される特定のメモリ構造に効率的なジュール加熱に基づいて設計することができる。
【０１４９】
この配置では、ダイオードストラッピングは、第２の導体５４３０からワード線５４２０のセグメントを通って第１の導体５４１０までの電流の流れをサポートするが、その逆の電流の流れはブロックする。第１の複数のダイオードは、ワード線に沿った第１の複数の離隔位置においてワード線に結合されており、第２の複数のダイオードは、第１の複数の位置の位置が介在している、ワード線に沿った第２の複数の離隔位置においてワード線に結合されている。したがって、第２の導体５４３０が、第１の導体５４１０の電圧を十分に上回る電圧でバイアスされると、電流が、第２の複数のダイオードを介してワード線５４２０に沿った離隔位置まで流れ、電流は、図の矢印５４２１、５４２２、５４２３及び５４２４によって示すように、これらの位置から第１の複数のダイオードに対するコンタクト位置まで流れる。この実施態様は、ワード線を電気的にセグメント化することにより、物理的なセグメント化を必要とすることなく、熱アニール用の電流を誘導するバイアス電圧を印加することができる。また、ダイオード用のレイアウト面積を、本明細書に示す他の実施態様において説明するスイッチトランジスタを実装するために必要な面積より大幅に小さくすることができる。
【０１５０】
第１の導体５４１０及び第２の導体５４３０を、種々の構成を用いて実装することができ、それには、第１の導体及び第２の導体の各々が、各ワード線のピッチに類似するピッチを有する構成と、第１の導体及び第２の導体が、個々のワード線より実質的に幅が広くその各々が複数のワード線に結合する板である構成とが含まれる。
【０１５１】
図５５は、ダイオードストラッピングを含む２つの「ヒートプレート」導体の間の複数のローカルワード線の簡略化した図である。この例では、第１の導体５５１０及び第２の導体５５３０が、ダイオードストラッピングを用いて第１のワード線５５２２及び第２のワード線５５２４をバイアスするために使用される。特定のワード線５５２４用のダイオードストラッピング回路は、第１の導体５５１０に結合されたカソードを有しかつワード線５５２４に結合されたアノードを有する、第１の複数のダイオード５５５６及び５５５５と、ワード線５５２４に結合されたアノード及び第２の導体５５３０に結合されたカソードを有する第２の複数のダイオード５５４６及び５５４８とを有している。特定のワード線５５２２用のダイオードストラッピング回路は、ワード線５５２２に結合されたアノード及び第１の導体５５１０に結合されたカソードを有する第１の複数のダイオード５５５２及び５５５４と、第２の導体５５３０に結合されたアノード及びワード線５５２２に結合されたカソードを有する第２の複数のダイオード５５４２及び５５４４とを有している。したがって、図５５は、１つの対の導体である第１の導体及び第２の導体が、少なくとも２つのワード線用のダイオードストラッピング回路で利用される実施態様を示す。
【０１５２】
図５６は、２つの「ヒートプレート」導体を含むワード線をダイオードストラッピングする構造の一例の３次元図である。この構造は、メモリセルのアレイが形成される基板５６１０を含む。基板は、特定の実施態様に対する必要に適合するように半導体又は絶縁体を備えることができる。メモリセルは、基板５６１０の上の絶縁層５６３０内においてページの内外に延在する半導体本体５６２０を有することができ、そこに、メモリセルチャネルが形成される。上述した構造のうちの１つを有する多層電荷トラッピング構造５６４０が、半導体本体５６２０の上に重なっている。好ましくは、金属、又は管理可能なバイアスレベルで電流を提供するために用いることができる他の導電材料を用いて実装されるワード線５６５０が、電荷トラッピング構造５６４０の上に重なっている。メモリアレイの上に重なるパターニングされた金属層では、第１の導体５６７０及び第２の導体５６９０が実装され、ダイオードストラッピングを用いてワード線のセグメントに電流を供給する「ヒートプレート」導体として作用する。
【０１５３】
図示するように、ワード線の第１のコンタクト位置では、好ましくは（Ｐ＋）ドーピング濃度が比較的高くかつワード線と接触している、Ｐ型半導体素子５６８８を含むＰ−Ｎダイオードが形成されている。素子５６８８は、ダイオードのアノードとして作用する。好ましくは（Ｎ−）ドーピング濃度が比較的低いＮ型半導体素子５６８６が、Ｐ型半導体素子５６８８の上に形成されてダイオードを形成する。素子５６８６は、ダイオードのカソードとして作用する。クロスバー導体５６８４が半導体素子５６８６と接触し、これにより、上に重なる層の導体５６９０へのダイオードの接続が容易になる。この実施態様では、絶縁層（図示せず）内に延在するプラグ５６８２が、クロスバー導体５６８４と「ヒートプレート」導体５６９０との間のコンタクトを形成する。
【０１５４】
同様に、ワード線の第２のコンタクト位置において、好ましくは（Ｎ＋）ドーピング濃度が比較的高くかつワード線に接触しているＮ型半導体素子５６６８を含む、Ｎ−Ｐダイオードが形成されている。素子５６６８は、ダイオードのカソードとして作用する。好ましくは（Ｐ−）ドーピング濃度が比較的低いＰ型半導体素子５６６６が、Ｎ型半導体素子５６６８の上に形成されて、ダイオードを形成する。素子５６６６は、ダイオードのアノードとして作用する。クロスバー導体５６６４が半導体素子５６６６と接触し、それにより、上に重なる層の導体５６７０とのダイオードの接続が容易になる。この実施態様では、絶縁層（図示せず）内に延在するプラグ５６６２が、該プラグ５６６２と「ヒートプレート」導体５６７０との間にコンタクトを作成することができる。
【０１５５】
図示するように、ダイオードストラッピング回路のダイオードを、メモリアレイの構造に従って選択することができる種々の回路構成で、ワード線並びに第１の導体及び第２の導体に結合することができる。また、複数のワード線をバイアスするために、「ヒートプレート」導体の各々を使用することができる。
【０１５６】
図５７は、第１の導体５７７０及び第２の導体５７９０を含む、単一の対の「ヒートプレート」導体を共有する、ダイオードストラッピングを有する複数のワード線のレイアウト図である。このレイアウト図では、構造を、下方の層から上方の層に向かって説明する。下方に図示する層には、例えば、基板（図示せず）の上にｆｉｎＦＥＴ型ＮＡＮＤストリング構造のフィンを備えることができる半導体本体（図示せず）に、複数の半導体ストリップ５７２１、５７２２、５７２３、５７２４…がある。次の層では、ストリップ５７２１、５７２２、５７２３、５７２４を横切って、複数のワード線５７５１、５７５２、５７５３、５７５４が直交して延在している。ワード線５７５１、５７５２、５７５３、５７５４の上の層では、第１の複数のＰ−Ｎダイオード（例えばダイオード５７８６）及び第２の複数のＮ−Ｐダイオード（例えばダイオード５７６６）が、ワード線に沿って離隔した位置で結合されている。第１の複数のダイオード及び第２の複数のダイオードの上の層では、クロスバー導体５７８４及び５７６４が実装されている（クロスバー導体の上の切取図が下にあるダイオードの位置を示す）。最後に、クロスバー導体５７８４及び５７６４の上に重なって、第１の「ヒートプレート」導体５７９０及び第２の「ヒートプレート」導体５７７０が実装されている。「ヒートプレート」導体の幅は、それらが結合されている複数のワード線のピッチによってのみ制限され、図示するものより実質的に大きくすることができる。
【０１５７】
フラッシュメモリアレイ及び他のタイプのメモリアレイは、プログラミング動作及び消去動作に対して、メモリセルにわたって比較的高い正の電圧及び負の電圧を印加することを必要とする場合がある。これにより、ダイオードストラッピングを介して同じ対の「ヒートプレート」導体に結合することができるワード線を含む、隣接するワード線に対して、実質的に異なるバイアス電圧が印加される可能性がある状況がもたらされる。したがって、「ヒートプレート」導体のバイアス処理を、通常動作中に電流のブロックを容易にするように制御することができる。一実施態様では、「ヒートプレート」導体は、フローティング状態又は未接続状態のままであり、それにより、導体の長さに沿って電流の流れは流れることができない。別の実施態様では、「ヒートプレート」導体を、動作中にダイオードストラッピングダイオードを逆バイアスする電圧レベルにバイアスすることができる。
【０１５８】
図５８は、ダイオードストラッピングを有する、２つの「ヒートプレート」導体間の複数のローカルワード線の簡略化された図であり、アレイの通常動作中のスニークパスの除去を示す。図５８では、図５５に記載した構造を、同じ参照数字を用いて再現している。さらに、ワード線５５２２とワード線５５２４との間の、第１の導体５５１０を介する電流路５８００及び５８０１を、参照のために図示する。また、ワード線５５２２とワード線５５２４との間の、第２の導体５５３０を介する電流路５８０２及び５８０３を、参照のために図示する。フラッシュメモリデバイスのプログラミング中に発生する可能性のある一例のバイアス構成では、プログラミングのためにワード線５５２４に約＋２０ボルトを印加することができ、選択されていないワード線５５２２に対して、パス電圧レベルとして約＋１０ボルトを印加することができる。これらの２つのワード線５５２２及び５５２４は、ダイオードストラッピングを介して同じ対の導体５５１０及び５５３０に結合されている。しかしながら、電流路５８００及び５８０１は、それぞれ、対向するダイオード５５５２及び５５５６によって、かつ対向するダイオード５５５４及び５５５５によってブロックされる。このブロック効果を達成するために、第１の導体５５１０に、＋２０ボルトを超える電圧を印加するか、又は第１の導体５５１０を代替的にフローティングしたままにすることができる。また、電流路５８０２及び５８０３は、対向するダイオード５５４２及び５５４６により、かつ対向するダイオード５５４４及び５５４８によりブロックされる。このブロック効果を達成するために、第２の導体５５３０に＋１０ボルト未満の電圧を印加するか、又は代替的に第２の導体５５３０をフローティングしたままにすることができる。
【０１５９】
したがって、アレイの通常動作中、フラッシュメモリの読出し、プログラミング又は消去のために、ヒートプレート導体を、ヒートプレートドライバーを選択しないことによりフローティングとするか、又はダイオードの逆バイアスを確保するようにバイアスすることができる。好ましくは、フローティングヒートプレートを利用するべきである。容量結合により、フローティングヒートプレート導体が、ブロック作用を妨げない電圧レベルまでブーストする。ワード線とヒートプレート導体との間の容量結合は小さいものであるべきであり、それは、離隔位置でのダイオード静電容量が比較的小さものであるべきであるためである。したがって、ワード線ＲＣ遅延特性に対して、ダイオードストラッピング技法を用いることで著しい影響を与えるべきではない。
【０１６０】
図５９は、本明細書に記載するようにフラッシュメモリ用の熱アニールを採用する集積回路の簡略化したブロック図である。集積回路４７０は、集積回路基板上のフラッシュメモリセルを用いて実装されるメモリアレイ４７２を含み、そこでは、ワード線は、例えば図５４〜図５８を参照して説明したもののような技法を用いてダイオードストラッピングされる。接地選択及びストリング選択デコーダー４７４（適切なドライバーを含む）が、メモリアレイ４７２の行に沿って配置されているストリング選択線及び接地選択線に結合されかつ電気的に連通している。また、デコーダー４７４は、ワード線４７６に結合されたワード線ドライバーを含む。ビット線（列）デコーダー及びドライバー４７８が、メモリアレイ４７２のメモリセルからデータを読み出しかつそこにデータを書き込むために、メモリアレイ４７２の列に沿って配置されている複数のビット線４８０に結合されかつ電気的に連通している。アドレスが、バス４８２により、ワード線デコーダー及びストリング選択デコーダー４７４並びにビット線デコーダー４７８に供給される。
【０１６１】
例では、ワード線の電流の流れを用いて、誘電体電荷トラッピング構造を熱アニールする熱が誘導され、ヒータープレートドライバー４９９が含まれている。ワード線終端デコーダー４５０は、上述したように、デバイスの動作モード中に指示し若しくは生成されるアドレス及び制御信号に応答して、ワード線を終端回路に選択的に接続するか、又は選択されたワード線に結合された終端回路を使用可能にすることができる。
【０１６２】
読出しモード、プログラムモード及び消去モード用の電流源を含む、ブロック４８４のセンスアンプ及びデータイン構造が、データバス４８６を介してビット線デコーダー４７８に結合されている。データは、データイン線４８８を介して、集積回路４７０の入出力ポートから、又は集積回路４７０の内部若しくは外部の他のデータ源から、ブロック４８４のデータイン構造に供給される。データは、データアウト線４９２を介して、ブロック４８４のセンスアンプから、集積回路４７０の入出力ポートに、又は集積回路４７０の内部若しくは外部の他のデータ宛先に供給される。
【０１６３】
この例ではバイアス配置状態機械を用いて実装されるコントローラー４９４が、ワード線及びビット線に対する読出し、プログラム、消去、消去検証、プログラム検証の電圧又は電流等、バイアス配置供給電圧源及び電流源４９６の印加を制御し、アクセス制御プロセスを用いてワード線／ソース線動作を制御する。コントローラー４９４は、熱アニール操作を行うためにバイアス状態をローカルワード線に印加するようにグローバルワード線対の使用を制御することを含む、熱アニール処理を可能にするために使用されるロジックを含む。
【０１６４】
コントローラー４９４を、本技術分野において既知である専用論理回路部を用いて実装することができる。代替実施態様では、コントローラー４９４は、デバイスの動作を制御するようにコンピュータプログラムを実行する、同じ集積回路に実装することができる汎用プロセッサを含む。更に他の実施態様では、コントローラー４９４の実装のために、専用論理回路部及び汎用プロセッサの組合せを利用することができる。
【０１６５】
図示する実施態様では、集積回路４７０に、汎用プロセッサ若しくは特定用途向け回路、又はメモリセルアレイによって支持されるシステム−オン−チップ機能を提供するモジュールの組合せ等の、他の回路４９０が含まれる。
【０１６６】
また、幾つかの実施態様では、コントローラーは、プログラム／消去サイクルカウンターと、熱アニールプロセスの構成で適用されるパラメーターを設定するレジスタとを含む。コントローラーは、図９〜図１１及び図２８〜図３０を参照して本明細書で説明した手続きを、他のプロセス並びに読出し及び書込みのミッション機能動作とともに実行することができる。図５９の回路に図１１のプロセスを適用する場合、ワード線終端ステップが、ダイオードストラッピング回路を用いてワード線にバイアス電圧を印加するステップに置き換えられる。図５９の回路に図２８〜図３０のプロセスを適用する場合、左側グローバルワード線及び右側グローバルワード線を復号するステップが、アレイの選択されたセクターに対して第１のヒータープレート及び第２のヒータープレートをバイアスするステップに置き換えられる。図５９の回路に図３０のプロセスを適用する場合、幾つかの実施態様では、ブロック消去中にワード線を終端させるステップを省略することもできる。
【０１６７】
熱アシストフラッシュメモリについて説明した。本技術は、ＮＡＮＤアーキテクチャを有するフラッシュデバイスとともに、他のアーキテクチャを使用するデバイスでの使用に適している。あり得る耐久性が向上するため、同様にレジスタ構成にフラッシュメモリを使用することができる。例えばワード線の電流の流れによってもたらされる抵抗加熱を用いて、集積回路デバイスで容易に実装できる方法で、熱アニール処理に対し熱を生成することができる。熱アニール操作を施すことにより、耐久性の向上及び／又は消去速度の上昇を達成することができる。
【０１６８】
本発明を、上述した好ましい実施態様及び例を参照することによって開示しているが、これらの例は、限定する意味ではなく例示するものとして意図されていることが理解されるべきである。当業者には、変更及び組合せが容易に思いつくはずであり、それら変更及び組合せは、本発明の趣旨及び以下の特許請求の範囲内にあることが考えられる。
【特許請求の範囲】
【請求項１】
集積回路上のメモリであって、
メモリセルのアレイと、
前記アレイのメモリセルに結合された複数のワード線及び複数のビット線と、
少なくとも１つの対の導体であって、第１の導体及び第２の導体を含む、導体と、
前記複数のワード線の特定のワード線に結合されたダイオードストラッピング回路であって、それにより前記特定のワード線が、第１の離隔位置のセットにおいて前記第１の導体に結合されるとともに、第２の離隔位置のセットにおいて前記第２の導体に結合され、該第２の離隔位置のセット内の位置は前記第１のセットの間に介在する、ダイオードストラッピング回路と、
前記第１の離隔位置のセットにおける前記位置と前記第２の離隔位置のセットにおける前記位置との間の前記特定のワード線に電流の流れを誘導するバイアス電圧を前記少なくとも１つの対の導体に印加する回路部と、
を備える、集積回路上のメモリ。
【請求項２】
前記ダイオードストラッピング回路は、
前記特定のワード線に結合された第１の複数のダイオードであって、該第１の複数のダイオードにおけるダイオードは、前記第１の離隔位置のセットにおいて前記特定のワード線に結合されたそれぞれのアノードと、前記第１の導体に結合されたそれぞれのカソードとを有する、第１の複数のダイオードと、
前記特定のワード線に結合された第２の複数のダイオードであって、該第２の複数のダイオードのダイオードは、前記第２の離隔位置のセットにおいて前記特定のワード線に結合されたそれぞれのカソードと、前記第２の導体に結合されたそれぞれのアノードとを有する、第２の複数のダイオードと、
を備える、請求項１に記載の集積回路上のメモリ。
【請求項３】
前記ワード線は金属導体を含む、請求項１に記載のメモリ。
【請求項４】
前記ワード線は、前記集積回路の第１の層に配置され、前記少なくとも１つの対の導体は、前記第１の層の上方又は下方のいずれかの第２の層に配置され、前記ダイオードストラッピング回路は、前記第１の層と前記第２の層との間の複数の垂直ダイオードを含む、請求項１に記載の集積回路上のメモリ。
【請求項５】
前記ワード線は、前記集積回路の第１の層に配置され、
前記少なくとも１つの対の導体は、前記第１の層の上の第２の層に配置され、
前記ダイオードストラッピング回路は、
第１の位置において前記複数のワード線におけるワード線のセットを横切って配置される第１のコネクタ、及び第２の位置において前記ワード線のセットを横切って配置される第２のコネクタを有する、前記第１の層と前記第２の層との間のパターニングされたコネクタ層と、
前記ワード線のセットと前記第１のコネクタとの間を接続する第１の層間接続のセットであって、少なくとも１つの層間接続は前記第１のコネクタと前記第１の導体との間を接続する、第１の層間接続のセットと、
前記ワード線のセットと前記第２のコネクタとの間をバイアス内に接続する第２の層間接続のセットであって、少なくとも１つの層間接続は前記第２のコネクタと前記第２の導体との間を接続する、第２の層間接続のセットと、
を備える、
ことを特徴とする、請求項１に記載の集積回路上のメモリ。
【請求項６】
ブロック消去の後にかつ該ブロック消去に連携して前記少なくとも１つの対の導体に前記電流の流れを誘導するバイアス電圧を印加するように、前記回路部を制御する制御回路部を含む、請求項１に記載の集積回路上のメモリ。
【請求項７】
読出し動作、プログラム動作及び消去動作の間の時間に介在して、前記電流の流れを誘導するバイアス電圧を印加するように、前記少なくとも１つの対の導体にバイアス電圧を印加するように前記回路部を制御する制御回路部を含む、請求項１に記載の集積回路上のメモリ。
【請求項８】
前記少なくとも１つの対の導体にバイアス電圧を印加するように前記回路を制御する回路部を含み、バイアス電圧のうちの１つは負の電圧である、請求項１に記載の集積回路上のメモリ。
【請求項９】
プログラムサイクル及び消去サイクルのカウント、プログラムサイクルのカウント又は消去サイクルのカウントのいずれかを保持し、該カウントが閾値に達すると、前記回路部に対し、前記少なくとも１つの対の導体にバイアス電圧を印加させる、制御回路部を含む、請求項１に記載の集積回路上のメモリ。
【請求項１０】
前記アレイはＮＡＮＤアーキテクチャで配置される、請求項１に記載の集積回路上のメモリ。
【請求項１１】
前記アレイのメモリセルは、絶縁基板上に半導体本体を備える、請求項１に記載の集積回路上のメモリ。
【請求項１２】
前記アレイのメモリセルは、フローティングゲートフラッシュメモリを備える、請求項１に記載の集積回路上のメモリ。
【請求項１３】
前記アレイのメモリセルは、トンネル層、電荷トラッピング層及びブロック層を含む誘電体電荷トラッピング構造を有するフラッシュメモリセルを含み、前記トンネル層は、２ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第１の層と、３ｎｍ未満の厚さの窒化シリコンの第２の層と、４ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンを含む第３の層とを含む、請求項１に記載の集積回路上のメモリ。
【請求項１４】
前記第１の複数のダイオード及び前記第２の複数のダイオードのうちの少なくとも１つのダイオードはショットキーダイオードである、請求項１に記載の集積回路上のメモリ。
【請求項１５】
メモリセルのアレイを動作させる方法であって、
前記アレイの単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加し、その間、該第１のバイアス電圧とは異なる第２のバイアス電圧を、前記単数又は複数のワード線上の第２の離隔位置のセットに印加することであって、前記第１の離隔位置のセットにおける位置は、前記第２の離隔位置のセットにおける位置の間に介在し、それにより、前記第１の位置のセットにおける位置と前記第２の位置におけるセットの位置との間に、前記単数又は複数のワード線の加熱をもたらす電流の流れが誘導される、印加すること、
を含む、メモリセルのアレイを動作させる方法。
【請求項１６】
ブロック消去の後に該ブロック消去と連携して前記第１のバイアス電圧及び前記第２のバイアス電圧を印加することを含む、請求項１５に記載のメモリセルのアレイを動作させる方法。
【請求項１７】
読出し動作、プログラム動作及び消去動作の間の時間に介在して、前記第１のバイアス電圧及び前記第２のバイアス電圧を印加することを含む、請求項１５に記載のメモリセルのアレイを動作させる方法。
【請求項１８】
プログラムサイクル及び消去サイクルのカウント、プログラムサイクルのカウント又は消去サイクルのカウントを保持し、該カウントが閾値に達すると、前記第１のバイアス電圧及び前記第２のバイアス電圧を印加することを含む、請求項１５に記載のメモリセルのアレイを動作させる方法。
【請求項１９】
集積回路の上にメモリを製造する方法であって、
行及び列を含み該行に沿って伸びる複数のワード線を含むメモリセルのアレイを形成することと、
前記複数のワード線における特定のワード線に結合されたダイオードストラッピング回路を形成することであって、それにより、前記特定のワード線が第１の離隔位置のセットにおいて前記第１の導体に結合されるとともに、第２の離隔位置のセットにおいて前記第２の導体に結合され、前記第２の離隔位置のセットにおける位置は、前記第１のセットの間の介在する、ダイオードストラッピング回路を形成することと、
前記ダイオードストラッピング回路に結合され、前記少なくとも１つの対の導体に、前記第１の離隔位置のセットにおける前記位置と前記第２の離隔位置のセットにおける前記位置との間の前記特定のワード線に電流の流れを誘導するバイアス電圧を接続する回路部を形成することと、
を含む、集積回路の上にメモリを製造する方法。
【請求項２０】
前記ダイオードストラッピング回路を形成することは、
前記特定のワード線に結合された第１の複数のダイオードを形成することであって、該第１の複数のダイオードにおけるダイオードは、前記第１の離隔位置のセットにおいて前記特定のワード線に結合されたそれぞれのアノードと、前記第１の導体に結合されたそれぞれのカソードとを有する、第１の複数のダイオードを形成することと、
前記特定のワード線に結合された第２の複数のダイオードを形成することであって、該第２の複数のダイオードにおけるダイオードは、前記第２の離隔位置のセットにおいて前記特定のワード線に結合されたそれぞれのカソードと、前記第２の導体に結合されたそれぞれのアノードとを有する、第２の複数のダイオードを形成することと、
を含む、請求項１９に記載の集積回路の上にメモリを製造する方法。
【請求項２１】
前記集積回路の第１の層に前記ワード線を配置することと、前記第１の層の上方又は下方のいずれかの第２の層に前記導体の少なくとも１つの対を配置することとを含み、前記ダイオードストラッピング回路は、前記第１の層と前記第２の層との間に複数の垂直ダイオードを備える、請求項１９に記載の集積回路の上にメモリを製造する方法。
【請求項２２】
前記ワード線は、前記集積回路の第１の層に配置され、前記少なくとも１つの対の導体は、前記第１の層の上の第２の層に配置され、
前記ダイオードストラッピング回路を形成することは、
第１の位置において前記複数のワード線におけるワード線のセットを横切って配置される第１のコネクタ、及び第２の位置において前記ワード線のセットを横切って配置される第２のコネクタを有する、前記第１の層と前記第２の層との間のパターニングされたコネクタ層を形成することと、
前記ワード線のセットと前記第１のコネクタとの間を接続する第１の層間接続のセットであって、少なくとも１つの層間接続は前記第１のコネクタと前記第１の導体との間を接続する、第１の層間接続のセットを形成することと、
前記ワード線のセットと前記第２のコネクタとの間をバイアス内に接続する第２の層間接続のセットであって、少なくとも１つの層間接続は前記第２のコネクタと前記第２の導体との間を接続する、第２の層間接続のセットを形成することと、
を含む、
ことを特徴とする、請求項１９に記載の集積回路の上にメモリを製造する方法。
【請求項１】
集積回路上のメモリであって、
メモリセルのアレイと、
前記アレイのメモリセルに結合された複数のワード線及び複数のビット線と、
少なくとも１つの対の導体であって、第１の導体及び第２の導体を含む、導体と、
前記複数のワード線の特定のワード線に結合されたダイオードストラッピング回路であって、それにより前記特定のワード線が、第１の離隔位置のセットにおいて前記第１の導体に結合されるとともに、第２の離隔位置のセットにおいて前記第２の導体に結合され、該第２の離隔位置のセット内の位置は前記第１のセットの間に介在する、ダイオードストラッピング回路と、
前記第１の離隔位置のセットにおける前記位置と前記第２の離隔位置のセットにおける前記位置との間の前記特定のワード線に電流の流れを誘導するバイアス電圧を前記少なくとも１つの対の導体に印加する回路部と、
を備える、集積回路上のメモリ。
【請求項２】
前記ダイオードストラッピング回路は、
前記特定のワード線に結合された第１の複数のダイオードであって、該第１の複数のダイオードにおけるダイオードは、前記第１の離隔位置のセットにおいて前記特定のワード線に結合されたそれぞれのアノードと、前記第１の導体に結合されたそれぞれのカソードとを有する、第１の複数のダイオードと、
前記特定のワード線に結合された第２の複数のダイオードであって、該第２の複数のダイオードのダイオードは、前記第２の離隔位置のセットにおいて前記特定のワード線に結合されたそれぞれのカソードと、前記第２の導体に結合されたそれぞれのアノードとを有する、第２の複数のダイオードと、
を備える、請求項１に記載の集積回路上のメモリ。
【請求項３】
前記ワード線は金属導体を含む、請求項１に記載のメモリ。
【請求項４】
前記ワード線は、前記集積回路の第１の層に配置され、前記少なくとも１つの対の導体は、前記第１の層の上方又は下方のいずれかの第２の層に配置され、前記ダイオードストラッピング回路は、前記第１の層と前記第２の層との間の複数の垂直ダイオードを含む、請求項１に記載の集積回路上のメモリ。
【請求項５】
前記ワード線は、前記集積回路の第１の層に配置され、
前記少なくとも１つの対の導体は、前記第１の層の上の第２の層に配置され、
前記ダイオードストラッピング回路は、
第１の位置において前記複数のワード線におけるワード線のセットを横切って配置される第１のコネクタ、及び第２の位置において前記ワード線のセットを横切って配置される第２のコネクタを有する、前記第１の層と前記第２の層との間のパターニングされたコネクタ層と、
前記ワード線のセットと前記第１のコネクタとの間を接続する第１の層間接続のセットであって、少なくとも１つの層間接続は前記第１のコネクタと前記第１の導体との間を接続する、第１の層間接続のセットと、
前記ワード線のセットと前記第２のコネクタとの間をバイアス内に接続する第２の層間接続のセットであって、少なくとも１つの層間接続は前記第２のコネクタと前記第２の導体との間を接続する、第２の層間接続のセットと、
を備える、
ことを特徴とする、請求項１に記載の集積回路上のメモリ。
【請求項６】
ブロック消去の後にかつ該ブロック消去に連携して前記少なくとも１つの対の導体に前記電流の流れを誘導するバイアス電圧を印加するように、前記回路部を制御する制御回路部を含む、請求項１に記載の集積回路上のメモリ。
【請求項７】
読出し動作、プログラム動作及び消去動作の間の時間に介在して、前記電流の流れを誘導するバイアス電圧を印加するように、前記少なくとも１つの対の導体にバイアス電圧を印加するように前記回路部を制御する制御回路部を含む、請求項１に記載の集積回路上のメモリ。
【請求項８】
前記少なくとも１つの対の導体にバイアス電圧を印加するように前記回路を制御する回路部を含み、バイアス電圧のうちの１つは負の電圧である、請求項１に記載の集積回路上のメモリ。
【請求項９】
プログラムサイクル及び消去サイクルのカウント、プログラムサイクルのカウント又は消去サイクルのカウントのいずれかを保持し、該カウントが閾値に達すると、前記回路部に対し、前記少なくとも１つの対の導体にバイアス電圧を印加させる、制御回路部を含む、請求項１に記載の集積回路上のメモリ。
【請求項１０】
前記アレイはＮＡＮＤアーキテクチャで配置される、請求項１に記載の集積回路上のメモリ。
【請求項１１】
前記アレイのメモリセルは、絶縁基板上に半導体本体を備える、請求項１に記載の集積回路上のメモリ。
【請求項１２】
前記アレイのメモリセルは、フローティングゲートフラッシュメモリを備える、請求項１に記載の集積回路上のメモリ。
【請求項１３】
前記アレイのメモリセルは、トンネル層、電荷トラッピング層及びブロック層を含む誘電体電荷トラッピング構造を有するフラッシュメモリセルを含み、前記トンネル層は、２ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第１の層と、３ｎｍ未満の厚さの窒化シリコンの第２の層と、４ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンを含む第３の層とを含む、請求項１に記載の集積回路上のメモリ。
【請求項１４】
前記第１の複数のダイオード及び前記第２の複数のダイオードのうちの少なくとも１つのダイオードはショットキーダイオードである、請求項１に記載の集積回路上のメモリ。
【請求項１５】
メモリセルのアレイを動作させる方法であって、
前記アレイの単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加し、その間、該第１のバイアス電圧とは異なる第２のバイアス電圧を、前記単数又は複数のワード線上の第２の離隔位置のセットに印加することであって、前記第１の離隔位置のセットにおける位置は、前記第２の離隔位置のセットにおける位置の間に介在し、それにより、前記第１の位置のセットにおける位置と前記第２の位置におけるセットの位置との間に、前記単数又は複数のワード線の加熱をもたらす電流の流れが誘導される、印加すること、
を含む、メモリセルのアレイを動作させる方法。
【請求項１６】
ブロック消去の後に該ブロック消去と連携して前記第１のバイアス電圧及び前記第２のバイアス電圧を印加することを含む、請求項１５に記載のメモリセルのアレイを動作させる方法。
【請求項１７】
読出し動作、プログラム動作及び消去動作の間の時間に介在して、前記第１のバイアス電圧及び前記第２のバイアス電圧を印加することを含む、請求項１５に記載のメモリセルのアレイを動作させる方法。
【請求項１８】
プログラムサイクル及び消去サイクルのカウント、プログラムサイクルのカウント又は消去サイクルのカウントを保持し、該カウントが閾値に達すると、前記第１のバイアス電圧及び前記第２のバイアス電圧を印加することを含む、請求項１５に記載のメモリセルのアレイを動作させる方法。
【請求項１９】
集積回路の上にメモリを製造する方法であって、
行及び列を含み該行に沿って伸びる複数のワード線を含むメモリセルのアレイを形成することと、
前記複数のワード線における特定のワード線に結合されたダイオードストラッピング回路を形成することであって、それにより、前記特定のワード線が第１の離隔位置のセットにおいて前記第１の導体に結合されるとともに、第２の離隔位置のセットにおいて前記第２の導体に結合され、前記第２の離隔位置のセットにおける位置は、前記第１のセットの間の介在する、ダイオードストラッピング回路を形成することと、
前記ダイオードストラッピング回路に結合され、前記少なくとも１つの対の導体に、前記第１の離隔位置のセットにおける前記位置と前記第２の離隔位置のセットにおける前記位置との間の前記特定のワード線に電流の流れを誘導するバイアス電圧を接続する回路部を形成することと、
を含む、集積回路の上にメモリを製造する方法。
【請求項２０】
前記ダイオードストラッピング回路を形成することは、
前記特定のワード線に結合された第１の複数のダイオードを形成することであって、該第１の複数のダイオードにおけるダイオードは、前記第１の離隔位置のセットにおいて前記特定のワード線に結合されたそれぞれのアノードと、前記第１の導体に結合されたそれぞれのカソードとを有する、第１の複数のダイオードを形成することと、
前記特定のワード線に結合された第２の複数のダイオードを形成することであって、該第２の複数のダイオードにおけるダイオードは、前記第２の離隔位置のセットにおいて前記特定のワード線に結合されたそれぞれのカソードと、前記第２の導体に結合されたそれぞれのアノードとを有する、第２の複数のダイオードを形成することと、
を含む、請求項１９に記載の集積回路の上にメモリを製造する方法。
【請求項２１】
前記集積回路の第１の層に前記ワード線を配置することと、前記第１の層の上方又は下方のいずれかの第２の層に前記導体の少なくとも１つの対を配置することとを含み、前記ダイオードストラッピング回路は、前記第１の層と前記第２の層との間に複数の垂直ダイオードを備える、請求項１９に記載の集積回路の上にメモリを製造する方法。
【請求項２２】
前記ワード線は、前記集積回路の第１の層に配置され、前記少なくとも１つの対の導体は、前記第１の層の上の第２の層に配置され、
前記ダイオードストラッピング回路を形成することは、
第１の位置において前記複数のワード線におけるワード線のセットを横切って配置される第１のコネクタ、及び第２の位置において前記ワード線のセットを横切って配置される第２のコネクタを有する、前記第１の層と前記第２の層との間のパターニングされたコネクタ層を形成することと、
前記ワード線のセットと前記第１のコネクタとの間を接続する第１の層間接続のセットであって、少なくとも１つの層間接続は前記第１のコネクタと前記第１の導体との間を接続する、第１の層間接続のセットを形成することと、
前記ワード線のセットと前記第２のコネクタとの間をバイアス内に接続する第２の層間接続のセットであって、少なくとも１つの層間接続は前記第２のコネクタと前記第２の導体との間を接続する、第２の層間接続のセットを形成することと、
を含む、
ことを特徴とする、請求項１９に記載の集積回路の上にメモリを製造する方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６Ａ】
【図２６Ｂ】
【図２７Ａ】
【図２７Ｂ】
【図２７Ｃ】
【図２７Ｄ】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図５１】
【図５２】
【図５３】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６Ａ】
【図２６Ｂ】
【図２７Ａ】
【図２７Ｂ】
【図２７Ｃ】
【図２７Ｄ】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図５１】
【図５２】
【図５３】
【公開番号】特開２０１２−２３８３７５（Ｐ２０１２−２３８３７５Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−１０４７６７（Ｐ２０１２−１０４７６７）
【出願日】平成２４年５月１日（２０１２．５．１）
【出願人】（５００４５４５１８）マクロニクス インターナショナル カンパニー リミテッド (13)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−１０４７６７（Ｐ２０１２−１０４７６７）
【出願日】平成２４年５月１日（２０１２．５．１）
【出願人】（５００４５４５１８）マクロニクス インターナショナル カンパニー リミテッド (13)
【Ｆターム（参考）】
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