【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】トンネルウィンドウやセレクトゲートの加工寸法のばらつき、およびセレクトゲートのアライメント精度を考慮する必要がなく、セルサイズを小さくすることができる半導体装置およびその製造方法を提供すること。
【解決手段】不揮発性メモリセル７を半導体基板２上に選択的に備える半導体装置１が製造される。この製造方法は、ゲート絶縁膜２３上において不揮発性メモリセル７用のアクティブ領域５に、セレクトゲート１９を選択的に形成する工程と、セレクトゲート１９に対して自己整合的に導入することによってｎ型トンネル拡散層１１を形成する工程と、ゲート絶縁膜２３の一部セレクトゲート１９に対して自己整合的に除去し、その後の熱酸化によりトンネルウィンドウ２５を形成する工程とを含む。 （もっと読む）

【目的】配線間のコンタクト配置において配線間距離をより小さく形成する。
【構成】実施形態の半導体装置は、第１と第２の配線と、第１の絶縁膜と、第２の絶縁膜と、第１のコンタクトと、第２のコンタクトと、を備えている。第１と第２の配線は、基板上に互いに並行するように形成される。第１の絶縁膜は、第１と第２の配線を覆うように形成される。第２の絶縁膜は、第１と第２の制御ゲート線間の所定位置で第１と第２の配線と並行して延びるように形成され、第１の絶縁膜と材料が異なる。第１のコンタクトは、第１と第２の配線間で、前記第２の絶縁膜に対して前記第１の配線側に位置する前記第１の絶縁膜を通して形成される。第２のコンタクトは、前記第１と第２の配線間で、前記第１と第２の配線が延びる方向に沿って前記第１のコンタクトと互いに位置をずらしつつ、前記第２の絶縁膜に対して前記第２の配線側に位置する前記第１の絶縁膜を通して形成される。 （もっと読む）

【課題】 本発明は、ドープされた金属酸化物誘電体材料を有する電子部品及びドープされた金属酸化物誘電体材料を有する電子部品の作製プロセスを提供する。
【解決手段】 ドープされた金属酸化物誘電体材料及びこの材料で作られた電子部品が明らかにされている。金属酸化物はＩＩＩ族又はＶ族金属酸化物（たとえば、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｔａ_２Ｏ_５またはＶ_２Ｏ_５）で、金属ドーパントはＩＶ族元素（Ｚｒ、Ｓｉ、ＴｉおよびＨｆ）である。金属酸化物は約０．１重量パーセントないし約３０重量パーセントのドーパントを含む。本発明のドープされた金属酸化物誘電体は、多くの異なる電子部品及びデバイス中で用いられる。たとえば、ドープされた金属酸化物誘電体は、ＭＯＳデバイスのゲート誘電体として用いられる。ドープされた金属酸化物誘電体はまた、フラッシュメモリデバイスのポリ間誘電体材料としても用いられる。 （もっと読む）

【課題】安定した高速動作を実現しつつ、製造工程も簡素化することが可能な論理回路を提供すること。
【解決手段】この論理回路１は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２のＦＥＴ２Ａ，２Ｂを備える論理回路であって、第１及び第２のＦＥＴ２Ａ，２ＢのうちのＦＥＴ２Ａは、ゲート端子が接続されるゲート電極膜１７と、半導体材料からなるチャネル層１２と、ゲート電極膜１７とチャネル層１２との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層１６と、を有する。 （もっと読む）

【課題】隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、シリコンを含む基板１１と、基板１１の上に設けられた複数のメモリセルと、複数のメモリセルの上方に設けられた配線７と、配線７の上に設けられたリーク抑制層８と、前記リーク抑制層８の上方に設けられた層間絶縁膜１０と、を備えている。そして、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成され、リーク抑制層８の幅寸法は、配線７の幅寸法よりも短いこと、および、隣接するリーク抑制層８の間の寸法は、隣接する配線７の間の寸法よりも長いこと、の少なくともいずれかである。 （もっと読む）

【課題】隣接セルの書き込み閾値の変動を抑制すると共に、制御ゲート電極膜とシリコン基板との間のリーク電流を低減して消去特性を向上させる。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。前記電極間絶縁膜は、第１のシリコン酸化膜、第１のシリコン窒化膜、第２のシリコン酸化膜および第２のシリコン窒化膜を積層形成した積層構造を有する。そして、前記電極間絶縁膜は、前記第２のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚が前記電荷蓄積層の上面上の部分の膜厚より薄くなるように構成した。 （もっと読む）

【課題】高電界リークを低減して、書き込み特性を向上させる。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。そして、前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第２のシリコン窒化膜を有し、前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を消失させた。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】カップリング比の増大と書き込み／消去時のリーク電流の低減とを実現する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体層１１と、半導体層１１上の第１の絶縁層１３と、第１の絶縁層１３上の電荷蓄積層１４と、電荷蓄積層１４上の第２の絶縁層１５と、第２の絶縁層１５上の制御ゲート電極１６とを備える。第２の絶縁層１５は、電荷蓄積層１４側から制御ゲート電極１６側に向かって、第１のランタンアルミネート層LAO、ランタンアルミシリケート層LASO及び第２のランタンアルミネート層LAOを備える。 （もっと読む）

【課題】電源投入時における誤書き込みが発生しにくいメモリ回路を提供する。
【解決手段】メモリ回路１０は、書き込み時のみにソース・ドレイン間に電圧を印加されて書き込まれる、書き込み用のＰチャネル型不揮発性メモリ素子１５と、コントロールゲート及びフローティングゲートがＰチャネル型不揮発性メモリ素子１５のコントロールゲート及びフローティングゲートとそれぞれ共通にされ、読み出し時のみにソース・ドレイン間に電圧を印加されて読み出される、読み出し用のＮチャネル型不揮発性メモリ素子１６と、を備える。 （もっと読む）

【課題】緻密で高耐圧な絶縁膜を提供することを目的とする。
【解決手段】基板上に半導体膜を有し、半導体膜上に第１の絶縁膜を有し、第１の絶縁膜上に導電膜を有し、導電膜上に第２の絶縁膜を有し、第１の絶縁膜は、第２の絶縁膜よりも緻密であり、第１の絶縁膜は、珪素と、酸素と、窒素とを有する。第１の絶縁膜は、希ガスを有し、その膜厚は、１ｎｍ以上１００ｎｍ以下である。このような第１の絶縁膜はゲート絶縁膜として機能させる。 （もっと読む）

【課題】抵抗素子を有する半導体装置に関し、集積度を低下することなく低消費電力化と高い回路精度とを実現しうる半導体装置を提供する。
【解決手段】半導体材料により形成された複数の抵抗素子と、複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する２つの接続ノード間に加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有する。 （もっと読む）

【課題】フラッシュメモリの動作速度及び耐久性を向上させる技術の提供。
【解決手段】メモリが、行及び列を含むメモリセルのアレイを有している。該メモリは、アレイ内の単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加するとともに、単数又は複数のワード線上の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する、ワード線に結合された回路部を有し、第１の離隔位置のセットにおける位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の離隔位置のセットにおける位置と第２の離隔位置のセットにおける位置との間に、単数又は複数のワード線の加熱をもたらす電流の流れが誘導される。 （もっと読む）

【課題】メモリセルが３次元的に積層された不揮発性半導体記憶装置を工程数の増大を抑制しながら製造可能な不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板１０１上にスペーサ膜１０４とチャネル半導体膜１０３とを交互に複数層積層させた積層構造を形成し、積層構造に第１の方向に延在するトレンチを形成する。ついで、トレンチからチャネル半導体膜１０３を第２の方向にリセスして空隙を形成し、空隙内のチャネル半導体膜１０３上にトンネル誘電体膜１０８を形成し、フローティングゲート電極膜１０９を埋め込む。その後、第１の方向に隣接するメモリセル間でフローティングゲート電極膜１０９が分離され、チャネル半導体膜１０３が分離されないように、積層構造を第１の方向に所定の間隔で分割する。また、第２の方向に隣接するメモリセル間でチャネル半導体膜１０３が分離されるように、積層構造を第２の方向に所定の間隔で分割する。 （もっと読む）

【課題】半導体基板の転移を防止しつつ、絶縁膜の埋め込み性を確保するとともに、エッチング耐性を向上させる。
【解決手段】シリコン含有無機ポリマー膜８にアルカリ金属元素またはアルカリ土類金属元素を含有させ、塗布法などの方法にてトレンチ６内に埋め込まれるようにしてシリコン含有無機ポリマー膜８をライナー膜７上に形成し、水蒸気を含む雰囲気中でシリコン含有無機ポリマー膜８の酸化処理を行うことにより、シリコン含有無機ポリマー膜８をシリコン酸化膜９に変化させる。 （もっと読む）

【課題】メモリセルが３次元的に積層された不揮発性半導体記憶装置で、メモリセルの投影面積を小さくすることができ、従来の平面型のフローティングゲート構造と類似の構造の不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、不揮発性半導体記憶装置は、シート状のチャネル半導体膜１１１の高さ方向に複数のメモリセルＭＣを有するメモリストリングが基板上にほぼ垂直に配置される。フローティングゲート電極膜１０９は、第２の方向に延在し、トンネル誘電体膜１１０を介してチャネル半導体膜１１１の第１の主面上に形成される。制御ゲート電極膜１０３は、第１の方向に延在する共通接続部１０３１と、共通接続部１０３１から第２の方向に突出し、フローティングゲート電極膜１０９の上部または下部に電極間絶縁膜１０８を介してメモリセルＭＣごとに設けられる電極構成部１０３２と、を有する。 （もっと読む）

【課題】ＮＡＮＤ型不揮発性メモリを提供する。
【解決手段】ビット線と、ソース線と、複数の不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートと、を有し、ＮＡＮＤ型セルの一方の端子は、選択トランジスタを介して、ビット線に接続され、ＮＡＮＤ型セルの他方の端子は、ソース線に接続されたＮＡＮＤ型不揮発性メモリであって、第１の絶縁膜は、半導体に酸素雰囲気で高密度プラズマ処理を行った後、窒素雰囲気で高密度プラズマ処理を行うことで形成されるＮＡＮＤ型不揮発性メモリ。 （もっと読む）

【課題】 セレクトゲート部におけるゲート閾値電圧が安定した半導体装置の製造方法を提供する。
【解決手段】 実施形態に係る半導体装置の製造方法では、メモリセル部及びセレクトゲート部が形成される。半導体基板上にトンネル絶縁膜が形成され、前記トンネル絶縁膜上に電荷蓄積層が形成される。前記電荷蓄積層、前記トンネル絶縁膜、及び前記半導体基板のエッチングにより素子分離溝部が形成され、前記電荷蓄積層の側面に接するように前記素子分離溝部に素子分離絶縁膜が埋め込まれる。前記電荷蓄積層及び前記素子分離絶縁膜上に電極間絶縁膜が形成され、前記セレクトゲート部において、前記電極間絶縁膜がエッチングされる。前記電極間絶縁膜を覆い、前記電荷蓄積層に接続するシリコン膜が形成され、前記シリコン膜上に金属膜が形成される。熱処理により、前記セレクトゲート部において、前記トンネル絶縁膜に接する前記電荷蓄積層がシリサイド化される。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルへのデータの書き換えが終了したか否かを検知する書き込み終了検知回路と、を有し、駆動回路は、データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）