半導体装置および半導体装置の製造方法
【課題】高電界リークを低減して、書き込み特性を向上させる。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。そして、前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第２のシリコン窒化膜を有し、前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を消失させた。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。そして、前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第２のシリコン窒化膜を有し、前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を消失させた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えばフラッシュメモリ装置においては、多数のメモリセルがワード線方向およびビット線方向に配列されており、各メモリセルは、浮遊ゲート電極膜と制御ゲート電極膜との間に電極間絶縁膜を設けて構成されている。フラッシュメモリ装置の高集積化に伴い、浮遊ゲート電極幅および素子分離溝幅が縮小されている。メモリセルの寸法が縮小すると、書き込み時に電極間絶縁膜へ電界の集中する浮遊ゲート電極頂部またはエッジの割合が増大することから、高電界リークが増大するため、所望の閾値まで書き込み難くなる。
【０００３】
また、電極間絶縁膜として、シリコン窒化膜をシリコン酸化膜で挟んだＯＮＯ構造の積層絶縁膜を用いる場合、電極間絶縁膜のシリコン窒化膜中にトラップされた電子も、浮遊ゲート電極膜へ書き込まれる電子と共に、書き込み特性に寄与する。素子分離溝幅が縮小すると、素子分離絶縁膜上の電極間絶縁膜のシリコン窒化膜中に溜まる電子が、隣接セルの書き込み閾値を変動させるため、誤書き込みが発生することがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２８３１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、高電界リークを低減して、書き込み特性を向上できる半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。そして、前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第２のシリコン窒化膜を有し、前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分の膜厚を選択的に薄くした。
【０００７】
本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程とを備える。そして、前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御電極層を形成する工程とを備える。更に、前記電極間絶縁膜を形成する工程は、少なくともシリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造を含む膜を形成した後、前記積層構造の上に第２のシリコン窒化膜を形成し、前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を局所集中酸化するところに特徴を有する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のメモリセル領域の平面構造を模式的に示す図
【図２】（ａ）は図１中のＡ−Ａ線に沿う断面図、（ｂ）は図１中のＢ−Ｂ線に沿う断面図
【図３】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その１）
【図４】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その２）
【図５】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その３）
【図６】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その４）
【図７】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その５）
【図８】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その６）
【図９】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その７）
【図１０】一製造段階を示す図１中のＢ−Ｂ線に沿う断面図（その８）
【図１１】シリコン窒化膜の膜厚と高電界リークとの関係を示す特性図
【図１２】第２のシリコン窒化膜の膜厚と電子のトラップ量との関係を示す特性図
【発明を実施するための形態】
【０００９】
以下、第１実施形態について、図面を参照して説明する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
（第１実施形態）
図１は、本実施形態の不揮発性半導体記憶装置（半導体装置）のメモリセル領域の平面構造を模式的に示す平面図である。この図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読み出し、書き込み、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択トランジスタ間に複数のメモリセルトランジスタＴｒｍを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
【００１０】
図２（ａ）は、各メモリセルのワード線方向（ゲート幅方向）に沿う断面構造を模式的に示す図（図１中のＡ−Ａ線に沿う断面図）であり、図２（ｂ）は、各メモリセルのビット線方向（ゲート長方向）に沿う断面構造を模式的に示す図（図１中のＢ−Ｂ線に沿う断面図）である。この図２（ａ）、（ｂ）を参照しながら、本実施形態のメモリセル領域におけるゲート電極構造について説明する。
【００１１】
図２（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図１中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ（shallow trench isolation））２を構成している。
【００１２】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧ（制御電極層）とを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００１３】
ゲート絶縁膜（トンネル絶縁膜）７は、シリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸化膜を用いている。浮遊ゲート電極膜ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いている。
【００１４】
電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極膜ＦＧの上部側面、および、浮遊ゲート電極膜ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えば、第１のシリコン酸化膜１１／第１のシリコン窒化膜１２／第２のシリコン酸化膜１３／第２のシリコン窒化膜１４の積層構造の膜、即ち、いわゆるＯＮＯＮ膜を用いている。但し、電極間絶縁膜９の最上部の第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの上面上の部分は、消失し、シリコン酸化膜が形成され、このシリコン酸化膜は第２のシリコン酸化膜１３の一部となっている。この構成の場合、第２のシリコン酸化膜１３のうちの浮遊ゲート電極膜ＦＧの上面上の部分の膜厚寸法ａ１は、他の部分の膜厚寸法ａ２よりも厚くなるように構成されている。
【００１５】
制御ゲート電極膜ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。この導電層（ワード線ＷＬ）１０は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極膜ＣＧを連結する。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。シリサイド層は、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）で構成される。尚、導電層１０をすべてシリサイド層（即ち、シリサイド層単体）で構成しても良い。
【００１６】
また、図２（ｂ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１５によって互いに電気的に分離されている。この溝１５内にはメモリセル間絶縁膜１６が形成されている。このメモリセル間絶縁膜１６としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いている。
【００１７】
メモリセル間絶縁膜１６の上面、制御ゲート電極膜ＣＧの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜１７が形成されている。このライナー絶縁膜１７上には、例えばシリコン酸化膜からなる層間絶縁膜１８が形成されている。ライナー絶縁膜１７は、シリコン酸化膜からなる層間絶縁膜１８の形成時に酸化剤が制御ゲート電極膜ＣＧへ到達することを防ぎ、特に導電層１０のシリサイド層の酸化によるワード線ＷＬの高抵抗化を防ぐ機能を有する。また、制御ゲート電極膜ＣＧ間はライナー絶縁膜１７を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。
【００１８】
上記構成の不揮発性半導体記憶装置は、図示しない周辺回路からワード線ＷＬ及びシリコン基板１のＰウェル間に高電界を印加すると共に、各電気的要素（ソース／ドレイン）に適切な所定電圧を与えることによってメモリセルのデータを消去／書き込み可能に構成されている。この場合、書き込み時には、周辺回路が書き込み選択のワード線ＷＬ（制御ゲート電極膜ＣＧ）に高電圧を印加すると共に、シリコン基板１のＰウェル等に低電圧を印加する。また、消去時には、周辺回路が消去対象のワード線ＷＬ（制御ゲート電極膜ＣＧ）に低電圧を印加すると共に、シリコン基板１のＰウェルに高電圧を印加する。
【００１９】
次に、上記構成の不揮発性半導体記憶装置の製造方法について、図３ないし図１０を参照して説明する。尚、図３ないし図１０は、不揮発性半導体記憶装置のメモリセル領域の製造方法を模式的に示す断面図であって、図３ないし図９は図１中のＡ−Ａ線に沿う断面図であり、図１０は図１中のＢ−Ｂ線に沿う断面図である。
【００２０】
まず、図３に示すように、不純物がドーピングされたシリコン基板１の上面にトンネル絶縁膜としてのゲート絶縁膜７を熱酸化法により例えば６ｎｍ程度の厚さ形成する。続いて、ゲート絶縁膜７の上にＣＶＤ（chemical vapor deposition）法によって浮遊ゲート電極膜ＦＧ（電荷蓄積層）となるリンドープ多結晶シリコン層８を例えば１００ｎｍ程度の厚さ形成する。
【００２１】
次いで、ＣＶＤ法によってマスク膜としてのシリコン窒化膜１９を形成し、更に、ＣＶＤ法によってマスク膜としてのシリコン酸化膜２０を形成する。この後、シリコン酸化膜２０上に、フォトレジスト（図示しない）を塗布し、露光現像することにより上記フォトレジストをパターニングする。
【００２２】
次に、上記パターニングしたフォトレジストを耐エッチングマスク（第１のレジストマスク）にしてＲＩＥ（reactive ion etching）法によりシリコン酸化膜２０をエッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜２０をマスクにしてＲＩＥ法によりシリコン窒化膜１９をエッチングし、次いで、ＲＩＥ法により多結晶シリコン層８（浮遊ゲート電極膜ＦＧ）、ゲート絶縁膜７及びシリコン基板１をエッチングすることにより素子分離のための溝（素子分離溝）４を形成する（図４参照）。この場合、活性領域３の幅寸法及び素子分離溝４の幅寸法は、いずれも例えば５０ｎｍ程度である。
【００２３】
続いて、シリコン酸化膜２０上および素子分離溝４内に例えばポリシラザン塗布技術等を用いて素子分離絶縁膜５としてシリコン酸化膜を形成することによって素子分離溝４を埋め込む。この後、図５に示すように、ＣＭＰ(chemical mechanical polish)法によってシリコン窒化膜１９をストッパーにして平坦化を行うことにより、シリコン窒化膜１９上のシリコン酸化膜２０を除去し、素子分離溝４内にシリコン酸化膜（素子分離絶縁膜）５を残す。
【００２４】
次いで、マスク材であるシリコン窒化膜１９を化学薬液等でエッチングして除去（剥離）し、多結晶シリコン層８の上面を露出させる。続いて、シリコン酸化膜（素子分離絶縁膜）５の上側部分を希フッ酸溶液によってエッチング除去する。このとき、特にメモリセル領域については多結晶シリコン層８の側面の上側部分が露出するまで素子分離絶縁膜５をエッチングし、露出させる側面の高さは、例えば５０ｎｍ程度とする。これによって、図６に示すような構造を得る。
【００２５】
次に、電極間絶縁膜９を全面（即ち、素子分離絶縁膜５の上面、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上部側面、並びに、浮遊ゲート電極膜ＦＧの上面）に形成する。具体的には、まず、図７に示すように、例えばＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法を用いて、第１のシリコン酸化膜１１、第１のシリコン窒化膜１２、第２のシリコン酸化膜１３をこの順に積層形成する。続いて、例えばラジカル窒化法により、上記積層構造（第１のシリコン酸化膜１１／第１のシリコン窒化膜１２／第２のシリコン酸化膜１３）の上に第２のシリコン窒化膜１４を形成する。
【００２６】
尚、第２のシリコン窒化膜１４を形成する際に用いたラジカル窒化法は、窒化ガスを含む雰囲気内でマイクロ波を使ってプラズマを発生させることにより、窒素ラジカルと窒素イオンを発生させて、シリコン窒化膜を形成する方法である。
【００２７】
次に、図８に示すように、局所集中酸化、即ち、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの頂部（上面）に対応する部分を局所集中的に酸化するプロセスを実行することにより、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分を消失させて、シリコン酸化膜を形成する。この形成されたシリコン酸化膜は、第２のシリコン酸化膜１３のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分の一部分（上部部分）となる。これにより、第２のシリコン酸化膜１３のうちの浮遊ゲート電極膜ＦＧの上面上の部分１３ａの膜厚寸法ａ１は、他の部分１３ｂの膜厚寸法ａ２よりも厚くなる。
【００２８】
ここで、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分を局所集中的に酸化するプロセスについて説明する。本実施形態では、局所集中酸化プロセスとして、例えばプラズマ酸化方法を用いた。具体的には、例えば１０〜３００Ｐａ程度の低圧において、酸素ガスを含む雰囲気内でマイクロ波を使ってプラズマを発生させることにより、酸素ラジカルと酸素イオンを発生させて、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分を局所集中的に酸化した。この場合、マイクロ波強度を５００〜５０００Ｗ程度に設定し、シリコン基板温度を室温〜８００℃程度に設定した。また、成膜レートを向上させる目的で、水素ガスと酸素ガスとを反応させて発生した酸化剤により酸化する方法を用いても良い。この場合には、酸素ガスと水素ガスの混合ガスの流量の０．０１〜３０％程度を水素ガス比と設定して、酸化処理することが好ましい。尚、局所集中酸化の酸化量（例えば第２のシリコン酸化膜１３のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分１３ａの膜厚や、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの側面に対応する部分１４ｂについて、どの程度の高さまで酸化消失させるかの高さ調整など）は、プラズマ酸化方法の処理条件によって任意に調整可能である。
【００２９】
さて、上記したようにして電極間絶縁膜９を形成した後は、図９に示すように、電極間絶縁膜９の上に、ＬＰ-ＣＶＤ法を用いて制御ゲート電極膜ＣＧとなるリンドープ多結晶シリコン層１０を例えば１００ｎｍ程度の厚さ形成する。これにより、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分では、電極間絶縁膜９の第２のシリコン酸化膜１３が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に接する。そして、電極間絶縁膜９のうちの素子分離絶縁膜５の上面に対応する部分では、電極間絶縁膜９の第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に接する。また、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの側面に対応する部分では、電極間絶縁膜９の第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に接する。
【００３０】
次に、多結晶シリコン層１０上にＣＶＤ法によりＲＩＥのマスク膜としてのシリコン窒化膜２１（図１０参照）を形成する。続いて、シリコン窒化膜２１上に、前記第１のレジストマスクのパターンと直交するパターンを有する第２のレジストマスク（図示せず）を形成する。この後、第２のレジストマスクをマスクにしてＲＩＥ法によりマスク膜（シリコン窒化膜２１）、多結晶シリコン層（導電層）１０、電極間絶縁膜９、多結晶シリコン層８及びゲート絶縁膜７を順次エッチングし、電極分離用の溝１５を形成する（図１０参照）。これにより、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）、電極間絶縁膜９および制御ゲート電極膜ＣＧ（多結晶シリコン層１０）の積層ゲート構造が形成される。積層ゲート構造の幅寸法および積層ゲート構造間の間隔寸法は、いずれも５０ｎｍ程度である。
【００３１】
次いで、膜厚が例えば１０ｎｍ程度のゲート側壁膜（図示しない）を、熱酸化法およびＣＶＤ法により形成する。続いて、イオン注入法と熱アニールによりソース／ドレイン領域となる不純物拡散層６（図２（ｂ）参照）を形成する。次に、溝１５内にメモリセル間絶縁膜１６（図２（ｂ）参照）を形成したあと、平坦化し、落とし込む。更に、多結晶シリコン層１０の上部にニッケルシリサイド層を形成した後、図２（ｂ）に示すように、ライナー絶縁膜１７と層間絶縁膜１８を形成する。この後、公知の技術を用いて配線等（図示しない）を形成する。
【００３２】
以上のようにして、シリコン基板（半導体基板上）１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成された浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧと、浮遊ゲート電極膜ＦＧ下のチャネル領域を挟む不純物拡散層６とを備えた不揮発性半導体記憶装置が得られる。
【００３３】
このようにして得られた不揮発性半導体記憶装置の各メモリセルでは，シリコン基板１と制御ゲート電極膜ＣＧとの間に高電圧を印加することで、カップリング比に応じた電界がゲート絶縁膜７に印加され、ゲート絶縁膜７にトンネル電流が流れる。その結果、浮遊ゲート電極膜ＦＧの蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。実際の不揮発性半導体記憶装置では、複数のメモリセルがワード線方向及びビット線方向に配列されている。このような構成の不揮発性半導体記憶装置としては、例えば、直列接続された複数のメモリセルを選択トランジスタ間に設けた構成を有するＮＡＮＤ型フラッシュメモリ装置がある。
【００３４】
ここで、本実施形態の上記した構造の電極間絶縁膜９の作用効果について説明する。電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分では、電極間絶縁膜９の第２のシリコン酸化膜１３が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に直接接し、電極間絶縁膜９のうちの素子分離絶縁膜５の上面に対応する部分では、電極間絶縁膜９の第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に直接接する。このように構成したので、データの書き込み時には、浮遊ゲート電極膜ＦＧの頂部における電極間絶縁膜９の第２のシリコン酸化膜１３の膜厚が厚いことから（図１０参照）、電極間絶縁膜９のリーク電流を低減することができる。これと共に、電極間絶縁膜９のうちの素子分離絶縁膜５の上面に対応する部分では、電極間絶縁膜９の第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧに直接接することから（図９参照）、データの消去時には、制御ゲート電極膜ＣＧに接する第２のシリコン窒化膜１４がバリアとなるため、素子分離絶縁膜５の上面上の電極間絶縁膜９の第１のシリコン窒化膜１２中に電子が捕獲されることを抑制できる。このため、隣接セルの閾値変動（誤書き込み）を回避することができ、従って、書き込み特性を改善できる。
【００３５】
ところで、不揮発性半導体記憶装置においては、微細化により浮遊ゲート電極頂部の形状が曲率の大きい（曲がり具合がきつい）凸形状に形成された場合、データの書き込み時に電圧を印加すると、浮遊ゲート電極頂部で電界集中が発生し、電極間絶縁膜のリーク電流（高電界リーク）が増大する。また、浮遊ゲート電極頂部の形状が平面の場合であっても、エッジの部分で同様の問題が発生する。即ち、書き込み時に発生する電極間絶縁膜のリーク電流は、浮遊ゲート電極頂部のエッジ部分で増大する。
【００３６】
図１１は、電極間絶縁膜を構成する複数の絶縁膜のうちの制御ゲート電極に直接接する（または膜厚が１ｎｍ程度以下の薄いシリコン酸化膜を介在させて近接する）シリコン窒化膜の膜厚を変化させながら、電極間絶縁膜の浮遊ゲート電極側から制御ゲート電極側へ電子がリークする電流密度を測定した結果を示す特性図である。この図１１から、制御ゲート電極に（近）接するシリコン窒化膜を薄膜化することにより、高電界リークを低減できることがわかる。従って、本実施形態では、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分では、電極間絶縁膜９のシリコン酸化膜１３が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に直接接する、即ち、制御ゲート電極膜ＣＧに接するシリコン窒化膜の膜厚を０とする（消失させる）ように構成したので、浮遊ゲート電極頂部での高電界リークを低減することができ、書き込み特性を改善できる。
【００３７】
しかし、単純に制御ゲート電極膜ＣＧに接するシリコン窒化膜を形成しないように構成すると、書き込み時の高電界リークは低減できるが、隣接セルの閾値変動(誤書き込み)が発生し易くなる。このような閾値変動が発生する理由は、制御ゲート電極膜ＣＧに接するシリコン窒化膜が形成されていないと、データの消去時に、電極間絶縁膜のうちのシリコン酸化膜に挟まれたシリコン窒化膜へのリーク電流が増加し、このシリコン窒化膜にトラップされる電子の量が増加するためである。
【００３８】
ここで、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を積層形成した構造において、更にその上に第２のシリコン窒化膜（制御ゲート電極に直接接し消去時は電子注入側となるシリコン窒化膜）を形成した構成の電極間絶縁膜について、消去時における電極間絶縁膜への電子トラップ量を測定した結果を、図１２に示す。この図１２において、棒グラフＡ１は第２のシリコン窒化膜を形成した構成、棒グラフＡ２は第２のシリコン窒化膜を薄膜化した構成、棒グラフＡ３は第２のシリコン窒化膜を消失させた構成である。図１２から、 第２のシリコン窒化膜を薄膜化していくと、電子トラップ量が増加することがわかる。このようになる理由は、消去時に電界が電極間絶縁膜に印加された際に、シリコン酸化膜よりも誘電率が高い第２のシリコン窒化膜が薄膜化することに伴い、電子が直接トンネルする距離が減少し、シリコン酸化膜に挟まれたシリコン窒化膜へリークするトンネル電流が増加することから、シリコン酸化膜に挟まれたシリコン窒化膜にトラップされる電子量が増加するものと考えている。
【００３９】
そして、シリコン窒化膜にトラップされる電子も、浮遊ゲート電極に書き込まれる電子と共に、書き込み特性に寄与する。このため、さらなる素子分離溝幅の縮小が進められると、素子分離絶縁膜上のシリコン窒化膜に溜まる電子が、隣接セルの書き込み閾値を変動させ、誤書き込みを発生させてしまう。
【００４０】
これに対して、本実施形態では、電極間絶縁膜９のうちの浮遊ゲート電極頂部上では、第２のシリコン酸化膜１３が制御ゲート電極膜ＣＧに接し、素子分離絶縁膜５の上面上では、第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧに接する構造とした。これにより、データの消去時には、素子分離絶縁膜５の上面上の電極間絶縁膜９に電子が捕獲されることを抑制しつつ、データの書き込み時には、浮遊ゲート電極頂部における電極間絶縁膜９のリーク電流を低減することができる。この結果、本実施形態によれば、隣接セルの閾値変動（誤書き込み）を抑制しつつ、書き込み特性を改善することができる。
【００４１】
更に、本実施形態によれば、電極間絶縁膜９の第２のシリコン窒化膜１４を、浮遊ゲート電極頂部で消失させ、素子分離絶縁膜５上で残すように構成した後、メモリセルを形成する工程（図１０参照）まで実行し、その後、後酸化を行うと、電極間絶縁膜９のうちの最上部および最下部にシリコン窒化膜がないシリコン酸化膜の端部には、バーズビークが選択的に形成されることがある。具体的には、浮遊ゲート電極頂部（上面）においては、電極間絶縁膜９の最上部の第２のシリコン窒化膜１４が消失しているため、バーズビークが形成されて第２のシリコン酸化膜１３の膜厚が厚くなり、浮遊ゲート電極側面においては、第２のシリコン窒化膜１４が残っているので、バーズビークが形成されず、第２のシリコン酸化膜１３の膜厚は薄いままとなる。このような構成の場合、データの書き込み時には、電界集中が発生する浮遊ゲート電極頂部の電極間絶縁膜９を厚膜化させて電界を緩和することができるため、高電界リークを低減できる。
【００４２】
（その他の実施形態）
以上説明した第１実施形態に加えて以下のような構成を採用しても良い。
第１実施形態では、電極間絶縁膜９の第２のシリコン窒化膜１４を浮遊ゲート電極頂部で消失させるように構成したが、これに代えて、第２のシリコン窒化膜１４の膜厚を、浮遊ゲート電極頂部で薄くし、素子分離絶縁膜５の上面上で厚くするように構成しても良く、このように構成した場合も、第１実施形態とほぼ同様の効果が得られる。即ち、上記構成の場合、浮遊ゲート電極頂部では、制御ゲート電極膜ＣＧに接する第２のシリコン窒化膜１４の膜厚が薄いので、図１１に示すように、データの書き込み時の高電界リークを低減でき、書き込み特性を改善できる。そして、素子分離絶縁膜５の上面上では、膜厚が厚い第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧに接するから、データの消去時には第２のシリコン窒化膜１４がバリアとなり第１、第２のシリコン酸化膜１１、１３に挟まれた第１のシリコン窒化膜１２にトラップされる電子を減少させることができ（図１２参照）、隣接セルの閾値変動（誤書き込み）を抑制できる。
【００４３】
ここで、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの上面上の部分の膜厚を選択的に薄くした構造を形成する方法について簡単に説明する。この場合、好ましくは第２のシリコン窒化膜１４を、ＬＰ−ＣＶＤ法等の堆積シリコン窒化膜を形成する方法（後述する）を用いて形成する。この後、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの頂部（上面）に対応する部分を局所集中的に酸化することで、第２のシリコン窒化膜１４の膜厚を、浮遊ゲート電極頂部で薄くし、素子分離絶縁膜５の上面上で厚くする。このとき、浮遊ゲート電極膜ＦＧの頂部では、膜厚を薄くした第２のシリコン窒化膜１４の上にシリコン酸化膜が形成されるので、ウエットエッチング等により第２のシリコン窒化膜１４上のシリコン酸化膜を除去する。このようにして電極間絶縁膜９を形成した後は、第１実施形態と同様にして、電極間絶縁膜９の上に導電層（制御ゲート電極膜ＣＧ）１０を形成する。これにより、第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧに接すると共に、浮遊ゲート電極頂部において第２のシリコン窒化膜１４の膜厚が薄く、素子分離絶縁膜５の上面上において第２のシリコン窒化膜１４の膜厚が厚く構成された構造が形成される。
【００４４】
また、第１実施形態では、第２のシリコン窒化膜１４を浮遊ゲート電極頂部で消失させ、且つ、第２のシリコン窒化膜１４のうちの浮遊ゲート電極側面に対応する部分は消失させないで残し、浮遊ゲート電極側面上の第１のシリコン窒化膜１２にトラップされる電子量を低減することで、隣接セルの閾値変動（誤書き込み）を抑制するように構成した。これに対し、浮遊ゲート電極側面上においても高電界リークを抑制することが要求されるデバイスの場合には、第２のシリコン窒化膜１４のうちの浮遊ゲート電極側面に対応する部分も消失させるように構成することが好ましい。
【００４５】
また、第２のシリコン窒化膜１４のうちの浮遊ゲート電極側面に対応する部分について、残す部分の高さ位置を高低調整するように構成しても良い。具体的には、浮遊ゲート電極側面上において、第１のシリコン窒化膜１２にトラップされる電子量の低減に対するデバイス上の要求の程度が、高電界リークの抑制に対するデバイス上の要求の程度よりも大きい場合には、上記残す部分の高さ位置を高くし、反対に、高電界リークの抑制に対するデバイス上の要求の程度が、第１のシリコン窒化膜１２にトラップされる電子量の低減に対するデバイス上の要求の程度よりも大きい場合には、上記残す部分の高さ位置を低くするように調整することが好ましい。
【００４６】
さらに、第１実施形態では、第２のシリコン窒化膜１４の下部に、シリコン窒化膜１２を２層の第１、第２のシリコン酸化膜１１、１３で挟んだ積層構造を形成したが、これに代えて、シリコン窒化膜よりも誘電率が高い高誘電率膜（例えばアルミナや酸化ハフニウム等）を２層のシリコン酸化膜で挟んだ積層構造を形成しても良い。また、高誘電率膜とシリコン酸化膜の積層構造、即ち、素子分離絶縁膜５の上面上で素子分離絶縁膜（シリコン酸化膜）５とシリコン酸化膜とで高誘電率膜を挟んだ構造を形成しても良い。このように構成した場合も、第２のシリコン窒化膜１４を、浮遊ゲート電極頂部で消失させ（または膜厚を薄くし）、素子分離絶縁膜５の上面上で残すように構成すれば、データの書き込み時に高電界リークを低減でき、データの消去時にシリコン酸化膜で挟まれた高誘電率膜にトラップされる電子量を低減することができる。
【００４７】
また、第１実施形態の場合、浮遊ゲート電極側面および素子分離絶縁膜５の上面上においては、電極間絶縁膜９の第２のシリコン窒化膜１４上に制御ゲート電極膜ＣＧを直接接するように形成したが、このように構成することで、固定電荷の増加に伴う閾値の変動や、界面準位の増加などがデバイス上許容し難い場合には、第２のシリコン窒化膜１４上に界面特性を調整する目的でシリコン酸化膜を１ｎｍ以下程度の膜厚で形成しても良い。尚、この１ｎｍ以下程度の膜厚のシリコン酸化膜は、局所集中酸化時（条件によっては）形成されるシリコン酸化膜であっても良い。
【００４８】
さらに、第１実施形態では、電極間絶縁膜９として、第１のシリコン酸化膜１１／第１のシリコン窒化膜１２／第２のシリコン酸化膜１３／第２のシリコン窒化膜１４の積層構造の膜、即ち、いわゆるＯＮＯＮ膜を用いたが、これに限られるものではなく、例えば第１のシリコン酸化膜１１の下面にシリコン窒化膜を形成したＮＯＮＯＮ積層構造の膜を用いても良いし、また、シリコン窒化膜／シリコン酸化膜／高誘電率膜／シリコン酸化膜／シリコン窒化膜の積層構造の膜を用いても良い。
【００４９】
また、第１実施形態では、電極間絶縁膜９の第１、第２のシリコン酸化膜１１、１３や第１のシリコン窒化膜１２の形成方法としてＬＰ-ＣＶＤ法を用いたが、これに限られるものではなく、例えばＡＬＤ（atomic layer deposition）法や酸化等を用いて第１、第２のシリコン酸化膜１１、１３を形成しても良いし、また、ラジカル窒化法やＡＬＤ法等を用いて第１のシリコン窒化膜１２を形成しても良い。
【００５０】
更に、第１実施形態では、電極間絶縁膜９の第２のシリコン窒化膜１４の形成方法としてラジカル窒化法を用いたが、これに代えて、ＬＰ−ＣＶＤ法やＡＬＤ法を用いても良い。Ｓｉ原料としては、ジシラン、ＤＣＳ（Dichlorosilane、ＳｉＨ2Ｃｌ2）、ＨＣＤ（Hexachloro Disilane、Ｓｉ2Ｃｌ6）等の無機材料や、Ｓｉにアミノ基を結合させた有機Ｓｉソースを用い、Ｎ原料としては、ＮＨ3やラジカル窒素等を用いて窒化膜を堆積させることができる。このような堆積シリコン窒化膜を形成する方法を用いる場合には、ラジカル窒化法を用いる場合に比べて、局所集中酸化によって、浮遊ゲート電極側面や素子分離絶縁膜５の上面においても堆積シリコン窒化膜が酸化され易くなり、（条件によっては）電極間絶縁膜９の最上部に薄膜のシリコン酸化膜が形成されることもある。このシリコン酸化膜は、膜厚が１ｎｍ以下程度であればデバイスに対して大きな影響はないが、カップリング等の問題で、デバイス上許容し難い場合には、ウエットエッチング等の等方性エッチングを用いて上記薄膜のシリコン酸化膜を除去するように構成しても良い。
【００５１】
また、第１実施形態では、局所集中酸化処理法として、プラズマ酸化方法を用いたが、永久磁石を用いて、永久磁石の磁力線とＲＦ電極に印加した高周波電界との相互作用により発生したプラズマを利用して、酸化処理する方法も適用可能である。更に、局所集中酸化処理法は、ラジカル酸化法に限定されるものではなく、局所集中性をもった酸化処理法であれば、同様の効果が得られる。更にまた、酸化処理回数に制限は無く、浮遊ゲート電極頂部において第２のシリコン窒化膜１４が所望の膜厚（消失または所望の薄膜）となる範囲で酸化処理回数や酸化量を調整すれば良い。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
図面中、１はシリコン基板、２は素子分離領域、３は活性領域、４は素子分離溝、５は素子分離絶縁膜、７はゲート絶縁膜、８は多結晶シリコン層、９は電極間絶縁膜、１０は導電層、１１は第１のシリコン酸化膜、１２は第１のシリコン窒化膜、１３は第２のシリコン酸化膜、１４は第２のシリコン窒化膜である。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えばフラッシュメモリ装置においては、多数のメモリセルがワード線方向およびビット線方向に配列されており、各メモリセルは、浮遊ゲート電極膜と制御ゲート電極膜との間に電極間絶縁膜を設けて構成されている。フラッシュメモリ装置の高集積化に伴い、浮遊ゲート電極幅および素子分離溝幅が縮小されている。メモリセルの寸法が縮小すると、書き込み時に電極間絶縁膜へ電界の集中する浮遊ゲート電極頂部またはエッジの割合が増大することから、高電界リークが増大するため、所望の閾値まで書き込み難くなる。
【０００３】
また、電極間絶縁膜として、シリコン窒化膜をシリコン酸化膜で挟んだＯＮＯ構造の積層絶縁膜を用いる場合、電極間絶縁膜のシリコン窒化膜中にトラップされた電子も、浮遊ゲート電極膜へ書き込まれる電子と共に、書き込み特性に寄与する。素子分離溝幅が縮小すると、素子分離絶縁膜上の電極間絶縁膜のシリコン窒化膜中に溜まる電子が、隣接セルの書き込み閾値を変動させるため、誤書き込みが発生することがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２８３１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、高電界リークを低減して、書き込み特性を向上できる半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。そして、前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第２のシリコン窒化膜を有し、前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分の膜厚を選択的に薄くした。
【０００７】
本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程とを備える。そして、前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御電極層を形成する工程とを備える。更に、前記電極間絶縁膜を形成する工程は、少なくともシリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造を含む膜を形成した後、前記積層構造の上に第２のシリコン窒化膜を形成し、前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を局所集中酸化するところに特徴を有する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のメモリセル領域の平面構造を模式的に示す図
【図２】（ａ）は図１中のＡ−Ａ線に沿う断面図、（ｂ）は図１中のＢ−Ｂ線に沿う断面図
【図３】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その１）
【図４】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その２）
【図５】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その３）
【図６】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その４）
【図７】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その５）
【図８】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その６）
【図９】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その７）
【図１０】一製造段階を示す図１中のＢ−Ｂ線に沿う断面図（その８）
【図１１】シリコン窒化膜の膜厚と高電界リークとの関係を示す特性図
【図１２】第２のシリコン窒化膜の膜厚と電子のトラップ量との関係を示す特性図
【発明を実施するための形態】
【０００９】
以下、第１実施形態について、図面を参照して説明する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
（第１実施形態）
図１は、本実施形態の不揮発性半導体記憶装置（半導体装置）のメモリセル領域の平面構造を模式的に示す平面図である。この図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読み出し、書き込み、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択トランジスタ間に複数のメモリセルトランジスタＴｒｍを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
【００１０】
図２（ａ）は、各メモリセルのワード線方向（ゲート幅方向）に沿う断面構造を模式的に示す図（図１中のＡ−Ａ線に沿う断面図）であり、図２（ｂ）は、各メモリセルのビット線方向（ゲート長方向）に沿う断面構造を模式的に示す図（図１中のＢ−Ｂ線に沿う断面図）である。この図２（ａ）、（ｂ）を参照しながら、本実施形態のメモリセル領域におけるゲート電極構造について説明する。
【００１１】
図２（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図１中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ（shallow trench isolation））２を構成している。
【００１２】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧ（制御電極層）とを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００１３】
ゲート絶縁膜（トンネル絶縁膜）７は、シリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸化膜を用いている。浮遊ゲート電極膜ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いている。
【００１４】
電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極膜ＦＧの上部側面、および、浮遊ゲート電極膜ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えば、第１のシリコン酸化膜１１／第１のシリコン窒化膜１２／第２のシリコン酸化膜１３／第２のシリコン窒化膜１４の積層構造の膜、即ち、いわゆるＯＮＯＮ膜を用いている。但し、電極間絶縁膜９の最上部の第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの上面上の部分は、消失し、シリコン酸化膜が形成され、このシリコン酸化膜は第２のシリコン酸化膜１３の一部となっている。この構成の場合、第２のシリコン酸化膜１３のうちの浮遊ゲート電極膜ＦＧの上面上の部分の膜厚寸法ａ１は、他の部分の膜厚寸法ａ２よりも厚くなるように構成されている。
【００１５】
制御ゲート電極膜ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。この導電層（ワード線ＷＬ）１０は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極膜ＣＧを連結する。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。シリサイド層は、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）で構成される。尚、導電層１０をすべてシリサイド層（即ち、シリサイド層単体）で構成しても良い。
【００１６】
また、図２（ｂ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１５によって互いに電気的に分離されている。この溝１５内にはメモリセル間絶縁膜１６が形成されている。このメモリセル間絶縁膜１６としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いている。
【００１７】
メモリセル間絶縁膜１６の上面、制御ゲート電極膜ＣＧの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜１７が形成されている。このライナー絶縁膜１７上には、例えばシリコン酸化膜からなる層間絶縁膜１８が形成されている。ライナー絶縁膜１７は、シリコン酸化膜からなる層間絶縁膜１８の形成時に酸化剤が制御ゲート電極膜ＣＧへ到達することを防ぎ、特に導電層１０のシリサイド層の酸化によるワード線ＷＬの高抵抗化を防ぐ機能を有する。また、制御ゲート電極膜ＣＧ間はライナー絶縁膜１７を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。
【００１８】
上記構成の不揮発性半導体記憶装置は、図示しない周辺回路からワード線ＷＬ及びシリコン基板１のＰウェル間に高電界を印加すると共に、各電気的要素（ソース／ドレイン）に適切な所定電圧を与えることによってメモリセルのデータを消去／書き込み可能に構成されている。この場合、書き込み時には、周辺回路が書き込み選択のワード線ＷＬ（制御ゲート電極膜ＣＧ）に高電圧を印加すると共に、シリコン基板１のＰウェル等に低電圧を印加する。また、消去時には、周辺回路が消去対象のワード線ＷＬ（制御ゲート電極膜ＣＧ）に低電圧を印加すると共に、シリコン基板１のＰウェルに高電圧を印加する。
【００１９】
次に、上記構成の不揮発性半導体記憶装置の製造方法について、図３ないし図１０を参照して説明する。尚、図３ないし図１０は、不揮発性半導体記憶装置のメモリセル領域の製造方法を模式的に示す断面図であって、図３ないし図９は図１中のＡ−Ａ線に沿う断面図であり、図１０は図１中のＢ−Ｂ線に沿う断面図である。
【００２０】
まず、図３に示すように、不純物がドーピングされたシリコン基板１の上面にトンネル絶縁膜としてのゲート絶縁膜７を熱酸化法により例えば６ｎｍ程度の厚さ形成する。続いて、ゲート絶縁膜７の上にＣＶＤ（chemical vapor deposition）法によって浮遊ゲート電極膜ＦＧ（電荷蓄積層）となるリンドープ多結晶シリコン層８を例えば１００ｎｍ程度の厚さ形成する。
【００２１】
次いで、ＣＶＤ法によってマスク膜としてのシリコン窒化膜１９を形成し、更に、ＣＶＤ法によってマスク膜としてのシリコン酸化膜２０を形成する。この後、シリコン酸化膜２０上に、フォトレジスト（図示しない）を塗布し、露光現像することにより上記フォトレジストをパターニングする。
【００２２】
次に、上記パターニングしたフォトレジストを耐エッチングマスク（第１のレジストマスク）にしてＲＩＥ（reactive ion etching）法によりシリコン酸化膜２０をエッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜２０をマスクにしてＲＩＥ法によりシリコン窒化膜１９をエッチングし、次いで、ＲＩＥ法により多結晶シリコン層８（浮遊ゲート電極膜ＦＧ）、ゲート絶縁膜７及びシリコン基板１をエッチングすることにより素子分離のための溝（素子分離溝）４を形成する（図４参照）。この場合、活性領域３の幅寸法及び素子分離溝４の幅寸法は、いずれも例えば５０ｎｍ程度である。
【００２３】
続いて、シリコン酸化膜２０上および素子分離溝４内に例えばポリシラザン塗布技術等を用いて素子分離絶縁膜５としてシリコン酸化膜を形成することによって素子分離溝４を埋め込む。この後、図５に示すように、ＣＭＰ(chemical mechanical polish)法によってシリコン窒化膜１９をストッパーにして平坦化を行うことにより、シリコン窒化膜１９上のシリコン酸化膜２０を除去し、素子分離溝４内にシリコン酸化膜（素子分離絶縁膜）５を残す。
【００２４】
次いで、マスク材であるシリコン窒化膜１９を化学薬液等でエッチングして除去（剥離）し、多結晶シリコン層８の上面を露出させる。続いて、シリコン酸化膜（素子分離絶縁膜）５の上側部分を希フッ酸溶液によってエッチング除去する。このとき、特にメモリセル領域については多結晶シリコン層８の側面の上側部分が露出するまで素子分離絶縁膜５をエッチングし、露出させる側面の高さは、例えば５０ｎｍ程度とする。これによって、図６に示すような構造を得る。
【００２５】
次に、電極間絶縁膜９を全面（即ち、素子分離絶縁膜５の上面、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上部側面、並びに、浮遊ゲート電極膜ＦＧの上面）に形成する。具体的には、まず、図７に示すように、例えばＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法を用いて、第１のシリコン酸化膜１１、第１のシリコン窒化膜１２、第２のシリコン酸化膜１３をこの順に積層形成する。続いて、例えばラジカル窒化法により、上記積層構造（第１のシリコン酸化膜１１／第１のシリコン窒化膜１２／第２のシリコン酸化膜１３）の上に第２のシリコン窒化膜１４を形成する。
【００２６】
尚、第２のシリコン窒化膜１４を形成する際に用いたラジカル窒化法は、窒化ガスを含む雰囲気内でマイクロ波を使ってプラズマを発生させることにより、窒素ラジカルと窒素イオンを発生させて、シリコン窒化膜を形成する方法である。
【００２７】
次に、図８に示すように、局所集中酸化、即ち、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの頂部（上面）に対応する部分を局所集中的に酸化するプロセスを実行することにより、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分を消失させて、シリコン酸化膜を形成する。この形成されたシリコン酸化膜は、第２のシリコン酸化膜１３のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分の一部分（上部部分）となる。これにより、第２のシリコン酸化膜１３のうちの浮遊ゲート電極膜ＦＧの上面上の部分１３ａの膜厚寸法ａ１は、他の部分１３ｂの膜厚寸法ａ２よりも厚くなる。
【００２８】
ここで、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分を局所集中的に酸化するプロセスについて説明する。本実施形態では、局所集中酸化プロセスとして、例えばプラズマ酸化方法を用いた。具体的には、例えば１０〜３００Ｐａ程度の低圧において、酸素ガスを含む雰囲気内でマイクロ波を使ってプラズマを発生させることにより、酸素ラジカルと酸素イオンを発生させて、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分を局所集中的に酸化した。この場合、マイクロ波強度を５００〜５０００Ｗ程度に設定し、シリコン基板温度を室温〜８００℃程度に設定した。また、成膜レートを向上させる目的で、水素ガスと酸素ガスとを反応させて発生した酸化剤により酸化する方法を用いても良い。この場合には、酸素ガスと水素ガスの混合ガスの流量の０．０１〜３０％程度を水素ガス比と設定して、酸化処理することが好ましい。尚、局所集中酸化の酸化量（例えば第２のシリコン酸化膜１３のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分１３ａの膜厚や、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの側面に対応する部分１４ｂについて、どの程度の高さまで酸化消失させるかの高さ調整など）は、プラズマ酸化方法の処理条件によって任意に調整可能である。
【００２９】
さて、上記したようにして電極間絶縁膜９を形成した後は、図９に示すように、電極間絶縁膜９の上に、ＬＰ-ＣＶＤ法を用いて制御ゲート電極膜ＣＧとなるリンドープ多結晶シリコン層１０を例えば１００ｎｍ程度の厚さ形成する。これにより、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分では、電極間絶縁膜９の第２のシリコン酸化膜１３が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に接する。そして、電極間絶縁膜９のうちの素子分離絶縁膜５の上面に対応する部分では、電極間絶縁膜９の第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に接する。また、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの側面に対応する部分では、電極間絶縁膜９の第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に接する。
【００３０】
次に、多結晶シリコン層１０上にＣＶＤ法によりＲＩＥのマスク膜としてのシリコン窒化膜２１（図１０参照）を形成する。続いて、シリコン窒化膜２１上に、前記第１のレジストマスクのパターンと直交するパターンを有する第２のレジストマスク（図示せず）を形成する。この後、第２のレジストマスクをマスクにしてＲＩＥ法によりマスク膜（シリコン窒化膜２１）、多結晶シリコン層（導電層）１０、電極間絶縁膜９、多結晶シリコン層８及びゲート絶縁膜７を順次エッチングし、電極分離用の溝１５を形成する（図１０参照）。これにより、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）、電極間絶縁膜９および制御ゲート電極膜ＣＧ（多結晶シリコン層１０）の積層ゲート構造が形成される。積層ゲート構造の幅寸法および積層ゲート構造間の間隔寸法は、いずれも５０ｎｍ程度である。
【００３１】
次いで、膜厚が例えば１０ｎｍ程度のゲート側壁膜（図示しない）を、熱酸化法およびＣＶＤ法により形成する。続いて、イオン注入法と熱アニールによりソース／ドレイン領域となる不純物拡散層６（図２（ｂ）参照）を形成する。次に、溝１５内にメモリセル間絶縁膜１６（図２（ｂ）参照）を形成したあと、平坦化し、落とし込む。更に、多結晶シリコン層１０の上部にニッケルシリサイド層を形成した後、図２（ｂ）に示すように、ライナー絶縁膜１７と層間絶縁膜１８を形成する。この後、公知の技術を用いて配線等（図示しない）を形成する。
【００３２】
以上のようにして、シリコン基板（半導体基板上）１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成された浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧと、浮遊ゲート電極膜ＦＧ下のチャネル領域を挟む不純物拡散層６とを備えた不揮発性半導体記憶装置が得られる。
【００３３】
このようにして得られた不揮発性半導体記憶装置の各メモリセルでは，シリコン基板１と制御ゲート電極膜ＣＧとの間に高電圧を印加することで、カップリング比に応じた電界がゲート絶縁膜７に印加され、ゲート絶縁膜７にトンネル電流が流れる。その結果、浮遊ゲート電極膜ＦＧの蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。実際の不揮発性半導体記憶装置では、複数のメモリセルがワード線方向及びビット線方向に配列されている。このような構成の不揮発性半導体記憶装置としては、例えば、直列接続された複数のメモリセルを選択トランジスタ間に設けた構成を有するＮＡＮＤ型フラッシュメモリ装置がある。
【００３４】
ここで、本実施形態の上記した構造の電極間絶縁膜９の作用効果について説明する。電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分では、電極間絶縁膜９の第２のシリコン酸化膜１３が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に直接接し、電極間絶縁膜９のうちの素子分離絶縁膜５の上面に対応する部分では、電極間絶縁膜９の第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に直接接する。このように構成したので、データの書き込み時には、浮遊ゲート電極膜ＦＧの頂部における電極間絶縁膜９の第２のシリコン酸化膜１３の膜厚が厚いことから（図１０参照）、電極間絶縁膜９のリーク電流を低減することができる。これと共に、電極間絶縁膜９のうちの素子分離絶縁膜５の上面に対応する部分では、電極間絶縁膜９の第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧに直接接することから（図９参照）、データの消去時には、制御ゲート電極膜ＣＧに接する第２のシリコン窒化膜１４がバリアとなるため、素子分離絶縁膜５の上面上の電極間絶縁膜９の第１のシリコン窒化膜１２中に電子が捕獲されることを抑制できる。このため、隣接セルの閾値変動（誤書き込み）を回避することができ、従って、書き込み特性を改善できる。
【００３５】
ところで、不揮発性半導体記憶装置においては、微細化により浮遊ゲート電極頂部の形状が曲率の大きい（曲がり具合がきつい）凸形状に形成された場合、データの書き込み時に電圧を印加すると、浮遊ゲート電極頂部で電界集中が発生し、電極間絶縁膜のリーク電流（高電界リーク）が増大する。また、浮遊ゲート電極頂部の形状が平面の場合であっても、エッジの部分で同様の問題が発生する。即ち、書き込み時に発生する電極間絶縁膜のリーク電流は、浮遊ゲート電極頂部のエッジ部分で増大する。
【００３６】
図１１は、電極間絶縁膜を構成する複数の絶縁膜のうちの制御ゲート電極に直接接する（または膜厚が１ｎｍ程度以下の薄いシリコン酸化膜を介在させて近接する）シリコン窒化膜の膜厚を変化させながら、電極間絶縁膜の浮遊ゲート電極側から制御ゲート電極側へ電子がリークする電流密度を測定した結果を示す特性図である。この図１１から、制御ゲート電極に（近）接するシリコン窒化膜を薄膜化することにより、高電界リークを低減できることがわかる。従って、本実施形態では、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの頂部に対応する部分では、電極間絶縁膜９のシリコン酸化膜１３が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に直接接する、即ち、制御ゲート電極膜ＣＧに接するシリコン窒化膜の膜厚を０とする（消失させる）ように構成したので、浮遊ゲート電極頂部での高電界リークを低減することができ、書き込み特性を改善できる。
【００３７】
しかし、単純に制御ゲート電極膜ＣＧに接するシリコン窒化膜を形成しないように構成すると、書き込み時の高電界リークは低減できるが、隣接セルの閾値変動(誤書き込み)が発生し易くなる。このような閾値変動が発生する理由は、制御ゲート電極膜ＣＧに接するシリコン窒化膜が形成されていないと、データの消去時に、電極間絶縁膜のうちのシリコン酸化膜に挟まれたシリコン窒化膜へのリーク電流が増加し、このシリコン窒化膜にトラップされる電子の量が増加するためである。
【００３８】
ここで、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を積層形成した構造において、更にその上に第２のシリコン窒化膜（制御ゲート電極に直接接し消去時は電子注入側となるシリコン窒化膜）を形成した構成の電極間絶縁膜について、消去時における電極間絶縁膜への電子トラップ量を測定した結果を、図１２に示す。この図１２において、棒グラフＡ１は第２のシリコン窒化膜を形成した構成、棒グラフＡ２は第２のシリコン窒化膜を薄膜化した構成、棒グラフＡ３は第２のシリコン窒化膜を消失させた構成である。図１２から、 第２のシリコン窒化膜を薄膜化していくと、電子トラップ量が増加することがわかる。このようになる理由は、消去時に電界が電極間絶縁膜に印加された際に、シリコン酸化膜よりも誘電率が高い第２のシリコン窒化膜が薄膜化することに伴い、電子が直接トンネルする距離が減少し、シリコン酸化膜に挟まれたシリコン窒化膜へリークするトンネル電流が増加することから、シリコン酸化膜に挟まれたシリコン窒化膜にトラップされる電子量が増加するものと考えている。
【００３９】
そして、シリコン窒化膜にトラップされる電子も、浮遊ゲート電極に書き込まれる電子と共に、書き込み特性に寄与する。このため、さらなる素子分離溝幅の縮小が進められると、素子分離絶縁膜上のシリコン窒化膜に溜まる電子が、隣接セルの書き込み閾値を変動させ、誤書き込みを発生させてしまう。
【００４０】
これに対して、本実施形態では、電極間絶縁膜９のうちの浮遊ゲート電極頂部上では、第２のシリコン酸化膜１３が制御ゲート電極膜ＣＧに接し、素子分離絶縁膜５の上面上では、第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧに接する構造とした。これにより、データの消去時には、素子分離絶縁膜５の上面上の電極間絶縁膜９に電子が捕獲されることを抑制しつつ、データの書き込み時には、浮遊ゲート電極頂部における電極間絶縁膜９のリーク電流を低減することができる。この結果、本実施形態によれば、隣接セルの閾値変動（誤書き込み）を抑制しつつ、書き込み特性を改善することができる。
【００４１】
更に、本実施形態によれば、電極間絶縁膜９の第２のシリコン窒化膜１４を、浮遊ゲート電極頂部で消失させ、素子分離絶縁膜５上で残すように構成した後、メモリセルを形成する工程（図１０参照）まで実行し、その後、後酸化を行うと、電極間絶縁膜９のうちの最上部および最下部にシリコン窒化膜がないシリコン酸化膜の端部には、バーズビークが選択的に形成されることがある。具体的には、浮遊ゲート電極頂部（上面）においては、電極間絶縁膜９の最上部の第２のシリコン窒化膜１４が消失しているため、バーズビークが形成されて第２のシリコン酸化膜１３の膜厚が厚くなり、浮遊ゲート電極側面においては、第２のシリコン窒化膜１４が残っているので、バーズビークが形成されず、第２のシリコン酸化膜１３の膜厚は薄いままとなる。このような構成の場合、データの書き込み時には、電界集中が発生する浮遊ゲート電極頂部の電極間絶縁膜９を厚膜化させて電界を緩和することができるため、高電界リークを低減できる。
【００４２】
（その他の実施形態）
以上説明した第１実施形態に加えて以下のような構成を採用しても良い。
第１実施形態では、電極間絶縁膜９の第２のシリコン窒化膜１４を浮遊ゲート電極頂部で消失させるように構成したが、これに代えて、第２のシリコン窒化膜１４の膜厚を、浮遊ゲート電極頂部で薄くし、素子分離絶縁膜５の上面上で厚くするように構成しても良く、このように構成した場合も、第１実施形態とほぼ同様の効果が得られる。即ち、上記構成の場合、浮遊ゲート電極頂部では、制御ゲート電極膜ＣＧに接する第２のシリコン窒化膜１４の膜厚が薄いので、図１１に示すように、データの書き込み時の高電界リークを低減でき、書き込み特性を改善できる。そして、素子分離絶縁膜５の上面上では、膜厚が厚い第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧに接するから、データの消去時には第２のシリコン窒化膜１４がバリアとなり第１、第２のシリコン酸化膜１１、１３に挟まれた第１のシリコン窒化膜１２にトラップされる電子を減少させることができ（図１２参照）、隣接セルの閾値変動（誤書き込み）を抑制できる。
【００４３】
ここで、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの上面上の部分の膜厚を選択的に薄くした構造を形成する方法について簡単に説明する。この場合、好ましくは第２のシリコン窒化膜１４を、ＬＰ−ＣＶＤ法等の堆積シリコン窒化膜を形成する方法（後述する）を用いて形成する。この後、第２のシリコン窒化膜１４のうちの浮遊ゲート電極膜ＦＧの頂部（上面）に対応する部分を局所集中的に酸化することで、第２のシリコン窒化膜１４の膜厚を、浮遊ゲート電極頂部で薄くし、素子分離絶縁膜５の上面上で厚くする。このとき、浮遊ゲート電極膜ＦＧの頂部では、膜厚を薄くした第２のシリコン窒化膜１４の上にシリコン酸化膜が形成されるので、ウエットエッチング等により第２のシリコン窒化膜１４上のシリコン酸化膜を除去する。このようにして電極間絶縁膜９を形成した後は、第１実施形態と同様にして、電極間絶縁膜９の上に導電層（制御ゲート電極膜ＣＧ）１０を形成する。これにより、第２のシリコン窒化膜１４が制御ゲート電極膜ＣＧに接すると共に、浮遊ゲート電極頂部において第２のシリコン窒化膜１４の膜厚が薄く、素子分離絶縁膜５の上面上において第２のシリコン窒化膜１４の膜厚が厚く構成された構造が形成される。
【００４４】
また、第１実施形態では、第２のシリコン窒化膜１４を浮遊ゲート電極頂部で消失させ、且つ、第２のシリコン窒化膜１４のうちの浮遊ゲート電極側面に対応する部分は消失させないで残し、浮遊ゲート電極側面上の第１のシリコン窒化膜１２にトラップされる電子量を低減することで、隣接セルの閾値変動（誤書き込み）を抑制するように構成した。これに対し、浮遊ゲート電極側面上においても高電界リークを抑制することが要求されるデバイスの場合には、第２のシリコン窒化膜１４のうちの浮遊ゲート電極側面に対応する部分も消失させるように構成することが好ましい。
【００４５】
また、第２のシリコン窒化膜１４のうちの浮遊ゲート電極側面に対応する部分について、残す部分の高さ位置を高低調整するように構成しても良い。具体的には、浮遊ゲート電極側面上において、第１のシリコン窒化膜１２にトラップされる電子量の低減に対するデバイス上の要求の程度が、高電界リークの抑制に対するデバイス上の要求の程度よりも大きい場合には、上記残す部分の高さ位置を高くし、反対に、高電界リークの抑制に対するデバイス上の要求の程度が、第１のシリコン窒化膜１２にトラップされる電子量の低減に対するデバイス上の要求の程度よりも大きい場合には、上記残す部分の高さ位置を低くするように調整することが好ましい。
【００４６】
さらに、第１実施形態では、第２のシリコン窒化膜１４の下部に、シリコン窒化膜１２を２層の第１、第２のシリコン酸化膜１１、１３で挟んだ積層構造を形成したが、これに代えて、シリコン窒化膜よりも誘電率が高い高誘電率膜（例えばアルミナや酸化ハフニウム等）を２層のシリコン酸化膜で挟んだ積層構造を形成しても良い。また、高誘電率膜とシリコン酸化膜の積層構造、即ち、素子分離絶縁膜５の上面上で素子分離絶縁膜（シリコン酸化膜）５とシリコン酸化膜とで高誘電率膜を挟んだ構造を形成しても良い。このように構成した場合も、第２のシリコン窒化膜１４を、浮遊ゲート電極頂部で消失させ（または膜厚を薄くし）、素子分離絶縁膜５の上面上で残すように構成すれば、データの書き込み時に高電界リークを低減でき、データの消去時にシリコン酸化膜で挟まれた高誘電率膜にトラップされる電子量を低減することができる。
【００４７】
また、第１実施形態の場合、浮遊ゲート電極側面および素子分離絶縁膜５の上面上においては、電極間絶縁膜９の第２のシリコン窒化膜１４上に制御ゲート電極膜ＣＧを直接接するように形成したが、このように構成することで、固定電荷の増加に伴う閾値の変動や、界面準位の増加などがデバイス上許容し難い場合には、第２のシリコン窒化膜１４上に界面特性を調整する目的でシリコン酸化膜を１ｎｍ以下程度の膜厚で形成しても良い。尚、この１ｎｍ以下程度の膜厚のシリコン酸化膜は、局所集中酸化時（条件によっては）形成されるシリコン酸化膜であっても良い。
【００４８】
さらに、第１実施形態では、電極間絶縁膜９として、第１のシリコン酸化膜１１／第１のシリコン窒化膜１２／第２のシリコン酸化膜１３／第２のシリコン窒化膜１４の積層構造の膜、即ち、いわゆるＯＮＯＮ膜を用いたが、これに限られるものではなく、例えば第１のシリコン酸化膜１１の下面にシリコン窒化膜を形成したＮＯＮＯＮ積層構造の膜を用いても良いし、また、シリコン窒化膜／シリコン酸化膜／高誘電率膜／シリコン酸化膜／シリコン窒化膜の積層構造の膜を用いても良い。
【００４９】
また、第１実施形態では、電極間絶縁膜９の第１、第２のシリコン酸化膜１１、１３や第１のシリコン窒化膜１２の形成方法としてＬＰ-ＣＶＤ法を用いたが、これに限られるものではなく、例えばＡＬＤ（atomic layer deposition）法や酸化等を用いて第１、第２のシリコン酸化膜１１、１３を形成しても良いし、また、ラジカル窒化法やＡＬＤ法等を用いて第１のシリコン窒化膜１２を形成しても良い。
【００５０】
更に、第１実施形態では、電極間絶縁膜９の第２のシリコン窒化膜１４の形成方法としてラジカル窒化法を用いたが、これに代えて、ＬＰ−ＣＶＤ法やＡＬＤ法を用いても良い。Ｓｉ原料としては、ジシラン、ＤＣＳ（Dichlorosilane、ＳｉＨ2Ｃｌ2）、ＨＣＤ（Hexachloro Disilane、Ｓｉ2Ｃｌ6）等の無機材料や、Ｓｉにアミノ基を結合させた有機Ｓｉソースを用い、Ｎ原料としては、ＮＨ3やラジカル窒素等を用いて窒化膜を堆積させることができる。このような堆積シリコン窒化膜を形成する方法を用いる場合には、ラジカル窒化法を用いる場合に比べて、局所集中酸化によって、浮遊ゲート電極側面や素子分離絶縁膜５の上面においても堆積シリコン窒化膜が酸化され易くなり、（条件によっては）電極間絶縁膜９の最上部に薄膜のシリコン酸化膜が形成されることもある。このシリコン酸化膜は、膜厚が１ｎｍ以下程度であればデバイスに対して大きな影響はないが、カップリング等の問題で、デバイス上許容し難い場合には、ウエットエッチング等の等方性エッチングを用いて上記薄膜のシリコン酸化膜を除去するように構成しても良い。
【００５１】
また、第１実施形態では、局所集中酸化処理法として、プラズマ酸化方法を用いたが、永久磁石を用いて、永久磁石の磁力線とＲＦ電極に印加した高周波電界との相互作用により発生したプラズマを利用して、酸化処理する方法も適用可能である。更に、局所集中酸化処理法は、ラジカル酸化法に限定されるものではなく、局所集中性をもった酸化処理法であれば、同様の効果が得られる。更にまた、酸化処理回数に制限は無く、浮遊ゲート電極頂部において第２のシリコン窒化膜１４が所望の膜厚（消失または所望の薄膜）となる範囲で酸化処理回数や酸化量を調整すれば良い。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
図面中、１はシリコン基板、２は素子分離領域、３は活性領域、４は素子分離溝、５は素子分離絶縁膜、７はゲート絶縁膜、８は多結晶シリコン層、９は電極間絶縁膜、１０は導電層、１１は第１のシリコン酸化膜、１２は第１のシリコン窒化膜、１３は第２のシリコン酸化膜、１４は第２のシリコン窒化膜である。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御電極層とを備え、
前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第２のシリコン窒化膜を有し、
前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を消失させたことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御電極層とを備え、
前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第２のシリコン窒化膜を有し、
前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分の膜厚を選択的に薄くしたことを特徴とする半導体装置。
【請求項３】
前記第２のシリコン窒化膜と前記制御電極層との間に膜厚が１ｎｍ以下のシリコン酸化膜を含むように構成したことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程と、
前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御電極層を形成する工程とを備え、
前記電極間絶縁膜を形成する工程は、少なくともシリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造を含む膜を形成した後、前記積層構造の上に第２のシリコン窒化膜を形成し、前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を局所集中酸化することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２のシリコン窒化膜を局所集中酸化した後、前記電極間絶縁膜のうちの前記電荷蓄積層の側面上または素子分離絶縁膜の上面上の部分の最上部に形成されたシリコン酸化膜を等方性エッチングにより除去することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御電極層とを備え、
前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第２のシリコン窒化膜を有し、
前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を消失させたことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御電極層とを備え、
前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第２のシリコン窒化膜を有し、
前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分の膜厚を選択的に薄くしたことを特徴とする半導体装置。
【請求項３】
前記第２のシリコン窒化膜と前記制御電極層との間に膜厚が１ｎｍ以下のシリコン酸化膜を含むように構成したことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程と、
前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御電極層を形成する工程とを備え、
前記電極間絶縁膜を形成する工程は、少なくともシリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造を含む膜を形成した後、前記積層構造の上に第２のシリコン窒化膜を形成し、前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を局所集中酸化することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２のシリコン窒化膜を局所集中酸化した後、前記電極間絶縁膜のうちの前記電荷蓄積層の側面上または素子分離絶縁膜の上面上の部分の最上部に形成されたシリコン酸化膜を等方性エッチングにより除去することを特徴とする請求項４記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−６５７７７（Ｐ２０１３−６５７７７Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０４５６１（Ｐ２０１１−２０４５６１）
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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