【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】トンネルウィンドウやセレクトゲートの加工寸法のばらつき、およびセレクトゲートのアライメント精度を考慮する必要がなく、セルサイズを小さくすることができる半導体装置およびその製造方法を提供すること。
【解決手段】不揮発性メモリセル７を半導体基板２上に選択的に備える半導体装置１が製造される。この製造方法は、ゲート絶縁膜２３上において不揮発性メモリセル７用のアクティブ領域５に、セレクトゲート１９を選択的に形成する工程と、セレクトゲート１９に対して自己整合的に導入することによってｎ型トンネル拡散層１１を形成する工程と、ゲート絶縁膜２３の一部セレクトゲート１９に対して自己整合的に除去し、その後の熱酸化によりトンネルウィンドウ２５を形成する工程とを含む。 （もっと読む）

【課題】制御性の高い不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成された第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１の絶縁層を介して上下に位置する第１及び第２の選択ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第２の方向に延び、第１及び第２の半導体層並びに第１及び第２のゲート絶縁層と共に補助トランジスタを形成する補助ゲートとを備える。 （もっと読む）

【課題】製造の容易な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有する第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１のＮＡＮＤセルユニットの両端に位置し、第１の浮遊ゲートと同層に形成され、第１の半導体層と接続される下部コンタクトと、第２のＮＡＮＤセルユニットの両端に位置し、第２の半導体層と下部コンタクトとを接続する上部コンタクトとを備える。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置において、オン電流の低下を抑制する。
【解決手段】半導体装置を、半導体層として機能する酸化物半導体膜と、酸化物半導体膜上のシリコン酸化物を含むゲート絶縁膜と、ゲート絶縁膜上の少なくとも酸化物半導体膜と重畳するゲート電極と、酸化物半導体膜と電気的に接続するソース電極およびドレイン電極を有し、少なくともゲート電極と重畳する酸化物半導体膜は、ゲート絶縁膜との界面から酸化物半導体膜に向けてシリコンの濃度が１．１原子％以下の濃度で分布する領域を有する構造とする。 （もっと読む）

【課題】インクジェットペンコントロールチップの既存の層を利用して製造できるEPROMを提供する。
【解決手段】EPROMセル７０は、ソース領域及びドレイン領域を有する半導体基板５２と、第１の金属層６０と電気的に相互接続されている半導体ポリシリコン層５６を含むフローティングゲート７２と、第２の金属層６４を含むコントロールゲートとを備えている。フローティングゲート７２は、ソース領域及びドレイン領域に隣接して配置され、第１の誘電体層５４によって半導体基板５２から分離され、コントロールゲートの第２の金属層６４は、第１の金属層６０との間にある第２の誘電体層６２を介して、第１の金属層６０と容量結合されている。 （もっと読む）

【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。 （もっと読む）

【課題】制御ゲート電極および浮遊ゲート電極を備えた構成において、制御ゲート電極を構成する多結晶シリコンの空乏化を抑制できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された複数の浮遊ゲート電極と、複数の浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成されたワード線と、を備える。ワード線は、不純物がドープされた多結晶シリコンを含む下層および上層を分断し且つ複数の浮遊ゲート電極間に一部が位置する分断層を介在して形成され、ワード線は、その下層の高さが上層の高さよりも低い。 （もっと読む）

【課題】高電界リークを低減して、書き込み特性を向上させる。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。そして、前記電極間絶縁膜は、シリコン窒化膜もしくは高誘電率膜を２層のシリコン酸化膜で挟んだ積層構造または高誘電率膜とシリコン酸化膜の積層構造及び前記積層構造と前記制御電極層の間に形成された第２のシリコン窒化膜を有し、前記第２のシリコン窒化膜のうちの前記電荷蓄積層の上面上の部分を消失させた。 （もっと読む）

【課題】隣接セルの書き込み閾値の変動を抑制すると共に、制御ゲート電極膜とシリコン基板との間のリーク電流を低減して消去特性を向上させる。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。前記電極間絶縁膜は、第１のシリコン酸化膜、第１のシリコン窒化膜、第２のシリコン酸化膜および第２のシリコン窒化膜を積層形成した積層構造を有する。そして、前記電極間絶縁膜は、前記第２のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚が前記電荷蓄積層の上面上の部分の膜厚より薄くなるように構成した。 （もっと読む）

【課題】 不揮発性半導体記憶装置の書き込み特性を向上させることができる。また、不揮発性半導体記憶装置の隣接素子間の干渉を抑制することができる。
【解決手段】本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面内に、チャネル領域を挟んで互いに離間して設けられたソース領域及びドレイン領域と、前記チャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた絶縁性電荷蓄積層と、前記絶縁性電荷蓄積層上に設けられた両側部に絶縁層が設けられた導電性電荷蓄積層と、前記導電性電荷蓄積層上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられた制御ゲートとを備えている。 （もっと読む）

【課題】カップリング比の増大と書き込み／消去時のリーク電流の低減とを実現する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体層１１と、半導体層１１上の第１の絶縁層１３と、第１の絶縁層１３上の電荷蓄積層１４と、電荷蓄積層１４上の第２の絶縁層１５と、第２の絶縁層１５上の制御ゲート電極１６とを備える。第２の絶縁層１５は、電荷蓄積層１４側から制御ゲート電極１６側に向かって、第１のランタンアルミネート層LAO、ランタンアルミシリケート層LASO及び第２のランタンアルミネート層LAOを備える。 （もっと読む）

【課題】不揮発性を有し、書き込み回数に制限のない新たな構造の半導体装置を提供する。
【解決手段】複数の記憶素子が直列に接続され、複数の記憶素子の一は、第１〜第３のゲート電極、第１〜第３のソース電極、および第１〜第３のドレイン電極を有する第１〜第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、第１の配線と、第１のソース電極と、第３のソース電極とは、電気的に接続され、第２の配線と、第１のドレイン電極と、第３のドレイン電極とは、電気的に接続され、第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは、電気的に接続され、第５の配線と、第３のゲート電極とは電気的に接続された半導体装置。 （もっと読む）

【課題】短チャネル効果が抑制され、微細化を実現しつつ、安定した電気的特性を付与する半導体装置を提供する。また、上記半導体装置を作製する。
【解決手段】酸化物絶縁層に設けたトレンチに、トレンチに沿って成膜される酸化物半導体膜と、酸化物半導体膜と接するソース電極及びドレイン電極と、酸化物半導体膜上のゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有する半導体装置（トランジスタ）を設ける。該トレンチは下端コーナ部に曲面を有し、側部が酸化物絶縁層上面に対して略垂直な側面を有する。また、トレンチの上端の幅がトレンチの側面の幅の１倍以上１．５倍以下である。 （もっと読む）

【課題】２Ｔｒ１Ｃ型半導体メモリ装置の消費電力を削減する。
【解決手段】読み出しトランジスタのしきい値の絶対値をビット線のデータ電位の変動幅よりも大きくする（あるいはビット線のデータ電位の変動幅を読み出しトランジスタのしきい値の絶対値よりも小さくする）ことで、ソース線の電位を固定し、また、書き込みワード線の電位変動を小さくでき、読み出しワード線の電位は、読み出しの際にのみ変動させる。また、そのようなしきい値の絶対値の大きなトランジスタは、ゲートの材料を仕事関数の高い窒化インジウム等を用いて形成する。仕事関数の高い材料を用いることで、ゲート絶縁物のポテンシャル障壁が高まり、リーク電流が抑制できるので、電荷保持特性も向上する。 （もっと読む）

【課題】大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタを提供する。
【解決手段】一の実施形態によれば、メモリ用シフトレジスタは、基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に向かい合う第１及び第２の制御電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第１の制御電極側に一列に設けられた複数の第１の浮遊電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第２の制御電極側に一列に設けられた複数の第２の浮遊電極を備える。さらに、前記第１及び第２の浮遊電極の各々は、前記第１方向に垂直な平面に対し、鏡面非対称な平面形状を有する。 （もっと読む）

【課題】酸化物半導体のようなバンドギャップが大きな半導体を用いたメモリ装置の保持特性を高める。
【解決手段】ビット線の一端にバックゲートを有するトランジスタ（バックゲートトランジスタ）を直列に挿入し、そのバックゲートの電位は常に十分な負の値となるようにする。また、ビット線の最低電位はワード線の最低電位よりも高くなるようにする。電源が切れた際には、ビット線はバックゲートトランジスタによって遮断され、ビット線に蓄積された電荷が流出することが十分に抑制される。この際、セルトランジスタのゲートの電位は０Ｖであり、一方で、そのソースやドレイン（ビット線）の電位は、ゲートよりも十分に高いので、セルトランジスタは十分なオフ状態であり、データを保持できる。 （もっと読む）

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを保存する半導体メモリ装置を提供する。
【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に、読み出しトランジスタのドレインを読み出しワード線に接続する。ここで、書き込みトランジスタと読み出しトランジスタの導電型を異なるものとする。集積度を高めるために、バイアス線を他行の読み出しワード線で代用したり、記憶セルを直列に接続し、ＮＡＮＤ構造とし、読み出しワード線と書き込みワード線を共用してもよい。 （もっと読む）

【課題】電力供給がない状況で記憶保持が可能で、書き込み回数に制限が無い、新たな半導体装置を提供する。
【解決手段】チャネル領域と第１のゲート絶縁層と第１のゲート電極と第１のソース及びドレイン電極とを有する第１のトランジスタと、酸化物半導体層１４０と第２のソース電極１４２ａ及び第２のドレイン電極１４２ｂと第２のゲート絶縁層１４６と第２のゲート電極１４８ａとを有する第２のトランジスタ１６２と、第２のソース電極１４２ａまたは第２のドレイン電極１４２ｂの一方と第２のゲート絶縁層１４６と第２のゲート絶縁層１４６上に第２のソース電極１４２ａ又は第２のドレイン電極１４２ｂの一方と重なるように設けられた第３の電極１４８ｂとを有する容量素子１６４と、を有し、第１のゲート電極と第２のソース電極１４２ａ又は第２のドレイン電極１４２ｂの一方とは接続され、第３の電極１４８ｂは酸化物半導体層１４０と重なる領域を有する。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化す
ることを目的の一とする。
【解決手段】第１の絶縁膜を形成し、第１の絶縁膜に酸素ドープ処理を行って、第１の絶
縁膜に酸素原子を供給し、第１の絶縁膜上に、ソース電極およびドレイン電極、ならびに
、ソース電極およびドレイン電極と電気的に接続する酸化物半導体膜を形成し、酸化物半
導体膜に熱処理を行って、酸化物半導体膜中の水素原子を除去し、水素原子が除去された
酸化物半導体膜上に、第２の絶縁膜を形成し、第２の絶縁膜上の酸化物半導体膜と重畳す
る領域にゲート電極を形成する半導体装置の作製方法である。 （もっと読む）