【課題】 書き込み動作及び消去動作の両方の特性向上を図る。
【解決手段】 実施形態による不揮発性半導体記憶装置は、半導体基板１１と、半導体基板上に形成されたゲート絶縁膜１２と、ゲート絶縁膜上に形成され、１３族元素であるＰ型不純物を含有するポリシリコンからなり、下部膜１３ａと下部膜上に積層された上部膜１３ｂとを有するフローティングゲート電極１３と、フローティングゲート電極上に形成された電極間絶縁膜１６と、電極間絶縁膜上に形成されたコントロールゲート電極１７と、を具備し、上部膜におけるＰ型不純物の濃度又は活性化濃度は、下部膜におけるＰ型不純物の濃度又は活性化濃度より高い。 （もっと読む）

【課題】インクジェットペンコントロールチップの既存の層を利用して製造できるEPROMを提供する。
【解決手段】EPROMセル７０は、ソース領域及びドレイン領域を有する半導体基板５２と、第１の金属層６０と電気的に相互接続されている半導体ポリシリコン層５６を含むフローティングゲート７２と、第２の金属層６４を含むコントロールゲートとを備えている。フローティングゲート７２は、ソース領域及びドレイン領域に隣接して配置され、第１の誘電体層５４によって半導体基板５２から分離され、コントロールゲートの第２の金属層６４は、第１の金属層６０との間にある第２の誘電体層６２を介して、第１の金属層６０と容量結合されている。 （もっと読む）

【課題】緻密で高耐圧な絶縁膜を提供することを目的とする。
【解決手段】基板上に半導体膜を有し、半導体膜上に第１の絶縁膜を有し、第１の絶縁膜上に導電膜を有し、導電膜上に第２の絶縁膜を有し、第１の絶縁膜は、第２の絶縁膜よりも緻密であり、第１の絶縁膜は、珪素と、酸素と、窒素とを有する。第１の絶縁膜は、希ガスを有し、その膜厚は、１ｎｍ以上１００ｎｍ以下である。このような第１の絶縁膜はゲート絶縁膜として機能させる。 （もっと読む）

【課題】干渉現象を減らしてゲートラインの抵抗を減らすことができる半導体素子の製造方法を提供する。
【解決手段】最上部層が金属シリサイド層からなり、第１間隔で半導体基板上に配列される第１ゲートラインと、最上部層が金属シリサイド層からなり、前記第１間隔より広い第２間隔で前記半導体基板上に配列される第２ゲートラインと、前記第１ゲートラインの間の前記半導体基板上に形成されてエアギャップを含む第１絶縁膜と、前記第２ゲートラインの対向する側壁上に形成された第２絶縁膜と、前記第２絶縁膜の側壁に形成されたエッチング停止膜と、前記第１ゲートラインの間の空間と前記第２ゲートラインとの間の空間が満たされるように全体構造上に形成された第３絶縁膜と、前記第３絶縁膜の上部に形成されたキャッピング膜と、前記キャッピング膜及び前記第３絶縁膜を貫通して前記第２ゲートラインの間の前記半導体基板に形成された接合領域と繋がれるコンタクトプラグと、を含む。 （もっと読む）

【課題】ＮＡＮＤ型不揮発性メモリを提供する。
【解決手段】ビット線と、ソース線と、複数の不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートと、を有し、ＮＡＮＤ型セルの一方の端子は、選択トランジスタを介して、ビット線に接続され、ＮＡＮＤ型セルの他方の端子は、ソース線に接続されたＮＡＮＤ型不揮発性メモリであって、第１の絶縁膜は、半導体に酸素雰囲気で高密度プラズマ処理を行った後、窒素雰囲気で高密度プラズマ処理を行うことで形成されるＮＡＮＤ型不揮発性メモリ。 （もっと読む）

【課題】浮遊ゲート電極の細りを補償して信頼性を向上させた不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１０では、第１の幅Ｗ１を有する活性領域１２が、半導体基板１１の主面に形成された素子分離層１３で分離されている。第１ゲート絶縁膜１４が、活性領域１２に形成されている。第１の幅Ｗ１より狭い第２の幅Ｗ２を有する第１導電層１５ａが、第１ゲート絶縁膜１４を介して活性領域１２に形成されている。第１の幅Ｗ１と第２の幅Ｗ２の差を補償するように第３の幅Ｗ３を有する第２導電層１５ａが第１導電層１５ａの側壁に形成されている。第１ゲート電極１５は、第１導電層１５ａと第２導電層１５ｂを含んでいる。第２ゲート絶縁膜１６が、第１ゲート電極１５および素子分離層１３上にコンフォーマルに形成されている。第２ゲート電極１７が、第２ゲート絶縁膜１６上に形成されている。 （もっと読む）

【課題】書き込みを高速化した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１１０は、ベース半導体層１０ａと、電極７０ａと、チャネル半導体層３０ａと、ベーストンネル絶縁膜２０ａと、チャネルトンネル絶縁膜４０ａと、電荷保持層５０ａと、ブロック絶縁膜６０ａと、を有するメモリ部ＭＣ１を備える。チャネル半導体層３０ａは、ベース半導体層１０ａと電極７０ａとの間に設けられ、電極７０ａに対向するチャネル部３１ａを含む。ベーストンネル絶縁膜２０ａは、ベース半導体層１０ａとチャネル半導体層３０ａとの間に設けられる。チャネルトンネル絶縁膜４０ａは、電極７０ａとチャネル部３１ａとの間に設けられる。電荷保持層５０ａは、電極７０ａとチャネルトンネル絶縁膜４０ａとの間に設けられ、電荷を保持する。ブロック絶縁膜６０ａは、電極７０ａと電荷保持層５０ａとの間に設けられる。 （もっと読む）

【課題】隣接セルとの容量を抑制することが可能な半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態の半導体記憶装置は、第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える。前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有する。 （もっと読む）

【課題】周辺回路の抵抗素子の抵抗部の厚さに依らずにメモリセルトランジスタの浮遊ゲートの厚さを自由に設定することのできる半導体装置、およびその製造方法を提供すること。
【解決手段】基板上の抵抗素子およびスタックド・ゲート型のメモリセルトランジスタを含む半導体装置を提供する。前記抵抗素子は、抵抗として機能しない非導通層、および前記非導通層上に第１の絶縁膜を介して形成された抵抗として機能する導通層を含む。前記メモリセルトランジスタは、第１の浮遊ゲートを含む浮遊ゲートを有する。前記非導通層と前記第１の浮遊ゲートは、同じ材料からなる。 （もっと読む）

【課題】素子分離絶縁膜の埋め込み後の化学機械研磨法による研磨で、浮遊ゲート電極をストッパ膜として使用できるようにする。
【解決手段】シリコン基板１にゲート絶縁膜４、下層多結晶シリコン膜５ａ、上層多結晶シリコン膜５ｂを積層形成する。上層多結晶シリコン膜５ｂは、成膜時に炭素を１×１０¹⁸ａｔｏｍｓ／ｃｍ³以上例えば２×１０²⁰〜２×１０²¹ａｔｏｍｓ／ｃｍ³の範囲の濃度で添加される。素子分離溝１ｂを形成した後に、素子分離絶縁膜２を埋め込み、化学機械研磨法の研磨で素子分離溝１ｂ内以外の部分を除去する。この時、上層多結晶シリコン膜５ｂがスクラッチの発生を抑制できるストッパ膜として利用でき、シリコン窒化膜などを不要とした構成とすることができる。 （もっと読む）

【課題】隣接セルとの容量を低減し、カップリング比を向上させる。
【解決手段】半導体記憶装置は、半導体基板１０１と、前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜１０３と、前記第１の絶縁膜間にビット線方向に沿って設けられた素子分離領域１０２と、前記第１の絶縁膜上に設けられた第１の電荷蓄積膜１０４ａ、前記第１の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第１の電荷蓄積膜より狭い第２の電荷蓄積膜１０４ｂ、及び前記第２の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜１０４ｃを有する電荷蓄積層１０４と、前記第２の電荷蓄積膜と前記素子分離領域との間に設けられた第２の絶縁膜１０７と、前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第３の絶縁膜１０５と、前記第３の絶縁膜上に設けられた制御ゲート電極１０６と、を備える。 （もっと読む）

【課題】 メモリセルトランジスタの高密度化が可能な不揮発性半導体記憶装置及びその
製造方法を提供する。
【解決手段】 本発明では半導体基板１上のトンネル絶縁膜２と、トンネル絶縁膜上に形
成された第１の浮遊ゲート電極３ａ及び第１の浮遊ゲート電極上に形成され第１の浮遊ゲ
ート電極よりもチャネル幅方向の幅が短い第２の浮遊ゲート電極３ｂを有する浮遊ゲート
電極３と、第１の浮遊ゲート電極及びトンネル絶縁膜のチャネル幅方向の側面と接触して
第１の浮遊ゲート電極上面と同じ高さまで上面が突出しかつ下部が前記半導体基板に埋め
込まれた素子分離絶縁膜４と、浮遊ゲート電極の上面及びチャネル幅方向の側面並びに素
子分離絶縁膜の上面を連続して覆い浮遊ゲート電極との界面における窒素濃度が素子分離
絶縁膜との界面における窒素濃度より高い電極間絶縁膜５と、電極間絶縁膜上に形成され
た制御ゲート電極６とを有する不揮発性半導体記憶装置が得られる。 （もっと読む）

【課題】金属膜からなるＦＧを用いることで、書き込み特性及びリテンション特性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成された第１のゲート絶縁層、前記半導体基板上に前記第1のゲート絶縁層を介して形成された浮遊ゲート、前記浮遊ゲート上に形成された第２のゲート絶縁層、及び前記浮遊ゲート上に前記第２のゲート絶縁層を介して形成された制御ゲートを有するメモリセルを備え、前記浮遊ゲートは、前記第１のゲート絶縁膜と接する第１の半導体膜、及び前記半導体膜上に積層された金属膜とからなる。 （もっと読む）

【課題】 制御ゲートと浮動ゲートとの間にジグザグ容量を含み、浮動ゲートおよびチャネルに対する制御ゲートの結合を増大するフラッシュ・メモリ・デバイスを提供する。
【解決手段】 フラッシュ・メモリ・デバイスは、ウェハと、このウェハの上に配置されたゲート酸化物層と、このゲート酸化物層、ウェハ、またはそれらの組み合わせの上に配置された浮動ゲートであって、平坦な浮動ゲート部およびこの平坦な浮動ゲート部の選択された領域の上に配置された概ね矩形の浮動ゲート部を含む浮動ゲートと、浮動ゲートの上に配置された高Ｋ誘電材料と、高Ｋ誘電材料の上に配置された制御ゲートとを含み、高Ｋ誘電材料が浮動ゲートを制御ゲートに結合するジグザグ・パターンを形成する。 （もっと読む）

【課題】 浮遊ゲート電極を含んでおり、メモリセルトランジスタの電気的特性劣化を防ぐことができる不揮発性半導体記憶装置を提供する。
【解決手段】 本発明では、半導体基板１上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された第１の浮遊ゲート電極と第１の浮遊ゲート電極上に形成された非縮退状態の半導体からなる第２の浮遊ゲート電極とを有する浮遊ゲート電極と、浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成された制御ゲート電極とを有する不揮発性半導体記憶装置が得られる。 （もっと読む）

【課題】ゲート絶縁膜に所望の大きさでバーズビークが形成され、ゲート絶縁膜の電気的特性に優れた半導体装置およびその製造方法、を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１上にトンネル酸化膜３およびポリシリコン膜４を形成する工程と、ポリシリコン膜４、トンネル酸化膜３およびシリコン基板１をエッチングしてトレンチ２ｍ，２ｎを形成する工程と、サイドウォール４１をトレンチ２ｍ，２ｎの側面に形成する工程と、シリコン基板１をエッチングしてトレンチ４２ｍ，４２ｎを形成する工程と、サイドウォール４１が存在する状態で、トレンチ４２ｍ，４２ｎの内壁、ならびにサイドウォール４１と対向するトンネル酸化膜３の端部に隣接したポリシリコン膜４およびシリコン基板１の部分を酸化し、トンネル酸化膜３の端部にバーズビーク部１１，１２を形成する工程とを備える。 （もっと読む）

【課題】メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避する半導体装置を提供する。
【解決手段】半導体装置は、半導体層上に形成された第１の絶縁膜１２と、第１の電極層１３と、第１の電極層１３及び第１の絶縁膜１２を貫通して半導体層内に至るまで形成され、第１の電極層１３と自己整合的に形成され、素子領域を分離し、素子分離絶縁膜からなる複数の素子分離領域１５と、素子分離領域１５を跨いで第１の電極層１３上に形成され、第１の電極層１３の表面を露出する開口部を有する第２の絶縁膜１６と、第２の絶縁膜１６上及び第１の電極層１３の露出された表面上に形成され、開口部を介して第１の電極層１３と電気的に接続され、第１の電極層１３よりも抵抗の低い第２の電極層１８と、素子分離領域１５の上方に位置し、第２の電極層１８に電気的に接続されたコンタクトホール２０と上層配線２１とを具備する。 （もっと読む）

【課題】書き込み・消去を高速化したり、或いはデータの保持特性を向上させる不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置を提供する。
【解決手段】チャネルと前記チャネルの両側に設けられたソース・ドレイン領域を有する半導体層と、前記チャネルの上に設けられた第１の絶縁膜と、浮遊電極と、第２の絶縁膜と、ゲート電極と、を有する不揮発性半導体記憶装置の駆動方法であって、前記浮遊電極に第１の極性の電荷が注入された状態とするために、前記半導体層と前記ゲート電極との間に、前記第１の極性の電荷を前記第２の絶縁膜に注入する第１の電位差を与え、その後、前記第１の極性と逆極性の第２の極性の電荷を前記第２の絶縁膜に注入する第２の電位差を与え、その後、前記第１の極性の電荷を前記浮遊電極に注入する第３の電位差を与えることを特徴とする不揮発性半導体記憶装置の駆動方法。 （もっと読む）

【課題】 メモリセルトランジスタの制御ゲート電極として金属シリサイド電極を用いても選択トランジスタメモリの特性劣化を抑制できる半導体装置を提供すること。
【解決手段】 選択トランジスタは、半導体基板１１上に設けられたゲート絶縁膜１２ｂと、ゲート絶縁膜１３ｂ上に設けられたポリシリコンゲート電極１３ｂ,１９ｂと、ポリシリコンゲート電極１３ｂ上に設けられ、金属の拡散に対してバリアとなる導電性バリア層３０と、導電性バリア層３０上に設けられたシリサイドゲート電極２５ｂとを備えている。 （もっと読む）

【課題】本発明は、フローティングゲートを多層の導電膜が積層された構造で形成して隣接するメモリセル間の干渉現象を減少させることが出来るフラッシュメモリ素子の製造方法を提供することを可能にすることを目的としている。
【解決手段】 半導体基板上にトンネル絶縁膜及び非晶質の第１の導電膜を形成する段階と、非晶質の第１の導電膜を結晶質の第１の導電膜に変形させるための熱処理工程を行う段階と、結晶質の第１の導電膜上に第２の導電膜を形成する段階と、第２の導電膜をパターニングする第１のエッチング工程を行う段階と、結晶質の第１の導電膜上の酸化膜を除去するための第２のエッチング工程を行う段階と、非晶質の第１の導電膜をパターニングする第３のエッチング工程を行う段階とを含むことを特徴とする。 （もっと読む）