半導体記憶装置およびその製造方法
【課題】隣接セルとの容量を抑制することが可能な半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態の半導体記憶装置は、第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える。前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有する。
【解決手段】本実施形態の半導体記憶装置は、第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える。前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリは、ストレージカードおよびＳＳＤ（Solid State Drive）等、家電製品で幅広く使用されている。このような記憶装置に要求される大容量化および低価格化のため、今後もＮＡＮＤ型フラッシュメモリは微細化が進んでいくと予想される。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセル構造は、浮遊ゲート型構造が一般的である。ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型構造等、他の構造と比較して、動作ウインドウが広く、電荷保持特性に優れているためである。浮遊ゲート型構造のメモリセルの微細化が進むにつれて、以下のような問題が顕著になる。
【０００４】
例えば、隣接セルとの容量によるメモリセルトランジスタの閾値のずれである。微細化により隣接セルとの距離が小さくなると、その距離に反比例して隣接セルの浮遊ゲート電極との容量が増加する。しかも、１つのメモリセルに多値を記憶する場合、２値を記憶するに比べ、メモリセルの閾値のずれのマージンが小さい。その結果、隣接セルとの容量によるメモリセルトランジスタの閾値のずれに起因して読み出しエラーを生じるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２０７６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
隣接セルとの容量を抑制することが可能な半導体記憶装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本実施形態の半導体記憶装置は、第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える。前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置のメモリセルの等化回路図。
【図２】図１に示す半導体記憶装置のメモリセルの平面図。
【図３】メモリセルトランジスタＭＴｉのワード線ＷＬｉ方向の断面図（図１のＡ−Ａ’断面）。
【図４】メモリセルトランジスタＭＴｉのビット線ＢＬｊ方向の断面図（図１のＢ−Ｂ’断面）。
【図５】半導体記憶装置の製造工程の手順を示す工程図。
【図６】ワード線ＷＬｉ方向の製造工程断面図。
【図７】ビット線ＢＬｊ方向の製造工程断面図。
【図８】図６に続く製造工程断面図。
【図９】図７に続く製造工程断面図。
【図１０】図８に続く製造工程断面図。
【図１１】図９に続く製造工程断面図。
【図１２】図１０に続く製造工程断面図。
【図１３】図１１に続く製造工程断面図。
【図１４】図１２に続く製造工程断面図。
【図１５】図１３に続く製造工程断面図。
【図１６】図１４に続く製造工程断面図。
【図１７】図１５に続く製造工程断面図。
【図１８】図１６に続く製造工程断面図。
【図１９】図１７に続く製造工程断面図。
【図２０】図１８に続く製造工程断面図。
【図２１】図１９に続く製造工程断面図。
【図２２】図２０に続く製造工程断面図。
【図２３】図２１に続く製造工程断面図。
【図２４】半導体記憶装置の製造工程の手順を示す工程図。
【発明を実施するための形態】
【０００９】
以下、半導体記憶装置およびその製造方法の実施形態について、図面を参照しながら具体的に説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置のメモリセルの等価回路図であり、図２は、図１に示す半導体記憶装置のメモリセルの平面図である。本実施形態では、半導体記憶装置として不揮発性のＮＡＮＤ型フラッシュメモリを例に取って説明する。
【００１１】
図１および図２に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルストリングＭＳｊ（ｊ＝１〜ｍ）と、ワード線（データ選択線）ＷＬｉ（ｉ＝１〜ｎ）と、ビット線（データ転送線）ＢＬｊと、ソース線ＳＬと、ソース側選択線ＳＧＳと、ドレイン側選択線ＳＧＤとを備えている。また、メモリセルストリングＭＳｊのそれぞれは、縦続接続される複数（例えば１６個）のメモリセルトランジスタＭＴｉと、選択トランジスタＳＴ１，ＳＴ２とを有する。
【００１２】
ワード線ＷＬｉおよびビット線ＢＬｊは互いに直交するよう配置される。ソース線ＳＬ、ソース側選択線ＳＧＳおよびドレイン側選択線ＳＧＤは、ワード線ＷＬｉと平行に配置される。メモリセルストリングＭＳｊ内の各メモリセルトランジスタＭＴｉは、ワード線ＷＬｉとビット線ＢＬｊとの交差部に配置される。
【００１３】
各選択トランジスタＳＴ１およびＳＴ２のゲート電極にはソース側選択線ＳＧＳおよびドレイン側選択線ＳＧＤがそれぞれ共通に接続される。また、各メモリセルストリングＭＳｊ内のメモリセルトランジスタＭＴｉは、後述するように、浮遊ゲート電極および制御ゲート電極を有する浮遊ゲート型構造である。各メモリセルトランジスタＭＴｉの制御ゲート電極にはワード線ＷＬｉが共通に接続される。すなわち、メモリセルトランジスタＭＴｉの制御ゲート電極は隣接するメモリセルストリングＭＳｊ内のメモリセルトランジスタＭＴｉの制御ゲート電極と共通している。
【００１４】
メモリセルトランジスタＭＴｉは、浮遊ゲート電極に蓄積された電荷量の違いに応じて閾値電圧を変化させることにより、情報を記憶する。記憶する情報はハイおよびロウの２値でもよいが、蓄積電荷量に応じて多値を記憶することにより、大容量化を図れる。
【００１５】
図３は、メモリセルトランジスタＭＴｉのワード線ＷＬｉ方向（第１の方向）の断面図（図１のＡ−Ａ’断面）であり、図４は、メモリセルトランジスタＭＴｉのビット線ＢＬｊ方向（第２の方向）の断面図（図１のＢ−Ｂ’断面）である。
【００１６】
図３および図４に示すように、図３および図４のメモリセルトランジスタＭＴｉは、例えば、Ｂ（ボロン）等の不純物濃度が１０１４〜１０１９ｃｍ−３のシリコン基板１中に形成され、素子分離用の溝（Shallow Trench Isolation：ＳＴＩ）に埋め込まれた素子分離絶縁膜８により互いに分離される。メモリセルトランジスタＭＴｉは、シリコン基板１上に形成されたトンネル絶縁膜（第１の絶縁膜）２と、トンネル絶縁膜２上に形成された浮遊ゲート電極３と、浮遊ゲート電極３上に形成された電極間絶縁膜（第２の絶縁膜、Interpoly Dielectric膜）９と、電極間絶縁膜９上に形成された制御ゲート電極１０と、ビット線WLｉ方向において浮遊ゲート電極３を挟むように形成されたソース／ドレイン領域１３と、浮遊ゲート電極３、電極間絶縁膜９および制御ゲート電極１０を覆うスペーサ１２とを有する。
【００１７】
トンネル絶縁膜２は、例えば、ＳｉＯ２膜（シリコン酸化膜）またはＳｉＯＮ膜（シリコンオキシナイトライド膜）であり、その膜厚は３〜１５ｎｍである。浮遊ゲート電極３は、例えば、Ｐ（リン）またはＡｓ（ヒ素）の不純物濃度が１０１８〜１０２１ｃｍ−３のポリシリコンであり、その膜厚は３０〜２００ｎｍである。電極間絶縁膜９は、Ａｌ２Ｏ３膜（アルミナ膜）等、ＳｉＯ２膜よりも誘電率が高い高誘電率膜を含む積層膜であり、例えば、総膜厚５〜３０ｎｍのＳｉＯ２／高誘電率膜／ＳｉＯ２積層膜である。制御ゲート電極１０は、例えば、Ｐ，ＡｓまたはＢの不純物濃度が１０１７〜１０２１ｃｍ−３のポリシリコンであり、その膜厚１０〜５００ｎｍである。スペーサ１２は、例えばＳｉＯ２膜であり、その膜厚は約１０ｎｍである。
【００１８】
図３に示すワード線ＷＬｉ方向の断面における特徴を説明する。
【００１９】
図示のように、浮遊ゲート電極３は括れた領域３ａを有する。言い換えると、浮遊ゲート電極３は、最も細い領域３ａと、その上部にある最も太い領域３ｂとを有する。また、括れた領域３ａはＳＴＩに埋め込まれた素子分離絶縁膜８よりも高い位置にある。括れた領域３ａよりも下の部分には太い領域３ｃが配置されている。この太い領域３ｃの一部側面は素子分離絶縁膜８の側面に接するように配置されている。
【００２０】
浮遊ゲート電極３は矩形ではなく、括れた領域３ａを有するので、ワード線ＷＬｉ方向に隣接するメモリセルトランジスタＭＴｉとの実効的な距離ｄ１を大きくすることができる。そのため、隣接するメモリトランジスタＭＴｉとの容量を小さくできる。また、トンネル絶縁膜２と浮遊ゲート電極３の太い部分３ｃが接する部分は括れた領域３ａよりも太い。その結果、メモリセルトランジスタＭＴｉを流れる電流が小さくなることはない。
【００２１】
また、ワード線ＷＬｉ方向における断面において、電極間絶縁膜９は浮遊ゲート電極３の括れた領域３ａの側面に接するように配置されている。すなわち、電極間絶縁膜９は、素子分離絶縁膜８の上面から浮遊ゲート電極３の素子分離絶縁膜８から露出した上部側面に連続して配置されている。また、制御ゲート電極１０は浮遊ゲート電極３の括れた領域３ａの側面において、空隙を有することなく電極間絶縁膜９と接するように配置されている。
【００２２】
ワード線ＷＬｉ方向において、括れた領域３ａは、最も太い領域３ｂに対して、長さａだけ括れている。この長さａが大きいほど隣接するメモリセルトランジスタＭＴｉとの容量を小さくできる。その一方、長さａが大きすぎると、浮遊ゲート電極３の上部が大きいために、メモリセルトランジスタＭＴｉを形成する工程で浮遊ゲート電極３の加工が困難になるおそれがある。よって、浮遊ゲート電極３の加工が困難ではなく括れた領域を形成できる微細加工技術の限界から、長さａは、例えば、１〜１０ｎｍとするのが望ましい。この点は後述する。
【００２３】
なお、浮遊ゲート電極３の上部を細くすると、ゲートリーク電流が増加してしまうが、本実施形態では、上部に太い領域３ｂを設け、その下部に括れた領域３ａを設けるため、ゲートリーク電流を抑制しつつ、隣接するメモリセルトランジスタＭＴｉとの容量を小さくできる。
【００２４】
また、上部に太い領域３ｂを設けることで、カップリング比ＣＲを大きくすることもできる。カップリング容量ＣＲは以下の（１）式で表される。
【００２５】
ＣＲ＝ＣＩＰＤ／（ＣＩＰＤ＋ＣＯＸ） ・・・（１）
上記（１）式において、ＣＩＰＤは浮遊ゲート電極３と制御ゲート電極１０との間の電極間容量であり、ＣＯＸは浮遊ゲート電極３とシリコン基板１との容量である。ＣＩＰＤは浮遊ゲート電極３および制御ゲート電極１０の表面積に比例する。図３のように、浮遊ゲート電極３の上部に太い領域３ｂを設けることで浮遊ゲート電極３の表面積を大きくでき、カップリング比ＣＲを大きくできる。
【００２６】
さらに、浮遊ゲート電極３の上部は丸みを帯びた形状になっている。これにより、浮遊ゲート電極３の上部で曲率半径が大きくなり、電界集中を抑制できる。そのためゲートリーク電流および電極間絶縁膜９の耐圧劣化を抑制できる。
【００２７】
また、電極間絶縁膜９は、上述したように高誘電率膜を含む積層膜であるが、高誘電率膜は浮遊ゲート電極３上部の最も太い領域３ｂよりも、例えば０．５〜１５ｎｍだけ外側に設けられる。これにより、製造工程において、ビット線ＢＬｊ方向に制御ゲート電極１０，電極間絶縁膜９および浮遊ゲート電極３の各膜材料をエッチングする際、下部に浮遊ゲート電極３の材料が残るのを防ぐことができる。
【００２８】
次に、図４に示すビット線ＢＬｊ方向の断面における特徴を説明する。
【００２９】
浮遊ゲート電極３および電極間絶縁膜９が接する部分の幅は、例えば、５〜１００ｎｍである。また、ビット線ＢＬｊ方向においても、浮遊ゲート電極３はほぼ中央部付近に括れた領域３ｄを有する。括れた領域３ａは、最も太い領域３ｅに対して、長さｂだけ括れており、この長さｂは、例えば、１〜１０ｎｍである。ここで、最も太い領域３ｄは浮遊ゲート電極３と電極間絶縁膜９が接する部分に配置される。これにより、ビット線ＢＬｊ方向に隣接するメモリセルトランジスタＭＴｉとの実効的な距離ｄ２を大きくすることができ、容量を小さくできる。その結果、上記と同様にカップリング容量ＣＲを大きくできる。また、括れた領域３ｄよりも下の部分には太い領域３ｆが配置されている。その結果、メモリセルトランジスタＭＴｉのパンチスルー耐圧を向上させることができる。
【００３０】
なお、後述するように、ワード線ＷＬｉ方向の断面と異なり、ビット線ＢＬｊ方向の浮遊ゲート電極の側壁には電極間絶縁膜９は形成されない。また、スペーサ１２はビット線ＢＬｊ方向にのみ形成される。また、シリコン基板１の主平面において上面視した場合、浮遊ゲート電極の中央部は上部、または、下部に比べて一回り細くなる形状をしている。なお、シリコン基板１の主平面を基準として、括れた領域３ａと括れた領域３ｄの位置は一致していなくても良い。すなわち、シリコン基板１の主平面から垂直方向を「高さ方向」とした場合、括れた領域３ａと括れた領域３ｂの高さ方向の位置は一致していなくても良い。
【００３１】
次に、図３および図４の半導体記憶装置の製造方法を説明する。図５は、半導体記憶装置の製造工程の手順を示す工程図であり、図６〜図２３は、製造工程断面図である。なお、図６，８，１０，１２，１４，１６，１８，２０，２２はワード線ＷＬｉ方向の工程断面図であり、図７，９，１１，１３，１５，１７，１９，２１，２３はビット線ＢＬｊ方向の工程断面図である。
【００３２】
まず、予め所望の不純物がドーピングされたシリコン基板１上にトンネル絶縁膜２となる膜材料（第１の膜材料）２Ｍを、例えば、熱酸化法により形成し、その上に、浮遊ゲート電極３となる膜材料（第２の膜材料）３Ｍ、ＣＭＰ（Chemical Mechanical Polish）ストッパ膜４およびマスク膜５を、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により順に堆積する（ステップＳ１）。ＣＭＰストッパ膜４はＳｉＮ（窒化シリコン）膜などであり、マスク膜５はＳｉＯ２膜などである。
【００３３】
次に、マスク膜５上にフォトレジスト膜（不図示）を塗布し、通常のリソグラフィ法を用いてフォトレジスト膜をビット線ＢＬｉ方向に延び、ワード線ＷＬｉ方向に所定の間隔を置いて配置される複数のライン形状になるようにパターニングする。続いて、パターニングされたフォトレジスト膜をマスク材として、例えば、ＲＩＥ（Reactive Ion Etching）法によりマスク膜５、ＣＭＰストッパ膜４および膜材料３Ｍの一部を順にエッチングする（ステップＳ２）。以上により、図６および図７に示す断面構造が得られる。
【００３４】
さらに、マスク膜５をマスクとして、例えば、ＲＩＥ法により、膜材料２Ｍおよびシリコン基板１をビット線ＢＬｊ方向に順にエッチングする。これにより、トンネル絶縁膜２の周囲に自己整合的に素子分離溝７が形成される（ステップＳ３）。素子分離溝７の深さは例えば１５０ｎｍである。以上により、図８（７Ａ）および図９（７Ｂ）に示す断面構造が得られる。
【００３５】
その後、素子分離絶縁膜８を、例えば、プラズマＣＶＤ法により全面に堆積する。素子分離絶縁膜８は、例えばＳｉＯ２膜であり、その厚さは４００ｎｍである。以上により、図１０および図１１に示す断面構造が得られる。
【００３６】
続いて、ＣＭＰストッパ膜４をストッパとして、ＣＭＰ法により素子分離絶縁膜８およびマスク膜５を平坦化する。その後、例えばリン酸溶液を用いてＣＭＰストッパ膜４を除去する（ステップＳ４）。さらに、素子分離絶縁膜８の上面が、膜材料３Ｍの上面より低く、かつ、下面より高くなるよう、素子分離絶縁膜８の一部をエッチングする。なお、このときに膜材料３Ｍの上部の角も僅かにエッチングされ、丸みを帯びた形状となる。以上により、素子分離溝７に素子分離絶縁膜８が形成され（ステップＳ５）、図１２および図１３に示す断面構造が得られる。
【００３７】
次に、以下のステップＳ６，Ｓ７により、浮遊ゲート電極３となる膜材料３Ｍのワード線ＷＬｉ方向の側面に括れた領域を形成する。
【００３８】
まず、酸素雰囲気下、所定温度以下で加熱することにより、膜材料３Ｍの側壁を酸化する（ステップＳ６）。この際、バイアスを印加することにより膜材料３Ｍの中央部を主に酸化させる。また、ストッパ膜４を除去せず、素子分離絶縁膜８を形成した後に異方性を有する酸化、若しくは窒化により膜材料３Ｍを部分的に酸化若しくは窒化させ、その酸化若しくは窒化部分をエッチングすることで、浮遊ゲート電極３を括れさせることも可能である。例えば、通常の熱酸化による側壁酸化を８５０度以下で行うと、酸化応力が緩和せず、膜材料３Ｍの中央部が多く酸化され、トンネル絶縁膜２に接した部分やストッパ膜４に接した部分で少なく酸化される形状が得られる。
【００３９】
続いて、例えばＢＨＦ（バッファードフッ酸）またはＮＨ４Ｆ（フッ化アンモニウム）をエッチャントとしてエッチングを行い、酸化した部分を除去する（ステップＳ７）。これらのエッチャントは未酸化のポリシリコンより、ＳｉＯ２に対するエッチングレートが高いため、主に酸化した部分が除去される。これにより、膜材料３Ｍのワード線ＷＬｉ方向の側面に括れた領域３ａが形成される。
【００４０】
なお、熱酸化ではなく、斜め方向から酸素イオンを注入して、膜材料３Ｍの側壁を酸化してもよい。また、酸素イオンに代えて窒素イオンを注入して、浮遊ゲート電極３の側壁を窒化してもよく、この場合、例えばホットリン酸をエッチャントとして用いることができる。また、エッチャントを用いたウエットエッチングに代えて、ＲＩＥ法等のドライエッチングにより酸化または窒化した部分を除去してもよい。
【００４１】
以上の工程により、、図１４および図１５に示す断面構造が得られる。
【００４２】
続いて、例えば、ＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）法により、膜材料３Ｍの上面と、膜材料３Ｍの素子分離絶縁膜８から露出した上部側面に接するように、電極間絶縁膜９となる膜材料（第３の膜材料）９Ｍを形成する。ここで、括れた領域３ａの括れた長さａは、例えば、１〜１０ｎｍである。すなわち、ワード線ＷＬｉ方向における断面において、膜材料９Ｍは膜材料３Ｍの括れた領域３ａの側面に接するように形成することができる。その結果、膜材料９Ｍは、素子分離絶縁膜８の上面から膜材料３Ｍの素子分離絶縁膜８から露出した上部側面に連続して形成される。
【００４３】
その後、電極間絶縁膜９の膜材料上に、制御ゲート電極１０となる膜材料（第４の膜材料）１０Ｍであるポリシリコン層を形成する（ステップＳ８）。以上により、図１６および図１７に示す断面構造が得られる。ここで、膜材料１０Ｍは括れた領域３ａの側面において、空隙を形成することなく膜材料９Ｍと接するように形成することができる。膜材料３Ｍの括れた長さａは、例えば、１〜１０ｎｍであるからである。その結果、カップリング比の低下を防止することができる。
【００４４】
次に、膜材料１０Ｍ上に、マスク膜およびワード線ＷＬｉ方向に延び、ビット線ＢＬｉ方向に所定の間隔を置いて配置される複数のライン形状のレジストパターン（不図示）を順次形成する。その後、レジストパターンをマスクとして、マスク膜の一部を、例えば、ＲＩＥ法によりエッチングする。さらに、レジストパターンおよびマスク膜をマスクとして、例えば、ＲＩＥ法により各膜材料１０Ｍ，９Ｍ，３Ｍ，２Ｍを順にエッチングする（ステップＳ９）。これにより、スリット部１６が形成され、制御ゲート電極１０、電極間絶縁膜９、浮遊ゲート電極３およびトンネル絶縁膜２が形成される。以上により、図１８および図１９に示す断面構造が得られる。
【００４５】
次に、例えばステップＳ６，Ｓ７と同様の手法により、浮遊ゲート電極３のビット線ＢＬｊ方向に括れた領域３ａを形成する（ステップＳ１０）。これにより、図２０および図２１に示す断面構造が得られる。
【００４６】
続いて、例えば、熱酸化法およびＬＰＣＶＤ法を用いて、トンネル絶縁膜２、浮遊ゲート電極３、電極間絶縁膜９および制御ゲート電極１０の上面と側面と、シリコン基板１の露出表面上に、スペーサ１２を形成する。スペーサは、例えば１０ｎｍのシリコン酸化膜である。ここで、括れた領域３ａの括れた長さａは、例えば、１〜１０ｎｍである。すなわち、ビット線ＢＬｉ方向における断面において、スペーサ１２は浮遊ゲート電極３の括れた領域３ａの側面に接するように形成することができる。その結果、スペーサ１２は、シリコン基板１から浮遊ゲート電極３、電極間絶縁膜９および制御ゲート電極１０の側面、並びに、制御ゲート電極１０の上面に連続して連続して形成される。なお、ステップＳ１０の後に、シリコン基板１に不純物イオンを注入し、さらに、アニールを行って、シリコン基板の表面にエクステンションを形成することも可能である。
【００４７】
さらに、シリコン基板１に不純物イオンを注入し、さらに、アニールを行う。これにより、トンネル絶縁膜２を挟むように、シリコン基板１の表面にソース／ドレイン領域１３が形成される。以上により、図２２および図２３に示す断面構造が得られる。
【００４８】
その後、ＬＶＣＶＤ法により、層間絶縁膜となるＢＰＳＧ（Borophosphosilicate Glass）を全面に形成する。続いて、ＣＭＰ法により、制御ゲート電極１０の上面が露出するまで、ＢＰＳＧ膜およびスペーサ１２を研磨する。さらに、スパッタ法により、Ｃｏ（コバルト）膜およびＴｉＮ（窒化チタン）膜を全面に順に形成する。次に、ＲＴＡ（Rapid Thermal Annealing）法により、制御ゲート電極１０の上面において、ＳｉとＣｏとを反応させてＣｏＳｉ２（コバルトシリサイド）を形成する。続いて、薬液処理により、ＴｉＮ膜および未反応のＣｏ膜を除去する。これにより、ＣＧゲート電極１０の上面にＣｏＳｉ２膜が形成される。なお、他の金属シリサイド膜を形成してもよい。
【００４９】
以上により、半導体記憶装置が得られる。
【００５０】
このように、第１の実施形態では、浮遊ゲート電極３が括れた領域３ａを有するため、隣接するメモリセルトランジスタとの実効的な距離を大きくすることができ、容量を抑制できる。
【００５１】
また、浮遊ゲート電極の膜厚を厚くすることなくカップリング比を大きくすることができる。浮遊ゲート電極の膜厚を厚くすると、微細化により浮遊ゲート電極の幅は小さくなるため、浮遊ゲート電極のアスペクト比が大きくなり、浮遊ゲート電極が倒壊するおそれがある。一方、第１の実施形態に係る半導体記憶装置においては、浮遊ゲート電極３は括れた領域３ａの上部に太い領域３ｂを有するため、カップリング比を大きくすることができる。さらに、浮遊ゲート電極３の上部が丸みを帯びた形状であるため、ゲートリーク電流および電極間絶縁膜９の耐圧劣化を抑制できる。
【００５２】
（第２の実施形態）
上述した第１の実施形態では、浮遊ゲート電極３となる膜材料３Ｍの一部を酸化または窒化することにより括れた領域３ａを形成した。これに対し、以下に説明する第２の実施形態では、浮遊ゲート電極３の不純物濃度を調整して括れた領域３ａを形成するものである。
【００５３】
図２４は、半導体記憶装置の製造工程の手順を示す工程図である。以下では、第１の実施形態との相違点を中心に説明する。トンネル絶縁膜２となる膜材料２Ｍを形成した後、Ｐ、ＡｓまたはＢ等の不純物を含む浮遊ゲート電極３となる膜材料３Ｍを形成する（ステップＳ１’）。このとき、膜材料３Ｍの上部および下部の不純物濃度が、括れた領域３ａとなる中央部の不純物濃度より低くなるようにする。一例として、中央部の不純物濃度を１０１７〜１０２１ｃｍ−３とし、上部および下部の不純物濃度をその半分以下とする。
【００５４】
より具体的には、膜材料３Ｍを形成する際、下部および上部を形成するときは不純物のガス濃度を低くしておき、中央部を形成するときは不純物のガス濃度を高くしておく。
【００５５】
あるいは、浮遊ゲート電極３の下部となる膜材料３Ｍａを形成した後、第１の濃度で不純物イオンを注入し、続いて、中央部となる膜材料３Ｍｂを形成した後、第1の濃度の２倍以上である第２の濃度で不純物イオンを注入し、さらに、上部となる膜材料３Ｍｃを形成した後、第２の濃度の１／２以下である第３の濃度で不純物イオンを注入してもよい。
【００５６】
その後、ステップＳ２〜Ｓ５の工程を行う。続いて、第１の実施形態と同様のウエットエッチングまたはドライエッチングを行う。（ステップＳ７’）。不純物濃度が高いほどエッチングレートが高いため、中央部が主にエッチングされ、膜材料３Ｍに括れた領域３ａが形成される。 以降、第１の実施形態と同様のステップＳ８，Ｓ９の工程を行う
また、ステップＳ７’と同様にビット線ＷＬｉ方向において、浮遊ゲート電極３の中央部に括れた領域３ｄを形成する。ステップ１０’の工程においては、ワード線ＷＬｉ方向の浮遊ゲート電極３の側面は電極間絶縁膜９および制御ゲート電極１０によって覆われている。その結果、括れた領域３ａが細くなりすぎることが無い。
【００５７】
その後第１の実施形態と同様の工程により、半導体記憶装置が得られる。
【００５８】
本実施形態では、シリコン基板１の主平面を基準として、括れた領域３ａと３ｄの位置がほぼ等しくなる。すなわち、シリコン基板１の主平面を上面視した場合、浮遊ゲート電極３の系が最も細くなる部分が存在する。その結果、隣接セルとの容量を効果的に小さくすることができる。
【００５９】
このように、第２の実施形態でも、浮遊ゲート電極３の不純物濃度を調整して、括れた領域３ａおよび３ｄを形成する。そのため、隣接セルとの容量を小さくすることができ、かつ、カップリング比を大きくできる。
【００６０】
（第３の実施形態）
以下に説明する第４の実施形態は、浮遊ゲート電極３となる膜材料３Ｍを酸化させたり、不純物を注入したりすることなく、ＲＩＥ法により浮遊ゲート電極３に括れた領域３ａを形成するものである。
【００６１】
第１の実施形態において、ＲＩＥ法により浮遊ゲート電極３となる膜材料３Ｍをエッチングする（図６、図５のステップＳ２）。この際、サイドエッチングが起こりやすいようＲＩＥの条件をチューニングする。これにより、膜材料３Ｍのワード線ＷＬｉ方向の側面に括れた領域３ａを形成できる。
【００６２】
同様に、ＲＩＥ法により膜材料１０Ｍ，９Ｍ，３Ｍ，２Ｍをワード線ＷＬｉ方向に順にエッチングする際（図１９、図５のステップＳ９）、ＲＩＥの条件をチューニングすることにより、膜材料３Ｍのビット線ＢＬｊ方向の側面に括れた領域３ａを形成できる。
【００６３】
このように、第４の実施形態では、ＲＩＥ法の条件をチューニングすることにより、新たな工程を追加することなく、浮遊ゲート電極３に括れた領域３ａを形成できる。
【００６４】
（第４の実施形態）
以下に説明する第５の実施形態は、ウエットエッチングにより浮遊ゲート電極３に括れた領域３ａを形成するものである。
【００６５】
第１の実施形態において、図１２の断面構造を得た後、ＴＭＹ、リン酸またはＢＨＦ等をエッチャントとしてウエットエッチングを行う。ウエットエッチングでは、粒界に沿ってエッチングされることがあり、これにより膜材料３Ｍのワード線ＷＬｉ方向の側面に括れた領域３ａを形成できる。
【００６６】
なお、素子分離絶縁膜８の上面が浮遊ゲート電極３の上面より低くなるようにする工程（図５のステップＳ５）をウエットエッチングで行うこともできる。このウエットエッチングの際に、括れた領域３ａを形成してもよい。これにより、新たな工程を追加する必要がなくなる。
【００６７】
同様に、図１９の断面構造を得た後にウエットエッチングを行って、膜材料３Ｍのビット線ＢＬｊ方向の側面に括れた領域３ａを形成することもできる。
【００６８】
以上のように、上述した各実施形態によると、半導体記憶装置において、隣接セルとの容量を抑制し、かつ、カップリング比を大きくすることができる。
【００６９】
なお、上述した各実施形態では、ワード線ＷＬｉ方向およびビット線ＢＬｊ方向の両方の側面に括れた領域３ａを形成したが、いずれか一方にのみ形成してもよい。ワード線ＷＬｉ方向とビット線ＢＬｊ方向とで、異なる手法を用いて括れた領域３ａを形成してもよい。また、隣接するメモリセルトランジスタＭＴｉのうち、いずれか一方にのみ括れた領域３ａを形成してもよい。
【００７０】
また、各実施形態で説明した各膜の材料はあくまで一例である。例えば、電極間絶縁膜９は、高誘電率膜のみの単層膜でもよい。この場合、電極間絶縁膜９は浮遊ゲート電極３上部の最も太い領域３ｂよりも外側でなくても良い。また、他の積層膜として、浮遊ゲート電極３側から、ＳｉＮ／高誘電率膜／ＳＩＮ，ＳｉＯ２／高誘電率膜／ＳｉＯ２，ＳｉＮ／ＳｉＯ２／高誘電率膜／ＳｉＯ２／ＳｉＮ，ＳｉＯ２／高誘電率膜またはＳｉＮ／高誘電率膜等からなる積層膜でもよい。
【００７１】
高誘電率膜は、ＳｉＮ膜、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、Ａｌ２Ｏ３膜（アルミナ膜）、ＭｇＯ膜（酸化マグネシウム膜）、ＳｒＯ膜（酸化ストロンチウム膜）、ＢａＯ膜（酸化バリウム膜）、ＴｉＯ２膜（酸化チタン膜）、Ｔａ２Ｏ５膜（酸化タンタル膜）、ＢａＴｉＯ３膜（チタン酸バリウム膜）、ＢａＺｒＯ膜（ジルコニウム酸バリウム膜）、ＺｒＯ２膜（酸化ジルコニウム膜）、ＨｆＳｉＯ２膜（酸化ハフニウム膜）、Ｙ２Ｏ３膜（酸化イットリウム膜）、ＺｒＳｉＯ膜（ジルコニウムシリケート膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＬａＡｌＯ膜（ランタンアルミネート膜）等を用いることができる。
【００７２】
トンネル絶縁膜２は、シリコン酸化膜の単膜の他、ＳｉＮ／ＳｉＯ２，ＳｉＯ２／ＳｉＮ／ＳｉＯ２，ＳｉＯ２／高誘電率膜／ＳｉＯ２，高誘電率膜／ＳｉＯ２からなる積層膜でもよい。
【００７３】
浮遊ゲート電極３は、Ｗ（タングステン），ＴａＳｉＮ（タンタルシリコンナイトライド），Ｔａ（タンタル），ＴｉＳｉ（チタンシリサイド），Ｃｏ，Ｐｔ等の金属、あるいは、これらの積層構造でも良い。
【００７４】
制御ゲート電極１０は、ＷＳｉ（タングステンシリサイド），ＮｉＳｉ（ニッケルシリサイド），ＭｏＳｉ（モリブデンシリサイド），ＴｉＳｉまたはＣｏＳｉとポリシリコンとのスタック構造でもよい。
【００７５】
素子分離絶縁膜８は、ＮＳＧ（Non Doped Silicate Glass），ＰＳＧ（Phosphorous Silicon Glass），ＢＳＧ（Boron Silicon Glass），ＰＳＺ（Polysilazane），ＢＰＳＧ（Boron Phosphorous Silicon Glass），ＨＴＯ（High Temperature Oxide）等を含む絶縁膜でもよい。
【００７６】
上述した各実施形態では、シリコン基板上またはｐウェル領域中にメモリセルトランジスタＭＴｉが形成される例を示したが、例えばｐ型ＳＯＩ（Silicon on Insulator）領域を有するＳＯＩ構造の基板にメモリセルトランジスタＭＴｉを形成してもよい。
【００７７】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００７８】
１ 半導体基板
２ トンネル絶縁膜
３ 浮遊ゲート電極
７ 素子分離溝
８ 素子分離絶縁膜
９ 電極間絶縁膜
１０ 制御ゲート電極
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリは、ストレージカードおよびＳＳＤ（Solid State Drive）等、家電製品で幅広く使用されている。このような記憶装置に要求される大容量化および低価格化のため、今後もＮＡＮＤ型フラッシュメモリは微細化が進んでいくと予想される。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセル構造は、浮遊ゲート型構造が一般的である。ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型構造等、他の構造と比較して、動作ウインドウが広く、電荷保持特性に優れているためである。浮遊ゲート型構造のメモリセルの微細化が進むにつれて、以下のような問題が顕著になる。
【０００４】
例えば、隣接セルとの容量によるメモリセルトランジスタの閾値のずれである。微細化により隣接セルとの距離が小さくなると、その距離に反比例して隣接セルの浮遊ゲート電極との容量が増加する。しかも、１つのメモリセルに多値を記憶する場合、２値を記憶するに比べ、メモリセルの閾値のずれのマージンが小さい。その結果、隣接セルとの容量によるメモリセルトランジスタの閾値のずれに起因して読み出しエラーを生じるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２０７６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
隣接セルとの容量を抑制することが可能な半導体記憶装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本実施形態の半導体記憶装置は、第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える。前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置のメモリセルの等化回路図。
【図２】図１に示す半導体記憶装置のメモリセルの平面図。
【図３】メモリセルトランジスタＭＴｉのワード線ＷＬｉ方向の断面図（図１のＡ−Ａ’断面）。
【図４】メモリセルトランジスタＭＴｉのビット線ＢＬｊ方向の断面図（図１のＢ−Ｂ’断面）。
【図５】半導体記憶装置の製造工程の手順を示す工程図。
【図６】ワード線ＷＬｉ方向の製造工程断面図。
【図７】ビット線ＢＬｊ方向の製造工程断面図。
【図８】図６に続く製造工程断面図。
【図９】図７に続く製造工程断面図。
【図１０】図８に続く製造工程断面図。
【図１１】図９に続く製造工程断面図。
【図１２】図１０に続く製造工程断面図。
【図１３】図１１に続く製造工程断面図。
【図１４】図１２に続く製造工程断面図。
【図１５】図１３に続く製造工程断面図。
【図１６】図１４に続く製造工程断面図。
【図１７】図１５に続く製造工程断面図。
【図１８】図１６に続く製造工程断面図。
【図１９】図１７に続く製造工程断面図。
【図２０】図１８に続く製造工程断面図。
【図２１】図１９に続く製造工程断面図。
【図２２】図２０に続く製造工程断面図。
【図２３】図２１に続く製造工程断面図。
【図２４】半導体記憶装置の製造工程の手順を示す工程図。
【発明を実施するための形態】
【０００９】
以下、半導体記憶装置およびその製造方法の実施形態について、図面を参照しながら具体的に説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置のメモリセルの等価回路図であり、図２は、図１に示す半導体記憶装置のメモリセルの平面図である。本実施形態では、半導体記憶装置として不揮発性のＮＡＮＤ型フラッシュメモリを例に取って説明する。
【００１１】
図１および図２に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルストリングＭＳｊ（ｊ＝１〜ｍ）と、ワード線（データ選択線）ＷＬｉ（ｉ＝１〜ｎ）と、ビット線（データ転送線）ＢＬｊと、ソース線ＳＬと、ソース側選択線ＳＧＳと、ドレイン側選択線ＳＧＤとを備えている。また、メモリセルストリングＭＳｊのそれぞれは、縦続接続される複数（例えば１６個）のメモリセルトランジスタＭＴｉと、選択トランジスタＳＴ１，ＳＴ２とを有する。
【００１２】
ワード線ＷＬｉおよびビット線ＢＬｊは互いに直交するよう配置される。ソース線ＳＬ、ソース側選択線ＳＧＳおよびドレイン側選択線ＳＧＤは、ワード線ＷＬｉと平行に配置される。メモリセルストリングＭＳｊ内の各メモリセルトランジスタＭＴｉは、ワード線ＷＬｉとビット線ＢＬｊとの交差部に配置される。
【００１３】
各選択トランジスタＳＴ１およびＳＴ２のゲート電極にはソース側選択線ＳＧＳおよびドレイン側選択線ＳＧＤがそれぞれ共通に接続される。また、各メモリセルストリングＭＳｊ内のメモリセルトランジスタＭＴｉは、後述するように、浮遊ゲート電極および制御ゲート電極を有する浮遊ゲート型構造である。各メモリセルトランジスタＭＴｉの制御ゲート電極にはワード線ＷＬｉが共通に接続される。すなわち、メモリセルトランジスタＭＴｉの制御ゲート電極は隣接するメモリセルストリングＭＳｊ内のメモリセルトランジスタＭＴｉの制御ゲート電極と共通している。
【００１４】
メモリセルトランジスタＭＴｉは、浮遊ゲート電極に蓄積された電荷量の違いに応じて閾値電圧を変化させることにより、情報を記憶する。記憶する情報はハイおよびロウの２値でもよいが、蓄積電荷量に応じて多値を記憶することにより、大容量化を図れる。
【００１５】
図３は、メモリセルトランジスタＭＴｉのワード線ＷＬｉ方向（第１の方向）の断面図（図１のＡ−Ａ’断面）であり、図４は、メモリセルトランジスタＭＴｉのビット線ＢＬｊ方向（第２の方向）の断面図（図１のＢ−Ｂ’断面）である。
【００１６】
図３および図４に示すように、図３および図４のメモリセルトランジスタＭＴｉは、例えば、Ｂ（ボロン）等の不純物濃度が１０１４〜１０１９ｃｍ−３のシリコン基板１中に形成され、素子分離用の溝（Shallow Trench Isolation：ＳＴＩ）に埋め込まれた素子分離絶縁膜８により互いに分離される。メモリセルトランジスタＭＴｉは、シリコン基板１上に形成されたトンネル絶縁膜（第１の絶縁膜）２と、トンネル絶縁膜２上に形成された浮遊ゲート電極３と、浮遊ゲート電極３上に形成された電極間絶縁膜（第２の絶縁膜、Interpoly Dielectric膜）９と、電極間絶縁膜９上に形成された制御ゲート電極１０と、ビット線WLｉ方向において浮遊ゲート電極３を挟むように形成されたソース／ドレイン領域１３と、浮遊ゲート電極３、電極間絶縁膜９および制御ゲート電極１０を覆うスペーサ１２とを有する。
【００１７】
トンネル絶縁膜２は、例えば、ＳｉＯ２膜（シリコン酸化膜）またはＳｉＯＮ膜（シリコンオキシナイトライド膜）であり、その膜厚は３〜１５ｎｍである。浮遊ゲート電極３は、例えば、Ｐ（リン）またはＡｓ（ヒ素）の不純物濃度が１０１８〜１０２１ｃｍ−３のポリシリコンであり、その膜厚は３０〜２００ｎｍである。電極間絶縁膜９は、Ａｌ２Ｏ３膜（アルミナ膜）等、ＳｉＯ２膜よりも誘電率が高い高誘電率膜を含む積層膜であり、例えば、総膜厚５〜３０ｎｍのＳｉＯ２／高誘電率膜／ＳｉＯ２積層膜である。制御ゲート電極１０は、例えば、Ｐ，ＡｓまたはＢの不純物濃度が１０１７〜１０２１ｃｍ−３のポリシリコンであり、その膜厚１０〜５００ｎｍである。スペーサ１２は、例えばＳｉＯ２膜であり、その膜厚は約１０ｎｍである。
【００１８】
図３に示すワード線ＷＬｉ方向の断面における特徴を説明する。
【００１９】
図示のように、浮遊ゲート電極３は括れた領域３ａを有する。言い換えると、浮遊ゲート電極３は、最も細い領域３ａと、その上部にある最も太い領域３ｂとを有する。また、括れた領域３ａはＳＴＩに埋め込まれた素子分離絶縁膜８よりも高い位置にある。括れた領域３ａよりも下の部分には太い領域３ｃが配置されている。この太い領域３ｃの一部側面は素子分離絶縁膜８の側面に接するように配置されている。
【００２０】
浮遊ゲート電極３は矩形ではなく、括れた領域３ａを有するので、ワード線ＷＬｉ方向に隣接するメモリセルトランジスタＭＴｉとの実効的な距離ｄ１を大きくすることができる。そのため、隣接するメモリトランジスタＭＴｉとの容量を小さくできる。また、トンネル絶縁膜２と浮遊ゲート電極３の太い部分３ｃが接する部分は括れた領域３ａよりも太い。その結果、メモリセルトランジスタＭＴｉを流れる電流が小さくなることはない。
【００２１】
また、ワード線ＷＬｉ方向における断面において、電極間絶縁膜９は浮遊ゲート電極３の括れた領域３ａの側面に接するように配置されている。すなわち、電極間絶縁膜９は、素子分離絶縁膜８の上面から浮遊ゲート電極３の素子分離絶縁膜８から露出した上部側面に連続して配置されている。また、制御ゲート電極１０は浮遊ゲート電極３の括れた領域３ａの側面において、空隙を有することなく電極間絶縁膜９と接するように配置されている。
【００２２】
ワード線ＷＬｉ方向において、括れた領域３ａは、最も太い領域３ｂに対して、長さａだけ括れている。この長さａが大きいほど隣接するメモリセルトランジスタＭＴｉとの容量を小さくできる。その一方、長さａが大きすぎると、浮遊ゲート電極３の上部が大きいために、メモリセルトランジスタＭＴｉを形成する工程で浮遊ゲート電極３の加工が困難になるおそれがある。よって、浮遊ゲート電極３の加工が困難ではなく括れた領域を形成できる微細加工技術の限界から、長さａは、例えば、１〜１０ｎｍとするのが望ましい。この点は後述する。
【００２３】
なお、浮遊ゲート電極３の上部を細くすると、ゲートリーク電流が増加してしまうが、本実施形態では、上部に太い領域３ｂを設け、その下部に括れた領域３ａを設けるため、ゲートリーク電流を抑制しつつ、隣接するメモリセルトランジスタＭＴｉとの容量を小さくできる。
【００２４】
また、上部に太い領域３ｂを設けることで、カップリング比ＣＲを大きくすることもできる。カップリング容量ＣＲは以下の（１）式で表される。
【００２５】
ＣＲ＝ＣＩＰＤ／（ＣＩＰＤ＋ＣＯＸ） ・・・（１）
上記（１）式において、ＣＩＰＤは浮遊ゲート電極３と制御ゲート電極１０との間の電極間容量であり、ＣＯＸは浮遊ゲート電極３とシリコン基板１との容量である。ＣＩＰＤは浮遊ゲート電極３および制御ゲート電極１０の表面積に比例する。図３のように、浮遊ゲート電極３の上部に太い領域３ｂを設けることで浮遊ゲート電極３の表面積を大きくでき、カップリング比ＣＲを大きくできる。
【００２６】
さらに、浮遊ゲート電極３の上部は丸みを帯びた形状になっている。これにより、浮遊ゲート電極３の上部で曲率半径が大きくなり、電界集中を抑制できる。そのためゲートリーク電流および電極間絶縁膜９の耐圧劣化を抑制できる。
【００２７】
また、電極間絶縁膜９は、上述したように高誘電率膜を含む積層膜であるが、高誘電率膜は浮遊ゲート電極３上部の最も太い領域３ｂよりも、例えば０．５〜１５ｎｍだけ外側に設けられる。これにより、製造工程において、ビット線ＢＬｊ方向に制御ゲート電極１０，電極間絶縁膜９および浮遊ゲート電極３の各膜材料をエッチングする際、下部に浮遊ゲート電極３の材料が残るのを防ぐことができる。
【００２８】
次に、図４に示すビット線ＢＬｊ方向の断面における特徴を説明する。
【００２９】
浮遊ゲート電極３および電極間絶縁膜９が接する部分の幅は、例えば、５〜１００ｎｍである。また、ビット線ＢＬｊ方向においても、浮遊ゲート電極３はほぼ中央部付近に括れた領域３ｄを有する。括れた領域３ａは、最も太い領域３ｅに対して、長さｂだけ括れており、この長さｂは、例えば、１〜１０ｎｍである。ここで、最も太い領域３ｄは浮遊ゲート電極３と電極間絶縁膜９が接する部分に配置される。これにより、ビット線ＢＬｊ方向に隣接するメモリセルトランジスタＭＴｉとの実効的な距離ｄ２を大きくすることができ、容量を小さくできる。その結果、上記と同様にカップリング容量ＣＲを大きくできる。また、括れた領域３ｄよりも下の部分には太い領域３ｆが配置されている。その結果、メモリセルトランジスタＭＴｉのパンチスルー耐圧を向上させることができる。
【００３０】
なお、後述するように、ワード線ＷＬｉ方向の断面と異なり、ビット線ＢＬｊ方向の浮遊ゲート電極の側壁には電極間絶縁膜９は形成されない。また、スペーサ１２はビット線ＢＬｊ方向にのみ形成される。また、シリコン基板１の主平面において上面視した場合、浮遊ゲート電極の中央部は上部、または、下部に比べて一回り細くなる形状をしている。なお、シリコン基板１の主平面を基準として、括れた領域３ａと括れた領域３ｄの位置は一致していなくても良い。すなわち、シリコン基板１の主平面から垂直方向を「高さ方向」とした場合、括れた領域３ａと括れた領域３ｂの高さ方向の位置は一致していなくても良い。
【００３１】
次に、図３および図４の半導体記憶装置の製造方法を説明する。図５は、半導体記憶装置の製造工程の手順を示す工程図であり、図６〜図２３は、製造工程断面図である。なお、図６，８，１０，１２，１４，１６，１８，２０，２２はワード線ＷＬｉ方向の工程断面図であり、図７，９，１１，１３，１５，１７，１９，２１，２３はビット線ＢＬｊ方向の工程断面図である。
【００３２】
まず、予め所望の不純物がドーピングされたシリコン基板１上にトンネル絶縁膜２となる膜材料（第１の膜材料）２Ｍを、例えば、熱酸化法により形成し、その上に、浮遊ゲート電極３となる膜材料（第２の膜材料）３Ｍ、ＣＭＰ（Chemical Mechanical Polish）ストッパ膜４およびマスク膜５を、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により順に堆積する（ステップＳ１）。ＣＭＰストッパ膜４はＳｉＮ（窒化シリコン）膜などであり、マスク膜５はＳｉＯ２膜などである。
【００３３】
次に、マスク膜５上にフォトレジスト膜（不図示）を塗布し、通常のリソグラフィ法を用いてフォトレジスト膜をビット線ＢＬｉ方向に延び、ワード線ＷＬｉ方向に所定の間隔を置いて配置される複数のライン形状になるようにパターニングする。続いて、パターニングされたフォトレジスト膜をマスク材として、例えば、ＲＩＥ（Reactive Ion Etching）法によりマスク膜５、ＣＭＰストッパ膜４および膜材料３Ｍの一部を順にエッチングする（ステップＳ２）。以上により、図６および図７に示す断面構造が得られる。
【００３４】
さらに、マスク膜５をマスクとして、例えば、ＲＩＥ法により、膜材料２Ｍおよびシリコン基板１をビット線ＢＬｊ方向に順にエッチングする。これにより、トンネル絶縁膜２の周囲に自己整合的に素子分離溝７が形成される（ステップＳ３）。素子分離溝７の深さは例えば１５０ｎｍである。以上により、図８（７Ａ）および図９（７Ｂ）に示す断面構造が得られる。
【００３５】
その後、素子分離絶縁膜８を、例えば、プラズマＣＶＤ法により全面に堆積する。素子分離絶縁膜８は、例えばＳｉＯ２膜であり、その厚さは４００ｎｍである。以上により、図１０および図１１に示す断面構造が得られる。
【００３６】
続いて、ＣＭＰストッパ膜４をストッパとして、ＣＭＰ法により素子分離絶縁膜８およびマスク膜５を平坦化する。その後、例えばリン酸溶液を用いてＣＭＰストッパ膜４を除去する（ステップＳ４）。さらに、素子分離絶縁膜８の上面が、膜材料３Ｍの上面より低く、かつ、下面より高くなるよう、素子分離絶縁膜８の一部をエッチングする。なお、このときに膜材料３Ｍの上部の角も僅かにエッチングされ、丸みを帯びた形状となる。以上により、素子分離溝７に素子分離絶縁膜８が形成され（ステップＳ５）、図１２および図１３に示す断面構造が得られる。
【００３７】
次に、以下のステップＳ６，Ｓ７により、浮遊ゲート電極３となる膜材料３Ｍのワード線ＷＬｉ方向の側面に括れた領域を形成する。
【００３８】
まず、酸素雰囲気下、所定温度以下で加熱することにより、膜材料３Ｍの側壁を酸化する（ステップＳ６）。この際、バイアスを印加することにより膜材料３Ｍの中央部を主に酸化させる。また、ストッパ膜４を除去せず、素子分離絶縁膜８を形成した後に異方性を有する酸化、若しくは窒化により膜材料３Ｍを部分的に酸化若しくは窒化させ、その酸化若しくは窒化部分をエッチングすることで、浮遊ゲート電極３を括れさせることも可能である。例えば、通常の熱酸化による側壁酸化を８５０度以下で行うと、酸化応力が緩和せず、膜材料３Ｍの中央部が多く酸化され、トンネル絶縁膜２に接した部分やストッパ膜４に接した部分で少なく酸化される形状が得られる。
【００３９】
続いて、例えばＢＨＦ（バッファードフッ酸）またはＮＨ４Ｆ（フッ化アンモニウム）をエッチャントとしてエッチングを行い、酸化した部分を除去する（ステップＳ７）。これらのエッチャントは未酸化のポリシリコンより、ＳｉＯ２に対するエッチングレートが高いため、主に酸化した部分が除去される。これにより、膜材料３Ｍのワード線ＷＬｉ方向の側面に括れた領域３ａが形成される。
【００４０】
なお、熱酸化ではなく、斜め方向から酸素イオンを注入して、膜材料３Ｍの側壁を酸化してもよい。また、酸素イオンに代えて窒素イオンを注入して、浮遊ゲート電極３の側壁を窒化してもよく、この場合、例えばホットリン酸をエッチャントとして用いることができる。また、エッチャントを用いたウエットエッチングに代えて、ＲＩＥ法等のドライエッチングにより酸化または窒化した部分を除去してもよい。
【００４１】
以上の工程により、、図１４および図１５に示す断面構造が得られる。
【００４２】
続いて、例えば、ＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）法により、膜材料３Ｍの上面と、膜材料３Ｍの素子分離絶縁膜８から露出した上部側面に接するように、電極間絶縁膜９となる膜材料（第３の膜材料）９Ｍを形成する。ここで、括れた領域３ａの括れた長さａは、例えば、１〜１０ｎｍである。すなわち、ワード線ＷＬｉ方向における断面において、膜材料９Ｍは膜材料３Ｍの括れた領域３ａの側面に接するように形成することができる。その結果、膜材料９Ｍは、素子分離絶縁膜８の上面から膜材料３Ｍの素子分離絶縁膜８から露出した上部側面に連続して形成される。
【００４３】
その後、電極間絶縁膜９の膜材料上に、制御ゲート電極１０となる膜材料（第４の膜材料）１０Ｍであるポリシリコン層を形成する（ステップＳ８）。以上により、図１６および図１７に示す断面構造が得られる。ここで、膜材料１０Ｍは括れた領域３ａの側面において、空隙を形成することなく膜材料９Ｍと接するように形成することができる。膜材料３Ｍの括れた長さａは、例えば、１〜１０ｎｍであるからである。その結果、カップリング比の低下を防止することができる。
【００４４】
次に、膜材料１０Ｍ上に、マスク膜およびワード線ＷＬｉ方向に延び、ビット線ＢＬｉ方向に所定の間隔を置いて配置される複数のライン形状のレジストパターン（不図示）を順次形成する。その後、レジストパターンをマスクとして、マスク膜の一部を、例えば、ＲＩＥ法によりエッチングする。さらに、レジストパターンおよびマスク膜をマスクとして、例えば、ＲＩＥ法により各膜材料１０Ｍ，９Ｍ，３Ｍ，２Ｍを順にエッチングする（ステップＳ９）。これにより、スリット部１６が形成され、制御ゲート電極１０、電極間絶縁膜９、浮遊ゲート電極３およびトンネル絶縁膜２が形成される。以上により、図１８および図１９に示す断面構造が得られる。
【００４５】
次に、例えばステップＳ６，Ｓ７と同様の手法により、浮遊ゲート電極３のビット線ＢＬｊ方向に括れた領域３ａを形成する（ステップＳ１０）。これにより、図２０および図２１に示す断面構造が得られる。
【００４６】
続いて、例えば、熱酸化法およびＬＰＣＶＤ法を用いて、トンネル絶縁膜２、浮遊ゲート電極３、電極間絶縁膜９および制御ゲート電極１０の上面と側面と、シリコン基板１の露出表面上に、スペーサ１２を形成する。スペーサは、例えば１０ｎｍのシリコン酸化膜である。ここで、括れた領域３ａの括れた長さａは、例えば、１〜１０ｎｍである。すなわち、ビット線ＢＬｉ方向における断面において、スペーサ１２は浮遊ゲート電極３の括れた領域３ａの側面に接するように形成することができる。その結果、スペーサ１２は、シリコン基板１から浮遊ゲート電極３、電極間絶縁膜９および制御ゲート電極１０の側面、並びに、制御ゲート電極１０の上面に連続して連続して形成される。なお、ステップＳ１０の後に、シリコン基板１に不純物イオンを注入し、さらに、アニールを行って、シリコン基板の表面にエクステンションを形成することも可能である。
【００４７】
さらに、シリコン基板１に不純物イオンを注入し、さらに、アニールを行う。これにより、トンネル絶縁膜２を挟むように、シリコン基板１の表面にソース／ドレイン領域１３が形成される。以上により、図２２および図２３に示す断面構造が得られる。
【００４８】
その後、ＬＶＣＶＤ法により、層間絶縁膜となるＢＰＳＧ（Borophosphosilicate Glass）を全面に形成する。続いて、ＣＭＰ法により、制御ゲート電極１０の上面が露出するまで、ＢＰＳＧ膜およびスペーサ１２を研磨する。さらに、スパッタ法により、Ｃｏ（コバルト）膜およびＴｉＮ（窒化チタン）膜を全面に順に形成する。次に、ＲＴＡ（Rapid Thermal Annealing）法により、制御ゲート電極１０の上面において、ＳｉとＣｏとを反応させてＣｏＳｉ２（コバルトシリサイド）を形成する。続いて、薬液処理により、ＴｉＮ膜および未反応のＣｏ膜を除去する。これにより、ＣＧゲート電極１０の上面にＣｏＳｉ２膜が形成される。なお、他の金属シリサイド膜を形成してもよい。
【００４９】
以上により、半導体記憶装置が得られる。
【００５０】
このように、第１の実施形態では、浮遊ゲート電極３が括れた領域３ａを有するため、隣接するメモリセルトランジスタとの実効的な距離を大きくすることができ、容量を抑制できる。
【００５１】
また、浮遊ゲート電極の膜厚を厚くすることなくカップリング比を大きくすることができる。浮遊ゲート電極の膜厚を厚くすると、微細化により浮遊ゲート電極の幅は小さくなるため、浮遊ゲート電極のアスペクト比が大きくなり、浮遊ゲート電極が倒壊するおそれがある。一方、第１の実施形態に係る半導体記憶装置においては、浮遊ゲート電極３は括れた領域３ａの上部に太い領域３ｂを有するため、カップリング比を大きくすることができる。さらに、浮遊ゲート電極３の上部が丸みを帯びた形状であるため、ゲートリーク電流および電極間絶縁膜９の耐圧劣化を抑制できる。
【００５２】
（第２の実施形態）
上述した第１の実施形態では、浮遊ゲート電極３となる膜材料３Ｍの一部を酸化または窒化することにより括れた領域３ａを形成した。これに対し、以下に説明する第２の実施形態では、浮遊ゲート電極３の不純物濃度を調整して括れた領域３ａを形成するものである。
【００５３】
図２４は、半導体記憶装置の製造工程の手順を示す工程図である。以下では、第１の実施形態との相違点を中心に説明する。トンネル絶縁膜２となる膜材料２Ｍを形成した後、Ｐ、ＡｓまたはＢ等の不純物を含む浮遊ゲート電極３となる膜材料３Ｍを形成する（ステップＳ１’）。このとき、膜材料３Ｍの上部および下部の不純物濃度が、括れた領域３ａとなる中央部の不純物濃度より低くなるようにする。一例として、中央部の不純物濃度を１０１７〜１０２１ｃｍ−３とし、上部および下部の不純物濃度をその半分以下とする。
【００５４】
より具体的には、膜材料３Ｍを形成する際、下部および上部を形成するときは不純物のガス濃度を低くしておき、中央部を形成するときは不純物のガス濃度を高くしておく。
【００５５】
あるいは、浮遊ゲート電極３の下部となる膜材料３Ｍａを形成した後、第１の濃度で不純物イオンを注入し、続いて、中央部となる膜材料３Ｍｂを形成した後、第1の濃度の２倍以上である第２の濃度で不純物イオンを注入し、さらに、上部となる膜材料３Ｍｃを形成した後、第２の濃度の１／２以下である第３の濃度で不純物イオンを注入してもよい。
【００５６】
その後、ステップＳ２〜Ｓ５の工程を行う。続いて、第１の実施形態と同様のウエットエッチングまたはドライエッチングを行う。（ステップＳ７’）。不純物濃度が高いほどエッチングレートが高いため、中央部が主にエッチングされ、膜材料３Ｍに括れた領域３ａが形成される。 以降、第１の実施形態と同様のステップＳ８，Ｓ９の工程を行う
また、ステップＳ７’と同様にビット線ＷＬｉ方向において、浮遊ゲート電極３の中央部に括れた領域３ｄを形成する。ステップ１０’の工程においては、ワード線ＷＬｉ方向の浮遊ゲート電極３の側面は電極間絶縁膜９および制御ゲート電極１０によって覆われている。その結果、括れた領域３ａが細くなりすぎることが無い。
【００５７】
その後第１の実施形態と同様の工程により、半導体記憶装置が得られる。
【００５８】
本実施形態では、シリコン基板１の主平面を基準として、括れた領域３ａと３ｄの位置がほぼ等しくなる。すなわち、シリコン基板１の主平面を上面視した場合、浮遊ゲート電極３の系が最も細くなる部分が存在する。その結果、隣接セルとの容量を効果的に小さくすることができる。
【００５９】
このように、第２の実施形態でも、浮遊ゲート電極３の不純物濃度を調整して、括れた領域３ａおよび３ｄを形成する。そのため、隣接セルとの容量を小さくすることができ、かつ、カップリング比を大きくできる。
【００６０】
（第３の実施形態）
以下に説明する第４の実施形態は、浮遊ゲート電極３となる膜材料３Ｍを酸化させたり、不純物を注入したりすることなく、ＲＩＥ法により浮遊ゲート電極３に括れた領域３ａを形成するものである。
【００６１】
第１の実施形態において、ＲＩＥ法により浮遊ゲート電極３となる膜材料３Ｍをエッチングする（図６、図５のステップＳ２）。この際、サイドエッチングが起こりやすいようＲＩＥの条件をチューニングする。これにより、膜材料３Ｍのワード線ＷＬｉ方向の側面に括れた領域３ａを形成できる。
【００６２】
同様に、ＲＩＥ法により膜材料１０Ｍ，９Ｍ，３Ｍ，２Ｍをワード線ＷＬｉ方向に順にエッチングする際（図１９、図５のステップＳ９）、ＲＩＥの条件をチューニングすることにより、膜材料３Ｍのビット線ＢＬｊ方向の側面に括れた領域３ａを形成できる。
【００６３】
このように、第４の実施形態では、ＲＩＥ法の条件をチューニングすることにより、新たな工程を追加することなく、浮遊ゲート電極３に括れた領域３ａを形成できる。
【００６４】
（第４の実施形態）
以下に説明する第５の実施形態は、ウエットエッチングにより浮遊ゲート電極３に括れた領域３ａを形成するものである。
【００６５】
第１の実施形態において、図１２の断面構造を得た後、ＴＭＹ、リン酸またはＢＨＦ等をエッチャントとしてウエットエッチングを行う。ウエットエッチングでは、粒界に沿ってエッチングされることがあり、これにより膜材料３Ｍのワード線ＷＬｉ方向の側面に括れた領域３ａを形成できる。
【００６６】
なお、素子分離絶縁膜８の上面が浮遊ゲート電極３の上面より低くなるようにする工程（図５のステップＳ５）をウエットエッチングで行うこともできる。このウエットエッチングの際に、括れた領域３ａを形成してもよい。これにより、新たな工程を追加する必要がなくなる。
【００６７】
同様に、図１９の断面構造を得た後にウエットエッチングを行って、膜材料３Ｍのビット線ＢＬｊ方向の側面に括れた領域３ａを形成することもできる。
【００６８】
以上のように、上述した各実施形態によると、半導体記憶装置において、隣接セルとの容量を抑制し、かつ、カップリング比を大きくすることができる。
【００６９】
なお、上述した各実施形態では、ワード線ＷＬｉ方向およびビット線ＢＬｊ方向の両方の側面に括れた領域３ａを形成したが、いずれか一方にのみ形成してもよい。ワード線ＷＬｉ方向とビット線ＢＬｊ方向とで、異なる手法を用いて括れた領域３ａを形成してもよい。また、隣接するメモリセルトランジスタＭＴｉのうち、いずれか一方にのみ括れた領域３ａを形成してもよい。
【００７０】
また、各実施形態で説明した各膜の材料はあくまで一例である。例えば、電極間絶縁膜９は、高誘電率膜のみの単層膜でもよい。この場合、電極間絶縁膜９は浮遊ゲート電極３上部の最も太い領域３ｂよりも外側でなくても良い。また、他の積層膜として、浮遊ゲート電極３側から、ＳｉＮ／高誘電率膜／ＳＩＮ，ＳｉＯ２／高誘電率膜／ＳｉＯ２，ＳｉＮ／ＳｉＯ２／高誘電率膜／ＳｉＯ２／ＳｉＮ，ＳｉＯ２／高誘電率膜またはＳｉＮ／高誘電率膜等からなる積層膜でもよい。
【００７１】
高誘電率膜は、ＳｉＮ膜、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、Ａｌ２Ｏ３膜（アルミナ膜）、ＭｇＯ膜（酸化マグネシウム膜）、ＳｒＯ膜（酸化ストロンチウム膜）、ＢａＯ膜（酸化バリウム膜）、ＴｉＯ２膜（酸化チタン膜）、Ｔａ２Ｏ５膜（酸化タンタル膜）、ＢａＴｉＯ３膜（チタン酸バリウム膜）、ＢａＺｒＯ膜（ジルコニウム酸バリウム膜）、ＺｒＯ２膜（酸化ジルコニウム膜）、ＨｆＳｉＯ２膜（酸化ハフニウム膜）、Ｙ２Ｏ３膜（酸化イットリウム膜）、ＺｒＳｉＯ膜（ジルコニウムシリケート膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＬａＡｌＯ膜（ランタンアルミネート膜）等を用いることができる。
【００７２】
トンネル絶縁膜２は、シリコン酸化膜の単膜の他、ＳｉＮ／ＳｉＯ２，ＳｉＯ２／ＳｉＮ／ＳｉＯ２，ＳｉＯ２／高誘電率膜／ＳｉＯ２，高誘電率膜／ＳｉＯ２からなる積層膜でもよい。
【００７３】
浮遊ゲート電極３は、Ｗ（タングステン），ＴａＳｉＮ（タンタルシリコンナイトライド），Ｔａ（タンタル），ＴｉＳｉ（チタンシリサイド），Ｃｏ，Ｐｔ等の金属、あるいは、これらの積層構造でも良い。
【００７４】
制御ゲート電極１０は、ＷＳｉ（タングステンシリサイド），ＮｉＳｉ（ニッケルシリサイド），ＭｏＳｉ（モリブデンシリサイド），ＴｉＳｉまたはＣｏＳｉとポリシリコンとのスタック構造でもよい。
【００７５】
素子分離絶縁膜８は、ＮＳＧ（Non Doped Silicate Glass），ＰＳＧ（Phosphorous Silicon Glass），ＢＳＧ（Boron Silicon Glass），ＰＳＺ（Polysilazane），ＢＰＳＧ（Boron Phosphorous Silicon Glass），ＨＴＯ（High Temperature Oxide）等を含む絶縁膜でもよい。
【００７６】
上述した各実施形態では、シリコン基板上またはｐウェル領域中にメモリセルトランジスタＭＴｉが形成される例を示したが、例えばｐ型ＳＯＩ（Silicon on Insulator）領域を有するＳＯＩ構造の基板にメモリセルトランジスタＭＴｉを形成してもよい。
【００７７】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００７８】
１ 半導体基板
２ トンネル絶縁膜
３ 浮遊ゲート電極
７ 素子分離溝
８ 素子分離絶縁膜
９ 電極間絶縁膜
１０ 制御ゲート電極
【特許請求の範囲】
【請求項１】
第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備え、
前記メモリセルトランジスタのそれぞれは、
半導体基板上に形成される第１の絶縁膜と、
前記第１の絶縁膜上に形成される浮遊ゲート電極と、
前記浮遊ゲート電極上に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成される制御ゲート電極と、を有し、
前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有することを特徴とする半導体記憶装置。
【請求項２】
前記浮遊ゲート電極の上部は丸みを帯びていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記浮遊ゲート電極の括れた領域は、前記浮遊ゲート電極の太い領域に対して、１ｎｍ乃至１０ｎｍ括れていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２の絶縁膜は、前記第１の方向における前記浮遊ゲート電極の前記括れた領域の側面に接しており、
前記制御ゲート電極は、前記第１の方向における前記浮遊ゲート電極の前記括れた領域の側面で、前記第２の絶縁膜と接していることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える半導体記憶装置の製造方法であって、
半導体基板上に第１の絶縁膜となる第１の膜材料を形成する工程と、
前記第１の膜材料上に浮遊ゲート電極となる第２の膜材料を形成する工程と、
前記第２および第１の膜材料と、前記半導体基板の上部を前記第２の方向に順にエッチングして、溝を形成する工程と、
前記溝に素子分離絶縁膜を形成する工程と、
前記第２の膜材料の前記第１の方向の側面に括れた領域を形成する工程と、
前記第２の膜材料および前記素子分離絶縁膜上に第２の絶縁膜となる第３の膜材料を形成する工程と、
前記第３の膜材料上に制御ゲート電極となる第４の膜材料を形成する工程と、
前記第４、第３、第２および第１の膜材料を前記第１の方向に順にエッチングして、前記第１の絶縁膜と、前記浮遊ゲート電極と、前記第２の絶縁膜と、前記制御ゲート電極と、をそれぞれ形成する工程と、
前記浮遊ゲート電極を形成する工程の後に、前記浮遊ゲート電極の前記第２の方向の側面に括れた領域を形成する第２工程と、を備えることを特徴とする半導体記憶装置の製造方法。
【請求項１】
第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備え、
前記メモリセルトランジスタのそれぞれは、
半導体基板上に形成される第１の絶縁膜と、
前記第１の絶縁膜上に形成される浮遊ゲート電極と、
前記浮遊ゲート電極上に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成される制御ゲート電極と、を有し、
前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有することを特徴とする半導体記憶装置。
【請求項２】
前記浮遊ゲート電極の上部は丸みを帯びていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記浮遊ゲート電極の括れた領域は、前記浮遊ゲート電極の太い領域に対して、１ｎｍ乃至１０ｎｍ括れていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２の絶縁膜は、前記第１の方向における前記浮遊ゲート電極の前記括れた領域の側面に接しており、
前記制御ゲート電極は、前記第１の方向における前記浮遊ゲート電極の前記括れた領域の側面で、前記第２の絶縁膜と接していることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える半導体記憶装置の製造方法であって、
半導体基板上に第１の絶縁膜となる第１の膜材料を形成する工程と、
前記第１の膜材料上に浮遊ゲート電極となる第２の膜材料を形成する工程と、
前記第２および第１の膜材料と、前記半導体基板の上部を前記第２の方向に順にエッチングして、溝を形成する工程と、
前記溝に素子分離絶縁膜を形成する工程と、
前記第２の膜材料の前記第１の方向の側面に括れた領域を形成する工程と、
前記第２の膜材料および前記素子分離絶縁膜上に第２の絶縁膜となる第３の膜材料を形成する工程と、
前記第３の膜材料上に制御ゲート電極となる第４の膜材料を形成する工程と、
前記第４、第３、第２および第１の膜材料を前記第１の方向に順にエッチングして、前記第１の絶縁膜と、前記浮遊ゲート電極と、前記第２の絶縁膜と、前記制御ゲート電極と、をそれぞれ形成する工程と、
前記浮遊ゲート電極を形成する工程の後に、前記浮遊ゲート電極の前記第２の方向の側面に括れた領域を形成する第２工程と、を備えることを特徴とする半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−６４７０１（Ｐ２０１２−６４７０１Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０６８０２（Ｐ２０１０−２０６８０２）
【出願日】平成２２年９月１５日（２０１０．９．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１５日（２０１０．９．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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