【課題】トンネルウィンドウやセレクトゲートの加工寸法のばらつき、およびセレクトゲートのアライメント精度を考慮する必要がなく、セルサイズを小さくすることができる半導体装置およびその製造方法を提供すること。
【解決手段】不揮発性メモリセル７を半導体基板２上に選択的に備える半導体装置１が製造される。この製造方法は、ゲート絶縁膜２３上において不揮発性メモリセル７用のアクティブ領域５に、セレクトゲート１９を選択的に形成する工程と、セレクトゲート１９に対して自己整合的に導入することによってｎ型トンネル拡散層１１を形成する工程と、ゲート絶縁膜２３の一部セレクトゲート１９に対して自己整合的に除去し、その後の熱酸化によりトンネルウィンドウ２５を形成する工程とを含む。 （もっと読む）

【課題】メモリセルが３次元的に積層された不揮発性半導体記憶装置を工程数の増大を抑制しながら製造可能な不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板１０１上にスペーサ膜１０４とチャネル半導体膜１０３とを交互に複数層積層させた積層構造を形成し、積層構造に第１の方向に延在するトレンチを形成する。ついで、トレンチからチャネル半導体膜１０３を第２の方向にリセスして空隙を形成し、空隙内のチャネル半導体膜１０３上にトンネル誘電体膜１０８を形成し、フローティングゲート電極膜１０９を埋め込む。その後、第１の方向に隣接するメモリセル間でフローティングゲート電極膜１０９が分離され、チャネル半導体膜１０３が分離されないように、積層構造を第１の方向に所定の間隔で分割する。また、第２の方向に隣接するメモリセル間でチャネル半導体膜１０３が分離されるように、積層構造を第２の方向に所定の間隔で分割する。 （もっと読む）

【課題】半導体基板の転移を防止しつつ、絶縁膜の埋め込み性を確保するとともに、エッチング耐性を向上させる。
【解決手段】シリコン含有無機ポリマー膜８にアルカリ金属元素またはアルカリ土類金属元素を含有させ、塗布法などの方法にてトレンチ６内に埋め込まれるようにしてシリコン含有無機ポリマー膜８をライナー膜７上に形成し、水蒸気を含む雰囲気中でシリコン含有無機ポリマー膜８の酸化処理を行うことにより、シリコン含有無機ポリマー膜８をシリコン酸化膜９に変化させる。 （もっと読む）

【課題】 セレクトゲート部におけるゲート閾値電圧が安定した半導体装置の製造方法を提供する。
【解決手段】 実施形態に係る半導体装置の製造方法では、メモリセル部及びセレクトゲート部が形成される。半導体基板上にトンネル絶縁膜が形成され、前記トンネル絶縁膜上に電荷蓄積層が形成される。前記電荷蓄積層、前記トンネル絶縁膜、及び前記半導体基板のエッチングにより素子分離溝部が形成され、前記電荷蓄積層の側面に接するように前記素子分離溝部に素子分離絶縁膜が埋め込まれる。前記電荷蓄積層及び前記素子分離絶縁膜上に電極間絶縁膜が形成され、前記セレクトゲート部において、前記電極間絶縁膜がエッチングされる。前記電極間絶縁膜を覆い、前記電荷蓄積層に接続するシリコン膜が形成され、前記シリコン膜上に金属膜が形成される。熱処理により、前記セレクトゲート部において、前記トンネル絶縁膜に接する前記電荷蓄積層がシリサイド化される。 （もっと読む）

【課題】動作特性の向上を図ることができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に間隔をあけて設けられた複数のメモリセルと、前記メモリセルの側壁に形成された絶縁膜と、を備えている。そして、前記絶縁膜は、前記メモリセル同士の間に形成された空隙部の上方において、隣接する前記メモリセルに向けて突出する突出部を有している。 （もっと読む）

【課題】浮遊ゲートと制御ゲートとの間におけるリークを抑制することができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたリーク抑制部と、前記リーク抑制部上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートと、を備える。前記リーク抑制部の誘電率は、前記ゲート間絶縁膜の誘電率よりも高くなっている。 （もっと読む）

【課題】短チャネルでも動作するフローティングゲートを有する半導体メモリ装置を提供する。
【解決手段】フローティングゲート１０４に窒化インジウム、窒化亜鉛等の仕事関数が５．５電子ボルト以上の高仕事関数化合物半導体を用いる。このことにより、基板１０１とフローティングゲート１０４の間のフローティングゲート絶縁膜１０３のポテンシャル障壁が従来のものより高くなり、フローティングゲート絶縁膜１０３を薄くしても、トンネル効果による電荷の漏洩を低減できる。フローティングゲート絶縁膜１０３をより薄くできるのでチャネルをより短くできる。 （もっと読む）

【課題】デバイス特性に優れた半導体装置およびその製造方法を提供する。
【解決手段】実施の一形態の半導体装置は、第１および第２の領域を有する機能膜と、前記基板の前記第１の領域に設けられ、第１の幅を有する第１の溝と、前記基板の前記第２の領域に設けられ、第１の幅よりも広い第２の幅を有する第２の溝と、前記第１の溝を埋めるように高分子材料を前駆体として形成された第１の絶縁膜と、前記第１の幅を上回る直径を有し、前記第２の溝を埋める微粒子と、前記第２の溝内で前記微粒子間および前記微粒子と前記第２の溝との間隙を埋める前記高分子材料とを前駆体として形成された第２の絶縁膜とを持つ。 （もっと読む）

【課題】隣接セルとの容量を抑制することが可能な半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態の半導体記憶装置は、第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える。前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有する。 （もっと読む）

【課題】周辺回路領域の素子の寿命が劣化するのを抑制しつつ、浮遊ゲート電極と制御ゲート電極とのカップリング性を確保する。
【解決手段】シリコン基板１１は、セル領域および周辺回路領域が設けられている。トンネル絶縁膜１２は、セル領域および周辺回路領域のシリコン基板１１上に形成されている。浮遊ゲート電極膜１３は、セル領域および周辺回路領域のトンネル絶縁膜１２上に形成されている。電極間絶縁膜１６は、セル領域の浮遊ゲート電極膜１３上に形成されている。シリコン酸化膜１４および電極間絶縁膜１６は、周辺回路領域の浮遊ゲート電極膜１３上に形成されている。制御ゲート電極膜１７は、セル領域および周辺回路領域の電極間絶縁膜１６上に形成されている。 （もっと読む）

【課題】ゲート電極間絶縁膜のリーク電流を抑制し、電気的信頼性を向上した不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板上に行列状に形成された複数のメモリ素子と、同一列方向のメモリ素子に選択的に接続される複数のビット線と、同一行方向のメモリ素子に接続される複数のワード線とを具備し、各メモリ素子は、半導体基板上に順次形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜、制御電極と、電荷蓄積層の対向する側面に沿って、前記シリコン基板上面に形成された１対の不純物注入層とを具備し、ビット線に垂直な方向に沿った断面における電荷蓄積層の上部コーナー部が曲面を有し、上部コーナー部が前記第１のゲート絶縁膜の上方にある。 （もっと読む）

【課題】シリサイド層をゲート電極の一部に含む不揮発性半導体記憶装置において、シリサイド層の膜厚を制御することができる不揮発性半導体記憶装を提供する。
【解決手段】不揮発性半導体記憶装置は、チャネル半導体層上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４および制御ゲート電極１５が順に積層されるメモリセルトランジスタＭＴを有する。制御ゲート電極１５は、電極間絶縁膜１４上に、半導体膜１５１、シリサイド相変化抑制膜１５２およびシリサイド膜１５４を順に積層した構造を有する。また、シリサイド相変化抑制膜１５２は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０²⁰〜５×１０²¹［atom/cm³］の濃度範囲で添加された多結晶シリコン膜によって構成される。 （もっと読む）

【課題】フローティングゲートが少なくとも２つのコントロールゲートラインと容量的に結合するようになっているフラッシュＮＡＮＤタイプのＥＥＰＲＯＭシステムの提供。
【解決手段】コントロールゲートラインはフローティングゲートの側壁と結合するようにフローティングゲート間に位置し、メモリセルの結合比が望ましく高められる。フローティングゲートの選択された行の両側の両方のコントロールゲートラインは普通同じ電圧まで高められ、隣接するフローティングゲートの選択されていない行に結合された第２のコントロールゲートラインは低く保たれる。選択されたフローティングゲートの領域でその電圧を選択的に高めるために、コントロールゲートラインを基板と容量的に結合させる。フローティングゲートの長さとコントロールゲートラインの厚さとは、スペーサのエッチマスクを形成することによってプロセスの最小分解エレメントより小さくされ得る。 （もっと読む）

不揮発性メモリ・セルが、基板層を有し、第１の導電型のフィン形状半導体部材が基板層上にある。フィン形状部材は、第２の導電型の第１の領域と、第１の領域から離間配置された第２の導電型の第２の領域とを有し、チャネル領域が第１の領域と第２の領域との間に延びている。フィン形状部材は、第１の領域と第２の領域との間に上面及び２つの側面を有する。ワード線が、第１の領域に隣接し、チャネル領域の第１の部分の上面及び２つの側面に容量結合される。浮遊ゲートが、ワード線に隣接し、上面から絶縁され、チャネル領域の第２の部分の２つの側面に容量結合される。 （もっと読む）

【課題】基板上に逆Ｔ形状を有するフローティングゲートを持った不揮発性メモリ構造を形成する、複雑ではない方法を提起する。
【解決手段】半導体材料の基板に少なくとも一つのメモリセルアレイを備えた不揮発性メモリの製造方法であって、メモリセルは、ＳＴＩ構造によって、互いに自己整合され互いから分離される。メモリセルは、メモリセルアレイに沿った断面において逆Ｔ形状を有するフローティングゲートを備える。ここで、逆Ｔ形状は、フローティングゲートの側壁の上部を酸化させることにより形成され、それによって犠牲酸化物層を形成し、その後、ＳＴＩ構造をさらにエッチバックすると同時に犠牲酸化物層を除去する。 （もっと読む）

ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。一例では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
（もっと読む）

【課題】 電荷捕獲量の調節を容易且つ確実に行い、情報ばけ等の不都合の発生を防止して所望の多値情報を記憶する。
【解決手段】 ソース領域３−ドレイン領域４間のチャネル領域Ｃとゲート電極６との間に、ゲート酸化膜１１、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４、シリコン酸化膜１５、シリコン窒化膜１６及びシリコン酸化膜１７が順次積層されてなる電荷捕獲膜５が配されて半導体記憶装置が構成される。ここで、各窒化膜１２，１４，１６とその下層の各酸化膜１１，１３，１５，１７との間に存するトラップに電荷を蓄積することで、４値（"００"，"０１"，"１０"，"１１"）の情報が記憶される。 （もっと読む）

【課題】不揮発性メモリセルを有する半導体装置において、メモリ周辺回路の信頼性を向上させることのできる技術を提供する。
【解決手段】メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４を、半導体基板１の主面上に順次積層された下層の絶縁膜１１ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔにより構成し、続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜により高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐを構成する。メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８を、半導体基板１の主面上に形成された酸化シリコン膜により構成する。 （もっと読む）

集積されたhigh-k誘電層と金属制御ゲートを有する半導体デバイスが記載されている。当該半導体デバイスの製造方法が記載されている。当該半導体デバイスの実施例は、浮遊ゲート上に設けられたhigh-k誘電層を有する。前記high-k誘電層は凹部を画定する。前記凹部内に金属制御ゲートが形成される。
（もっと読む）