不揮発性半導体記憶装置とその製造方法
【課題】メモリセルが３次元的に積層された不揮発性半導体記憶装置を工程数の増大を抑制しながら製造可能な不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板１０１上にスペーサ膜１０４とチャネル半導体膜１０３とを交互に複数層積層させた積層構造を形成し、積層構造に第１の方向に延在するトレンチを形成する。ついで、トレンチからチャネル半導体膜１０３を第２の方向にリセスして空隙を形成し、空隙内のチャネル半導体膜１０３上にトンネル誘電体膜１０８を形成し、フローティングゲート電極膜１０９を埋め込む。その後、第１の方向に隣接するメモリセル間でフローティングゲート電極膜１０９が分離され、チャネル半導体膜１０３が分離されないように、積層構造を第１の方向に所定の間隔で分割する。また、第２の方向に隣接するメモリセル間でチャネル半導体膜１０３が分離されるように、積層構造を第２の方向に所定の間隔で分割する。
【解決手段】半導体基板１０１上にスペーサ膜１０４とチャネル半導体膜１０３とを交互に複数層積層させた積層構造を形成し、積層構造に第１の方向に延在するトレンチを形成する。ついで、トレンチからチャネル半導体膜１０３を第２の方向にリセスして空隙を形成し、空隙内のチャネル半導体膜１０３上にトンネル誘電体膜１０８を形成し、フローティングゲート電極膜１０９を埋め込む。その後、第１の方向に隣接するメモリセル間でフローティングゲート電極膜１０９が分離され、チャネル半導体膜１０３が分離されないように、積層構造を第１の方向に所定の間隔で分割する。また、第２の方向に隣接するメモリセル間でチャネル半導体膜１０３が分離されるように、積層構造を第２の方向に所定の間隔で分割する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの分野では、ビット密度向上によるコストダウンのために急激な素子サイズの微細化が進んだ結果、セルサイズは物理限界に達しかけている。そのため、さらに高いビット密度を達成する手段としてセルを３次元的に積層した積層不揮発性メモリが注目されている。積層不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型のものや、フローティングゲート電極膜をドーナツ形状としたフローティングゲート型のものが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１９２７０８号公報
【非特許文献】
【０００４】
【非特許文献１】SungJin Whang et al., "“Novel 3-Dimensional Dual Control-Gate with Surrounding Floating-Gate (DC-SF) NAND Flash Cell for 1Tb File Storage Application”, 2010, International Electron Device Meeting IEDM2010 Proceeding, pp.668-671
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＭＯＮＯＳ型の積層不揮発性メモリは、メモリ動作の信頼性が低く、また、フローティングゲート構造で普遍的に利用されているＭＬＣ（Multi-Level-Cell：一つのセルに２ビット分の情報を記憶）やＴＬＣ（Triple-Level-Cell：一つのセルに３ビット分の情報を記憶）のような多値動作を実現するのは難しいという問題点があった。
【０００６】
また、フローティングゲート電極膜がドーナツ形状の積層不揮発性メモリでは、セルの投影面積（平面型のフローティングゲート構造におけるセル面積に対応）が大きく、そして従来広く用いられてきた平面型のフローティングゲート型の不揮発性メモリと構造やプロセスが大きく異なっている。そのため、従来の平面型のフローティングゲート型の不揮発性メモリの積層不揮発性メモリへの置き換えの障害になるという問題点があった。
【０００７】
本発明の一つの実施形態は、メモリセルが３次元的に積層された不揮発性半導体記憶装置で、メモリセルの投影面積を小さくすることができ、従来の平面型のフローティングゲート構造と類似した構造の不揮発性半導体記憶装置を提供することを目的とする。また、本発明の一つの実施形態は、メモリセルが３次元的に積層された不揮発性半導体記憶装置を工程数の増大を抑制しながら製造することができる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの実施形態によれば、まず、積層構造形成工程で、基板上に、スペーサ膜とチャネル半導体膜とを交互に複数層積層させた積層構造を形成する。ついで、第１トレンチ形成工程で、前記積層構造に第１の方向に延在する第１トレンチを形成し、第１空隙形成工程で、前記第１トレンチから前記チャネル半導体膜を、前記第１の方向に直交する第２の方向にリセスして第１空隙を形成する。その後、トンネル誘電体膜形成工程で、前記第１空隙内の前記チャネル半導体膜上にトンネル誘電体膜を形成し、フローティングゲート電極膜形成工程で、前記トンネル誘電体膜が形成された前記第１空隙内にフローティングゲート電極膜を埋め込む。そして、第２トレンチ形成工程で、前記第１の方向に隣接するメモリセル間で前記フローティングゲート電極膜が分離され、前記チャネル半導体膜が分離されないように、前記積層構造を前記第１の方向に所定の間隔で分割する第２トレンチを形成する。また、前記第２の方向に隣接するメモリセル間で前記チャネル半導体膜が分離されるように、前記積層構造を前記第２の方向に所定の間隔で分割する分割工程を含む。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図２】図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図３−１】図３−１は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図３−９】図３−９は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図３−１０】図３−１０は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図４】図４は、第１の実施形態による不揮発性半導体記憶装置の構造の他の例を模式的に示す斜視図である。
【図５】図５は、第２の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図６】図６は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図７−１】図７−１は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図７−２】図７−２は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図７−３】図７−３は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図７−４】図７−４は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図８−１】図８−１は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図８−２】図８−２は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図８−３】図８−３は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図８−４】図８−４は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図９−１】図９−１は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図９−２】図９−２は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図９−３】図９−３は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１０】図１０は、第２の実施形態による不揮発性半導体記憶装置の製造工程での断面構造の一例を示す図である。
【図１１−１】図１１−１は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１１−２】図１１−２は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１１−３】図１１−３は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１１−４】図１１−４は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１１−５】図１１−５は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図１１−６】図１１−６は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図１１−７】図１１−７は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図１２−１】図１２−１は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１２−２】図１２−２は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１２−３】図１２−３は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１２−４】図１２−４は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１２−５】図１２−５は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図１２−６】図１２−６は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図１２−７】図１２−７は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図１３】図１３は、実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図１４】図１４は、実施形態による不揮発性半導体記憶装置のスケーリングシナリオを示す図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置とその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。この図１では、不揮発性半導体記憶装置の構造をわかり易くするために、適宜構造を切り取って描いており、層間絶縁膜の図示は省略している。また、図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向における断面図であり、（ｂ）は、（ａ）のＩ−Ｉ断面図であり、（ｃ）は（ａ）のＩＩ−ＩＩ断面図である。なお、図２において、（ａ）は（ｂ）、（ｃ）のＩＩＩ−ＩＩＩ断面図に相当している。また、以下では、基板面内でビット線の延在方向をＸ方向とし、基板面内でビット線に垂直なワード線の延在方向をＹ方向とし、基板面に垂直な方向をＺ方向とする。
【００１２】
不揮発性半導体記憶装置は、Ｘ方向に延在し、基板面に平行なシート状の活性領域であるチャネル半導体膜１０３のＹ方向の一方の主面に、Ｘ方向に複数直列に形成されたメモリセルトランジスタ（以下、単にメモリセルともいう）ＭＣを含むＮＡＮＤストリングＮＳをＺ方向にスペーサ膜１０４を介して複数積層させてなるＮＡＮＤストリング積層体ＮＳＳが、半導体基板１０１上に形成された層間絶縁膜１０２上のＸ方向およびＹ方向に複数配置される構成を有する。ここでは、メモリセルＭＣの形成面が向かい合うように、一対のＮＡＮＤストリング積層体ＮＳＳが配置され、ＮＡＮＤストリング群ＮＳＧを構成しており、ＮＡＮＤストリング群ＮＳＧが半導体基板１０１上にマトリックス状に配置される。隣接するＮＡＮＤストリング群ＮＳＧ間は埋込絶縁膜１０６で分離されている。
【００１３】
メモリセルＭＣは、フローティングゲート型の構造を有する。メモリセルＭＣは、Ｙ方向に延在するフローティングゲート電極膜１０９と、フローティングゲート電極膜１０９のＺ方向の両側に設けられる一対の制御ゲート電極膜１１１Ｍと、を有する。フローティングゲート電極膜１０９は、チャネル半導体膜１０３上にトンネル誘電体膜１０８を介して形成される。制御ゲート電極膜１１１Ｍは、フローティングゲート電極膜１０９に電極間絶縁膜１１０を介して対向配置される。
【００１４】
制御ゲート電極膜１１１Ｍは、Ｚ方向に延在する共通接続部１１１１と、共通接続部１１１１からＹ方向に突出し、フローティングゲート電極膜１０９のＺ方向の両側に電極間絶縁膜１１０を介して設けられる電極構成部１１１２と、を有する。これによって、Ｚ方向に配置されるメモリセルＭＣ間で制御ゲート電極膜１１１Ｍが共有される。電極構成部１１１２は、Ｚ方向に配置されるフローティングゲート電極膜１０９間で、スペーサ膜１０４のＹ方向の側面上に電極間絶縁膜１１０を介して設けられている。また、Ｚ方向に配置される１つのメモリセル列と、このメモリセル列のメモリセルＭＣの形成面が向かい合う他のメモリセル列との間でも制御ゲート電極膜１１１Ｍが共有されている。この例では、制御ゲート電極膜１１１Ｍは、メモリセルＭＣの形成面が向かい合う一対のメモリセル列間を埋め込む導電膜１１２と、導電膜１１２上に設けられる導電膜１１３と、シリサイド膜１１９との積層膜によって構成されている。
【００１５】
Ｘ方向に隣接するメモリセルＭＣ（フローティングゲート電極膜１０９）間、およびメモリセルＭＣと選択トランジスタＳＴとの間には、絶縁材料からなるサイドウォール膜１１６が埋め込まれている。
【００１６】
ＮＡＮＤストリングＮＳの両端には、ソース領域またはドレイン領域への接続を制御する選択トランジスタＳＴが設けられている。選択トランジスタＳＴは、Ｘ方向に配置されるメモリセルＭＣの両端部のチャネル半導体膜１０３のＹ方向の一方の主面上に、トンネル誘電体膜１０８を介して選択ゲート電極膜１１１Ｓを備える。選択ゲート電極膜１１１Ｓは、電極間絶縁膜１１０、導電膜１１２、フローティングゲート電極膜１０９の積層構造に、電極間絶縁膜１１０の一部を除去するように設けられたＺ方向の貫通孔に導電膜１１３が埋め込まれ、その上部にシリサイド膜１１９が形成された構造を有する。すなわち、フローティングゲート電極膜１０９、導電膜１１２，１１３およびシリサイド膜１１９とで選択ゲート電極膜１１１Ｓが構成され、Ｚ方向に配置された選択トランジスタＳＴ間で共有される構造となっている。また、制御ゲート電極膜１１１Ｍと同様に、ＮＡＮＤストリング群ＮＳＧ内の対向する選択トランジスタＳＴの列の間でも、選択ゲート電極膜１１１Ｓが共有される。ＮＡＮＤストリングＮＳのＸ方向の一方の端部にはソース側選択トランジスタＳＴが配置され、他方の端部にはドレイン側選択トランジスタＳＴが配置される。
【００１７】
チャネル半導体膜１０３のＸ方向のソース側選択トランジスタＳＴが配置される側の一端には、ソース領域が設けられ、Ｙ方向に隣接する同じ高さのＮＡＮＤストリングＮＳを構成するチャネル半導体膜１０３間が相互に連結される。そして、セルアレイ外部との間で接続する引き出し部１８０が設けられている。引き出し部１８０では、下層に位置するチャネル半導体膜１０３が露出するように階段状を有しており、各段差部分にはソース線コンタクトＳＣが設けられ、セルアレイの上部でＸ方向に延在するソース線ＳＬと接続される。
【００１８】
チャネル半導体膜１０３のＸ方向のドレイン側選択トランジスタＳＴが配置される側の一端には、ドレイン領域が設けられている。ドレイン領域では、Ｚ方向に隣接するＮＡＮＤストリングＮＳの端部間が、Ｚ方向に延在する柱状のドレイン領域接続コンタクト１１３Ｄによって相互に接続される。ドレイン領域接続コンタクト１１３Ｄは、たとえば導電膜１１３と同じ材料によって構成される。また、ドレイン領域接続コンタクト１１３Ｄは、その上部でビット線コンタクトＢＣを介してＸ方向に延在するビット線ＢＬと接続される。
【００１９】
ドレイン領域接続コンタクト１１３Ｄは、ＮＡＮＤストリング積層体ＮＳＳごとに設けられ、ＮＡＮＤストリング群ＮＳＧ内では、Ｙ方向に隣接するドレイン領域接続コンタクト１１３Ｄ間は、絶縁膜で分離されている。この例では、絶縁膜は、ドレイン領域接続コンタクト１１３Ｄ間を分離する分離溝の内壁に沿って形成されるサイドウォール膜１１６と、分離溝の内面を被覆する絶縁膜１１７と、分離溝内を埋め込む埋込絶縁膜１１８とによって構成されている。
【００２０】
また、Ｚ方向に配置されるメモリセルＭＣ間を結ぶ制御ゲート電極膜１１１Ｍは、その上部でワード線コンタクトＷＣを介してＹ方向に延在するワード線ＷＬに接続される。同じく、Ｚ方向に配置される選択トランジスタＳＴ間を結ぶ選択ゲート電極膜１１１Ｓは、その上部で選択ゲート線コンタクトＳＧＣを介してＹ方向に延在する選択ゲート線ＳＧに接続される。
【００２１】
ここで、半導体基板１０１およびチャネル半導体膜１０３の材料は、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅまたはＩｎＧａＡｓＰなどの中から選択することができる。また、チャネル半導体膜１０３は、単結晶半導体で構成されてもよいし、多結晶半導体から構成されてもよい。
【００２２】
トンネル誘電体膜１０８として、シリコン酸化膜などを用いることができ、フローティングゲート電極膜１０９として、ＰまたはＢ等の不純物をドープしたアモルファスシリコン膜や多結晶シリコン膜などを用いることができ、電極間絶縁膜１１０として、シリコン酸化膜などを用いることができる。また、制御ゲート電極膜１１１Ｍと選択ゲート電極膜１１１Ｓとして、Ｗ，ＴａＮ，ＷＮ，ＴｉＡｌＮ，ＴｉＮ，ＷＳｉ，ＣｏＳｉ，ＮｉＳｉ，ＰｒＳｉ，ＮｉＰｔＳｉ，ＰｔＳｉ，Ｐｔ，Ｒｕなどの金属膜やＲｕＯ2，Ｂドープ多結晶シリコン膜、Ｐドープ多結晶シリコン膜、シリサイド膜、またはこれらの積層膜などを用いることができる。
【００２３】
さらに、図の例では、Ｚ方向に６層のチャネル半導体膜１０３が積層される構造となっているが、チャネル半導体膜１０３の積層数はこれに限定されるものではなく、任意の層数とすることができる。さらに、１つのチャネル半導体膜１０３のＸ方向に形成されるメモリセルＭＣの数についても任意の数とすることができる。なお、選択トランジスタＳＴに隣接して配置されるメモリセルＭＣは、選択トランジスタＳＴによる強い電界の影響によって劣化する虞があるため、メモリセルＭＣとして用いずにダミーのメモリセルとされることもある。
【００２４】
このような構造の不揮発性半導体記憶装置では、任意のメモリセルＭＣは、半導体基板１０１に平行な平面内の位置をワード線ＷＬおよびビット線ＢＬで選択し、積層された階層をソース線ＳＬで選択することによって選択される。個々のメモリセルＭＣはソース／ドレイン領域となる不純物拡散層を持たず、各制御ゲート電極膜１１１Ｍに電圧を印加することによって形成されるフリンジ電界で隣接する制御ゲート電極膜１１１Ｍ間のチャネル半導体膜１０３に空乏層を形成することでチャネル半導体膜１０３全体に繋がるチャネルを形成する。
【００２５】
個々のメモリセルトランジスタＭＣは、ソース／ドレイン構造を有さないInversion型またはDepletion型のトランジスタである。ソース／ドレイン構造を有さないメモリセルＭＣは、通常、チャネルに高濃度の電子が存在する領域が存在しないので、非選択セルにＶpassが印加されてもプログラムディスターブやリードディスターブによる誤動作が起こり難い。
【００２６】
任意のフローティングゲート電極膜１０９への書き込み動作は、ソース領域からチャネル半導体膜１０３に形成される空乏層を通して選択したメモリセルＭＣに電子を引き込むことで行う。また、消去動作は、チャネル半導体膜１０３の電位を持ち上げることでチャネル半導体膜１０３上のすべてのメモリセルＭＣのフローティングゲート電極膜１０９から一括して電子を引き抜くことで行う。なお、任意のメモリセルＭＣの選択方法として、複数の方法や配線構造が存在し、上記した例に限定されるものではない。
【００２７】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図３−１〜図３−１０は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＩＶ−ＩＶ断面図であり、（ｃ）は、（ａ）のＶ−Ｖ断面図である。また、（ａ）は、（ｂ）と（ｃ）のＶＩ−ＶＩ断面図に相当している。
【００２８】
なお、以下では、半導体基板１０１に平行に６０ｎｍピッチでチャネル半導体膜１０３とスペーサ膜１０４とが６層積層され、Ｙ方向のハーフピッチが６２ｎｍであり、Ｘ方向のハーフピッチが２５ｎｍである構造の不揮発性半導体記憶装置を製造する場合を例に挙げる。これによって、ハーフピッチが１６．１ｎｍである２次元構造（平面型のフローティングゲート構造）のＮＡＮＤ型フラッシュメモリと同等のビット密度を達成することができる。また、周辺回路および引き出し部の形成は通常の不揮発性半導体記憶装置や通常の積層型不揮発性半導体記憶装置の形成方法と同様であるため、詳細な説明を省略する。
【００２９】
まず、図３−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。ついで、半導体基板１０１の全面に、層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえば厚さ１００ｎｍのシリコン酸化膜を用いることができる。
【００３０】
その後、層間絶縁膜１０２上に、チャネル半導体膜１０３とスペーサ膜１０４とを交互に複数層（ここでは６層）積層する。チャネル半導体膜１０３としては、たとえば厚さ２０ｎｍの非晶質シリコン膜を用いることができ、スペーサ膜１０４としては、たとえば厚さ４０ｎｍのシリコン酸化膜を用いることができる。
【００３１】
また、最上層のスペーサ膜１０４上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。なお、ハードマスク膜１０５としては、シリコン窒化膜以外にもＳｉＣＮ，ＳｉＢＮ、アルミナ、チタニア、ジルコニア等を用いることも可能であるが、後述するようにリセスエッチングし易い材料であることが好ましい。
【００３２】
ついで、図３−２に示されるように、リソグラフィ技術と反応性イオンエッチング技術（以下、ＲＩＥ（Reactive Ion Etching）法という）によって、ハードマスク膜１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５１の幅を２５ｎｍとし、ピッチを２４８ｎｍに設定することができる。トレンチ１５１は、図１と図２で、ＮＡＮＤストリング群ＮＳＧを形成する領域に対応させて積層膜を分割して、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧにおいて互いに隣接する各メモリセルＭＣのチャネル半導体膜１０３を分離するものである。
【００３３】
その後、トレンチ１５１内に埋込絶縁膜１０６を形成し、ＣＭＰ（Chemical Mechanical Polishing）法によって埋込絶縁膜１０６の上面を平坦化し、トレンチ１５１の形成位置以外の領域でハードマスク膜１０５の上面を露出させる。埋込絶縁膜１０６として、たとえばＣＶＤ（Chemical Vapor Deposition）法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板１０１上の全面にハードマスク膜１０７を形成する。ハードマスク膜１０７として、たとえば厚さ１００ｎｍのシリコン窒化膜を用いることができる。
【００３４】
ついで、図３−３に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０７，１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５２をＹ方向に所定のピッチで形成する。トレンチ１５２の幅をたとえば４５ｎｍとすることができる。トレンチ１５２は、図１と図２で、ＮＡＮＤストリング積層体ＮＳＳを形成する領域を区切るものである。
【００３５】
その後、図３−４に示されるように、エッチング法によって、チャネル半導体膜１０３をＹ方向に所定量リセスして、空隙１５３を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥ（Chemical Dry Etching）または塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜１０３のリセス量としてたとえば５０ｎｍとすることができる。
【００３６】
ついで、空隙１５３内のチャネル半導体膜１０３の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８は、たとえば熱酸化、熱窒化等の方法によって形成することができる。トンネル誘電体膜１０８の厚さは、たとえば８ｎｍとすることができる。また、フローティングゲート電極膜１０９を半導体基板１０１上の全面に形成する。フローティングゲート電極膜１０９として、たとえばＬＰＣＶＤ（Low Pressure CVD）法によって形成された厚さ１５ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜１０９を、チャネル半導体膜１０３をリセスエッチングして形成した空隙１５３内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。
【００３７】
ついで、図３−５に示されるように、トレンチ１５２の側壁を構成するフローティングゲート電極膜１０９のＹ方向の端部から、等方性エッチングによってスペーサ膜１０４を所定量リセスし、制御ゲート電極膜１１１Ｍを埋め込む空隙１５４を形成する。等方性エッチングとしては、たとえばウエットエッチングやＨＦ／ＮＨ3ガスによるドライエッチングを用いることができる。スペーサ膜１０４のリセス量をたとえば４０ｎｍとすることができる。
【００３８】
さらに、図３−６に示されるように、等方性エッチングによってフローティングゲート電極膜１０９のＹ方向の端部から、ハードマスク膜１０７，１０５を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜１０７，１０５のリセス量をたとえば５０ｎｍとすることができる。このハードマスク膜１０７，１０５は、後にＸ方向に隣接するメモリセルＭＣ間を分離する電極パタン形成用溝を形成する際に、溝形成用マスクの合わせずれが生じた場合でもチャネル半導体膜１０３がエッチングされないように、チャネル半導体膜１０３を自己整合的に守るように設けられるものである。そのため、ハードマスク膜１０７，１０５がリセスされたチャネル半導体膜１０３上を覆うように、ハードマスク膜１０７，１０５のリセス量が設定される。なお、ハードマスク膜１０７，１０５がフローティングゲート電極膜１０９の形成位置と重なると、後の電極パタン形成用溝を形成する際に、Ｘ方向に隣接するメモリセルＭＣ間のフローティングゲート電極膜１０９が導通する虞が生じるので、ハードマスク膜１０７，１０５はフローティングゲート電極膜１０９上を覆わないようにリセスされる。
【００３９】
ついで、図３−７に示されるように、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、空隙１５４の内面をコンフォーマルに覆うように形成される。電極間絶縁膜１１０として、厚さ１２ｎｍのＳｉＮ−ＳｉＯ−ＳｉＮ−ＳｉＯ−ＳｉＮ（ＮＯＮＯＮ）膜を用いることができる。
【００４０】
続いて、半導体基板１０１上の全面に導電膜１１２を形成する。ここで、導電膜１１２は、トレンチ１５２内と、トレンチ１５２内に形成された空隙１５４内とを埋め込むように形成される。導電膜１１２として、たとえば厚さ５０ｎｍのＰドープ多結晶シリコン膜を用いることができる。導電膜１１２は、制御ゲート電極膜１１１Ｍと選択ゲート電極膜１１１Ｓの一部となり、空隙１５４内には電極構成部１１１２が形成され、フローティングゲート電極膜１０９間に電極間絶縁膜１１０を介してＺ方向に積層される制御ゲート電極膜１１１Ｍの電極構成部１１１２がＺ方向に延在する共通接続部１１１１で互いに接続される構造となる。
【００４１】
その後、半導体基板１０１上に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、選択ゲート電極膜形成用溝１５５と、ドレイン領域接続コンタクト形成用溝１５６とを形成する。選択ゲート電極膜形成用溝１５５は、選択トランジスタＳＴの形成領域の対向する一対のＮＡＮＤストリング積層体ＮＳＳのフローティングゲート電極膜１０９、電極間絶縁膜１１０および導電膜１１２の一部が除去されるように、そして、最下層の導電膜１１２にまで到達するように、積層膜を一括加工することによって形成される。ドレイン領域接続コンタクト形成用溝１５６は、各ＮＡＮＤストリング積層体ＮＳＳのドレイン領域の一部において、最下層の導電膜１１２にまで到達するように、積層膜を一括加工することによって形成される。ここでは、一対のＮＡＮＤストリング積層体ＮＳＳの埋込絶縁膜１０６間の領域にわたってドレイン領域接続コンタクト形成用溝１５６が形成される。マスク膜としては、たとえばＣＶＤカーボン膜を用いることができる。選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６の形成後、マスク膜を除去する。
【００４２】
その後、選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６内を埋め込むように導電膜１１３を形成する。導電膜１１３として、たとえば厚さ８０ｎｍのＰドープ多結晶シリコン膜を用いることができる。これによって、選択トランジスタＳＴの形成領域では、フローティングゲート電極膜１０９と導電膜１１２，１１３が物理的に接続される。続いて、半導体基板１０１上に後に制御ゲート電極膜を加工する際に用いるハードマスク膜１１４を形成する。ハードマスク膜１１４として、たとえば厚さ１５０ｎｍのシリコン窒化膜を用いることができる。
【００４３】
ついで、図３−８に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１１４と導電膜１１３，１１２とを加工して、メモリセルＭＣの形成領域に所定のＸ方向のハーフピッチの電極パタンを形成する。具体的には、Ｘ方向に配置される一対の選択トランジスタＳＴ間に、電極パタン形成用溝１５７ａがＸ方向に、たとえば２５ｎｍのハーフピッチで形成される。また、ドレイン側選択トランジスタＳＴの形成領域付近には、一対のＮＡＮＤストリング積層体ＮＳＳのドレイン領域接続コンタクト間を分離する分離溝１５８ａが形成される。
【００４４】
その後、半導体基板１０１上の全面にレジスト膜を塗布し、加工しない領域を覆うようにリソグラフィ技術によってパターニングを行ってレジストパタン１１５を形成する。この図３−８に示されるように、メモリセルＭＣのチャネル半導体膜１０３（活性領域）を保護するようにレジストパタン１１５を形成してもよいが、精密な合わせが必要となる。しかし、図３−６で説明したように、第１の実施形態では、チャネル半導体膜１０３をエッチングから守るようにハードマスク膜１０７，１０５が形成されているので、レジストパタン１１５とチャネル半導体膜１０３との精密な合わせを行わなくても自己整合的にメモリセルＭＣのチャネル半導体膜１０３を保護することができる。
【００４５】
ついで、図３−９に示されるように、メモリセルＭＣの形成領域に既に形成した電極パタンをマスクとして、導電膜１１２から層間絶縁膜１０２の下面までの積層膜を一括加工し、電極パタン形成用溝１５７を形成する。これによって、メモリセルＭＣの形成領域では、メモリセルＭＣ毎にフローティングゲート電極膜１０９が分割される。また、電極間絶縁膜１１０、導電膜１１２，１１３は、Ｚ方向に延在するようにＸ方向に所定の間隔で分割される。このとき、ドレイン側選択トランジスタＳＴの形成領域付近に層間絶縁膜１０２の下面まで連通する分離溝１５８も形成され、一対のＮＡＮＤストリング積層体ＮＳＳ間に埋め込まれていた導電膜１１３が分離され、各ＮＡＮＤストリング積層体ＮＳＳに対してドレイン領域接続コンタクト１１３Ｄが形成される。積層膜の一括加工が終了した後、レジストパタン１１５を除去する。
【００４６】
その後、図３−１０に示されるように、酸化処理を行って、フローティングゲート電極膜１０９と導電膜１１２，１１３の側面を酸化して、加工ダメージを除去し、導電膜１１２，１１３のＸ方向側面にサイドウォール膜１１６を形成する。酸化処理として、たとえばＩＳＳＧ（In-situ Steam Generator）酸化を用いることができ、サイドウォール膜１１６として、たとえば厚さ２０ｎｍのシリコン酸化膜を用いることができる。これによって、分離溝１５８の側面にもサイドウォール膜１１６が形成される。
【００４７】
ついで、半導体基板１０１上の全面に絶縁膜１１７をコンフォーマルに被覆するように形成する。絶縁膜１１７として、たとえば厚さ１０ｎｍのシリコン窒化膜を用いることができる。さらに、分離溝１５８内に埋込絶縁膜１１８を埋め込み、ＣＭＰ法によって平坦化を行う。埋込絶縁膜１１８として、たとえば厚さ３００ｎｍのＢＰＳＧ（Boron Phosphorus doped Silicate Glass）膜を用いることができる。埋込絶縁膜１１８の形成によって導電膜１１２，１１３とフローティングゲート電極膜１０９との間を完全に埋め込む。
【００４８】
その後、図２に示されるように、ＲＩＥ法によって、導電膜１１３の上面よりも上に形成されたハードマスク膜１１４、および絶縁膜１１７を除去する。続いて、シリサイド化技術を用いて導電膜１１３の上部にシリサイド膜１１９を形成する。シリサイド膜１１９として、たとえばＣｏＳｉ2，ＮｉＳｉ，ＰｒＳｉ2などを用いることができる。これによって、メモリセルＭＣの形成領域では、導電膜１１２，１１３とシリサイド膜１１９によって制御ゲート電極膜１１１Ｍが形成され、選択トランジスタＳＴの形成領域では、フローティングゲート電極膜１０９と導電膜１１２，１１３とシリサイド膜１１９によって選択ゲート電極膜１１１Ｓが形成される。
【００４９】
そして、図示しない層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第１の実施形態による不揮発性半導体記憶装置が得られる。
【００５０】
図４は、第１の実施形態による不揮発性半導体記憶装置の構造の他の例を模式的に示す斜視図である。この図でも一部の絶縁膜の図示を省略している。この不揮発性半導体記憶装置は、図１の構造で、チャネル半導体膜１０３のメモリセル形成面とは反対側の面にゲート絶縁膜を介してバックゲート電極膜１２１を備えている。すなわち、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧ間に、ゲート絶縁膜を介してバックゲート電極膜１２１を埋め込んだ構造としている。なお、ゲート絶縁膜として図１と図２の埋込絶縁膜１０６を用いることができる。
【００５１】
積層型の不揮発性半導体記憶装置で問題になるのは書き込み動作よりも消去動作である。これは通常の平面型フローティングゲート構造と異なりチャネルに基板を通じて消去電圧を印加することができず、ソース線ＳＬから供給される電圧でチャネル電位を昇圧しなければならないからである。そこで、図４のような構造とすることで、消去時にバックゲート電極膜１２１に高電圧を印加して、消去特性を改善することができる。つまり、バックゲート電極膜１２１に高電圧を印加することで、チャネル電位を昇圧でき、その結果、メモリセルＭＣの一括消去が容易になる。
【００５２】
第１の実施形態では、基板面に平行でＸ方向に延在するシート状のチャネル半導体膜１０３をスペーサ膜１０４を介してＺ方向に複数積層させ、各チャネル半導体膜１０３のＹ方向の一方の側面には、トンネル誘電体膜１０８を介してＹ方向に延在するフローティングゲート電極膜１０９をＸ方向に所定の間隔で設け、さらにフローティングゲート電極膜１０９のＺ方向の両面には電極間絶縁膜１１０を介して制御ゲート電極膜１１１Ｍを設けた。また、制御ゲート電極膜１１１Ｍは、Ｚ方向に配置されるメモリセルＭＣ間を接続するように設けた。これによって、メモリセルＭＣの投影面積を縮小することができ、積層数を抑制しながら、記憶密度を高めることができるという効果を有する。また、各メモリセルＭＣは、従来広く用いられてきた平面型フローティングゲート構造と同様の構造を有しているので、従来の平面型フローティングゲート構造を、より高ビット密度の積層型不揮発性半導体記憶装置へ置き換えることが容易になるとともに、従来の平面型フローティングゲート構造と同等のメモリ性能を実現することができる。さらに、既に不揮発性半導体記憶装置として実績のある平面型フローティングゲート構造のメモリセルＭＣを積層した構造であるので、信頼性確保が容易になるとともに、ユーザ側の習熟期間の短縮を図ることもできる。
【００５３】
また、チャネル半導体膜１０３の全周の両側にフローティングゲート電極膜１０９を形成せず、チャネル半導体膜１０３のＹ方向の一方の側面にのみフローティングゲート電極膜１０９を形成し、対向する他方の側面にはフローティングゲート電極膜１０９を形成しないようにした。これによって、他方の側面側にバックゲート電極膜１２１を配置することができ、メモリセルＭＣの消去特性をさらに改善することができるという効果を有する。
【００５４】
さらに、積層一括加工が可能な形状とすることで、工程数を大きく増大させることなくメモリセルＭＣを積層して単位面積当たりのビット容量を向上させることができる。すなわち、微細化を行わなくても集積度の向上が可能になるという効果を有する。
【００５５】
また、通常のフローティングゲート型のメモリセルＭＣのＳＴＩ（Shallow Trench Isolation）に相当するスペーサ膜１０４を形成した後、チャネル半導体膜１０３上にトンネル誘電体膜１０８とフローティングゲート電極膜１０９を形成し、さらに、スペーサ膜１０４をリセスして電極間絶縁膜１１０と制御ゲート電極膜１１１Ｍとを形成した。このように、通常のフローティングゲート型構造のものとほぼ同一の製造プロセスフローで形成することができ、また、フローティングゲート電極膜１０９の形状を比較的容易に制御することができるという効果も有する。
【００５６】
（第２の実施形態）
第１の実施形態では、メモリセルの制御ゲート電極膜はＺ方向の両側に配置される構造を示したが、第２の実施形態では、制御ゲート電極膜がＸ方向の両側に配置される構造の不揮発性半導体記憶装置について説明する。
【００５７】
図５は、第２の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。この図５では、不揮発性半導体記憶装置の構造をわかり易くするために、適宜構造を切り取って描いており、層間絶縁膜の図示は省略している。また、図６は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向における断面図であり、（ｂ）は、（ａ）のＶＩＩ−ＶＩＩ断面図であり、（ｃ）は（ａ）のＶＩＩＩ−ＶＩＩＩ断面図である。なお、図６において、（ａ）は（ｂ）、（ｃ）のＩＸ−ＩＸ断面図に相当している。また、以下では、基板面内でビット線の延在方向をＸ方向とし、基板面内でビット線に垂直なワード線の延在方向をＹ方向とし、基板面に垂直な方向をＺ方向とする。
【００５８】
不揮発性半導体記憶装置は、Ｘ方向に延在し、基板面に平行なシート状の活性領域であるチャネル半導体膜１０３のＹ方向の一方の主面に、Ｘ方向に複数直列に形成されたメモリセルトランジスタＭＣを含むＮＡＮＤストリングＮＳをＺ方向にスペーサ膜１０４を介して複数積層させてなるＮＡＮＤストリング積層体ＮＳＳが、Ｘ方向およびＹ方向に複数配置される構成を有する。ここでは、メモリセルＭＣの形成面が向かい合うように、一対のＮＡＮＤストリング積層体ＮＳＳが配置され、ＮＡＮＤストリング群ＮＳＧを構成しており、ＮＡＮＤストリング群ＮＳＧが半導体基板１０１上にマトリックス状に配置される。隣接するＮＡＮＤストリング群ＮＳＧ間は埋込絶縁膜１０６で分離されている。
【００５９】
メモリセルＭＣは、フローティングゲート型の構造を有する。メモリセルＭＣは、Ｙ方向に延在するフローティングゲート電極膜１０９と、フローティングゲート電極膜１０９のＸ方向の両側に対向配置される一対の制御ゲート電極膜１１１Ｍと、を有する。フローティングゲート電極膜１０９は、チャネル半導体膜１０３上にトンネル誘電体膜１０８を介して形成される。制御ゲート電極膜１１１Ｍは、チャネル半導体膜１０３上でＸ方向に隣接するメモリセルＭＣのフローティングゲート電極膜１０９間に電極間絶縁膜１１０を介して設けられる。この制御ゲート電極膜１１１Ｍは、Ｚ方向に隣接するメモリセルＭＣ間で共有される。さらに、メモリセルＭＣの形成面が向かい合う一対のＮＡＮＤストリング積層体ＮＳＳのメモリセルＭＣ間でも制御ゲート電極膜１１１Ｍが共有される。
【００６０】
スペーサ膜１０４は、Ｚ方向に隣接するメモリセルＭＣ（フローティングゲート電極膜１０９）間、および選択トランジスタＳＴ間を絶縁している。また、制御ゲート電極膜１１１Ｍを共有するＹ方向に隣接するメモリセルＭＣのフローティングゲート電極膜１０９間には、両者を絶縁する埋込絶縁膜１３１が設けられている。なお、その他の構成については、第１の実施形態とほぼ同様であるので、同一の符号を付して、その説明を省略する。
【００６１】
このような構造の不揮発性半導体記憶装置では、任意のメモリセルＭＣは、半導体基板１０１に平行な平面内の位置を、選択セルのフローティングゲート電極膜１０９を挟む２本のワード線ＷＬと１本のビット線ＢＬで選択し、積層された階層をソース線ＳＬで選択することで選択される。個々のメモリセルＭＣはソース／ドレイン領域となる不純物拡散層を持たず、各制御ゲート電極膜１１１Ｍに電圧を印加することによって形成される隣接する制御ゲート電極膜１１１Ｍ間のチャネル半導体膜１０３、およびフローティングゲート電極膜１０９直下のチャネル半導体膜１０３に空乏層を形成することで、チャネル半導体膜１０３全体に繋がるチャネルを形成する。
【００６２】
個々のメモリセルＭＣは、ソース／ドレイン構造を有さないInversion型またはDepletion型のトランジスタである。詳細は後述するが、第２の実施形態による構造では、第１の実施形態で示したような複雑な積層構造を一括加工して制御ゲート電極膜１１１Ｍを形成する必要はないが、選択セルの真横の非選択セルにも電圧が印加されてしまう。しかし、不純物拡散層を有さないメモリセルの構造では、チャネルに高濃度の電子が存在する領域が存在しないので非選択セルにＶpassが印加されてもプログラムディスターブやリードディスターブによる誤動作が起こり難い。なお、任意のフローティングゲート電極膜１０９への書き込み動作および消去動作は、第１の実施形態と同様であるので、その説明を省略する。
【００６３】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図７−１〜図７−４は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＸ−Ｘ断面図であり、（ｃ）は、（ａ）のＸＩ−ＸＩ断面図である。また、（ａ）は、（ｂ）と（ｃ）のＸＩＩ−ＸＩＩ断面図に相当している。
【００６４】
なお、以下では、半導体基板１０１に平行に４０ｎｍピッチでチャネル半導体膜１０３とスペーサ膜１０４とが６層積層され、Ｙ方向のハーフピッチが６２ｎｍであり、Ｘ方向のハーフピッチが３０ｎｍである構造の不揮発性半導体記憶装置を製造する場合を例に挙げる。これによって、ハーフピッチが１７．０ｎｍである２次元構造のＮＡＮＤ型フラッシュメモリと同等のビット密度を達成することができる。また、周辺回路および引き出し部の形成は通常の不揮発性半導体記憶装置や通常の積層型不揮発性半導体記憶装置の形成方法と同様であるため、詳細な説明を省略する。
【００６５】
まず、図７−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。ついで、半導体基板１０１の全面に、層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえば厚さ１００ｎｍのシリコン酸化膜を用いることができる。
【００６６】
その後、層間絶縁膜１０２上に、チャネル半導体膜１０３とスペーサ膜１０４とを交互に複数層（ここでは６層）積層する。チャネル半導体膜１０３としては、たとえば厚さ１５ｎｍの非晶質シリコン膜を用いることができ、スペーサ膜１０４としては、たとえば厚さ２５ｎｍのシリコン酸化膜を用いることができる。また、最上層のスペーサ膜１０４上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。なお、上記した構造で高いカップリング比を達成するにはチャネル幅（チャネル半導体膜１０３の厚さ）を細くすることが望ましい。
【００６７】
さらに、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５１の幅を２５ｎｍとし、ピッチを２３２ｎｍに設定することができる。トレンチ１５１は、図５と図６で、ＮＡＮＤストリング群ＮＳＧを形成する領域に対応させて積層膜を分割して、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧにおいて互いに隣接する各メモリセルＭＣのチャネル半導体膜１０３を分離するものである。
【００６８】
その後、トレンチ１５１内に埋込絶縁膜１０６を形成し、ＣＭＰ法によって埋込絶縁膜１０６の上面を平坦化し、トレンチ１５１の形成位置以外の領域でハードマスク膜１０５を露出させる。埋込絶縁膜１０６として、たとえばＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板１０１上の全面にハードマスク膜１０７を形成する。ハードマスク膜１０７として、たとえば厚さ１００ｎｍのシリコン窒化膜を用いることができる。
【００６９】
ついで、図７−２に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０７，１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５２をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５２の幅を３０ｎｍとすることができる。トレンチ１５２は、図５と図６で、ＮＡＮＤストリング積層体ＮＳＳを形成する領域を区切るものである。
【００７０】
その後、エッチング法によって、チャネル半導体膜１０３をＹ方向に所定量リセスして、空隙１５３を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜１０３のリセス量をたとえば６０ｎｍとすることができる。
【００７１】
ついで、空隙１５３内のチャネル半導体膜１０３の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８は、たとえば熱酸化、熱窒化等の方法によって形成することができ、その厚さはたとえば８ｎｍとすることができる。また、フローティングゲート電極膜１０９を半導体基板１０１上の全面に形成する。フローティングゲート電極膜１０９として、たとえば厚さ１５ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜１０９を、チャネル半導体膜１０３をリセスエッチングして形成した空隙１５３内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。
【００７２】
さらに、等方性エッチングによってフローティングゲート電極膜１０９のＹ方向の端部から、ハードマスク膜１０７，１０５を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜１０７，１０５のリセス量としてたとえば６０ｎｍとすることができる。なお、ハードマスク膜１０７，１０５のリセス量は、第１の実施形態と同様に、後の工程で電極パタン形成用溝を形成する際に、チャネル半導体膜１０３を自己整合的に守るように設けられるものである。
【００７３】
その後、トレンチ１５２内を埋込絶縁膜１３１で埋め込み、ＣＭＰ法によってトレンチ１５２の形成位置以外でハードマスク膜１０７が露出するまで平坦化する。埋込絶縁膜１３１として、たとえばＣＶＤ法によって形成したシリコン酸化膜を用いることができる。
【００７４】
ついで、図７−３に示されるように、リソグラフィ技術とＲＩＥ法によって、選択ゲート電極膜形成用溝１５５と、ドレイン領域接続コンタクト形成用溝１５６とを形成する。選択ゲート電極膜形成用溝１５５は、対向する一対のＮＡＮＤストリング積層体ＮＳＳの選択トランジスタＳＴの形成領域のフローティングゲート電極膜１０９、スペーサ膜１０４および埋込絶縁膜１３１の一部が除去されるように、そして、最下層のフローティングゲート電極膜１０９にまで到達するように、積層膜を一括加工することによって形成される。ドレイン領域接続コンタクト形成用溝１５６は、各ＮＡＮＤストリング積層体ＮＳＳのドレイン領域の一部において、最下層のフローティングゲート電極膜１０９にまで到達するように、積層膜を一括加工することによって形成される。
【００７５】
その後、選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６内に導電膜１１３を埋め込み、ＣＭＰ法によって平坦化する。導電膜１１３として、たとえばＡｓドープ非晶質シリコン膜を用いることができる。これによって、選択トランジスタＳＴの形成領域では、埋込絶縁膜１３１を挟んで対向するメモリセルＭＣのフローティングゲート電極膜１０９間が導電膜１１３によって共通接続される。フローティングゲート電極膜１０９と導電膜１１３によって選択ゲート電極膜１１１Ｓが構成される。また、ドレイン領域接続コンタクト形成用溝１５６内には、ドレイン領域接続コンタクト１１３Ｄが形成される。
【００７６】
さらに、半導体基板１０１上に後に制御ゲート電極膜１１１Ｍを加工する際に用いるハードマスク膜１１４を形成する。ハードマスク膜１１４として、たとえば厚さ１５０ｎｍのシリコン酸化膜を用いることができる。
【００７７】
ついで、図７−４に示されるように、リソグラフィ技術とＲＩＥ法によって、メモリセル形成領域の埋込絶縁膜１３１、ハードマスク膜１１４、フローティングゲート電極膜１０９およびスペーサ膜１０４を一括加工し、層間絶縁膜１０２の下面にまで達する制御ゲート電極膜１１１Ｍの鋳型となる制御ゲート電極膜形成用溝１５９を形成する。たとえば、Ｘ方向の幅が４５ｎｍの制御ゲート電極膜形成用溝１５９を、Ｘ方向に６０ｎｍのピッチで形成することができる。
【００７８】
なお、制御ゲート電極膜形成用溝１５９の加工時に、チャネル半導体膜１０３をエッチングから守るようにハードマスク膜１０７，１０５が形成されているので、精密な合わせを行わなくても自己整合的にメモリセルのチャネル半導体膜１０３を保護することができる。このハードマスク膜１０７，１０５は、制御ゲート電極膜形成用溝１５９の加工時に選択比がとりやすい材料であることが好ましく、シリコン窒化膜の代わりに、ＳｉＢＮ，ＳｉＣＮ、アルミナ、チタニア、ハフニア、ジルコニア等の絶縁膜を用いることもできる。
【００７９】
ついで、図６に示されるように、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、制御ゲート電極膜形成用溝１５９の内面をコンフォーマルに被覆するように形成される。電極間絶縁膜１１０として、たとえば厚さ１１ｎｍのアルミナ膜を用いることができる。
【００８０】
さらに、制御ゲート電極膜形成用溝１５９内を埋め込むように導電膜１１２を形成する。導電膜１１２として、たとえばＣＶＤ法によって形成される厚さ５０ｎｍのＴａＮ／Ｗ積層膜を用いることができる。その後、ＣＭＰ法によって、制御ゲート電極膜形成用溝１５９内以外の領域に形成された導電膜１１２を除去する。
【００８１】
その後、半導体基板１０１上の全面に絶縁膜１３２を形成する。絶縁膜１３２として、たとえばＬＰＣＶＤ法によって形成された厚さ３０ｎｍのシリコン窒化膜を用いることができる。以上によって、制御ゲート電極膜形成用溝１５９内に埋め込まれた導電膜１１２は、制御ゲート電極膜１１１Ｍとなる。このように、第２の実施形態の構造では制御ゲート電極膜１１１Ｍのメタル化が比較的容易であるという利点を有する。
【００８２】
そして、層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第２の実施形態による不揮発性半導体記憶装置が得られる。
【００８３】
第２の実施形態では、制御ゲート電極膜１１１Ｍの加工時に、チャネル半導体膜１０３とスペーサ膜１０４との積層膜に制御ゲート電極膜形成用溝１５９を形成すればよいので、一括加工が第１の実施形態に比較して容易であるという効果を有する。
【００８４】
（第３の実施形態）
第３の実施形態では、第１の実施形態の図１と図２に示される構造の不揮発性半導体記憶装置で、フローティングゲート電極膜の端部を加工することで、メモリセルの積層膜厚をさらに縮小することができる製造方法について説明する。
【００８５】
図８−１〜図８−４は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＸＩＩＩ−ＸＩＩＩ断面図であり、（ｃ）は、（ａ）のＸＩＶ−ＸＩＶ断面図である。また、（ａ）は、（ｂ）と（ｃ）のＸＶ−ＸＶ断面図に相当している。
【００８６】
なお、以下では、半導体基板１０１に平行にチャネル半導体膜１０３とスペーサ膜１０４とが４層積層される場合で、ハーフピッチが２１．２ｎｍである２次元構造のＮＡＮＤ型フラッシュメモリと同等のビット密度を達成することができる例を挙げて説明する。
【００８７】
まず、第１の実施形態の図３−１〜図３−４に示した工程と同様に、Ｚ方向に隣接するスペーサ膜１０４間の空隙１５３内にトンネル誘電体膜１０８を形成し、さらに空隙１５３内をフローティングゲート電極膜１０９で埋め込む処理を行う。すなわち、図８−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成した後、半導体基板１０１の全面に、層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえば厚さ１００ｎｍのシリコン酸化膜を用いることができる。
【００８８】
その後、層間絶縁膜１０２上に、チャネル半導体膜１０３とスペーサ膜１０４とを交互に複数層（ここでは４層）積層する。チャネル半導体膜１０３としては、たとえば厚さ２０ｎｍの非晶質シリコン膜を用いることができ、スペーサ膜１０４としては、たとえば厚さ２０ｎｍのシリコン酸化膜を用いることができる。
【００８９】
さらに、最上層のスペーサ膜１０４上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。その後、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５１の幅を２５ｎｍとし、ピッチを２８８ｎｍに設定することができる。トレンチ１５１は、図１と図２でＮＡＮＤストリング群ＮＳＧを形成する領域に対応させて積層膜を分割して、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧにおいて互いに隣接する各メモリセルＭＣのチャネル半導体膜１０３を分離するものである。
【００９０】
その後、トレンチ１５１内に埋込絶縁膜１０６を形成し、ＣＭＰ法によって埋込絶縁膜１０６の上面を平坦化し、トレンチ１５１の形成位置以外の領域でハードマスク膜１０５を露出させる。埋込絶縁膜１０６として、たとえばＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板１０１上の全面にハードマスク膜１０７を形成する。ハードマスク膜１０７として、たとえば厚さ１００ｎｍのシリコン窒化膜を用いることができる。
【００９１】
ついで、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０７，１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５２をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５２の幅を４０ｎｍとすることができる。トレンチ１５２は、図１と図２で、ＮＡＮＤストリング積層体ＮＳＳを形成する領域を区切るものである。
【００９２】
その後、エッチング法によって、チャネル半導体膜１０３をＹ方向に所定量リセスして、空隙１５３を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜１０３のリセス量としてたとえば５０ｎｍとすることができる。
【００９３】
ついで、空隙１５３内のチャネル半導体膜１０３の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８は、たとえば熱酸化、熱窒化等の方法によって形成することができる。トンネル誘電体膜１０８の厚さは、たとえば８ｎｍとすることができる。また、フローティングゲート電極膜１０９を半導体基板１０１上の全面に形成する。フローティングゲート電極膜１０９として、たとえば厚さ２０ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜１０９を空隙１５３内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。
【００９４】
ついで、図８−２に示されるように、トレンチ１５２の側壁を構成するフローティングゲート電極膜１０９のＹ方向の端部から、等方性エッチングによってスペーサ膜１０４を所定量リセスし、制御ゲート電極膜１１１Ｍを埋め込む空隙１５４を形成する。等方性エッチングとしては、たとえばウエットエッチングやＨＦ／ＮＨ3ガスによるドライエッチングを用いることができる。また、スペーサ膜１０４のリセス量としてたとえば４０ｎｍとすることができる。
【００９５】
さらに、フローティングゲート電極膜１０９の表面に酸化膜１３３を形成する。酸化膜１３３は、たとえばフローティングゲート電極膜１０９の表面をプラズマ酸化した厚さ５ｎｍのシリコン酸化膜とすることができる。
【００９６】
ついで、図８−３に示されるように、フローティングゲート電極膜１０９の表面に形成された酸化膜１３３を等方性エッチングによって除去し、フローティングゲート電極膜１０９のスペーサ膜１０４の端面よりもＹ方向に突出している部分（以下、端部という）をスリミングする。等方性エッチングとしては、たとえばウエットエッチングやＨＦ／ＮＨ3ガスによるドライエッチングを用いることができる。
【００９７】
その後、等方性エッチングによってフローティングゲート電極膜１０９の端部から、ハードマスク膜１０７，１０５を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜１０７，１０５のリセス量としてたとえば５０ｎｍとすることができる。
【００９８】
ついで、図８−４に示されるように、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、空隙１５４の内面をコンフォーマルに覆うように形成される。電極間絶縁膜１１０として、厚さ１０ｎｍのＳｉＯ−ＳｉＮ−ＳｉＯ（ＯＮＯ）膜を用いることができる。また、半導体基板１０１上の全面に導電膜１１２を形成する。ここで、導電膜１１２は、トレンチ１５２内と、トレンチ１５２内に形成された空隙１５４内とを埋め込むように形成される。導電膜１１２として、たとえば厚さ５０ｎｍのＰドープ多結晶シリコン膜を用いることができる。導電膜１１２は、メモリセルＭＣの形成領域では制御ゲート電極膜１１１Ｍの一部となり、フローティングゲート電極膜１０９のＺ方向の両側の空隙１５４内に電極間絶縁膜１１０を介して電極構成部１１１２が形成され、トレンチ１５２には、Ｚ方向に積層される電極構成部１１１２間を接続する共通接続部１１１１が形成される。
【００９９】
この後は、第１の実施形態の図３−７の選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６の形成処理以降の処理が行われるが、第１の実施形態で説明した手順と同様であるので、その詳細な説明を省略する。ただし、ここでは、ハードマスク膜１１４として、厚さ８０ｎｍのシリコン窒化膜が用いられ、２５ｎｍのハーフピッチで電極パタン形成用溝１５７を形成するものとする。
【０１００】
第３の実施形態では、通常のフローティングゲート型のＮＡＮＤ型フラッシュメモリのＳＴＩに相当するスペーサ膜１０４を形成した後、チャネル半導体膜１０３上にトンネル誘電体膜１０８とフローティングゲート電極膜１０９を形成する。ついで、スペーサ膜１０４をリセスし、さらにフローティングゲート電極膜１０９の端部をスリミングする。これによって、電極間絶縁膜１１０と制御ゲート電極膜１１１Ｍとを形成するスペースを形成する通常のフローティングゲート型のＮＡＮＤ型フラッシュメモリとほぼ同一の製造プロセスフローで形成することができるという効果を有する。また、最終的なメモリセルＭＣの構造も通常のフローティングゲート型構造のものと殆ど変わらない形状であり、従来のフローティングゲート型構造のものと同等のメモリ性能を実現することができる。さらに、１層当たりの積層膜厚を減らすことができるので、特に積層数を増やす場合に有効である。
【０１０１】
（第４の実施形態）
第４の実施形態では、第１の実施形態の図１と図２に示される構造の不揮発性半導体記憶装置で、フローティングゲート電極膜の端部を加工することで、メモリセルの投影面積をさらに縮小することができる製造方法について説明する。
【０１０２】
図９−１〜図９−３は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＸＶＩ−ＸＶＩ断面図であり、（ｃ）は、（ａ）のＸＶＩＩ−ＸＶＩＩ断面図である。また、（ａ）は、（ｂ）と（ｃ）のＸＶＩＩＩ−ＸＶＩＩＩ断面図に相当している。
【０１０３】
なお、以下では、半導体基板１０１に平行にチャネル半導体膜１０３とスペーサ膜とが４層積層される場合で、ハーフピッチが１９．０ｎｍである２次元構造（平面型フローティングゲート構造）のＮＡＮＤ型フラッシュメモリと同等のビット密度を達成することができる例を挙げて説明する。
【０１０４】
まず、図９−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成した後、半導体基板１０１の全面に、層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえば厚さ１００ｎｍのシリコン酸化膜を用いることができる。
【０１０５】
続いて、層間絶縁膜１０２上に、チャネル半導体膜１０３とスペーサ膜１０４とを交互に複数層（ここでは４層）積層する。チャネル半導体膜１０３としては、たとえば厚さ２０ｎｍの非晶質シリコン膜を用いることができ、スペーサ膜１０４としては、たとえば厚さ７５ｎｍのシリコン酸化膜を用いることができる。
【０１０６】
さらに、最上層のスペーサ膜１０４上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。その後、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工し、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５１の幅を２５ｎｍとし、ピッチを２３２ｎｍに設定することができる。トレンチ１５１は、図１と図２でＮＡＮＤストリング群を形成する領域に対応させて積層膜を分割して、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧにおいて互いに隣接する各メモリセルＭＣのチャネル半導体膜１０３を分離するものである。
【０１０７】
その後、トレンチ１５１内に埋込絶縁膜１０６を形成し、ＣＭＰ法によって埋込絶縁膜１０６の上面を平坦化し、トレンチ１５１の形成位置以外の領域でハードマスク膜１０５を露出させる。埋込絶縁膜１０６として、たとえばＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板１０１上の全面にハードマスク膜１０７を形成する。ハードマスク膜１０７として、たとえば厚さ１００ｎｍのシリコン窒化膜を用いることができる。
【０１０８】
ついで、半導体基板１０１上の全面に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０７，１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５２をＹ方向に所定のピッチで形成する。トレンチ１５２の幅をたとえば３０ｎｍとすることができる。トレンチ１５２は、図１と図２で、ＮＡＮＤストリング積層体ＮＳＳを形成する領域を区切るものである。マスク膜としては、たとえばＣＶＤカーボン膜を用いることができる。トレンチ１５２の形成後、マスク膜を除去する。
【０１０９】
その後、エッチング法によって、チャネル半導体膜１０３をＹ方向に所定量リセスして、空隙１５３を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜１０３のリセス量をたとえば６０ｎｍとすることができる。
【０１１０】
ついで、空隙１５３内のチャネル半導体膜１０３の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８は、たとえば熱酸化、熱窒化等の方法によって形成することができる。トンネル誘電体膜１０８の厚さは、たとえば８ｎｍとすることができる。また、フローティングゲート電極膜１０９の一部となる導電膜１３４を半導体基板１０１上の全面に形成する。導電膜１３４として、たとえば厚さ２０ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、導電膜１３４を、チャネル半導体膜１０３をリセスエッチングして形成した空隙１５３の端部（スペーサ膜１０４のＹ軸方向の端部）から所定量、たとえば３０ｎｍ後退した位置まで残存させるように連続的にリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。
【０１１１】
ついで、図９−２に示されるように、等方性エッチングによってスペーサ膜１０４を等方エッチングする。ここでは、導電膜１３４のＹ方向の端部から等方的にスペーサ膜１０４のエッチングが進行する。その結果、スペーサ膜１０４には、導電膜１３４の周囲に略お椀形状の空隙１６０が形成される。等方性エッチングとしては、たとえばウエットエッチングやＨＦ／ＮＨ3ガスによるドライエッチングを用いることができる。また、スペーサ膜１０４のリセス量としてたとえば２０ｎｍとすることができる。
【０１１２】
さらに、半導体基板１０１上の全面に、フローティングゲート電極膜１０９の一部となる導電膜１３５を形成し、ドライエッチングによって空隙１６０内部にのみ導電膜１３５を残存させるようにリセスを行う。導電膜１３５としては、たとえば厚さ２０ｎｍのＰドープ非晶質シリコン膜を用いることができる。また、エッチングガスとして、たとえば塩素ガスを用いることができる。なお、導電膜１３４，１３５によってフローティングゲート電極膜１０９が構成される。
【０１１３】
ついで、図９−３に示されるように、トレンチ１５２の側壁を構成する導電膜１３５のＹ方向の端部から、等方性エッチングによってスペーサ膜１０４を所定量リセスし、制御ゲート電極膜１１１Ｍを埋め込む空隙１５４を形成する。等方性エッチングとしては、たとえばウエットエッチングやＨＦ／ＮＨ3ガスによるドライエッチングを用いることができる。スペーサ膜１０４のリセス量をたとえば３０ｎｍとすることができる。
【０１１４】
さらに、等方性エッチングによって、ハードマスク膜１０７，１０５を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜１０７，１０５のリセス量をたとえば７０ｎｍとすることができる。
【０１１５】
ついで、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、空隙１５４の内面をコンフォーマルに覆うように形成される。電極間絶縁膜１１０として、厚さ１１ｎｍのＳｉＮ−ＳｉＯ−ＳｉＮ−ＳｉＯ（ＮＯＮＯ）膜を用いることができる。さらに、また、半導体基板１０１上の全面に制御ゲート電極膜となる導電膜１１２を形成する。ここで、導電膜１１２は、トレンチ１５２内と、トレンチ１５２内に形成された空隙１５４内とを埋め込むように形成される。導電膜１１２として、たとえば厚さ５０ｎｍのＰドープ多結晶シリコン膜を用いることができる。これによって、導電膜１１２は、フローティングゲート電極膜１０９間の空隙１５４内に電極間絶縁膜１１０を介して電極構成部１１１２が形成され、Ｚ方向に積層される電極構成部１１１２がＺ方向に延在する共通接続部１１１１で互いに接続された構造となる。
【０１１６】
この後は、第１の実施形態の図３−７の選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６の形成処理以降の処理が行われるが、第１の実施形態で説明した手順と同様であるので、その詳細な説明を省略する。ただし、ここでは、ハードマスク膜１１４として、ＬＰＣＶＤ法によって形成された厚さ８０ｎｍのシリコン窒化膜が用いられ、２５ｎｍのハーフピッチで電極パタン形成用溝１５７を形成するものとする。
【０１１７】
第４の実施形態では、通常のフローティングゲート型のＮＡＮＤ型フラッシュメモリのＳＴＩに相当するスペーサ膜１０４を形成した後、チャネル半導体膜１０３上にトンネル誘電体膜１０８とフローティングゲート電極膜１０９となる導電膜１３４を形成する。ついで、スペーサ膜１０４の端部の周囲をリセスし、リセスした箇所に導電膜１３５を埋め込み、フローティングゲート電極膜１０９のＹ方向端部を拡張する。これによって、フローティングゲート電極膜１０９の表面積が拡大されるので、フローティングゲート電極膜１０９の長さを抑制することができ、メモリセルＭＣの平面面積を小さくすることができるという効果を第１の実施形態の効果に加えて得ることができる。なお、第４の実施形態による構造は、比較的少ない積層数のメモリセルに適している。
【０１１８】
（第５の実施形態）
図１０は、第２の実施形態による不揮発性半導体記憶装置の製造工程での断面構造の一例を示す図である。ここでは、フローティングゲート電極膜１０９の形成位置での基板面に平行な方向の断面図を示している。図１０（ａ）に示されるように、制御ゲート電極膜形成用溝１５９をエッチング加工した際に、加工ばらつきが生じ、制御ゲート電極膜形成用溝１５９の位置がたとえばＹ方向にずれてしまうことがある。図１０（ａ）では、制御ゲート電極膜形成用溝１５９の位置がＹ方向の負方向にずれてしまい、トンネル誘電体膜１０８が除去されてしまっている場合が示されている。
【０１１９】
その後、制御ゲート電極膜形成用溝１５９内に電極間絶縁膜１１０と制御ゲート電極膜１１１Ｍとを形成すると、図１０（ｂ）に示されるように、制御ゲート電極膜形成用溝１５９のＹ方向の負方向側側面では、トンネル誘電体膜１０８が除去されているために、チャネル半導体膜１０３の側面上に電極間絶縁膜１１０を介して制御ゲート電極膜１１１Ｍが形成される構造となる。
【０１２０】
このように、制御ゲート電極膜１１１Ｍとチャネル半導体膜１０３とが接近した場合、チャネルから制御ゲート電極膜１１１Ｍへと直接トンネル電流が流れてしまうという問題が生じる。すなわち、第２の実施形態に記載したような形成方法では、加工ばらつきによってチャネル半導体膜１０３と制御ゲート電極膜１１１Ｍとの間に電極間絶縁膜１１０しか存在しない状態が発生する可能性があり、この場合にはチャネル半導体膜１０３から制御ゲート電極膜１１１Ｍへのリークが発生する虞がある。
【０１２１】
そこで、第５の実施形態では、第２の実施形態の図５と図６に示される構造の不揮発性半導体記憶装置で、上記のような問題の発生を防止することができる不揮発性半導体記憶装置の製造方法について説明する。
【０１２２】
図１１−１〜図１１−７は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＸＩＸ−ＸＩＸ断面図であり、（ｃ）は、（ａ）のＸＸ−ＸＸ断面図である。なお、（ａ）は、（ｂ）と（ｃ）のＸＸＩ−ＸＸＩ断面図に相当している。
【０１２３】
まず、図１１−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成し、半導体基板１０１の全面に、メモリセルを構成する層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえば厚さ１００ｎｍのシリコン酸化膜を用いることができる。
【０１２４】
その後、層間絶縁膜１０２上に、フローティングゲート電極膜１０９とスペーサ膜１０４とを交互に複数層積層する。ここでは、フローティングゲート電極膜１０９とスペーサ膜１０４とを共に６層積層させる。フローティングゲート電極膜１０９としては、たとえば厚さ３０ｎｍのＰドープ非晶質シリコン膜を用いることができ、スペーサ膜１０４としては、たとえば厚さ２５ｎｍのシリコン酸化膜を用いることができる。また、最上層のスペーサ膜１０４上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。
【０１２５】
さらに、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０５、スペーサ膜１０４およびフローティングゲート電極膜１０９からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＹ方向に隣接するメモリセルＭＣ間でフローティングゲート電極膜１０９を分離するトレンチ１６１を形成する。トレンチ１６１は、Ｘ方向に延在する形状を有するが、選択ゲート電極膜が形成される領域には形成されない。つまり、トレンチ１６１は、Ｘ方向には隣接する選択ゲート電極膜形成領域の間に設けられ、Ｙ方向には所定のピッチで設けられる。また、Ｙ方向のピッチは、図５と図６で、メモリセルＭＣが向かい合うＮＡＮＤストリング群ＮＳＧのＹ方向の寸法とされる。たとえば、トレンチ１６１のＹ方向の幅を３０ｎｍとし、Ｙ方向のピッチを２４０ｎｍに設定することができる。
【０１２６】
その後、トレンチ１６１内に埋込絶縁膜１３１を形成し、ＣＭＰ法によって埋込絶縁膜１３１の上面を平坦化し、トレンチ１６１の形成位置以外の領域でハードマスク膜１０５を露出させる。埋込絶縁膜１３１として、たとえばＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。
【０１２７】
ついで、図１１−２に示されるように、リソグラフィ技術とＲＩＥ法によって、メモリセルＭＣの形成領域の埋込絶縁膜１３１、ハードマスク膜１０５、スペーサ膜１０４およびフローティングゲート電極膜１０９からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達する制御ゲート電極膜の鋳型となる制御ゲート電極膜形成用溝１５９を形成する。たとえば、Ｘ方向の幅が４５ｎｍの制御ゲート電極膜形成用溝１５９を、Ｘ方向に６０ｎｍのピッチで形成することができる。
【０１２８】
ついで、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、制御ゲート電極膜形成用溝１５９の内面をコンフォーマルに被覆するように形成される。電極間絶縁膜１１０として、たとえば厚さ１１ｎｍのハフニア膜を用いることができる。
【０１２９】
また、制御ゲート電極膜形成用溝１５９内に制御ゲート電極膜の一部となる導電膜１１２を埋め込む。導電膜１１２として、たとえば厚さ３０ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ＣＭＰ法によって、制御ゲート電極膜形成用溝１５９内以外の領域に形成された導電膜１１２と電極間絶縁膜１１０を除去する。
【０１３０】
さらに、半導体基板１０１上の全面にチャネル半導体膜１０３加工用のハードマスク膜１３６を形成する。ハードマスク膜１３６として、たとえば厚さ１５０ｎｍのシリコン窒化膜を用いることができる。
【０１３１】
ついで、図１１−３に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１３６，１０５、スペーサ膜１０４およびフローティングゲート電極膜１０９からなる積層膜を一括加工して、層間絶縁膜１０２の底部まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。トレンチ１５１は、図５と図６でＮＡＮＤストリング群ＮＳＧを形成する領域を区切るものであり、Ｙ方向のピッチは、ＮＡＮＤストリング群ＮＳＧのＹ方向の寸法とされる。たとえば、４０ｎｍの幅のトレンチ１５１をＹ方向に２４０ｎｍのピッチで形成することができる。
【０１３２】
その後、図１１−４に示されるように、エッチング法によって、フローティングゲート電極膜１０９をＹ方向に所定量リセスして、空隙１６２を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。また、フローティングゲート電極膜１０９のリセス量をたとえば４０ｎｍとすることができる。
【０１３３】
ついで、空隙１６２内のフローティングゲート電極膜１０９の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８として、たとえばＡＬＤ法によって形成される厚さ７ｎｍのシリコン酸化膜などを用いることができる。
【０１３４】
また、チャネル半導体膜１０３を半導体基板１０１上の全面に形成する。チャネル半導体膜１０３として、たとえば厚さ１０ｎｍの非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、チャネル半導体膜１０３を、フローティングゲート電極膜１０９をリセスエッチングして形成した空隙１６２内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。
【０１３５】
このように、制御ゲート電極膜形成用溝１５９内に電極間絶縁膜１１０と制御ゲート電極膜となる導電膜１１２とを埋め込んだ後、導電膜１１２のＹ方向端部に近接してトレンチ１５１を設け、フローティングゲート電極膜１０９をリセスして形成した空隙１６２内にトンネル誘電体膜１０８とチャネル半導体膜１０３を形成するようにしたので、制御ゲート電極膜（導電膜１１２）とチャネル半導体膜１０３の間には、トンネル誘電体膜１０８と電極間絶縁膜１１０とが存在する構造となる。また、空隙１６２内にトンネル誘電体膜１０８を形成してからチャネル半導体膜１０３を設けるようにしたので、フローティングゲート電極膜１０９の幅はチャネル半導体膜１０３の幅よりも広くなる。
【０１３６】
その後、トレンチ１５１内を埋込絶縁膜１０６で埋め込み、ＣＭＰ法によってトレンチ１５１の形成位置以外でハードマスク膜１３６が露出するまで平坦化する。埋込絶縁膜１０６として、たとえばＣＶＤ法によって形成したシリコン酸化膜を用いることができる。
【０１３７】
ついで、図１１−５に示されるように、リソグラフィ技術とＲＩＥ法によって、選択ゲート電極膜形成用溝１５５と、ドレイン領域接続コンタクト形成用溝１５６とを形成する。選択ゲート電極膜形成用溝１５５は、対向する一対のＮＡＮＤストリング積層体ＮＳＳの選択トランジスタＳＴの形成領域のハードマスク膜１３６，１０５、スペーサ膜１０４、フローティングゲート電極膜１０９および層間絶縁膜１０２からなる積層膜の一部が除去されるように、そして最下層のフローティングゲート電極膜１０９にまで到達するように、積層膜を一括加工することによって形成される。ドレイン領域接続コンタクト形成用溝１５６は、各ＮＡＮＤストリング積層体ＮＳＳのドレイン領域の一部が除去されるように、そして最下層のフローティングゲート電極膜１０９にまで到達するように、積層膜を一括加工することによって形成される。
【０１３８】
その後、選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６内に導電膜１１３を埋め込み、ＣＭＰ法によって平坦化して、選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６内にのみ残存させる。導電膜１１３として、たとえば厚さ８０ｎｍのＰドープ非晶質シリコン膜を用いることができる。これによって、選択トランジスタＳＴの形成領域では、埋込絶縁膜１３１を挟んで対向するメモリセルＭＣのフローティングゲート電極膜１０９間が共通接続される。また、ドレイン領域接続コンタクト形成用溝１５６内には、ドレイン領域接続コンタクト１１３Ｄが形成される。
【０１３９】
ついで、図１１−６に示されるように、半導体基板１０１上の全面に層間絶縁膜１３７を形成する。層間絶縁膜１３７として、たとえば厚さ５０ｎｍのシリコン酸化膜を用いることができる。その後、リソグラフィ技術とＲＩＥ法によって、制御ゲート電極膜１１１Ｍと選択ゲート電極膜１１１Ｓに到達するコンタクトホール１６３を形成する。
【０１４０】
その後、半導体基板１０１上の全面に、導電膜１３９，１４０とハードマスク膜１４１を形成する。導電膜１３９として、たとえばＣＶＤ法によって形成された厚さ５０ｎｍのＰドープ非晶質シリコン膜を用いることができ、導電膜１４０として、厚さ５０ｎｍのＴａＮ／タングステン積層膜を用いることができる。また、ハードマスク膜１４１として、厚さ８０ｎｍのシリコン窒化膜を用いることができる。導電膜１３９は、コンタクトホール１６３内に埋め込まれ、コンタクトプラグ１３８となる。
【０１４１】
ついで、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１４１と導電膜１３９，１４０とを加工して、所定のハーフピッチの制御ゲート電極パタン１４２を、コンタクトプラグ１３８を形成した領域上に形成する。ここでは、Ｘ方向のハーフピッチが３０ｎｍの制御ゲート電極パタン１４２を形成する。なお、導電膜１１２、コンタクトプラグ１３８、導電膜１３９，１４０によって制御ゲート電極膜１１１Ｍが構成され、フローティングゲート電極膜１０９、導電膜１１３、コンタクトプラグ１３８、導電膜１３９，１４０によって選択ゲート電極膜１１１Ｓが構成される。
【０１４２】
ついで、図１１−７に示されるように、制御ゲート電極パタン１４２のサイドウォール膜１４３を形成する。サイドウォール膜１４３として、たとえば低温ＡＬＤ法で形成される厚さ５ｎｍのシリコン酸化膜を用いることができる。続いて、半導体基板１０１上の全面に段差被覆性の良好でない成膜法を用いて絶縁膜１４４を形成する。絶縁膜１４４として、たとえばＰＥＣＶＤ（Plasma Enhanced CVD）法で形成される厚さ１００ｎｍのＴＥＯＳ（Tetraethoxysilane）膜などを用いることができる。これによって、Ｘ方向に隣接する制御ゲート電極パタン１４２間にエアギャップ１４５が形成される。このように制御ゲート電極パタン１４２間にエアギャップ１４５を形成することで、制御ゲート電極膜１１１Ｍ間の寄生容量を削減することができる。
【０１４３】
そして、層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第５の実施形態による不揮発性半導体記憶装置が得られる。
【０１４４】
第５の実施形態では、最初に高濃度にドーパントをドープしたフローティングゲート電極膜１０９をスペーサ膜１０４を介して積層し、ついで、制御ゲート電極膜形成用溝１５９を形成し、そこに電極間絶縁膜１１０と制御ゲート電極膜１１１Ｍとを埋め込む。その後、電極間絶縁膜１１０のＹ方向端部に近接してトレンチ１５１を形成し、フローティングゲート電極膜１０９をリセスした空隙１６２にトンネル誘電体膜１０８とチャネル半導体膜１０３を埋め込むようにした。これによって、チャネル半導体膜１０３と制御ゲート電極膜１１１Ｍとの間に電極間絶縁膜１１０とトンネル誘電体膜１０８とを形成することができる。その結果、制御ゲート電極膜１１１Ｍとチャネル半導体膜１０３との間に電極間絶縁膜１１０しか存在しない状態を回避することができ、チャネル半導体膜１０３から制御ゲート電極膜１１１Ｍへのリークを防止することができるという効果を有する。
【０１４５】
また、フローティングゲート電極膜１０９の幅をチャネル半導体膜１０３の幅に比して広くすることが容易であるので、チャネルの制御性を高めることができるとともに、カップリング比の確保が容易になるという効果も有する。
【０１４６】
（第６の実施形態）
第１〜第５の実施形態で説明した製造方法では、メモリセルＭＣは、多結晶シリコン（成膜時は非晶質であるが最終的には結晶化されて多結晶となる）からなるチャネル半導体膜１０３上に形成されるＴＦＴ（Thin Film Transistor）である。しかし、ＴＦＴには、粒界の影響を受けるために高い移動度が達成し難いこと、粒界の影響でセル特性、たとえばしきい値分布がばらつき易くなること等の欠点がある。そこで、第６の実施形態では、チャネル半導体膜１０３を単結晶で構成する不揮発性半導体記憶装置の製造方法について説明する。
【０１４７】
図１２−１〜図１２−７は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＸＸＩＩ−ＸＸＩＩ断面図であり、（ｃ）は、（ａ）のＸＸＩＩＩ−ＸＸＩＩＩ断面図である。また、（ａ）は、（ｂ）と（ｃ）のＸＸＩＶ−ＸＸＩＶ断面図に相当している。
【０１４８】
なお、以下では、半導体基板１０１に平行に６０ｎｍピッチでチャネル半導体膜１０３と犠牲膜１４６とが６層積層され、Ｙ方向のハーフピッチが６２ｎｍであり、Ｘ方向のハーフピッチが２５ｎｍである構造の不揮発性半導体記憶装置を製造する場合を例に挙げる。
【０１４９】
まず、図１２−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成し、半導体基板１０１のメモリセルＭＣの形成領域で、半導体基板１０１を露出させる。半導体基板１０１として、たとえばシリコン基板を用いることができる。
【０１５０】
ついで、半導体基板１０１上の全面に、単結晶の犠牲膜１４６と単結晶のチャネル半導体膜１０３とを交互に複数層積層する。ここでは、同じ厚さの６層の犠牲膜１４６と同じ厚さの５層のチャネル半導体膜１０３とを交互に形成した後、これらのチャネル半導体膜１０３よりも厚いチャネル半導体膜１０３ｂを、最上層の犠牲膜１４６上に形成する。単結晶の犠牲膜１４６とチャネル半導体膜１０３，１０３ｂは、選択エピタキシャル成長法またはブランケットエピタキシャル成長法を用いて形成することができる。犠牲膜１４６としては、たとえば厚さ２０ｎｍの単結晶シリコンゲルマニウム膜を用いることができ、チャネル半導体膜１０３としては、たとえば厚さ４０ｎｍの単結晶シリコン膜を用いることができ、チャネル半導体膜１０３ｂとしては、たとえば厚さ５０ｎｍの単結晶シリコン膜を用いることができる。
【０１５１】
その後、最上層のチャネル半導体膜１０３ｂの上部を酸化してスペーサ膜１４７を形成する。スペーサ膜１４７は、たとえばチャネル半導体膜１０３ｂの上部２０ｎｍを酸化させることによって形成される厚さ４０ｎｍのシリコン熱酸化膜を用いることができる。
【０１５２】
さらに、スペーサ膜１４７上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。なお、ハードマスク膜１０５としては、シリコン窒化膜以外にもＳｉＣＮ，ＳｉＢＮ、アルミナ、チタニア、ジルコニア等を用いることも可能であるが、後述するようにリセスエッチングし易い材料であることが好ましい。
【０１５３】
ついで、図１２−２に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０５、スペーサ膜１４７、チャネル半導体膜１０３，１０３ｂおよび犠牲膜１４６からなる積層膜を一括加工して、半導体基板１０１まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５１の幅を２５ｎｍとし、ピッチを２４８ｎｍに設定することができる。トレンチ１５１は、図１と図２で、メモリセルＭＣが向かい合うＮＡＮＤストリング群ＮＳＧを形成する領域に対応させて積層膜を分割して、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧにおいて互いに隣接する各メモリセルＭＣのチャネル半導体膜１０３を分離するものである。
【０１５４】
さらに、トレンチ１５１内に埋込絶縁膜１０６を形成し、ＣＭＰ法によって埋込絶縁膜１０６の上面を平坦化し、トレンチ１５１の形成位置以外の領域でハードマスク膜１０５を露出させる。埋込絶縁膜１０６として、たとえばＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。その後、半導体基板１０１上の全面にハードマスク膜１０７を形成する。ハードマスク膜１０７として、たとえば厚さ１００ｎｍのシリコン窒化膜を用いることができる。
【０１５５】
ついで、図１２−３に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０７，１０５、スペーサ膜１４７、チャネル半導体膜１０３，１０３ｂおよび犠牲膜１４６からなる積層膜を一括加工して、半導体基板１０１まで達するＸ方向に延在するトレンチ１５２をＹ方向に所定のピッチで形成する。トレンチ１５２の幅をたとえば２５ｎｍとすることができる。トレンチ１５２は、図１と図２で、ＮＡＮＤストリング積層体ＮＳＳを形成する領域を区切るものである。
【０１５６】
その後、図１２−４に示されるように、エッチング法によって、犠牲膜１４６を選択的に除去して、空隙１６４を形成する。エッチング法として、たとえば弗酸／硝酸／純水＝１：９０：６０の混合溶液によるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。これによって、チャネル半導体膜１０３，１０３ｂは埋込絶縁膜１０６で支持される構造となる。
【０１５７】
ついで、図１２−５に示されるように、犠牲膜１４６の除去によって露出したチャネル半導体膜１０３，１０３ｂの全面を酸化して酸化膜１４８を形成し、空隙１６４内を酸化膜１４８で完全に埋め込む。酸化膜として、たとえば、チャネル半導体膜１０３，１０３ｂの片側（上下両面）１０ｎｍを水蒸気酸化によって酸化して約２０ｎｍのシリコン熱酸化膜を形成することができる。片側が１０ｎｍ酸化されることによって、チャネル半導体膜１０３，１０３ｂの厚さは約２０ｎｍとなる（以下、最上層のチャネル半導体膜も符号１０３で表記する）。また、Ｚ方向に隣接するチャネル半導体膜１０３間は、酸化膜１４８で分離された構造となる。その後、等方性ドライエッチングによって、トレンチ１５２内に形成された酸化膜１４８を２０ｎｍ除去し、トレンチ１５２内でチャネル半導体膜１０３のＹ方向の端面を露出させる。等方性ドライエッチングとして、ＮＦ3とＮＨ3のプラズマで生成されるダウンフローラジカルを用いることができる。
【０１５８】
ついで、図１２−６に示されるように、エッチング法によって、チャネル半導体膜１０３をＹ方向に所定量リセスして、空隙１５３を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜１０３のリセス量としてたとえば５０ｎｍとすることができる。
【０１５９】
また、空隙１５３内のチャネル半導体膜１０３の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８は、たとえば熱酸化、熱窒化、プラズマ窒化等の方法によって形成することができる。さらに、フローティングゲート電極膜１０９を半導体基板１０１上の全面に形成する。フローティングゲート電極膜１０９として、たとえば厚さ１５ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜１０９を空隙１５３内にのみ残存させるように連続的にリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。これによって、通常の平面型フローティングゲート構造のＮＡＮＤ型フラッシュメモリと同様に単結晶シリコン上にトンネル誘電体膜１０８を介してフローティングゲート電極膜１０９が積層された構造が形成される。
【０１６０】
ついで、図１２−７に示されるように、トレンチ１５２の側壁を構成するフローティングゲート電極膜１０９のＹ方向の端部から、等方性エッチングによって酸化膜１４８を所定量リセスし、制御ゲート電極膜１１１Ｍを埋め込む空隙１５４を形成する。等方性エッチングとしては、たとえばウエットエッチングや、ＨＦ／ＮＨ3ガスまたはＮＦ3とＮＨ3のプラズマで生成されるダウンフローラジカルによるドライエッチングなどを用いることができる。また、酸化膜１４８のリセス量をたとえば４０ｎｍとすることができる。
【０１６１】
さらに、等方性エッチングによってフローティングゲート電極膜１０９のＹ方向の端部から、ハードマスク膜１０７，１０５を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜１０７，１０５のリセス量をたとえば５０ｎｍとすることができる。
【０１６２】
その後、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、空隙１５４の内面をコンフォーマルに覆うように形成される。電極間絶縁膜１１０として、厚さ９ｎｍのＳｉＯ−ＳｉＮ−ＳｉＯ（ＯＮＯ）膜を用いることができる。
【０１６３】
また、半導体基板１０１上の全面に制御ゲート電極膜１１１Ｍの一部となる導電膜１１２を形成する。ここで、導電膜１１２は、トレンチ１５２内と、トレンチ１５２内に形成された空隙１５４内とを埋め込むように形成される。導電膜１１２として、たとえば厚さ５０ｎｍのＰドープ多結晶シリコン膜を用いることができる。導電膜１１２は、制御ゲート電極膜１１１Ｍと選択ゲート電極膜１１１Ｓの一部となり、空隙１５４内には電極構成部１１１２が形成され、フローティングゲート電極膜１０９間に電極間絶縁膜１１０を介してＺ方向に積層される制御ゲート電極膜１１１Ｍの電極構成部１１１２がＺ方向に延在する共通接続部１１１１で互いに接続される構造となる。これによって、チャネル半導体膜１０３上にトンネル誘電体膜１０８／フローティングゲート電極膜１０９／電極間絶縁膜１１０／導電膜１１２（制御ゲート電極膜１１１Ｍ）が積層された構造が形成される。
【０１６４】
これ以降は、第１の実施形態の図３−７の選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６の形成処理以降の処理が行われるが、第１の実施形態で説明した手順と同様であるので、その詳細な説明を省略する。
【０１６５】
第６の実施形態では、基板面に平行でＸ方向に延在する単結晶の犠牲膜１４６と単結晶のチャネル半導体膜１０３，１０３ｂをＺ方向に複数交互に積層し、Ｘ方向に延在するトレンチ１５２を形成した後、犠牲膜１４６を除去した空隙１６４を埋めるようにチャネル半導体膜１０３，１０３ｂを酸化させた酸化膜１４８を形成する。ついで、チャネル半導体膜１０３，１０３ｂを所定量リセスして空隙１５３を形成し、空隙１５３内にトンネル誘電体膜１０８を形成した後、フローティングゲート電極膜１０９を空隙１５３内に埋め込む。その後、酸化膜１４８を所定量リセスして、電極間絶縁膜１１０と制御ゲート電極膜１１１Ｍとを形成した。これによって、チャネル半導体膜１０３を粒界の存在しない単結晶半導体膜とすることができ、高い移動度を有し、しきい値分布のばらつきを抑えた不揮発性半導体記憶装置を形成することができる。また、チャネル半導体膜１０３は半導体基板１０１に平行に積層されるため、半導体基板１０１の結晶情報を利用してチャネル半導体膜１０３の単結晶化を行うことができるという効果を有する。
【０１６６】
（第７の実施形態）
第７の実施形態では、上記した実施形態による不揮発性半導体記憶装置のスケーリングシナリオについて説明する。図１３は、実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図であり、（ａ）は第１の実施形態による不揮発性半導体記憶装置の構造を示しており、（ｂ）は（ａ）の変形例を示している。
【０１６７】
図１３（ａ）に示される不揮発性半導体記憶装置の構造は既に説明したように、一方の側面にトンネル誘電体膜１０８を介してフローティングゲート電極膜１０９が形成されたチャネル半導体膜１０３が高さ方向に積層され、フローティングゲート電極膜１０９の上下面と側面の３面に電極間絶縁膜１１０を介して制御ゲート電極膜１１１Ｍが形成される構造となっている。
【０１６８】
これに対して、図１３（ｂ）に示される不揮発性半導体記憶装置の構造は、一方の側面にトンネル誘電体膜１０８を介してフローティングゲート電極膜１０９が形成されたチャネル半導体膜１０３が高さ方向に積層され、フローティングゲート電極膜１０９の側面にのみ電極間絶縁膜１１０を介して制御ゲート電極膜１１１Ｍが形成される構造となっている。つまり、フローティングゲート電極膜１０９の１面（側面）にのみ電極間絶縁膜１１０が形成されている。これは、上下のフローティングゲート電極膜１０９間に制御ゲート電極膜１１１Ｍが入り込まないためである。なお、その他の構造は、第１の実施形態で説明したものと同じであるので、その説明を省略する。
【０１６９】
上記した実施形態による積層型不揮発性半導体記憶装置は、積層数を増やすことによって、実効的なハーフピッチを縮小することが可能である。ただし、積層数を単純に増やしていくとメモリセルＭＣの積層膜厚が増大し、加工難度が増大するとともに、第１の実施形態に記載したように積層された各チャネル半導体膜１０３の引き出し部１８０が巨大化してしまう。そこで、積層数がそれほど多くない段階では、図１３（ａ）に示されるフローティングゲート電極膜１０９の３面に電極間絶縁膜１１０を形成する構造を採用することが望ましい。図１３（ａ）の構造は、現在量産されているフローティングゲート型のＮＡＮＤ型フラッシュメモリとほぼ同一の構造であり、メモリ動作や信頼性確保についての問題は少ない。しかし、積層数、積層膜厚ともに増大しやすい。
【０１７０】
一方、積層数が増大する段階では、図１３（ｂ）に示されるフローティングゲート電極膜１０９の１面だけを利用する構造を採用することが望ましい。これによってメモリセルＭＣの投影面積を減らすとともに、メモリセルＭＣの積層数と積層膜厚を抑制することができる。しかし、積層数、積層膜厚ともに抑制するには、電極間絶縁膜１１０にｈｉｇｈ−ｋ材料を採用したり、あるいは電極間絶縁膜１１０に電荷を蓄積する膜構造を採用したりするなどの工夫が要求される。
【０１７１】
図１４は、実施形態による不揮発性半導体記憶装置のスケーリングシナリオを示す図である。この図で、横軸はメモリセルＭＣの積層数を示し、縦軸は平面型フローティングゲート構造とした場合の等価なハーフピッチ（ｎｍ）を示している。また、曲線Ｓ１は、ＭＬＣ（２ｂｉｔｓ／ｃｅｌｌ）相当のハーフピッチのスケーリングシナリオであり、曲線Ｓ２は、ＴＬＣ（３ｂｉｔｓ／ｃｅｌｌ）相当のハーフピッチのスケーリングシナリオである。
【０１７２】
この図の曲線Ｓ１に示されるＭＬＣを用いる場合、ハーフピッチで２０ｎｍ世代程度から本構造を導入すると、その後の５世代は図１３（ａ）の従来型のフローティングゲート構造でスケーリング（微細化）が可能であり、その後の３世代は、図１３（ｂ）の構造でさらにスケーリング（微細化）が可能であることが分かる。さらに、フローティングゲート型構造では比較的実現が容易なＴＬＣを用いることで、曲線Ｓ２に示されるようにさらなるスケーリングが可能であることも分かる。
【０１７３】
なお、以上の実施形態は一例であり、不揮発性半導体記憶装置の積層数が上記した例に限定されるものではなく、４層や６層以外の積層数としてもよい。
【０１７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７５】
１０１…半導体基板、１０２，１３７…層間絶縁膜、１０３，１０３ｂ…チャネル半導体膜、１０４，１４７…スペーサ膜、１０５，１０７，１１４，１３６，１４１…ハードマスク膜、１０６，１１８，１３１…埋込絶縁膜、１０８…トンネル誘電体膜、１０９…フローティングゲート電極膜、１１０…電極間絶縁膜、１１１Ｍ…制御ゲート電極膜、１１１Ｓ…選択ゲート電極膜、１１２，１１３，１３４，１３５，１３９，１４０…導電膜、１１３Ｄ…ドレイン領域接続コンタクト、１１５…レジストパタン、１１６，１４３…サイドウォール膜、１１７，１３２，１４４…絶縁膜、１１９…シリサイド膜、１２１…バックゲート電極膜、１３３，１４８…酸化膜、１３８…コンタクトプラグ、１４２…制御ゲート電極パタン、１４５…エアギャップ、１４６…犠牲膜、１５１，１５２，１６１…トレンチ、１５３，１５４，１６０，１６２，１６４…空隙、１５５…選択ゲート電極膜形成用溝、１５６…ドレイン領域接続コンタクト形成用溝、１５７，１５７ａ…電極パタン形成用溝、１５８，１５８ａ…分離溝、１５９…制御ゲート電極膜形成用溝、１６３…コンタクトホール、１８０…引き出し部、１１１１…共通接続部、１１１２…電極構成部、ＢＣ…ビット線コンタクト、ＢＬ…ビット線、ＭＣ…メモリセル、ＮＳ…ＮＡＮＤストリング、ＮＳＧ…ＮＡＮＤストリング群、ＮＳＳ…ＮＡＮＤストリング積層体、ＳＣ…ソース線コンタクト、ＳＧ…選択ゲート線、ＳＧＣ…選択ゲート線コンタクト、ＳＬ…ソース線、ＳＴ…選択トランジスタ、ＷＣ…ワード線コンタクト、ＷＬ…ワード線。
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの分野では、ビット密度向上によるコストダウンのために急激な素子サイズの微細化が進んだ結果、セルサイズは物理限界に達しかけている。そのため、さらに高いビット密度を達成する手段としてセルを３次元的に積層した積層不揮発性メモリが注目されている。積層不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型のものや、フローティングゲート電極膜をドーナツ形状としたフローティングゲート型のものが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１９２７０８号公報
【非特許文献】
【０００４】
【非特許文献１】SungJin Whang et al., "“Novel 3-Dimensional Dual Control-Gate with Surrounding Floating-Gate (DC-SF) NAND Flash Cell for 1Tb File Storage Application”, 2010, International Electron Device Meeting IEDM2010 Proceeding, pp.668-671
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＭＯＮＯＳ型の積層不揮発性メモリは、メモリ動作の信頼性が低く、また、フローティングゲート構造で普遍的に利用されているＭＬＣ（Multi-Level-Cell：一つのセルに２ビット分の情報を記憶）やＴＬＣ（Triple-Level-Cell：一つのセルに３ビット分の情報を記憶）のような多値動作を実現するのは難しいという問題点があった。
【０００６】
また、フローティングゲート電極膜がドーナツ形状の積層不揮発性メモリでは、セルの投影面積（平面型のフローティングゲート構造におけるセル面積に対応）が大きく、そして従来広く用いられてきた平面型のフローティングゲート型の不揮発性メモリと構造やプロセスが大きく異なっている。そのため、従来の平面型のフローティングゲート型の不揮発性メモリの積層不揮発性メモリへの置き換えの障害になるという問題点があった。
【０００７】
本発明の一つの実施形態は、メモリセルが３次元的に積層された不揮発性半導体記憶装置で、メモリセルの投影面積を小さくすることができ、従来の平面型のフローティングゲート構造と類似した構造の不揮発性半導体記憶装置を提供することを目的とする。また、本発明の一つの実施形態は、メモリセルが３次元的に積層された不揮発性半導体記憶装置を工程数の増大を抑制しながら製造することができる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの実施形態によれば、まず、積層構造形成工程で、基板上に、スペーサ膜とチャネル半導体膜とを交互に複数層積層させた積層構造を形成する。ついで、第１トレンチ形成工程で、前記積層構造に第１の方向に延在する第１トレンチを形成し、第１空隙形成工程で、前記第１トレンチから前記チャネル半導体膜を、前記第１の方向に直交する第２の方向にリセスして第１空隙を形成する。その後、トンネル誘電体膜形成工程で、前記第１空隙内の前記チャネル半導体膜上にトンネル誘電体膜を形成し、フローティングゲート電極膜形成工程で、前記トンネル誘電体膜が形成された前記第１空隙内にフローティングゲート電極膜を埋め込む。そして、第２トレンチ形成工程で、前記第１の方向に隣接するメモリセル間で前記フローティングゲート電極膜が分離され、前記チャネル半導体膜が分離されないように、前記積層構造を前記第１の方向に所定の間隔で分割する第２トレンチを形成する。また、前記第２の方向に隣接するメモリセル間で前記チャネル半導体膜が分離されるように、前記積層構造を前記第２の方向に所定の間隔で分割する分割工程を含む。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図２】図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図３−１】図３−１は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図３−９】図３−９は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図３−１０】図３−１０は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図４】図４は、第１の実施形態による不揮発性半導体記憶装置の構造の他の例を模式的に示す斜視図である。
【図５】図５は、第２の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図６】図６は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図７−１】図７−１は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図７−２】図７−２は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図７−３】図７−３は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図７−４】図７−４は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図８−１】図８−１は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図８−２】図８−２は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図８−３】図８−３は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図８−４】図８−４は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図９−１】図９−１は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図９−２】図９−２は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図９−３】図９−３は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１０】図１０は、第２の実施形態による不揮発性半導体記憶装置の製造工程での断面構造の一例を示す図である。
【図１１−１】図１１−１は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１１−２】図１１−２は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１１−３】図１１−３は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１１−４】図１１−４は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１１−５】図１１−５は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図１１−６】図１１−６は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図１１−７】図１１−７は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図１２−１】図１２−１は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１２−２】図１２−２は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１２−３】図１２−３は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１２−４】図１２−４は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１２−５】図１２−５は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図１２−６】図１２−６は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図１２−７】図１２−７は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図１３】図１３は、実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図１４】図１４は、実施形態による不揮発性半導体記憶装置のスケーリングシナリオを示す図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置とその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。この図１では、不揮発性半導体記憶装置の構造をわかり易くするために、適宜構造を切り取って描いており、層間絶縁膜の図示は省略している。また、図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向における断面図であり、（ｂ）は、（ａ）のＩ−Ｉ断面図であり、（ｃ）は（ａ）のＩＩ−ＩＩ断面図である。なお、図２において、（ａ）は（ｂ）、（ｃ）のＩＩＩ−ＩＩＩ断面図に相当している。また、以下では、基板面内でビット線の延在方向をＸ方向とし、基板面内でビット線に垂直なワード線の延在方向をＹ方向とし、基板面に垂直な方向をＺ方向とする。
【００１２】
不揮発性半導体記憶装置は、Ｘ方向に延在し、基板面に平行なシート状の活性領域であるチャネル半導体膜１０３のＹ方向の一方の主面に、Ｘ方向に複数直列に形成されたメモリセルトランジスタ（以下、単にメモリセルともいう）ＭＣを含むＮＡＮＤストリングＮＳをＺ方向にスペーサ膜１０４を介して複数積層させてなるＮＡＮＤストリング積層体ＮＳＳが、半導体基板１０１上に形成された層間絶縁膜１０２上のＸ方向およびＹ方向に複数配置される構成を有する。ここでは、メモリセルＭＣの形成面が向かい合うように、一対のＮＡＮＤストリング積層体ＮＳＳが配置され、ＮＡＮＤストリング群ＮＳＧを構成しており、ＮＡＮＤストリング群ＮＳＧが半導体基板１０１上にマトリックス状に配置される。隣接するＮＡＮＤストリング群ＮＳＧ間は埋込絶縁膜１０６で分離されている。
【００１３】
メモリセルＭＣは、フローティングゲート型の構造を有する。メモリセルＭＣは、Ｙ方向に延在するフローティングゲート電極膜１０９と、フローティングゲート電極膜１０９のＺ方向の両側に設けられる一対の制御ゲート電極膜１１１Ｍと、を有する。フローティングゲート電極膜１０９は、チャネル半導体膜１０３上にトンネル誘電体膜１０８を介して形成される。制御ゲート電極膜１１１Ｍは、フローティングゲート電極膜１０９に電極間絶縁膜１１０を介して対向配置される。
【００１４】
制御ゲート電極膜１１１Ｍは、Ｚ方向に延在する共通接続部１１１１と、共通接続部１１１１からＹ方向に突出し、フローティングゲート電極膜１０９のＺ方向の両側に電極間絶縁膜１１０を介して設けられる電極構成部１１１２と、を有する。これによって、Ｚ方向に配置されるメモリセルＭＣ間で制御ゲート電極膜１１１Ｍが共有される。電極構成部１１１２は、Ｚ方向に配置されるフローティングゲート電極膜１０９間で、スペーサ膜１０４のＹ方向の側面上に電極間絶縁膜１１０を介して設けられている。また、Ｚ方向に配置される１つのメモリセル列と、このメモリセル列のメモリセルＭＣの形成面が向かい合う他のメモリセル列との間でも制御ゲート電極膜１１１Ｍが共有されている。この例では、制御ゲート電極膜１１１Ｍは、メモリセルＭＣの形成面が向かい合う一対のメモリセル列間を埋め込む導電膜１１２と、導電膜１１２上に設けられる導電膜１１３と、シリサイド膜１１９との積層膜によって構成されている。
【００１５】
Ｘ方向に隣接するメモリセルＭＣ（フローティングゲート電極膜１０９）間、およびメモリセルＭＣと選択トランジスタＳＴとの間には、絶縁材料からなるサイドウォール膜１１６が埋め込まれている。
【００１６】
ＮＡＮＤストリングＮＳの両端には、ソース領域またはドレイン領域への接続を制御する選択トランジスタＳＴが設けられている。選択トランジスタＳＴは、Ｘ方向に配置されるメモリセルＭＣの両端部のチャネル半導体膜１０３のＹ方向の一方の主面上に、トンネル誘電体膜１０８を介して選択ゲート電極膜１１１Ｓを備える。選択ゲート電極膜１１１Ｓは、電極間絶縁膜１１０、導電膜１１２、フローティングゲート電極膜１０９の積層構造に、電極間絶縁膜１１０の一部を除去するように設けられたＺ方向の貫通孔に導電膜１１３が埋め込まれ、その上部にシリサイド膜１１９が形成された構造を有する。すなわち、フローティングゲート電極膜１０９、導電膜１１２，１１３およびシリサイド膜１１９とで選択ゲート電極膜１１１Ｓが構成され、Ｚ方向に配置された選択トランジスタＳＴ間で共有される構造となっている。また、制御ゲート電極膜１１１Ｍと同様に、ＮＡＮＤストリング群ＮＳＧ内の対向する選択トランジスタＳＴの列の間でも、選択ゲート電極膜１１１Ｓが共有される。ＮＡＮＤストリングＮＳのＸ方向の一方の端部にはソース側選択トランジスタＳＴが配置され、他方の端部にはドレイン側選択トランジスタＳＴが配置される。
【００１７】
チャネル半導体膜１０３のＸ方向のソース側選択トランジスタＳＴが配置される側の一端には、ソース領域が設けられ、Ｙ方向に隣接する同じ高さのＮＡＮＤストリングＮＳを構成するチャネル半導体膜１０３間が相互に連結される。そして、セルアレイ外部との間で接続する引き出し部１８０が設けられている。引き出し部１８０では、下層に位置するチャネル半導体膜１０３が露出するように階段状を有しており、各段差部分にはソース線コンタクトＳＣが設けられ、セルアレイの上部でＸ方向に延在するソース線ＳＬと接続される。
【００１８】
チャネル半導体膜１０３のＸ方向のドレイン側選択トランジスタＳＴが配置される側の一端には、ドレイン領域が設けられている。ドレイン領域では、Ｚ方向に隣接するＮＡＮＤストリングＮＳの端部間が、Ｚ方向に延在する柱状のドレイン領域接続コンタクト１１３Ｄによって相互に接続される。ドレイン領域接続コンタクト１１３Ｄは、たとえば導電膜１１３と同じ材料によって構成される。また、ドレイン領域接続コンタクト１１３Ｄは、その上部でビット線コンタクトＢＣを介してＸ方向に延在するビット線ＢＬと接続される。
【００１９】
ドレイン領域接続コンタクト１１３Ｄは、ＮＡＮＤストリング積層体ＮＳＳごとに設けられ、ＮＡＮＤストリング群ＮＳＧ内では、Ｙ方向に隣接するドレイン領域接続コンタクト１１３Ｄ間は、絶縁膜で分離されている。この例では、絶縁膜は、ドレイン領域接続コンタクト１１３Ｄ間を分離する分離溝の内壁に沿って形成されるサイドウォール膜１１６と、分離溝の内面を被覆する絶縁膜１１７と、分離溝内を埋め込む埋込絶縁膜１１８とによって構成されている。
【００２０】
また、Ｚ方向に配置されるメモリセルＭＣ間を結ぶ制御ゲート電極膜１１１Ｍは、その上部でワード線コンタクトＷＣを介してＹ方向に延在するワード線ＷＬに接続される。同じく、Ｚ方向に配置される選択トランジスタＳＴ間を結ぶ選択ゲート電極膜１１１Ｓは、その上部で選択ゲート線コンタクトＳＧＣを介してＹ方向に延在する選択ゲート線ＳＧに接続される。
【００２１】
ここで、半導体基板１０１およびチャネル半導体膜１０３の材料は、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅまたはＩｎＧａＡｓＰなどの中から選択することができる。また、チャネル半導体膜１０３は、単結晶半導体で構成されてもよいし、多結晶半導体から構成されてもよい。
【００２２】
トンネル誘電体膜１０８として、シリコン酸化膜などを用いることができ、フローティングゲート電極膜１０９として、ＰまたはＢ等の不純物をドープしたアモルファスシリコン膜や多結晶シリコン膜などを用いることができ、電極間絶縁膜１１０として、シリコン酸化膜などを用いることができる。また、制御ゲート電極膜１１１Ｍと選択ゲート電極膜１１１Ｓとして、Ｗ，ＴａＮ，ＷＮ，ＴｉＡｌＮ，ＴｉＮ，ＷＳｉ，ＣｏＳｉ，ＮｉＳｉ，ＰｒＳｉ，ＮｉＰｔＳｉ，ＰｔＳｉ，Ｐｔ，Ｒｕなどの金属膜やＲｕＯ2，Ｂドープ多結晶シリコン膜、Ｐドープ多結晶シリコン膜、シリサイド膜、またはこれらの積層膜などを用いることができる。
【００２３】
さらに、図の例では、Ｚ方向に６層のチャネル半導体膜１０３が積層される構造となっているが、チャネル半導体膜１０３の積層数はこれに限定されるものではなく、任意の層数とすることができる。さらに、１つのチャネル半導体膜１０３のＸ方向に形成されるメモリセルＭＣの数についても任意の数とすることができる。なお、選択トランジスタＳＴに隣接して配置されるメモリセルＭＣは、選択トランジスタＳＴによる強い電界の影響によって劣化する虞があるため、メモリセルＭＣとして用いずにダミーのメモリセルとされることもある。
【００２４】
このような構造の不揮発性半導体記憶装置では、任意のメモリセルＭＣは、半導体基板１０１に平行な平面内の位置をワード線ＷＬおよびビット線ＢＬで選択し、積層された階層をソース線ＳＬで選択することによって選択される。個々のメモリセルＭＣはソース／ドレイン領域となる不純物拡散層を持たず、各制御ゲート電極膜１１１Ｍに電圧を印加することによって形成されるフリンジ電界で隣接する制御ゲート電極膜１１１Ｍ間のチャネル半導体膜１０３に空乏層を形成することでチャネル半導体膜１０３全体に繋がるチャネルを形成する。
【００２５】
個々のメモリセルトランジスタＭＣは、ソース／ドレイン構造を有さないInversion型またはDepletion型のトランジスタである。ソース／ドレイン構造を有さないメモリセルＭＣは、通常、チャネルに高濃度の電子が存在する領域が存在しないので、非選択セルにＶpassが印加されてもプログラムディスターブやリードディスターブによる誤動作が起こり難い。
【００２６】
任意のフローティングゲート電極膜１０９への書き込み動作は、ソース領域からチャネル半導体膜１０３に形成される空乏層を通して選択したメモリセルＭＣに電子を引き込むことで行う。また、消去動作は、チャネル半導体膜１０３の電位を持ち上げることでチャネル半導体膜１０３上のすべてのメモリセルＭＣのフローティングゲート電極膜１０９から一括して電子を引き抜くことで行う。なお、任意のメモリセルＭＣの選択方法として、複数の方法や配線構造が存在し、上記した例に限定されるものではない。
【００２７】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図３−１〜図３−１０は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＩＶ−ＩＶ断面図であり、（ｃ）は、（ａ）のＶ−Ｖ断面図である。また、（ａ）は、（ｂ）と（ｃ）のＶＩ−ＶＩ断面図に相当している。
【００２８】
なお、以下では、半導体基板１０１に平行に６０ｎｍピッチでチャネル半導体膜１０３とスペーサ膜１０４とが６層積層され、Ｙ方向のハーフピッチが６２ｎｍであり、Ｘ方向のハーフピッチが２５ｎｍである構造の不揮発性半導体記憶装置を製造する場合を例に挙げる。これによって、ハーフピッチが１６．１ｎｍである２次元構造（平面型のフローティングゲート構造）のＮＡＮＤ型フラッシュメモリと同等のビット密度を達成することができる。また、周辺回路および引き出し部の形成は通常の不揮発性半導体記憶装置や通常の積層型不揮発性半導体記憶装置の形成方法と同様であるため、詳細な説明を省略する。
【００２９】
まず、図３−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。ついで、半導体基板１０１の全面に、層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえば厚さ１００ｎｍのシリコン酸化膜を用いることができる。
【００３０】
その後、層間絶縁膜１０２上に、チャネル半導体膜１０３とスペーサ膜１０４とを交互に複数層（ここでは６層）積層する。チャネル半導体膜１０３としては、たとえば厚さ２０ｎｍの非晶質シリコン膜を用いることができ、スペーサ膜１０４としては、たとえば厚さ４０ｎｍのシリコン酸化膜を用いることができる。
【００３１】
また、最上層のスペーサ膜１０４上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。なお、ハードマスク膜１０５としては、シリコン窒化膜以外にもＳｉＣＮ，ＳｉＢＮ、アルミナ、チタニア、ジルコニア等を用いることも可能であるが、後述するようにリセスエッチングし易い材料であることが好ましい。
【００３２】
ついで、図３−２に示されるように、リソグラフィ技術と反応性イオンエッチング技術（以下、ＲＩＥ（Reactive Ion Etching）法という）によって、ハードマスク膜１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５１の幅を２５ｎｍとし、ピッチを２４８ｎｍに設定することができる。トレンチ１５１は、図１と図２で、ＮＡＮＤストリング群ＮＳＧを形成する領域に対応させて積層膜を分割して、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧにおいて互いに隣接する各メモリセルＭＣのチャネル半導体膜１０３を分離するものである。
【００３３】
その後、トレンチ１５１内に埋込絶縁膜１０６を形成し、ＣＭＰ（Chemical Mechanical Polishing）法によって埋込絶縁膜１０６の上面を平坦化し、トレンチ１５１の形成位置以外の領域でハードマスク膜１０５の上面を露出させる。埋込絶縁膜１０６として、たとえばＣＶＤ（Chemical Vapor Deposition）法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板１０１上の全面にハードマスク膜１０７を形成する。ハードマスク膜１０７として、たとえば厚さ１００ｎｍのシリコン窒化膜を用いることができる。
【００３４】
ついで、図３−３に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０７，１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５２をＹ方向に所定のピッチで形成する。トレンチ１５２の幅をたとえば４５ｎｍとすることができる。トレンチ１５２は、図１と図２で、ＮＡＮＤストリング積層体ＮＳＳを形成する領域を区切るものである。
【００３５】
その後、図３−４に示されるように、エッチング法によって、チャネル半導体膜１０３をＹ方向に所定量リセスして、空隙１５３を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥ（Chemical Dry Etching）または塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜１０３のリセス量としてたとえば５０ｎｍとすることができる。
【００３６】
ついで、空隙１５３内のチャネル半導体膜１０３の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８は、たとえば熱酸化、熱窒化等の方法によって形成することができる。トンネル誘電体膜１０８の厚さは、たとえば８ｎｍとすることができる。また、フローティングゲート電極膜１０９を半導体基板１０１上の全面に形成する。フローティングゲート電極膜１０９として、たとえばＬＰＣＶＤ（Low Pressure CVD）法によって形成された厚さ１５ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜１０９を、チャネル半導体膜１０３をリセスエッチングして形成した空隙１５３内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。
【００３７】
ついで、図３−５に示されるように、トレンチ１５２の側壁を構成するフローティングゲート電極膜１０９のＹ方向の端部から、等方性エッチングによってスペーサ膜１０４を所定量リセスし、制御ゲート電極膜１１１Ｍを埋め込む空隙１５４を形成する。等方性エッチングとしては、たとえばウエットエッチングやＨＦ／ＮＨ3ガスによるドライエッチングを用いることができる。スペーサ膜１０４のリセス量をたとえば４０ｎｍとすることができる。
【００３８】
さらに、図３−６に示されるように、等方性エッチングによってフローティングゲート電極膜１０９のＹ方向の端部から、ハードマスク膜１０７，１０５を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜１０７，１０５のリセス量をたとえば５０ｎｍとすることができる。このハードマスク膜１０７，１０５は、後にＸ方向に隣接するメモリセルＭＣ間を分離する電極パタン形成用溝を形成する際に、溝形成用マスクの合わせずれが生じた場合でもチャネル半導体膜１０３がエッチングされないように、チャネル半導体膜１０３を自己整合的に守るように設けられるものである。そのため、ハードマスク膜１０７，１０５がリセスされたチャネル半導体膜１０３上を覆うように、ハードマスク膜１０７，１０５のリセス量が設定される。なお、ハードマスク膜１０７，１０５がフローティングゲート電極膜１０９の形成位置と重なると、後の電極パタン形成用溝を形成する際に、Ｘ方向に隣接するメモリセルＭＣ間のフローティングゲート電極膜１０９が導通する虞が生じるので、ハードマスク膜１０７，１０５はフローティングゲート電極膜１０９上を覆わないようにリセスされる。
【００３９】
ついで、図３−７に示されるように、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、空隙１５４の内面をコンフォーマルに覆うように形成される。電極間絶縁膜１１０として、厚さ１２ｎｍのＳｉＮ−ＳｉＯ−ＳｉＮ−ＳｉＯ−ＳｉＮ（ＮＯＮＯＮ）膜を用いることができる。
【００４０】
続いて、半導体基板１０１上の全面に導電膜１１２を形成する。ここで、導電膜１１２は、トレンチ１５２内と、トレンチ１５２内に形成された空隙１５４内とを埋め込むように形成される。導電膜１１２として、たとえば厚さ５０ｎｍのＰドープ多結晶シリコン膜を用いることができる。導電膜１１２は、制御ゲート電極膜１１１Ｍと選択ゲート電極膜１１１Ｓの一部となり、空隙１５４内には電極構成部１１１２が形成され、フローティングゲート電極膜１０９間に電極間絶縁膜１１０を介してＺ方向に積層される制御ゲート電極膜１１１Ｍの電極構成部１１１２がＺ方向に延在する共通接続部１１１１で互いに接続される構造となる。
【００４１】
その後、半導体基板１０１上に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、選択ゲート電極膜形成用溝１５５と、ドレイン領域接続コンタクト形成用溝１５６とを形成する。選択ゲート電極膜形成用溝１５５は、選択トランジスタＳＴの形成領域の対向する一対のＮＡＮＤストリング積層体ＮＳＳのフローティングゲート電極膜１０９、電極間絶縁膜１１０および導電膜１１２の一部が除去されるように、そして、最下層の導電膜１１２にまで到達するように、積層膜を一括加工することによって形成される。ドレイン領域接続コンタクト形成用溝１５６は、各ＮＡＮＤストリング積層体ＮＳＳのドレイン領域の一部において、最下層の導電膜１１２にまで到達するように、積層膜を一括加工することによって形成される。ここでは、一対のＮＡＮＤストリング積層体ＮＳＳの埋込絶縁膜１０６間の領域にわたってドレイン領域接続コンタクト形成用溝１５６が形成される。マスク膜としては、たとえばＣＶＤカーボン膜を用いることができる。選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６の形成後、マスク膜を除去する。
【００４２】
その後、選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６内を埋め込むように導電膜１１３を形成する。導電膜１１３として、たとえば厚さ８０ｎｍのＰドープ多結晶シリコン膜を用いることができる。これによって、選択トランジスタＳＴの形成領域では、フローティングゲート電極膜１０９と導電膜１１２，１１３が物理的に接続される。続いて、半導体基板１０１上に後に制御ゲート電極膜を加工する際に用いるハードマスク膜１１４を形成する。ハードマスク膜１１４として、たとえば厚さ１５０ｎｍのシリコン窒化膜を用いることができる。
【００４３】
ついで、図３−８に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１１４と導電膜１１３，１１２とを加工して、メモリセルＭＣの形成領域に所定のＸ方向のハーフピッチの電極パタンを形成する。具体的には、Ｘ方向に配置される一対の選択トランジスタＳＴ間に、電極パタン形成用溝１５７ａがＸ方向に、たとえば２５ｎｍのハーフピッチで形成される。また、ドレイン側選択トランジスタＳＴの形成領域付近には、一対のＮＡＮＤストリング積層体ＮＳＳのドレイン領域接続コンタクト間を分離する分離溝１５８ａが形成される。
【００４４】
その後、半導体基板１０１上の全面にレジスト膜を塗布し、加工しない領域を覆うようにリソグラフィ技術によってパターニングを行ってレジストパタン１１５を形成する。この図３−８に示されるように、メモリセルＭＣのチャネル半導体膜１０３（活性領域）を保護するようにレジストパタン１１５を形成してもよいが、精密な合わせが必要となる。しかし、図３−６で説明したように、第１の実施形態では、チャネル半導体膜１０３をエッチングから守るようにハードマスク膜１０７，１０５が形成されているので、レジストパタン１１５とチャネル半導体膜１０３との精密な合わせを行わなくても自己整合的にメモリセルＭＣのチャネル半導体膜１０３を保護することができる。
【００４５】
ついで、図３−９に示されるように、メモリセルＭＣの形成領域に既に形成した電極パタンをマスクとして、導電膜１１２から層間絶縁膜１０２の下面までの積層膜を一括加工し、電極パタン形成用溝１５７を形成する。これによって、メモリセルＭＣの形成領域では、メモリセルＭＣ毎にフローティングゲート電極膜１０９が分割される。また、電極間絶縁膜１１０、導電膜１１２，１１３は、Ｚ方向に延在するようにＸ方向に所定の間隔で分割される。このとき、ドレイン側選択トランジスタＳＴの形成領域付近に層間絶縁膜１０２の下面まで連通する分離溝１５８も形成され、一対のＮＡＮＤストリング積層体ＮＳＳ間に埋め込まれていた導電膜１１３が分離され、各ＮＡＮＤストリング積層体ＮＳＳに対してドレイン領域接続コンタクト１１３Ｄが形成される。積層膜の一括加工が終了した後、レジストパタン１１５を除去する。
【００４６】
その後、図３−１０に示されるように、酸化処理を行って、フローティングゲート電極膜１０９と導電膜１１２，１１３の側面を酸化して、加工ダメージを除去し、導電膜１１２，１１３のＸ方向側面にサイドウォール膜１１６を形成する。酸化処理として、たとえばＩＳＳＧ（In-situ Steam Generator）酸化を用いることができ、サイドウォール膜１１６として、たとえば厚さ２０ｎｍのシリコン酸化膜を用いることができる。これによって、分離溝１５８の側面にもサイドウォール膜１１６が形成される。
【００４７】
ついで、半導体基板１０１上の全面に絶縁膜１１７をコンフォーマルに被覆するように形成する。絶縁膜１１７として、たとえば厚さ１０ｎｍのシリコン窒化膜を用いることができる。さらに、分離溝１５８内に埋込絶縁膜１１８を埋め込み、ＣＭＰ法によって平坦化を行う。埋込絶縁膜１１８として、たとえば厚さ３００ｎｍのＢＰＳＧ（Boron Phosphorus doped Silicate Glass）膜を用いることができる。埋込絶縁膜１１８の形成によって導電膜１１２，１１３とフローティングゲート電極膜１０９との間を完全に埋め込む。
【００４８】
その後、図２に示されるように、ＲＩＥ法によって、導電膜１１３の上面よりも上に形成されたハードマスク膜１１４、および絶縁膜１１７を除去する。続いて、シリサイド化技術を用いて導電膜１１３の上部にシリサイド膜１１９を形成する。シリサイド膜１１９として、たとえばＣｏＳｉ2，ＮｉＳｉ，ＰｒＳｉ2などを用いることができる。これによって、メモリセルＭＣの形成領域では、導電膜１１２，１１３とシリサイド膜１１９によって制御ゲート電極膜１１１Ｍが形成され、選択トランジスタＳＴの形成領域では、フローティングゲート電極膜１０９と導電膜１１２，１１３とシリサイド膜１１９によって選択ゲート電極膜１１１Ｓが形成される。
【００４９】
そして、図示しない層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第１の実施形態による不揮発性半導体記憶装置が得られる。
【００５０】
図４は、第１の実施形態による不揮発性半導体記憶装置の構造の他の例を模式的に示す斜視図である。この図でも一部の絶縁膜の図示を省略している。この不揮発性半導体記憶装置は、図１の構造で、チャネル半導体膜１０３のメモリセル形成面とは反対側の面にゲート絶縁膜を介してバックゲート電極膜１２１を備えている。すなわち、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧ間に、ゲート絶縁膜を介してバックゲート電極膜１２１を埋め込んだ構造としている。なお、ゲート絶縁膜として図１と図２の埋込絶縁膜１０６を用いることができる。
【００５１】
積層型の不揮発性半導体記憶装置で問題になるのは書き込み動作よりも消去動作である。これは通常の平面型フローティングゲート構造と異なりチャネルに基板を通じて消去電圧を印加することができず、ソース線ＳＬから供給される電圧でチャネル電位を昇圧しなければならないからである。そこで、図４のような構造とすることで、消去時にバックゲート電極膜１２１に高電圧を印加して、消去特性を改善することができる。つまり、バックゲート電極膜１２１に高電圧を印加することで、チャネル電位を昇圧でき、その結果、メモリセルＭＣの一括消去が容易になる。
【００５２】
第１の実施形態では、基板面に平行でＸ方向に延在するシート状のチャネル半導体膜１０３をスペーサ膜１０４を介してＺ方向に複数積層させ、各チャネル半導体膜１０３のＹ方向の一方の側面には、トンネル誘電体膜１０８を介してＹ方向に延在するフローティングゲート電極膜１０９をＸ方向に所定の間隔で設け、さらにフローティングゲート電極膜１０９のＺ方向の両面には電極間絶縁膜１１０を介して制御ゲート電極膜１１１Ｍを設けた。また、制御ゲート電極膜１１１Ｍは、Ｚ方向に配置されるメモリセルＭＣ間を接続するように設けた。これによって、メモリセルＭＣの投影面積を縮小することができ、積層数を抑制しながら、記憶密度を高めることができるという効果を有する。また、各メモリセルＭＣは、従来広く用いられてきた平面型フローティングゲート構造と同様の構造を有しているので、従来の平面型フローティングゲート構造を、より高ビット密度の積層型不揮発性半導体記憶装置へ置き換えることが容易になるとともに、従来の平面型フローティングゲート構造と同等のメモリ性能を実現することができる。さらに、既に不揮発性半導体記憶装置として実績のある平面型フローティングゲート構造のメモリセルＭＣを積層した構造であるので、信頼性確保が容易になるとともに、ユーザ側の習熟期間の短縮を図ることもできる。
【００５３】
また、チャネル半導体膜１０３の全周の両側にフローティングゲート電極膜１０９を形成せず、チャネル半導体膜１０３のＹ方向の一方の側面にのみフローティングゲート電極膜１０９を形成し、対向する他方の側面にはフローティングゲート電極膜１０９を形成しないようにした。これによって、他方の側面側にバックゲート電極膜１２１を配置することができ、メモリセルＭＣの消去特性をさらに改善することができるという効果を有する。
【００５４】
さらに、積層一括加工が可能な形状とすることで、工程数を大きく増大させることなくメモリセルＭＣを積層して単位面積当たりのビット容量を向上させることができる。すなわち、微細化を行わなくても集積度の向上が可能になるという効果を有する。
【００５５】
また、通常のフローティングゲート型のメモリセルＭＣのＳＴＩ（Shallow Trench Isolation）に相当するスペーサ膜１０４を形成した後、チャネル半導体膜１０３上にトンネル誘電体膜１０８とフローティングゲート電極膜１０９を形成し、さらに、スペーサ膜１０４をリセスして電極間絶縁膜１１０と制御ゲート電極膜１１１Ｍとを形成した。このように、通常のフローティングゲート型構造のものとほぼ同一の製造プロセスフローで形成することができ、また、フローティングゲート電極膜１０９の形状を比較的容易に制御することができるという効果も有する。
【００５６】
（第２の実施形態）
第１の実施形態では、メモリセルの制御ゲート電極膜はＺ方向の両側に配置される構造を示したが、第２の実施形態では、制御ゲート電極膜がＸ方向の両側に配置される構造の不揮発性半導体記憶装置について説明する。
【００５７】
図５は、第２の実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。この図５では、不揮発性半導体記憶装置の構造をわかり易くするために、適宜構造を切り取って描いており、層間絶縁膜の図示は省略している。また、図６は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向における断面図であり、（ｂ）は、（ａ）のＶＩＩ−ＶＩＩ断面図であり、（ｃ）は（ａ）のＶＩＩＩ−ＶＩＩＩ断面図である。なお、図６において、（ａ）は（ｂ）、（ｃ）のＩＸ−ＩＸ断面図に相当している。また、以下では、基板面内でビット線の延在方向をＸ方向とし、基板面内でビット線に垂直なワード線の延在方向をＹ方向とし、基板面に垂直な方向をＺ方向とする。
【００５８】
不揮発性半導体記憶装置は、Ｘ方向に延在し、基板面に平行なシート状の活性領域であるチャネル半導体膜１０３のＹ方向の一方の主面に、Ｘ方向に複数直列に形成されたメモリセルトランジスタＭＣを含むＮＡＮＤストリングＮＳをＺ方向にスペーサ膜１０４を介して複数積層させてなるＮＡＮＤストリング積層体ＮＳＳが、Ｘ方向およびＹ方向に複数配置される構成を有する。ここでは、メモリセルＭＣの形成面が向かい合うように、一対のＮＡＮＤストリング積層体ＮＳＳが配置され、ＮＡＮＤストリング群ＮＳＧを構成しており、ＮＡＮＤストリング群ＮＳＧが半導体基板１０１上にマトリックス状に配置される。隣接するＮＡＮＤストリング群ＮＳＧ間は埋込絶縁膜１０６で分離されている。
【００５９】
メモリセルＭＣは、フローティングゲート型の構造を有する。メモリセルＭＣは、Ｙ方向に延在するフローティングゲート電極膜１０９と、フローティングゲート電極膜１０９のＸ方向の両側に対向配置される一対の制御ゲート電極膜１１１Ｍと、を有する。フローティングゲート電極膜１０９は、チャネル半導体膜１０３上にトンネル誘電体膜１０８を介して形成される。制御ゲート電極膜１１１Ｍは、チャネル半導体膜１０３上でＸ方向に隣接するメモリセルＭＣのフローティングゲート電極膜１０９間に電極間絶縁膜１１０を介して設けられる。この制御ゲート電極膜１１１Ｍは、Ｚ方向に隣接するメモリセルＭＣ間で共有される。さらに、メモリセルＭＣの形成面が向かい合う一対のＮＡＮＤストリング積層体ＮＳＳのメモリセルＭＣ間でも制御ゲート電極膜１１１Ｍが共有される。
【００６０】
スペーサ膜１０４は、Ｚ方向に隣接するメモリセルＭＣ（フローティングゲート電極膜１０９）間、および選択トランジスタＳＴ間を絶縁している。また、制御ゲート電極膜１１１Ｍを共有するＹ方向に隣接するメモリセルＭＣのフローティングゲート電極膜１０９間には、両者を絶縁する埋込絶縁膜１３１が設けられている。なお、その他の構成については、第１の実施形態とほぼ同様であるので、同一の符号を付して、その説明を省略する。
【００６１】
このような構造の不揮発性半導体記憶装置では、任意のメモリセルＭＣは、半導体基板１０１に平行な平面内の位置を、選択セルのフローティングゲート電極膜１０９を挟む２本のワード線ＷＬと１本のビット線ＢＬで選択し、積層された階層をソース線ＳＬで選択することで選択される。個々のメモリセルＭＣはソース／ドレイン領域となる不純物拡散層を持たず、各制御ゲート電極膜１１１Ｍに電圧を印加することによって形成される隣接する制御ゲート電極膜１１１Ｍ間のチャネル半導体膜１０３、およびフローティングゲート電極膜１０９直下のチャネル半導体膜１０３に空乏層を形成することで、チャネル半導体膜１０３全体に繋がるチャネルを形成する。
【００６２】
個々のメモリセルＭＣは、ソース／ドレイン構造を有さないInversion型またはDepletion型のトランジスタである。詳細は後述するが、第２の実施形態による構造では、第１の実施形態で示したような複雑な積層構造を一括加工して制御ゲート電極膜１１１Ｍを形成する必要はないが、選択セルの真横の非選択セルにも電圧が印加されてしまう。しかし、不純物拡散層を有さないメモリセルの構造では、チャネルに高濃度の電子が存在する領域が存在しないので非選択セルにＶpassが印加されてもプログラムディスターブやリードディスターブによる誤動作が起こり難い。なお、任意のフローティングゲート電極膜１０９への書き込み動作および消去動作は、第１の実施形態と同様であるので、その説明を省略する。
【００６３】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図７−１〜図７−４は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＸ−Ｘ断面図であり、（ｃ）は、（ａ）のＸＩ−ＸＩ断面図である。また、（ａ）は、（ｂ）と（ｃ）のＸＩＩ−ＸＩＩ断面図に相当している。
【００６４】
なお、以下では、半導体基板１０１に平行に４０ｎｍピッチでチャネル半導体膜１０３とスペーサ膜１０４とが６層積層され、Ｙ方向のハーフピッチが６２ｎｍであり、Ｘ方向のハーフピッチが３０ｎｍである構造の不揮発性半導体記憶装置を製造する場合を例に挙げる。これによって、ハーフピッチが１７．０ｎｍである２次元構造のＮＡＮＤ型フラッシュメモリと同等のビット密度を達成することができる。また、周辺回路および引き出し部の形成は通常の不揮発性半導体記憶装置や通常の積層型不揮発性半導体記憶装置の形成方法と同様であるため、詳細な説明を省略する。
【００６５】
まず、図７−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。ついで、半導体基板１０１の全面に、層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえば厚さ１００ｎｍのシリコン酸化膜を用いることができる。
【００６６】
その後、層間絶縁膜１０２上に、チャネル半導体膜１０３とスペーサ膜１０４とを交互に複数層（ここでは６層）積層する。チャネル半導体膜１０３としては、たとえば厚さ１５ｎｍの非晶質シリコン膜を用いることができ、スペーサ膜１０４としては、たとえば厚さ２５ｎｍのシリコン酸化膜を用いることができる。また、最上層のスペーサ膜１０４上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。なお、上記した構造で高いカップリング比を達成するにはチャネル幅（チャネル半導体膜１０３の厚さ）を細くすることが望ましい。
【００６７】
さらに、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５１の幅を２５ｎｍとし、ピッチを２３２ｎｍに設定することができる。トレンチ１５１は、図５と図６で、ＮＡＮＤストリング群ＮＳＧを形成する領域に対応させて積層膜を分割して、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧにおいて互いに隣接する各メモリセルＭＣのチャネル半導体膜１０３を分離するものである。
【００６８】
その後、トレンチ１５１内に埋込絶縁膜１０６を形成し、ＣＭＰ法によって埋込絶縁膜１０６の上面を平坦化し、トレンチ１５１の形成位置以外の領域でハードマスク膜１０５を露出させる。埋込絶縁膜１０６として、たとえばＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板１０１上の全面にハードマスク膜１０７を形成する。ハードマスク膜１０７として、たとえば厚さ１００ｎｍのシリコン窒化膜を用いることができる。
【００６９】
ついで、図７−２に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０７，１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５２をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５２の幅を３０ｎｍとすることができる。トレンチ１５２は、図５と図６で、ＮＡＮＤストリング積層体ＮＳＳを形成する領域を区切るものである。
【００７０】
その後、エッチング法によって、チャネル半導体膜１０３をＹ方向に所定量リセスして、空隙１５３を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜１０３のリセス量をたとえば６０ｎｍとすることができる。
【００７１】
ついで、空隙１５３内のチャネル半導体膜１０３の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８は、たとえば熱酸化、熱窒化等の方法によって形成することができ、その厚さはたとえば８ｎｍとすることができる。また、フローティングゲート電極膜１０９を半導体基板１０１上の全面に形成する。フローティングゲート電極膜１０９として、たとえば厚さ１５ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜１０９を、チャネル半導体膜１０３をリセスエッチングして形成した空隙１５３内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。
【００７２】
さらに、等方性エッチングによってフローティングゲート電極膜１０９のＹ方向の端部から、ハードマスク膜１０７，１０５を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜１０７，１０５のリセス量としてたとえば６０ｎｍとすることができる。なお、ハードマスク膜１０７，１０５のリセス量は、第１の実施形態と同様に、後の工程で電極パタン形成用溝を形成する際に、チャネル半導体膜１０３を自己整合的に守るように設けられるものである。
【００７３】
その後、トレンチ１５２内を埋込絶縁膜１３１で埋め込み、ＣＭＰ法によってトレンチ１５２の形成位置以外でハードマスク膜１０７が露出するまで平坦化する。埋込絶縁膜１３１として、たとえばＣＶＤ法によって形成したシリコン酸化膜を用いることができる。
【００７４】
ついで、図７−３に示されるように、リソグラフィ技術とＲＩＥ法によって、選択ゲート電極膜形成用溝１５５と、ドレイン領域接続コンタクト形成用溝１５６とを形成する。選択ゲート電極膜形成用溝１５５は、対向する一対のＮＡＮＤストリング積層体ＮＳＳの選択トランジスタＳＴの形成領域のフローティングゲート電極膜１０９、スペーサ膜１０４および埋込絶縁膜１３１の一部が除去されるように、そして、最下層のフローティングゲート電極膜１０９にまで到達するように、積層膜を一括加工することによって形成される。ドレイン領域接続コンタクト形成用溝１５６は、各ＮＡＮＤストリング積層体ＮＳＳのドレイン領域の一部において、最下層のフローティングゲート電極膜１０９にまで到達するように、積層膜を一括加工することによって形成される。
【００７５】
その後、選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６内に導電膜１１３を埋め込み、ＣＭＰ法によって平坦化する。導電膜１１３として、たとえばＡｓドープ非晶質シリコン膜を用いることができる。これによって、選択トランジスタＳＴの形成領域では、埋込絶縁膜１３１を挟んで対向するメモリセルＭＣのフローティングゲート電極膜１０９間が導電膜１１３によって共通接続される。フローティングゲート電極膜１０９と導電膜１１３によって選択ゲート電極膜１１１Ｓが構成される。また、ドレイン領域接続コンタクト形成用溝１５６内には、ドレイン領域接続コンタクト１１３Ｄが形成される。
【００７６】
さらに、半導体基板１０１上に後に制御ゲート電極膜１１１Ｍを加工する際に用いるハードマスク膜１１４を形成する。ハードマスク膜１１４として、たとえば厚さ１５０ｎｍのシリコン酸化膜を用いることができる。
【００７７】
ついで、図７−４に示されるように、リソグラフィ技術とＲＩＥ法によって、メモリセル形成領域の埋込絶縁膜１３１、ハードマスク膜１１４、フローティングゲート電極膜１０９およびスペーサ膜１０４を一括加工し、層間絶縁膜１０２の下面にまで達する制御ゲート電極膜１１１Ｍの鋳型となる制御ゲート電極膜形成用溝１５９を形成する。たとえば、Ｘ方向の幅が４５ｎｍの制御ゲート電極膜形成用溝１５９を、Ｘ方向に６０ｎｍのピッチで形成することができる。
【００７８】
なお、制御ゲート電極膜形成用溝１５９の加工時に、チャネル半導体膜１０３をエッチングから守るようにハードマスク膜１０７，１０５が形成されているので、精密な合わせを行わなくても自己整合的にメモリセルのチャネル半導体膜１０３を保護することができる。このハードマスク膜１０７，１０５は、制御ゲート電極膜形成用溝１５９の加工時に選択比がとりやすい材料であることが好ましく、シリコン窒化膜の代わりに、ＳｉＢＮ，ＳｉＣＮ、アルミナ、チタニア、ハフニア、ジルコニア等の絶縁膜を用いることもできる。
【００７９】
ついで、図６に示されるように、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、制御ゲート電極膜形成用溝１５９の内面をコンフォーマルに被覆するように形成される。電極間絶縁膜１１０として、たとえば厚さ１１ｎｍのアルミナ膜を用いることができる。
【００８０】
さらに、制御ゲート電極膜形成用溝１５９内を埋め込むように導電膜１１２を形成する。導電膜１１２として、たとえばＣＶＤ法によって形成される厚さ５０ｎｍのＴａＮ／Ｗ積層膜を用いることができる。その後、ＣＭＰ法によって、制御ゲート電極膜形成用溝１５９内以外の領域に形成された導電膜１１２を除去する。
【００８１】
その後、半導体基板１０１上の全面に絶縁膜１３２を形成する。絶縁膜１３２として、たとえばＬＰＣＶＤ法によって形成された厚さ３０ｎｍのシリコン窒化膜を用いることができる。以上によって、制御ゲート電極膜形成用溝１５９内に埋め込まれた導電膜１１２は、制御ゲート電極膜１１１Ｍとなる。このように、第２の実施形態の構造では制御ゲート電極膜１１１Ｍのメタル化が比較的容易であるという利点を有する。
【００８２】
そして、層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第２の実施形態による不揮発性半導体記憶装置が得られる。
【００８３】
第２の実施形態では、制御ゲート電極膜１１１Ｍの加工時に、チャネル半導体膜１０３とスペーサ膜１０４との積層膜に制御ゲート電極膜形成用溝１５９を形成すればよいので、一括加工が第１の実施形態に比較して容易であるという効果を有する。
【００８４】
（第３の実施形態）
第３の実施形態では、第１の実施形態の図１と図２に示される構造の不揮発性半導体記憶装置で、フローティングゲート電極膜の端部を加工することで、メモリセルの積層膜厚をさらに縮小することができる製造方法について説明する。
【００８５】
図８−１〜図８−４は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＸＩＩＩ−ＸＩＩＩ断面図であり、（ｃ）は、（ａ）のＸＩＶ−ＸＩＶ断面図である。また、（ａ）は、（ｂ）と（ｃ）のＸＶ−ＸＶ断面図に相当している。
【００８６】
なお、以下では、半導体基板１０１に平行にチャネル半導体膜１０３とスペーサ膜１０４とが４層積層される場合で、ハーフピッチが２１．２ｎｍである２次元構造のＮＡＮＤ型フラッシュメモリと同等のビット密度を達成することができる例を挙げて説明する。
【００８７】
まず、第１の実施形態の図３−１〜図３−４に示した工程と同様に、Ｚ方向に隣接するスペーサ膜１０４間の空隙１５３内にトンネル誘電体膜１０８を形成し、さらに空隙１５３内をフローティングゲート電極膜１０９で埋め込む処理を行う。すなわち、図８−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成した後、半導体基板１０１の全面に、層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえば厚さ１００ｎｍのシリコン酸化膜を用いることができる。
【００８８】
その後、層間絶縁膜１０２上に、チャネル半導体膜１０３とスペーサ膜１０４とを交互に複数層（ここでは４層）積層する。チャネル半導体膜１０３としては、たとえば厚さ２０ｎｍの非晶質シリコン膜を用いることができ、スペーサ膜１０４としては、たとえば厚さ２０ｎｍのシリコン酸化膜を用いることができる。
【００８９】
さらに、最上層のスペーサ膜１０４上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。その後、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５１の幅を２５ｎｍとし、ピッチを２８８ｎｍに設定することができる。トレンチ１５１は、図１と図２でＮＡＮＤストリング群ＮＳＧを形成する領域に対応させて積層膜を分割して、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧにおいて互いに隣接する各メモリセルＭＣのチャネル半導体膜１０３を分離するものである。
【００９０】
その後、トレンチ１５１内に埋込絶縁膜１０６を形成し、ＣＭＰ法によって埋込絶縁膜１０６の上面を平坦化し、トレンチ１５１の形成位置以外の領域でハードマスク膜１０５を露出させる。埋込絶縁膜１０６として、たとえばＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板１０１上の全面にハードマスク膜１０７を形成する。ハードマスク膜１０７として、たとえば厚さ１００ｎｍのシリコン窒化膜を用いることができる。
【００９１】
ついで、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０７，１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５２をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５２の幅を４０ｎｍとすることができる。トレンチ１５２は、図１と図２で、ＮＡＮＤストリング積層体ＮＳＳを形成する領域を区切るものである。
【００９２】
その後、エッチング法によって、チャネル半導体膜１０３をＹ方向に所定量リセスして、空隙１５３を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜１０３のリセス量としてたとえば５０ｎｍとすることができる。
【００９３】
ついで、空隙１５３内のチャネル半導体膜１０３の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８は、たとえば熱酸化、熱窒化等の方法によって形成することができる。トンネル誘電体膜１０８の厚さは、たとえば８ｎｍとすることができる。また、フローティングゲート電極膜１０９を半導体基板１０１上の全面に形成する。フローティングゲート電極膜１０９として、たとえば厚さ２０ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜１０９を空隙１５３内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。
【００９４】
ついで、図８−２に示されるように、トレンチ１５２の側壁を構成するフローティングゲート電極膜１０９のＹ方向の端部から、等方性エッチングによってスペーサ膜１０４を所定量リセスし、制御ゲート電極膜１１１Ｍを埋め込む空隙１５４を形成する。等方性エッチングとしては、たとえばウエットエッチングやＨＦ／ＮＨ3ガスによるドライエッチングを用いることができる。また、スペーサ膜１０４のリセス量としてたとえば４０ｎｍとすることができる。
【００９５】
さらに、フローティングゲート電極膜１０９の表面に酸化膜１３３を形成する。酸化膜１３３は、たとえばフローティングゲート電極膜１０９の表面をプラズマ酸化した厚さ５ｎｍのシリコン酸化膜とすることができる。
【００９６】
ついで、図８−３に示されるように、フローティングゲート電極膜１０９の表面に形成された酸化膜１３３を等方性エッチングによって除去し、フローティングゲート電極膜１０９のスペーサ膜１０４の端面よりもＹ方向に突出している部分（以下、端部という）をスリミングする。等方性エッチングとしては、たとえばウエットエッチングやＨＦ／ＮＨ3ガスによるドライエッチングを用いることができる。
【００９７】
その後、等方性エッチングによってフローティングゲート電極膜１０９の端部から、ハードマスク膜１０７，１０５を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜１０７，１０５のリセス量としてたとえば５０ｎｍとすることができる。
【００９８】
ついで、図８−４に示されるように、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、空隙１５４の内面をコンフォーマルに覆うように形成される。電極間絶縁膜１１０として、厚さ１０ｎｍのＳｉＯ−ＳｉＮ−ＳｉＯ（ＯＮＯ）膜を用いることができる。また、半導体基板１０１上の全面に導電膜１１２を形成する。ここで、導電膜１１２は、トレンチ１５２内と、トレンチ１５２内に形成された空隙１５４内とを埋め込むように形成される。導電膜１１２として、たとえば厚さ５０ｎｍのＰドープ多結晶シリコン膜を用いることができる。導電膜１１２は、メモリセルＭＣの形成領域では制御ゲート電極膜１１１Ｍの一部となり、フローティングゲート電極膜１０９のＺ方向の両側の空隙１５４内に電極間絶縁膜１１０を介して電極構成部１１１２が形成され、トレンチ１５２には、Ｚ方向に積層される電極構成部１１１２間を接続する共通接続部１１１１が形成される。
【００９９】
この後は、第１の実施形態の図３−７の選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６の形成処理以降の処理が行われるが、第１の実施形態で説明した手順と同様であるので、その詳細な説明を省略する。ただし、ここでは、ハードマスク膜１１４として、厚さ８０ｎｍのシリコン窒化膜が用いられ、２５ｎｍのハーフピッチで電極パタン形成用溝１５７を形成するものとする。
【０１００】
第３の実施形態では、通常のフローティングゲート型のＮＡＮＤ型フラッシュメモリのＳＴＩに相当するスペーサ膜１０４を形成した後、チャネル半導体膜１０３上にトンネル誘電体膜１０８とフローティングゲート電極膜１０９を形成する。ついで、スペーサ膜１０４をリセスし、さらにフローティングゲート電極膜１０９の端部をスリミングする。これによって、電極間絶縁膜１１０と制御ゲート電極膜１１１Ｍとを形成するスペースを形成する通常のフローティングゲート型のＮＡＮＤ型フラッシュメモリとほぼ同一の製造プロセスフローで形成することができるという効果を有する。また、最終的なメモリセルＭＣの構造も通常のフローティングゲート型構造のものと殆ど変わらない形状であり、従来のフローティングゲート型構造のものと同等のメモリ性能を実現することができる。さらに、１層当たりの積層膜厚を減らすことができるので、特に積層数を増やす場合に有効である。
【０１０１】
（第４の実施形態）
第４の実施形態では、第１の実施形態の図１と図２に示される構造の不揮発性半導体記憶装置で、フローティングゲート電極膜の端部を加工することで、メモリセルの投影面積をさらに縮小することができる製造方法について説明する。
【０１０２】
図９−１〜図９−３は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＸＶＩ−ＸＶＩ断面図であり、（ｃ）は、（ａ）のＸＶＩＩ−ＸＶＩＩ断面図である。また、（ａ）は、（ｂ）と（ｃ）のＸＶＩＩＩ−ＸＶＩＩＩ断面図に相当している。
【０１０３】
なお、以下では、半導体基板１０１に平行にチャネル半導体膜１０３とスペーサ膜とが４層積層される場合で、ハーフピッチが１９．０ｎｍである２次元構造（平面型フローティングゲート構造）のＮＡＮＤ型フラッシュメモリと同等のビット密度を達成することができる例を挙げて説明する。
【０１０４】
まず、図９−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成した後、半導体基板１０１の全面に、層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえば厚さ１００ｎｍのシリコン酸化膜を用いることができる。
【０１０５】
続いて、層間絶縁膜１０２上に、チャネル半導体膜１０３とスペーサ膜１０４とを交互に複数層（ここでは４層）積層する。チャネル半導体膜１０３としては、たとえば厚さ２０ｎｍの非晶質シリコン膜を用いることができ、スペーサ膜１０４としては、たとえば厚さ７５ｎｍのシリコン酸化膜を用いることができる。
【０１０６】
さらに、最上層のスペーサ膜１０４上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。その後、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工し、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５１の幅を２５ｎｍとし、ピッチを２３２ｎｍに設定することができる。トレンチ１５１は、図１と図２でＮＡＮＤストリング群を形成する領域に対応させて積層膜を分割して、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧにおいて互いに隣接する各メモリセルＭＣのチャネル半導体膜１０３を分離するものである。
【０１０７】
その後、トレンチ１５１内に埋込絶縁膜１０６を形成し、ＣＭＰ法によって埋込絶縁膜１０６の上面を平坦化し、トレンチ１５１の形成位置以外の領域でハードマスク膜１０５を露出させる。埋込絶縁膜１０６として、たとえばＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。さらに、半導体基板１０１上の全面にハードマスク膜１０７を形成する。ハードマスク膜１０７として、たとえば厚さ１００ｎｍのシリコン窒化膜を用いることができる。
【０１０８】
ついで、半導体基板１０１上の全面に図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０７，１０５、スペーサ膜１０４およびチャネル半導体膜１０３からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＸ方向に延在するトレンチ１５２をＹ方向に所定のピッチで形成する。トレンチ１５２の幅をたとえば３０ｎｍとすることができる。トレンチ１５２は、図１と図２で、ＮＡＮＤストリング積層体ＮＳＳを形成する領域を区切るものである。マスク膜としては、たとえばＣＶＤカーボン膜を用いることができる。トレンチ１５２の形成後、マスク膜を除去する。
【０１０９】
その後、エッチング法によって、チャネル半導体膜１０３をＹ方向に所定量リセスして、空隙１５３を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜１０３のリセス量をたとえば６０ｎｍとすることができる。
【０１１０】
ついで、空隙１５３内のチャネル半導体膜１０３の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８は、たとえば熱酸化、熱窒化等の方法によって形成することができる。トンネル誘電体膜１０８の厚さは、たとえば８ｎｍとすることができる。また、フローティングゲート電極膜１０９の一部となる導電膜１３４を半導体基板１０１上の全面に形成する。導電膜１３４として、たとえば厚さ２０ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、導電膜１３４を、チャネル半導体膜１０３をリセスエッチングして形成した空隙１５３の端部（スペーサ膜１０４のＹ軸方向の端部）から所定量、たとえば３０ｎｍ後退した位置まで残存させるように連続的にリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。
【０１１１】
ついで、図９−２に示されるように、等方性エッチングによってスペーサ膜１０４を等方エッチングする。ここでは、導電膜１３４のＹ方向の端部から等方的にスペーサ膜１０４のエッチングが進行する。その結果、スペーサ膜１０４には、導電膜１３４の周囲に略お椀形状の空隙１６０が形成される。等方性エッチングとしては、たとえばウエットエッチングやＨＦ／ＮＨ3ガスによるドライエッチングを用いることができる。また、スペーサ膜１０４のリセス量としてたとえば２０ｎｍとすることができる。
【０１１２】
さらに、半導体基板１０１上の全面に、フローティングゲート電極膜１０９の一部となる導電膜１３５を形成し、ドライエッチングによって空隙１６０内部にのみ導電膜１３５を残存させるようにリセスを行う。導電膜１３５としては、たとえば厚さ２０ｎｍのＰドープ非晶質シリコン膜を用いることができる。また、エッチングガスとして、たとえば塩素ガスを用いることができる。なお、導電膜１３４，１３５によってフローティングゲート電極膜１０９が構成される。
【０１１３】
ついで、図９−３に示されるように、トレンチ１５２の側壁を構成する導電膜１３５のＹ方向の端部から、等方性エッチングによってスペーサ膜１０４を所定量リセスし、制御ゲート電極膜１１１Ｍを埋め込む空隙１５４を形成する。等方性エッチングとしては、たとえばウエットエッチングやＨＦ／ＮＨ3ガスによるドライエッチングを用いることができる。スペーサ膜１０４のリセス量をたとえば３０ｎｍとすることができる。
【０１１４】
さらに、等方性エッチングによって、ハードマスク膜１０７，１０５を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜１０７，１０５のリセス量をたとえば７０ｎｍとすることができる。
【０１１５】
ついで、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、空隙１５４の内面をコンフォーマルに覆うように形成される。電極間絶縁膜１１０として、厚さ１１ｎｍのＳｉＮ−ＳｉＯ−ＳｉＮ−ＳｉＯ（ＮＯＮＯ）膜を用いることができる。さらに、また、半導体基板１０１上の全面に制御ゲート電極膜となる導電膜１１２を形成する。ここで、導電膜１１２は、トレンチ１５２内と、トレンチ１５２内に形成された空隙１５４内とを埋め込むように形成される。導電膜１１２として、たとえば厚さ５０ｎｍのＰドープ多結晶シリコン膜を用いることができる。これによって、導電膜１１２は、フローティングゲート電極膜１０９間の空隙１５４内に電極間絶縁膜１１０を介して電極構成部１１１２が形成され、Ｚ方向に積層される電極構成部１１１２がＺ方向に延在する共通接続部１１１１で互いに接続された構造となる。
【０１１６】
この後は、第１の実施形態の図３−７の選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６の形成処理以降の処理が行われるが、第１の実施形態で説明した手順と同様であるので、その詳細な説明を省略する。ただし、ここでは、ハードマスク膜１１４として、ＬＰＣＶＤ法によって形成された厚さ８０ｎｍのシリコン窒化膜が用いられ、２５ｎｍのハーフピッチで電極パタン形成用溝１５７を形成するものとする。
【０１１７】
第４の実施形態では、通常のフローティングゲート型のＮＡＮＤ型フラッシュメモリのＳＴＩに相当するスペーサ膜１０４を形成した後、チャネル半導体膜１０３上にトンネル誘電体膜１０８とフローティングゲート電極膜１０９となる導電膜１３４を形成する。ついで、スペーサ膜１０４の端部の周囲をリセスし、リセスした箇所に導電膜１３５を埋め込み、フローティングゲート電極膜１０９のＹ方向端部を拡張する。これによって、フローティングゲート電極膜１０９の表面積が拡大されるので、フローティングゲート電極膜１０９の長さを抑制することができ、メモリセルＭＣの平面面積を小さくすることができるという効果を第１の実施形態の効果に加えて得ることができる。なお、第４の実施形態による構造は、比較的少ない積層数のメモリセルに適している。
【０１１８】
（第５の実施形態）
図１０は、第２の実施形態による不揮発性半導体記憶装置の製造工程での断面構造の一例を示す図である。ここでは、フローティングゲート電極膜１０９の形成位置での基板面に平行な方向の断面図を示している。図１０（ａ）に示されるように、制御ゲート電極膜形成用溝１５９をエッチング加工した際に、加工ばらつきが生じ、制御ゲート電極膜形成用溝１５９の位置がたとえばＹ方向にずれてしまうことがある。図１０（ａ）では、制御ゲート電極膜形成用溝１５９の位置がＹ方向の負方向にずれてしまい、トンネル誘電体膜１０８が除去されてしまっている場合が示されている。
【０１１９】
その後、制御ゲート電極膜形成用溝１５９内に電極間絶縁膜１１０と制御ゲート電極膜１１１Ｍとを形成すると、図１０（ｂ）に示されるように、制御ゲート電極膜形成用溝１５９のＹ方向の負方向側側面では、トンネル誘電体膜１０８が除去されているために、チャネル半導体膜１０３の側面上に電極間絶縁膜１１０を介して制御ゲート電極膜１１１Ｍが形成される構造となる。
【０１２０】
このように、制御ゲート電極膜１１１Ｍとチャネル半導体膜１０３とが接近した場合、チャネルから制御ゲート電極膜１１１Ｍへと直接トンネル電流が流れてしまうという問題が生じる。すなわち、第２の実施形態に記載したような形成方法では、加工ばらつきによってチャネル半導体膜１０３と制御ゲート電極膜１１１Ｍとの間に電極間絶縁膜１１０しか存在しない状態が発生する可能性があり、この場合にはチャネル半導体膜１０３から制御ゲート電極膜１１１Ｍへのリークが発生する虞がある。
【０１２１】
そこで、第５の実施形態では、第２の実施形態の図５と図６に示される構造の不揮発性半導体記憶装置で、上記のような問題の発生を防止することができる不揮発性半導体記憶装置の製造方法について説明する。
【０１２２】
図１１−１〜図１１−７は、第５の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＸＩＸ−ＸＩＸ断面図であり、（ｃ）は、（ａ）のＸＸ−ＸＸ断面図である。なお、（ａ）は、（ｂ）と（ｃ）のＸＸＩ−ＸＸＩ断面図に相当している。
【０１２３】
まず、図１１−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成し、半導体基板１０１の全面に、メモリセルを構成する層間絶縁膜１０２を形成する。層間絶縁膜１０２としては、たとえば厚さ１００ｎｍのシリコン酸化膜を用いることができる。
【０１２４】
その後、層間絶縁膜１０２上に、フローティングゲート電極膜１０９とスペーサ膜１０４とを交互に複数層積層する。ここでは、フローティングゲート電極膜１０９とスペーサ膜１０４とを共に６層積層させる。フローティングゲート電極膜１０９としては、たとえば厚さ３０ｎｍのＰドープ非晶質シリコン膜を用いることができ、スペーサ膜１０４としては、たとえば厚さ２５ｎｍのシリコン酸化膜を用いることができる。また、最上層のスペーサ膜１０４上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。
【０１２５】
さらに、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０５、スペーサ膜１０４およびフローティングゲート電極膜１０９からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達するＹ方向に隣接するメモリセルＭＣ間でフローティングゲート電極膜１０９を分離するトレンチ１６１を形成する。トレンチ１６１は、Ｘ方向に延在する形状を有するが、選択ゲート電極膜が形成される領域には形成されない。つまり、トレンチ１６１は、Ｘ方向には隣接する選択ゲート電極膜形成領域の間に設けられ、Ｙ方向には所定のピッチで設けられる。また、Ｙ方向のピッチは、図５と図６で、メモリセルＭＣが向かい合うＮＡＮＤストリング群ＮＳＧのＹ方向の寸法とされる。たとえば、トレンチ１６１のＹ方向の幅を３０ｎｍとし、Ｙ方向のピッチを２４０ｎｍに設定することができる。
【０１２６】
その後、トレンチ１６１内に埋込絶縁膜１３１を形成し、ＣＭＰ法によって埋込絶縁膜１３１の上面を平坦化し、トレンチ１６１の形成位置以外の領域でハードマスク膜１０５を露出させる。埋込絶縁膜１３１として、たとえばＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。
【０１２７】
ついで、図１１−２に示されるように、リソグラフィ技術とＲＩＥ法によって、メモリセルＭＣの形成領域の埋込絶縁膜１３１、ハードマスク膜１０５、スペーサ膜１０４およびフローティングゲート電極膜１０９からなる積層膜を一括加工して、層間絶縁膜１０２の一部まで達する制御ゲート電極膜の鋳型となる制御ゲート電極膜形成用溝１５９を形成する。たとえば、Ｘ方向の幅が４５ｎｍの制御ゲート電極膜形成用溝１５９を、Ｘ方向に６０ｎｍのピッチで形成することができる。
【０１２８】
ついで、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、制御ゲート電極膜形成用溝１５９の内面をコンフォーマルに被覆するように形成される。電極間絶縁膜１１０として、たとえば厚さ１１ｎｍのハフニア膜を用いることができる。
【０１２９】
また、制御ゲート電極膜形成用溝１５９内に制御ゲート電極膜の一部となる導電膜１１２を埋め込む。導電膜１１２として、たとえば厚さ３０ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ＣＭＰ法によって、制御ゲート電極膜形成用溝１５９内以外の領域に形成された導電膜１１２と電極間絶縁膜１１０を除去する。
【０１３０】
さらに、半導体基板１０１上の全面にチャネル半導体膜１０３加工用のハードマスク膜１３６を形成する。ハードマスク膜１３６として、たとえば厚さ１５０ｎｍのシリコン窒化膜を用いることができる。
【０１３１】
ついで、図１１−３に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１３６，１０５、スペーサ膜１０４およびフローティングゲート電極膜１０９からなる積層膜を一括加工して、層間絶縁膜１０２の底部まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。トレンチ１５１は、図５と図６でＮＡＮＤストリング群ＮＳＧを形成する領域を区切るものであり、Ｙ方向のピッチは、ＮＡＮＤストリング群ＮＳＧのＹ方向の寸法とされる。たとえば、４０ｎｍの幅のトレンチ１５１をＹ方向に２４０ｎｍのピッチで形成することができる。
【０１３２】
その後、図１１−４に示されるように、エッチング法によって、フローティングゲート電極膜１０９をＹ方向に所定量リセスして、空隙１６２を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。また、フローティングゲート電極膜１０９のリセス量をたとえば４０ｎｍとすることができる。
【０１３３】
ついで、空隙１６２内のフローティングゲート電極膜１０９の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８として、たとえばＡＬＤ法によって形成される厚さ７ｎｍのシリコン酸化膜などを用いることができる。
【０１３４】
また、チャネル半導体膜１０３を半導体基板１０１上の全面に形成する。チャネル半導体膜１０３として、たとえば厚さ１０ｎｍの非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、チャネル半導体膜１０３を、フローティングゲート電極膜１０９をリセスエッチングして形成した空隙１６２内にのみ残存させるようにリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。
【０１３５】
このように、制御ゲート電極膜形成用溝１５９内に電極間絶縁膜１１０と制御ゲート電極膜となる導電膜１１２とを埋め込んだ後、導電膜１１２のＹ方向端部に近接してトレンチ１５１を設け、フローティングゲート電極膜１０９をリセスして形成した空隙１６２内にトンネル誘電体膜１０８とチャネル半導体膜１０３を形成するようにしたので、制御ゲート電極膜（導電膜１１２）とチャネル半導体膜１０３の間には、トンネル誘電体膜１０８と電極間絶縁膜１１０とが存在する構造となる。また、空隙１６２内にトンネル誘電体膜１０８を形成してからチャネル半導体膜１０３を設けるようにしたので、フローティングゲート電極膜１０９の幅はチャネル半導体膜１０３の幅よりも広くなる。
【０１３６】
その後、トレンチ１５１内を埋込絶縁膜１０６で埋め込み、ＣＭＰ法によってトレンチ１５１の形成位置以外でハードマスク膜１３６が露出するまで平坦化する。埋込絶縁膜１０６として、たとえばＣＶＤ法によって形成したシリコン酸化膜を用いることができる。
【０１３７】
ついで、図１１−５に示されるように、リソグラフィ技術とＲＩＥ法によって、選択ゲート電極膜形成用溝１５５と、ドレイン領域接続コンタクト形成用溝１５６とを形成する。選択ゲート電極膜形成用溝１５５は、対向する一対のＮＡＮＤストリング積層体ＮＳＳの選択トランジスタＳＴの形成領域のハードマスク膜１３６，１０５、スペーサ膜１０４、フローティングゲート電極膜１０９および層間絶縁膜１０２からなる積層膜の一部が除去されるように、そして最下層のフローティングゲート電極膜１０９にまで到達するように、積層膜を一括加工することによって形成される。ドレイン領域接続コンタクト形成用溝１５６は、各ＮＡＮＤストリング積層体ＮＳＳのドレイン領域の一部が除去されるように、そして最下層のフローティングゲート電極膜１０９にまで到達するように、積層膜を一括加工することによって形成される。
【０１３８】
その後、選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６内に導電膜１１３を埋め込み、ＣＭＰ法によって平坦化して、選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６内にのみ残存させる。導電膜１１３として、たとえば厚さ８０ｎｍのＰドープ非晶質シリコン膜を用いることができる。これによって、選択トランジスタＳＴの形成領域では、埋込絶縁膜１３１を挟んで対向するメモリセルＭＣのフローティングゲート電極膜１０９間が共通接続される。また、ドレイン領域接続コンタクト形成用溝１５６内には、ドレイン領域接続コンタクト１１３Ｄが形成される。
【０１３９】
ついで、図１１−６に示されるように、半導体基板１０１上の全面に層間絶縁膜１３７を形成する。層間絶縁膜１３７として、たとえば厚さ５０ｎｍのシリコン酸化膜を用いることができる。その後、リソグラフィ技術とＲＩＥ法によって、制御ゲート電極膜１１１Ｍと選択ゲート電極膜１１１Ｓに到達するコンタクトホール１６３を形成する。
【０１４０】
その後、半導体基板１０１上の全面に、導電膜１３９，１４０とハードマスク膜１４１を形成する。導電膜１３９として、たとえばＣＶＤ法によって形成された厚さ５０ｎｍのＰドープ非晶質シリコン膜を用いることができ、導電膜１４０として、厚さ５０ｎｍのＴａＮ／タングステン積層膜を用いることができる。また、ハードマスク膜１４１として、厚さ８０ｎｍのシリコン窒化膜を用いることができる。導電膜１３９は、コンタクトホール１６３内に埋め込まれ、コンタクトプラグ１３８となる。
【０１４１】
ついで、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１４１と導電膜１３９，１４０とを加工して、所定のハーフピッチの制御ゲート電極パタン１４２を、コンタクトプラグ１３８を形成した領域上に形成する。ここでは、Ｘ方向のハーフピッチが３０ｎｍの制御ゲート電極パタン１４２を形成する。なお、導電膜１１２、コンタクトプラグ１３８、導電膜１３９，１４０によって制御ゲート電極膜１１１Ｍが構成され、フローティングゲート電極膜１０９、導電膜１１３、コンタクトプラグ１３８、導電膜１３９，１４０によって選択ゲート電極膜１１１Ｓが構成される。
【０１４２】
ついで、図１１−７に示されるように、制御ゲート電極パタン１４２のサイドウォール膜１４３を形成する。サイドウォール膜１４３として、たとえば低温ＡＬＤ法で形成される厚さ５ｎｍのシリコン酸化膜を用いることができる。続いて、半導体基板１０１上の全面に段差被覆性の良好でない成膜法を用いて絶縁膜１４４を形成する。絶縁膜１４４として、たとえばＰＥＣＶＤ（Plasma Enhanced CVD）法で形成される厚さ１００ｎｍのＴＥＯＳ（Tetraethoxysilane）膜などを用いることができる。これによって、Ｘ方向に隣接する制御ゲート電極パタン１４２間にエアギャップ１４５が形成される。このように制御ゲート電極パタン１４２間にエアギャップ１４５を形成することで、制御ゲート電極膜１１１Ｍ間の寄生容量を削減することができる。
【０１４３】
そして、層間絶縁膜を形成した後、コンタクトプラグや配線の形成を行うことになるが、これらは公知の方法によって形成することができるので、その詳細な説明を省略する。以上によって、第５の実施形態による不揮発性半導体記憶装置が得られる。
【０１４４】
第５の実施形態では、最初に高濃度にドーパントをドープしたフローティングゲート電極膜１０９をスペーサ膜１０４を介して積層し、ついで、制御ゲート電極膜形成用溝１５９を形成し、そこに電極間絶縁膜１１０と制御ゲート電極膜１１１Ｍとを埋め込む。その後、電極間絶縁膜１１０のＹ方向端部に近接してトレンチ１５１を形成し、フローティングゲート電極膜１０９をリセスした空隙１６２にトンネル誘電体膜１０８とチャネル半導体膜１０３を埋め込むようにした。これによって、チャネル半導体膜１０３と制御ゲート電極膜１１１Ｍとの間に電極間絶縁膜１１０とトンネル誘電体膜１０８とを形成することができる。その結果、制御ゲート電極膜１１１Ｍとチャネル半導体膜１０３との間に電極間絶縁膜１１０しか存在しない状態を回避することができ、チャネル半導体膜１０３から制御ゲート電極膜１１１Ｍへのリークを防止することができるという効果を有する。
【０１４５】
また、フローティングゲート電極膜１０９の幅をチャネル半導体膜１０３の幅に比して広くすることが容易であるので、チャネルの制御性を高めることができるとともに、カップリング比の確保が容易になるという効果も有する。
【０１４６】
（第６の実施形態）
第１〜第５の実施形態で説明した製造方法では、メモリセルＭＣは、多結晶シリコン（成膜時は非晶質であるが最終的には結晶化されて多結晶となる）からなるチャネル半導体膜１０３上に形成されるＴＦＴ（Thin Film Transistor）である。しかし、ＴＦＴには、粒界の影響を受けるために高い移動度が達成し難いこと、粒界の影響でセル特性、たとえばしきい値分布がばらつき易くなること等の欠点がある。そこで、第６の実施形態では、チャネル半導体膜１０３を単結晶で構成する不揮発性半導体記憶装置の製造方法について説明する。
【０１４７】
図１２−１〜図１２−７は、第６の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、フローティングゲート電極膜の形成位置での基板面に平行な方向の断面図であり、（ｂ）は、（ａ）のＸＸＩＩ−ＸＸＩＩ断面図であり、（ｃ）は、（ａ）のＸＸＩＩＩ−ＸＸＩＩＩ断面図である。また、（ａ）は、（ｂ）と（ｃ）のＸＸＩＶ−ＸＸＩＶ断面図に相当している。
【０１４８】
なお、以下では、半導体基板１０１に平行に６０ｎｍピッチでチャネル半導体膜１０３と犠牲膜１４６とが６層積層され、Ｙ方向のハーフピッチが６２ｎｍであり、Ｘ方向のハーフピッチが２５ｎｍである構造の不揮発性半導体記憶装置を製造する場合を例に挙げる。
【０１４９】
まず、図１２−１に示されるように、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成し、半導体基板１０１のメモリセルＭＣの形成領域で、半導体基板１０１を露出させる。半導体基板１０１として、たとえばシリコン基板を用いることができる。
【０１５０】
ついで、半導体基板１０１上の全面に、単結晶の犠牲膜１４６と単結晶のチャネル半導体膜１０３とを交互に複数層積層する。ここでは、同じ厚さの６層の犠牲膜１４６と同じ厚さの５層のチャネル半導体膜１０３とを交互に形成した後、これらのチャネル半導体膜１０３よりも厚いチャネル半導体膜１０３ｂを、最上層の犠牲膜１４６上に形成する。単結晶の犠牲膜１４６とチャネル半導体膜１０３，１０３ｂは、選択エピタキシャル成長法またはブランケットエピタキシャル成長法を用いて形成することができる。犠牲膜１４６としては、たとえば厚さ２０ｎｍの単結晶シリコンゲルマニウム膜を用いることができ、チャネル半導体膜１０３としては、たとえば厚さ４０ｎｍの単結晶シリコン膜を用いることができ、チャネル半導体膜１０３ｂとしては、たとえば厚さ５０ｎｍの単結晶シリコン膜を用いることができる。
【０１５１】
その後、最上層のチャネル半導体膜１０３ｂの上部を酸化してスペーサ膜１４７を形成する。スペーサ膜１４７は、たとえばチャネル半導体膜１０３ｂの上部２０ｎｍを酸化させることによって形成される厚さ４０ｎｍのシリコン熱酸化膜を用いることができる。
【０１５２】
さらに、スペーサ膜１４７上にハードマスク膜１０５を形成する。ハードマスク膜１０５として、たとえば厚さ５０ｎｍのシリコン窒化膜を用いることができる。なお、ハードマスク膜１０５としては、シリコン窒化膜以外にもＳｉＣＮ，ＳｉＢＮ、アルミナ、チタニア、ジルコニア等を用いることも可能であるが、後述するようにリセスエッチングし易い材料であることが好ましい。
【０１５３】
ついで、図１２−２に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０５、スペーサ膜１４７、チャネル半導体膜１０３，１０３ｂおよび犠牲膜１４６からなる積層膜を一括加工して、半導体基板１０１まで達するＸ方向に延在するトレンチ１５１をＹ方向に所定のピッチで形成する。たとえば、トレンチ１５１の幅を２５ｎｍとし、ピッチを２４８ｎｍに設定することができる。トレンチ１５１は、図１と図２で、メモリセルＭＣが向かい合うＮＡＮＤストリング群ＮＳＧを形成する領域に対応させて積層膜を分割して、Ｙ方向に隣接するＮＡＮＤストリング群ＮＳＧにおいて互いに隣接する各メモリセルＭＣのチャネル半導体膜１０３を分離するものである。
【０１５４】
さらに、トレンチ１５１内に埋込絶縁膜１０６を形成し、ＣＭＰ法によって埋込絶縁膜１０６の上面を平坦化し、トレンチ１５１の形成位置以外の領域でハードマスク膜１０５を露出させる。埋込絶縁膜１０６として、たとえばＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。その後、半導体基板１０１上の全面にハードマスク膜１０７を形成する。ハードマスク膜１０７として、たとえば厚さ１００ｎｍのシリコン窒化膜を用いることができる。
【０１５５】
ついで、図１２−３に示されるように、リソグラフィ技術とＲＩＥ法によって、ハードマスク膜１０７，１０５、スペーサ膜１４７、チャネル半導体膜１０３，１０３ｂおよび犠牲膜１４６からなる積層膜を一括加工して、半導体基板１０１まで達するＸ方向に延在するトレンチ１５２をＹ方向に所定のピッチで形成する。トレンチ１５２の幅をたとえば２５ｎｍとすることができる。トレンチ１５２は、図１と図２で、ＮＡＮＤストリング積層体ＮＳＳを形成する領域を区切るものである。
【０１５６】
その後、図１２−４に示されるように、エッチング法によって、犠牲膜１４６を選択的に除去して、空隙１６４を形成する。エッチング法として、たとえば弗酸／硝酸／純水＝１：９０：６０の混合溶液によるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。これによって、チャネル半導体膜１０３，１０３ｂは埋込絶縁膜１０６で支持される構造となる。
【０１５７】
ついで、図１２−５に示されるように、犠牲膜１４６の除去によって露出したチャネル半導体膜１０３，１０３ｂの全面を酸化して酸化膜１４８を形成し、空隙１６４内を酸化膜１４８で完全に埋め込む。酸化膜として、たとえば、チャネル半導体膜１０３，１０３ｂの片側（上下両面）１０ｎｍを水蒸気酸化によって酸化して約２０ｎｍのシリコン熱酸化膜を形成することができる。片側が１０ｎｍ酸化されることによって、チャネル半導体膜１０３，１０３ｂの厚さは約２０ｎｍとなる（以下、最上層のチャネル半導体膜も符号１０３で表記する）。また、Ｚ方向に隣接するチャネル半導体膜１０３間は、酸化膜１４８で分離された構造となる。その後、等方性ドライエッチングによって、トレンチ１５２内に形成された酸化膜１４８を２０ｎｍ除去し、トレンチ１５２内でチャネル半導体膜１０３のＹ方向の端面を露出させる。等方性ドライエッチングとして、ＮＦ3とＮＨ3のプラズマで生成されるダウンフローラジカルを用いることができる。
【０１５８】
ついで、図１２−６に示されるように、エッチング法によって、チャネル半導体膜１０３をＹ方向に所定量リセスして、空隙１５３を形成する。エッチング法として、たとえばコリンによるウエットエッチング、ＣＤＥまたは塩素ガスによるドライエッチングなどを用いることができる。また、チャネル半導体膜１０３のリセス量としてたとえば５０ｎｍとすることができる。
【０１５９】
また、空隙１５３内のチャネル半導体膜１０３の側面上にトンネル誘電体膜１０８を形成する。トンネル誘電体膜１０８は、たとえば熱酸化、熱窒化、プラズマ窒化等の方法によって形成することができる。さらに、フローティングゲート電極膜１０９を半導体基板１０１上の全面に形成する。フローティングゲート電極膜１０９として、たとえば厚さ１５ｎｍのＰドープ非晶質シリコン膜を用いることができる。その後、ドライエッチングによって、フローティングゲート電極膜１０９を空隙１５３内にのみ残存させるように連続的にリセスを行う。このエッチングガスとして、たとえば塩素ガスを用いることができる。これによって、通常の平面型フローティングゲート構造のＮＡＮＤ型フラッシュメモリと同様に単結晶シリコン上にトンネル誘電体膜１０８を介してフローティングゲート電極膜１０９が積層された構造が形成される。
【０１６０】
ついで、図１２−７に示されるように、トレンチ１５２の側壁を構成するフローティングゲート電極膜１０９のＹ方向の端部から、等方性エッチングによって酸化膜１４８を所定量リセスし、制御ゲート電極膜１１１Ｍを埋め込む空隙１５４を形成する。等方性エッチングとしては、たとえばウエットエッチングや、ＨＦ／ＮＨ3ガスまたはＮＦ3とＮＨ3のプラズマで生成されるダウンフローラジカルによるドライエッチングなどを用いることができる。また、酸化膜１４８のリセス量をたとえば４０ｎｍとすることができる。
【０１６１】
さらに、等方性エッチングによってフローティングゲート電極膜１０９のＹ方向の端部から、ハードマスク膜１０７，１０５を所定量リセスする。等方性エッチングとしては、ホット燐酸によるウエットエッチングを用いることができる。また、ハードマスク膜１０７，１０５のリセス量をたとえば５０ｎｍとすることができる。
【０１６２】
その後、半導体基板１０１上の全面に電極間絶縁膜１１０を形成する。電極間絶縁膜１１０は、空隙１５４の内面をコンフォーマルに覆うように形成される。電極間絶縁膜１１０として、厚さ９ｎｍのＳｉＯ−ＳｉＮ−ＳｉＯ（ＯＮＯ）膜を用いることができる。
【０１６３】
また、半導体基板１０１上の全面に制御ゲート電極膜１１１Ｍの一部となる導電膜１１２を形成する。ここで、導電膜１１２は、トレンチ１５２内と、トレンチ１５２内に形成された空隙１５４内とを埋め込むように形成される。導電膜１１２として、たとえば厚さ５０ｎｍのＰドープ多結晶シリコン膜を用いることができる。導電膜１１２は、制御ゲート電極膜１１１Ｍと選択ゲート電極膜１１１Ｓの一部となり、空隙１５４内には電極構成部１１１２が形成され、フローティングゲート電極膜１０９間に電極間絶縁膜１１０を介してＺ方向に積層される制御ゲート電極膜１１１Ｍの電極構成部１１１２がＺ方向に延在する共通接続部１１１１で互いに接続される構造となる。これによって、チャネル半導体膜１０３上にトンネル誘電体膜１０８／フローティングゲート電極膜１０９／電極間絶縁膜１１０／導電膜１１２（制御ゲート電極膜１１１Ｍ）が積層された構造が形成される。
【０１６４】
これ以降は、第１の実施形態の図３−７の選択ゲート電極膜形成用溝１５５とドレイン領域接続コンタクト形成用溝１５６の形成処理以降の処理が行われるが、第１の実施形態で説明した手順と同様であるので、その詳細な説明を省略する。
【０１６５】
第６の実施形態では、基板面に平行でＸ方向に延在する単結晶の犠牲膜１４６と単結晶のチャネル半導体膜１０３，１０３ｂをＺ方向に複数交互に積層し、Ｘ方向に延在するトレンチ１５２を形成した後、犠牲膜１４６を除去した空隙１６４を埋めるようにチャネル半導体膜１０３，１０３ｂを酸化させた酸化膜１４８を形成する。ついで、チャネル半導体膜１０３，１０３ｂを所定量リセスして空隙１５３を形成し、空隙１５３内にトンネル誘電体膜１０８を形成した後、フローティングゲート電極膜１０９を空隙１５３内に埋め込む。その後、酸化膜１４８を所定量リセスして、電極間絶縁膜１１０と制御ゲート電極膜１１１Ｍとを形成した。これによって、チャネル半導体膜１０３を粒界の存在しない単結晶半導体膜とすることができ、高い移動度を有し、しきい値分布のばらつきを抑えた不揮発性半導体記憶装置を形成することができる。また、チャネル半導体膜１０３は半導体基板１０１に平行に積層されるため、半導体基板１０１の結晶情報を利用してチャネル半導体膜１０３の単結晶化を行うことができるという効果を有する。
【０１６６】
（第７の実施形態）
第７の実施形態では、上記した実施形態による不揮発性半導体記憶装置のスケーリングシナリオについて説明する。図１３は、実施形態による不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図であり、（ａ）は第１の実施形態による不揮発性半導体記憶装置の構造を示しており、（ｂ）は（ａ）の変形例を示している。
【０１６７】
図１３（ａ）に示される不揮発性半導体記憶装置の構造は既に説明したように、一方の側面にトンネル誘電体膜１０８を介してフローティングゲート電極膜１０９が形成されたチャネル半導体膜１０３が高さ方向に積層され、フローティングゲート電極膜１０９の上下面と側面の３面に電極間絶縁膜１１０を介して制御ゲート電極膜１１１Ｍが形成される構造となっている。
【０１６８】
これに対して、図１３（ｂ）に示される不揮発性半導体記憶装置の構造は、一方の側面にトンネル誘電体膜１０８を介してフローティングゲート電極膜１０９が形成されたチャネル半導体膜１０３が高さ方向に積層され、フローティングゲート電極膜１０９の側面にのみ電極間絶縁膜１１０を介して制御ゲート電極膜１１１Ｍが形成される構造となっている。つまり、フローティングゲート電極膜１０９の１面（側面）にのみ電極間絶縁膜１１０が形成されている。これは、上下のフローティングゲート電極膜１０９間に制御ゲート電極膜１１１Ｍが入り込まないためである。なお、その他の構造は、第１の実施形態で説明したものと同じであるので、その説明を省略する。
【０１６９】
上記した実施形態による積層型不揮発性半導体記憶装置は、積層数を増やすことによって、実効的なハーフピッチを縮小することが可能である。ただし、積層数を単純に増やしていくとメモリセルＭＣの積層膜厚が増大し、加工難度が増大するとともに、第１の実施形態に記載したように積層された各チャネル半導体膜１０３の引き出し部１８０が巨大化してしまう。そこで、積層数がそれほど多くない段階では、図１３（ａ）に示されるフローティングゲート電極膜１０９の３面に電極間絶縁膜１１０を形成する構造を採用することが望ましい。図１３（ａ）の構造は、現在量産されているフローティングゲート型のＮＡＮＤ型フラッシュメモリとほぼ同一の構造であり、メモリ動作や信頼性確保についての問題は少ない。しかし、積層数、積層膜厚ともに増大しやすい。
【０１７０】
一方、積層数が増大する段階では、図１３（ｂ）に示されるフローティングゲート電極膜１０９の１面だけを利用する構造を採用することが望ましい。これによってメモリセルＭＣの投影面積を減らすとともに、メモリセルＭＣの積層数と積層膜厚を抑制することができる。しかし、積層数、積層膜厚ともに抑制するには、電極間絶縁膜１１０にｈｉｇｈ−ｋ材料を採用したり、あるいは電極間絶縁膜１１０に電荷を蓄積する膜構造を採用したりするなどの工夫が要求される。
【０１７１】
図１４は、実施形態による不揮発性半導体記憶装置のスケーリングシナリオを示す図である。この図で、横軸はメモリセルＭＣの積層数を示し、縦軸は平面型フローティングゲート構造とした場合の等価なハーフピッチ（ｎｍ）を示している。また、曲線Ｓ１は、ＭＬＣ（２ｂｉｔｓ／ｃｅｌｌ）相当のハーフピッチのスケーリングシナリオであり、曲線Ｓ２は、ＴＬＣ（３ｂｉｔｓ／ｃｅｌｌ）相当のハーフピッチのスケーリングシナリオである。
【０１７２】
この図の曲線Ｓ１に示されるＭＬＣを用いる場合、ハーフピッチで２０ｎｍ世代程度から本構造を導入すると、その後の５世代は図１３（ａ）の従来型のフローティングゲート構造でスケーリング（微細化）が可能であり、その後の３世代は、図１３（ｂ）の構造でさらにスケーリング（微細化）が可能であることが分かる。さらに、フローティングゲート型構造では比較的実現が容易なＴＬＣを用いることで、曲線Ｓ２に示されるようにさらなるスケーリングが可能であることも分かる。
【０１７３】
なお、以上の実施形態は一例であり、不揮発性半導体記憶装置の積層数が上記した例に限定されるものではなく、４層や６層以外の積層数としてもよい。
【０１７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７５】
１０１…半導体基板、１０２，１３７…層間絶縁膜、１０３，１０３ｂ…チャネル半導体膜、１０４，１４７…スペーサ膜、１０５，１０７，１１４，１３６，１４１…ハードマスク膜、１０６，１１８，１３１…埋込絶縁膜、１０８…トンネル誘電体膜、１０９…フローティングゲート電極膜、１１０…電極間絶縁膜、１１１Ｍ…制御ゲート電極膜、１１１Ｓ…選択ゲート電極膜、１１２，１１３，１３４，１３５，１３９，１４０…導電膜、１１３Ｄ…ドレイン領域接続コンタクト、１１５…レジストパタン、１１６，１４３…サイドウォール膜、１１７，１３２，１４４…絶縁膜、１１９…シリサイド膜、１２１…バックゲート電極膜、１３３，１４８…酸化膜、１３８…コンタクトプラグ、１４２…制御ゲート電極パタン、１４５…エアギャップ、１４６…犠牲膜、１５１，１５２，１６１…トレンチ、１５３，１５４，１６０，１６２，１６４…空隙、１５５…選択ゲート電極膜形成用溝、１５６…ドレイン領域接続コンタクト形成用溝、１５７，１５７ａ…電極パタン形成用溝、１５８，１５８ａ…分離溝、１５９…制御ゲート電極膜形成用溝、１６３…コンタクトホール、１８０…引き出し部、１１１１…共通接続部、１１１２…電極構成部、ＢＣ…ビット線コンタクト、ＢＬ…ビット線、ＭＣ…メモリセル、ＮＳ…ＮＡＮＤストリング、ＮＳＧ…ＮＡＮＤストリング群、ＮＳＳ…ＮＡＮＤストリング積層体、ＳＣ…ソース線コンタクト、ＳＧ…選択ゲート線、ＳＧＣ…選択ゲート線コンタクト、ＳＬ…ソース線、ＳＴ…選択トランジスタ、ＷＣ…ワード線コンタクト、ＷＬ…ワード線。
【特許請求の範囲】
【請求項１】
基板上に、スペーサ膜とチャネル半導体膜とを交互に複数層積層させた積層構造を形成する積層構造形成工程と、
前記積層構造に第１の方向に延在する第１トレンチを形成する第１トレンチ形成工程と、
前記第１トレンチから前記チャネル半導体膜を、前記第１の方向に直交する第２の方向にリセスして第１空隙を形成する第１空隙形成工程と、
前記第１空隙内の前記チャネル半導体膜上にトンネル誘電体膜を形成するトンネル誘電体膜形成工程と、
前記トンネル誘電体膜が形成された前記第１空隙内にフローティングゲート電極膜を埋め込むフローティングゲート電極膜形成工程と、
前記第１の方向に隣接するメモリセル間で前記フローティングゲート電極膜が分離され、前記チャネル半導体膜が分離されないように、前記積層構造を前記第１の方向に所定の間隔で分割する第２トレンチを形成する第２トレンチ形成工程と、
を備え、
前記第２の方向に隣接するメモリセル間で前記チャネル半導体膜が分離されるように、前記積層構造を前記第２の方向に所定の間隔で分割する分割工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記フローティングゲート電極膜形成工程の後で前記第２トレンチ形成工程の前に、
前記第１トレンチから前記スペーサ膜を前記第２の方向にリセスするスペーサ膜リセス工程と、
前記第１トレンチ内の前記フローティングゲート電極膜上とリセスされた前記スペーサ膜上とに電極間絶縁膜を形成する電極間絶縁膜形成工程と、
前記電極間絶縁膜が形成された前記第１トレンチ内に制御ゲート電極膜を埋め込む制御ゲート電極膜形成工程と、
をさらに備え、
前記第２トレンチ形成工程は、前記フローティングゲート電極膜と前記電極間絶縁膜と前記制御ゲート電極膜が分離され、前記チャネル半導体膜が分離されないように前記第２トレンチを形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第２の方向に分割した前記積層構造の側面に、絶縁膜を介してバックゲート電極膜を形成するバックゲート電極膜形成工程をさらに含むことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
基板上に、スペーサ膜とフローティングゲート電極膜とを交互に複数積層させた積層構造を形成する積層構造形成工程と、
制御ゲート電極膜の鋳型となる第１トレンチを第１の方向に所定の間隔で前記積層構造に形成する第１トレンチ形成工程と、
前記第１トレンチ内に電極間絶縁膜を形成する電極間絶縁膜形成工程と、
前記電極間絶縁膜が形成された前記第１トレンチ内に制御ゲート電極膜を埋め込む制御ゲート電極膜形成工程と、
前記第１トレンチの前記第１の方向に直交する第２の方向の端部よりも外側の前記積層構造に、前記第１の方向に延在する第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチから前記フローティングゲート電極膜を前記第２の方向に所定量リセスして空隙を形成する空隙形成工程と、
前記空隙内の前記フローティングゲート電極膜上にトンネル誘電体膜を形成するトンネル誘電体膜形成工程と、
前記トンネル誘電体膜が形成された前記空隙内にチャネル半導体膜を埋め込むチャネル半導体膜形成工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
基板上に、絶縁膜を介して高さ方向に複数積層される第１の方向に延在するシート状のチャネル半導体膜と、
前記チャネル半導体膜の側面のうち前記第１の方向に直交する第２の方向の一方の側面に選択的に、トンネル誘電体膜を介して形成されるフローティングゲート電極膜、および前記フローティングゲート電極膜に電極間絶縁膜を介して対向配置される制御ゲート電極膜を有し、前記第１の方向に所定の間隔で配置されるメモリセルと、
を備え、
前記制御ゲート電極膜は、前記高さ方向に配置される前記メモリセル間で共有されるように前記高さ方向に延在して形成されることを特徴とする不揮発性半導体記憶装置。
【請求項１】
基板上に、スペーサ膜とチャネル半導体膜とを交互に複数層積層させた積層構造を形成する積層構造形成工程と、
前記積層構造に第１の方向に延在する第１トレンチを形成する第１トレンチ形成工程と、
前記第１トレンチから前記チャネル半導体膜を、前記第１の方向に直交する第２の方向にリセスして第１空隙を形成する第１空隙形成工程と、
前記第１空隙内の前記チャネル半導体膜上にトンネル誘電体膜を形成するトンネル誘電体膜形成工程と、
前記トンネル誘電体膜が形成された前記第１空隙内にフローティングゲート電極膜を埋め込むフローティングゲート電極膜形成工程と、
前記第１の方向に隣接するメモリセル間で前記フローティングゲート電極膜が分離され、前記チャネル半導体膜が分離されないように、前記積層構造を前記第１の方向に所定の間隔で分割する第２トレンチを形成する第２トレンチ形成工程と、
を備え、
前記第２の方向に隣接するメモリセル間で前記チャネル半導体膜が分離されるように、前記積層構造を前記第２の方向に所定の間隔で分割する分割工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記フローティングゲート電極膜形成工程の後で前記第２トレンチ形成工程の前に、
前記第１トレンチから前記スペーサ膜を前記第２の方向にリセスするスペーサ膜リセス工程と、
前記第１トレンチ内の前記フローティングゲート電極膜上とリセスされた前記スペーサ膜上とに電極間絶縁膜を形成する電極間絶縁膜形成工程と、
前記電極間絶縁膜が形成された前記第１トレンチ内に制御ゲート電極膜を埋め込む制御ゲート電極膜形成工程と、
をさらに備え、
前記第２トレンチ形成工程は、前記フローティングゲート電極膜と前記電極間絶縁膜と前記制御ゲート電極膜が分離され、前記チャネル半導体膜が分離されないように前記第２トレンチを形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第２の方向に分割した前記積層構造の側面に、絶縁膜を介してバックゲート電極膜を形成するバックゲート電極膜形成工程をさらに含むことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
基板上に、スペーサ膜とフローティングゲート電極膜とを交互に複数積層させた積層構造を形成する積層構造形成工程と、
制御ゲート電極膜の鋳型となる第１トレンチを第１の方向に所定の間隔で前記積層構造に形成する第１トレンチ形成工程と、
前記第１トレンチ内に電極間絶縁膜を形成する電極間絶縁膜形成工程と、
前記電極間絶縁膜が形成された前記第１トレンチ内に制御ゲート電極膜を埋め込む制御ゲート電極膜形成工程と、
前記第１トレンチの前記第１の方向に直交する第２の方向の端部よりも外側の前記積層構造に、前記第１の方向に延在する第２トレンチを形成する第２トレンチ形成工程と、
前記第２トレンチから前記フローティングゲート電極膜を前記第２の方向に所定量リセスして空隙を形成する空隙形成工程と、
前記空隙内の前記フローティングゲート電極膜上にトンネル誘電体膜を形成するトンネル誘電体膜形成工程と、
前記トンネル誘電体膜が形成された前記空隙内にチャネル半導体膜を埋め込むチャネル半導体膜形成工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
基板上に、絶縁膜を介して高さ方向に複数積層される第１の方向に延在するシート状のチャネル半導体膜と、
前記チャネル半導体膜の側面のうち前記第１の方向に直交する第２の方向の一方の側面に選択的に、トンネル誘電体膜を介して形成されるフローティングゲート電極膜、および前記フローティングゲート電極膜に電極間絶縁膜を介して対向配置される制御ゲート電極膜を有し、前記第１の方向に所定の間隔で配置されるメモリセルと、
を備え、
前記制御ゲート電極膜は、前記高さ方向に配置される前記メモリセル間で共有されるように前記高さ方向に延在して形成されることを特徴とする不揮発性半導体記憶装置。
【図１】
【図２】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図３−５】
【図３−６】
【図３−７】
【図３−８】
【図３−９】
【図３−１０】
【図４】
【図５】
【図６】
【図７−１】
【図７−２】
【図７−３】
【図７−４】
【図８−１】
【図８−２】
【図８−３】
【図８−４】
【図９−１】
【図９−２】
【図９−３】
【図１０】
【図１１−１】
【図１１−２】
【図１１−３】
【図１１−４】
【図１１−５】
【図１１−６】
【図１１−７】
【図１２−１】
【図１２−２】
【図１２−３】
【図１２−４】
【図１２−５】
【図１２−６】
【図１２−７】
【図１３】
【図１４】
【図２】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図３−５】
【図３−６】
【図３−７】
【図３−８】
【図３−９】
【図３−１０】
【図４】
【図５】
【図６】
【図７−１】
【図７−２】
【図７−３】
【図７−４】
【図８−１】
【図８−２】
【図８−３】
【図８−４】
【図９−１】
【図９−２】
【図９−３】
【図１０】
【図１１−１】
【図１１−２】
【図１１−３】
【図１１−４】
【図１１−５】
【図１１−６】
【図１１−７】
【図１２−１】
【図１２−２】
【図１２−３】
【図１２−４】
【図１２−５】
【図１２−６】
【図１２−７】
【図１３】
【図１４】
【公開番号】特開２０１２−２３４９８０（Ｐ２０１２−２３４９８０Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１０２８１６（Ｐ２０１１−１０２８１６）
【出願日】平成２３年５月２日（２０１１．５．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年５月２日（２０１１．５．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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