【課題】狭スペースへのシリコン膜の埋め込み性の向上を図る。
【解決手段】実施形態によれば、シリコン膜の形成方法は、凹部２０の開口側からボトム側に向けてくぼんだくぼみ４０を有するアンドープの第１のシリコン膜３２を凹部２０に形成する工程を含む。また、前記シリコン膜の形成方法は、凹部２０内の第１のシリコン膜３２の一部を塩素を含むガスを用いてエッチングし、第１のシリコン膜３２に凹部２０のボトム側よりも開口側で幅が広い隙間４１を形成する工程を含む。また、前記シリコン膜の形成方法は、隙間４１に面する第１のシリコン膜３２の内壁に不純物を添加する工程を含む。また、前記シリコン膜の形成方法は、不純物の添加後、隙間４１を埋める第２のシリコン膜３３を形成する工程を含む。 （もっと読む）

【課題】微細化されても、コントロールゲートとフローティングゲートとの間のカップリング容量比を増大させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。第１の絶縁膜は、半導体基板上に形成されている。フローティングゲートは、第１の絶縁膜上に設けられた第１のフローティングゲート部分、第１のフローティングゲート部分上に設けられた中間絶縁膜、および、中間絶縁膜上に設けられた第２のフローティングゲート部分を含み、電荷を蓄積可能に構成されている。第２の絶縁膜は、フローティングゲートの上面および側面に設けられている。コントロールゲートは、第２の絶縁膜を介してフローティングゲートの上面および側面に対向し、フローティングゲートの電圧を制御する。フローティングゲートの側面において中間絶縁膜が第１および第２のフローティングゲート部分に対して窪んでいる。 （もっと読む）

【課題】動作信頼性を向上させる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】基板１００上に形成された蓄積層１０５と蓄積層上に形成された制御ゲート電極１０７を備えた第１電極ＭＴと、基板１００上に形成された第２電極ＳＴ２及び第３電極ＳＴ２と、ゲート長方向に沿って対向する第２電極と第３電極ＳＴ２との側壁及び基板１００上に形成された第２絶縁膜１１２と、第２、第３ゲート電極ＳＴ２間に埋設された第１絶縁膜１１３と、第２電極ＳＴ２及び第１電極ＭＴ間に埋設された第２絶縁膜１０９、１１０と、第１ゲート電極ＭＴ、第２ゲート電極ＳＴ２、第３ゲート電極ＳＴ２、及び第１、第２絶縁膜上１１３、１１２にそれぞれ形成され、且つ第１絶縁膜１１３における水素原子の拡散を防止する第３絶縁膜１１４とを具備する。 （もっと読む）

【課題】隣接セルとの容量を低減し、カップリング比を向上させる。
【解決手段】半導体記憶装置は、半導体基板１０１と、前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜１０３と、前記第１の絶縁膜間にビット線方向に沿って設けられた素子分離領域１０２と、前記第１の絶縁膜上に設けられた第１の電荷蓄積膜１０４ａ、前記第１の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第１の電荷蓄積膜より狭い第２の電荷蓄積膜１０４ｂ、及び前記第２の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜１０４ｃを有する電荷蓄積層１０４と、前記第２の電荷蓄積膜と前記素子分離領域との間に設けられた第２の絶縁膜１０７と、前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第３の絶縁膜１０５と、前記第３の絶縁膜上に設けられた制御ゲート電極１０６と、を備える。 （もっと読む）

【課題】ゲート電極間にエアギャップを制御良く形成する。
【解決手段】本発明の半導体装置の製造方法では、半導体基板２上のゲート絶縁膜３上に浮遊ゲート電極用の多結晶シリコン層４を形成するときに、多結晶シリコン層４の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、この多結晶シリコン層４上に形成したゲート間絶縁膜５上に制御ゲート電極用の多結晶シリコン層９を形成するときに、多結晶シリコン層９の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、複数のゲート電極の側面が露出した状態で熱酸化処理を行なった後、エッチングすることにより、多結晶シリコン層４、９の各側面に凹部１１、１２を形成し、複数のゲート電極間に絶縁膜７を埋め込み、埋め込まれた絶縁膜７の中にエアギャップ８を形成する。 （もっと読む）

【課題】動作速度が向上し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０１上に所定間隔を空けて形成され、順に積層された第１の絶縁膜１０２、電荷蓄積層１０３、金属酸化物を含む第２の絶縁膜１０４、及び制御ゲート電極１０５をそれぞれ有する複数のワードラインと、ワードラインの側面及びワードライン間の半導体基板表面を覆う膜厚が１５ｎｍ以下の第３の絶縁膜１１０と、互いに隣接ワードラインの制御ゲート電極１０５間に形成された第４の絶縁膜１１１と、第３の絶縁膜１１０及び第４の絶縁膜１１１に囲まれ、互いに隣接するワードラインの電荷蓄積層間１０３に位置する空洞部１１２と、を備える。 （もっと読む）

【課題】フローティングゲート間のインターフェアレンス効果を減少させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】トンネル絶縁膜１０２の側壁を保護ウィングスペーサＡを持つ素子分離用絶縁膜１２２を形成する。次に、露出した窒化膜１０８およびバッファ酸化膜１０６を順次エッチングして除去する。その後、バッファ膜１２４はウェットまたはドライエッチング工程を用いて除去する。ウェットエッチング工程は好ましくはＦＮを用いて行う。その後、素子分離用絶縁膜１２２を含んだ全体構造上に誘電体膜およびコントロールゲート用導電膜を順次積層して形成する。 （もっと読む）

【課題】フローティングゲートを有するスプリットゲート型不揮発性半導体記憶装置において、コントロールゲートの側壁に、シリサイド・ショートを防止できるのに十分な高さの側壁絶縁膜を形成することができる製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板１に形成したＰウエル４上にゲート絶縁膜２を介してフローティングゲート用の導電体層１６を形成する工程と、導電体層１６上にＴＥＯＳ−ＮＳＧ等の第１のシリコン酸化膜から構成される第１のスペーサ１０と、第１のスペーサ１０と隣接し第１のシリコン酸化膜１０よりもエッチングレートが遅い第２の高温シリコン酸化膜から構成される第２のスペーサ１１と、を形成する工程と、第１及び第２のスペーサ１０，１１をマスクにして導電体層１６を選択的に除去する工程と、第１のスペーサ１０を除去して導電体層１６の一部を露出させる工程と、を含む。 （もっと読む）

【課題】セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法を提供する。
【解決手段】半導体基板の上部にフィールド酸化膜を形成して前記基板にアクティブ領域を設定した後、基板の上部にトンネル酸化膜、第１導電層、層間誘電膜、第２導電層、および第１絶縁膜を順次に形成する。アクティブ領域の上部に第１導電層と第２導電層との積層ゲートを形成する。前記積層ゲートにより露出されたアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成し、ワードラインをエッチング用マスクとして用いて露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の第１絶縁をも取り除くか、均等にエッチングする。メモリセルアレーの積層ゲートを形成するためのマスクを用いてＳＡＳエッチング工程を行うので、別途のＳＡＳエッチング工程用のマスクを必要とせず、ビットラインコンタクト領域における工程マージンを確保することができる。 （もっと読む）

【課題】電荷保持寿命の低下を抑制する。また、書き換え回数の向上と回路動作の速度の向上との両立を図る。
【解決手段】Ｐ⁻型Ｓｉ基板１のうち、センストランジスタ領域上に、浮遊ゲート４を形成する。このとき、トンネル膜７に接する部分のリン濃度をリンが析出しない濃度とする。その後、浮遊ゲート４の表面上から、Ｐ⁻型Ｓｉ基板１のうち、選択トランジスタ領域上に至って、絶縁膜８を形成する。このとき、絶縁膜８は、窒化膜、オキシナイトライド膜等の酸化膜より耐湿性及び誘電率が高い膜を用いる。その後、選択トランジスタのゲート電極９を形成する。このとき、ゲート電極９のリン濃度を浮遊ゲート４のトンネル膜７に接する部分の濃度よりも高くする。また、センストランジスタの絶縁膜８ａの表面上に、浮遊ゲート４を覆い、且つ固定電位とされる、浮遊ゲート４の電位を遮蔽するための導電性膜を形成する。 （もっと読む）

【課題】プログラミング速度の改善されたＥＥＰＲＯＭを提供する。
【解決手段】半導体基板、半導体基板に活性領域を定義する素子分離膜、活性領域に形成されたトレンチを充填する少なくとも一つの絶縁膜、絶縁膜上に形成された浮遊ゲート絶縁膜、及び浮遊ゲート絶縁膜上に形成された浮遊ゲート導電膜を備えるＥＥＰＲＯＭである。 （もっと読む）

【課題】 閾値変調が抑制され、かつ、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極−アシストゲート電極間の絶縁性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置は、半導体基板１０と、半導体基板１０の主表面上にゲート絶縁膜４２を介して複数形成された電荷蓄積用のフローティングゲート電極ＦＧと、半導体基板１０の主表面上における複数のフローティングゲート電極ＦＧ間に形成されたアシストゲート電極ＡＧと、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上にＯＮＯ膜である絶縁膜７０を介して設けられるコントロールゲート電極ＣＧとを備え、複数のフローティングゲート電極ＦＧ間にエアギャップ５０Ｖが形成され、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間にエアギャップ６０Ｖが形成されている。 （もっと読む）