フラッシュメモリ素子の製造方法
【課題】フローティングゲート間のインターフェアレンス効果を減少させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】トンネル絶縁膜１０２の側壁を保護ウィングスペーサＡを持つ素子分離用絶縁膜１２２を形成する。次に、露出した窒化膜１０８およびバッファ酸化膜１０６を順次エッチングして除去する。その後、バッファ膜１２４はウェットまたはドライエッチング工程を用いて除去する。ウェットエッチング工程は好ましくはＦＮを用いて行う。その後、素子分離用絶縁膜１２２を含んだ全体構造上に誘電体膜およびコントロールゲート用導電膜を順次積層して形成する。
【解決手段】トンネル絶縁膜１０２の側壁を保護ウィングスペーサＡを持つ素子分離用絶縁膜１２２を形成する。次に、露出した窒化膜１０８およびバッファ酸化膜１０６を順次エッチングして除去する。その後、バッファ膜１２４はウェットまたはドライエッチング工程を用いて除去する。ウェットエッチング工程は好ましくはＦＮを用いて行う。その後、素子分離用絶縁膜１２２を含んだ全体構造上に誘電体膜およびコントロールゲート用導電膜を順次積層して形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にフローティングゲート間のインターフェアレンス効果を減少させるための素子分離膜形成に係るフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ素子は、データを格納するための多数のセルが直列連結されて１本のストリングを構成し、セルストリングとドレインとの間およびセルストリングとソースとの間にそれぞれドレイン選択トランジスタおよびソース選択トランジスタが形成される。このようなＮＡＮＤ型フラッシュメモリ素子のセルの形成は、半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、誘電体膜およびコントロールゲートが積層されたゲートを形成し、このゲートの両側に接合部を形成することによりなされる。
【０００３】
この種のＮＡＮＤ型フラッシュメモリ素子は、隣接した周辺セルの動作によってセルの状態が影響されるため、セルの状態を一定に維持することが非常に重要である。このような隣接した周辺セルの動作、特にプログラム動作によりセルの状態が変わることをインターフェアレンス効果(interference effect)という。すなわち、インターフェアレンス効果とは、読み出そうとする第１セルと隣接した第２セルをプログラムすると、第２セルのフローティングゲートのチャージ変化によるキャパシタンス作用により、第１セルの読み出しの際に第１セルのしきい電圧より高いしきい電圧が読み出される現象を呼ぶもので、読み出しセルのフローティングゲートのチャージは変化しないが、隣接セルの状態変化によって実際セルの状態が歪まれて見える現象をいう。このようなインターフェアレンス効果によりセルの状態が変わるが、これは不良率を増加させて収率を低下させる結果をもたらす。したがって、インターフェアレンス効果の最小化が、セルの状態を一定に維持することに効果的であるといえる。
【０００４】
一方、一般なＮＡＮＤ型フラッシュメモリ素子の製造工程において、ＳＡ−ＳＴＩ(Self Aligned Shallow Trench Isolation)工程を用いて素子分離膜およびフローティングゲートの一部を形成するが、図１を参照してその工程について簡略に説明すると、次の通りである。
【０００５】
半導体基板１０の上部にトンネル酸化膜１１および第１ポリシリコン膜１２を形成した後、第１ポリシリコン膜１２およびトンネル酸化膜１１の所定の領域をエッチングし、半導体基板１０を所定の深さにエッチングしてトレンチ１３を形成した後、このトレンチに絶縁膜を埋め込んで研磨工程を行うことにより、素子分離膜１４を形成する。その後、第１酸化膜１５、窒化膜１６、第２酸化膜１７を順次形成して誘電体膜１８を形成する。
【０００６】
前述したようにＳＡ−ＳＴＩ工程を用いてフラッシュメモリ素子を製造すると、フローティングゲートとして作用される第１ポリシリコン膜と隣接の第１ポリシリコン膜との間に素子分離膜が形成されているため、第１ポリシリコン膜同士の間にインターフェアレンスが発生するおそれがある。
【０００７】
図２はフローティングゲート間の高さおよび距離によるインターフェアレンス効果とカップリング比を示すグラフである。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図２に示すように、ゲート間のインターフェアレンスは、フローティングゲート間の距離とフローティングゲートの高さに比例する。すなわち、フローティングゲート間の距離が遠く、フローティングゲートの高さが減少すると、インターフェアレンスは減少する。ところが、これと逆に、フローティングゲートの高さが減少すると、フローティングゲートとコントロールゲートとの界面面積が減少してカップリング比(coupling ratio)が減少するという問題点が生ずる。
【０００９】
そこで、本発明の目的は、素子分離用トレンチを形成し、その後ステップカバレージに優れたＨＡＲＰ膜を用いてトレンチの底面および側壁を埋め込んだ後、ウェットエッチング工程を行ってトンネル絶縁膜の側壁にＨＡＲＰ膜を残留させてウィングスペーサを形成することにより、トンネル絶縁膜を保護し、且つ後続で形成されるコントロールゲートがフローティングゲート同士の間の位置に形成されるようにして、インターフェアレンス効果を減少させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明に係る代表的なフラッシュメモリ素子の製造方法は、半導体基板の上部にトンネル絶縁膜、電子蓄積層、およびハードマスクを順次形成する段階と、前記ハードマスク、前記電子蓄積層、前記トンネル絶縁膜、および前記半導体基板の一部をエッチングしてトレンチを形成する段階と、前記トレンチ内に絶縁膜を埋め込む段階と、前記絶縁膜の上端部をエッチングしてＥＦＨ(Effective Field Hight)を調節し、前記トンネル絶縁膜の側壁に前記絶縁膜を残留させてウィングスペーサを形成する段階と、前記ウィングスペーサを含んだ全体構造上にバッファ膜を形成する段階と、前記ハードマスクの上部が露出するように化学的機械的研磨工程を行う段階と、前記ハードマスクおよび前記バッファ膜を除去する段階とを含むことを特徴とする。
【００１１】
前記トレンチを形成する段階は、露出する前記半導体基板の素子分離領域をエッチングして第１トレンチを形成する段階と、前記第１トレンチの側壁にスペーサを形成する段階と、前記スペーサの間の前記素子分離領域に前記第１トレンチより幅が狭くてさらに深い第２トレンチを形成する段階とをさらに含んでもよい。
【００１２】
前記絶縁膜はステップカバレージに優れたＨＡＲＰ膜で形成してもよく、前記絶縁膜はステップカバレージに優れたＳｉＯ２膜で形成してもよい。
【００１３】
前記絶縁膜を形成する段階の後で、且つ前記ウィングスペーサを形成する段階の前に、熱処理工程を行う段階をさらに含んでもよい。前記熱処理工程はＮ２ガスまたはＨ２Ｏガスを用いて行ってもよく、前記熱処理工程は温度８００〜１０００℃の範囲で３０分〜１時間行ってもよい。
【００１４】
前記バッファ膜は、ＳＯＧ方式を用いたＰＳＺ膜またはＨＳＱ膜で形成することが好ましい。
【００１５】
前記絶縁膜を埋め込む段階は、前記電子蓄積層より低い前記トレンチの下端部を埋め込むが、前記電子蓄積層と同じまたはより高い上端部は前記トレンチの側壁部に形成し、前記絶縁膜の平板は３５０〜４５０Åの厚さで形成し、前記トレンチの側壁には１５０〜２００Åの厚さで形成することが好ましい。
【発明の効果】
【００１６】
本発明のフラッシュメモリ素子の製造方法によれば、素子分離用トレンチを形成し、その後ステップカバレージに優れたＨＡＲＰ膜を用いてトレンチの底面および側壁を埋め込んだ後、ウェットエッチング工程を行ってトンネル絶縁膜の側壁にＨＡＲＰ膜を残留させてウィングスペーサを形成する。それによって、トンネル絶縁膜を保護し、且つ後続で形成されるコントロールゲートがフローティングゲート同士の間の位置に形成されるようにして、インターフェアレンス効果を減少させることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照しながら、本発明によるフラッシュメモリ素子の製造方法についてその好適な実施形態を詳細に説明する。
【００１８】
図３〜図１１は本発明の一実施形態に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００１９】
まず、図３に示すように、半導体基板１００上にトンネル絶縁膜１０２、電子蓄積膜１０４および素子分離マスク１１２を順次形成する。ここで、素子分離マスク１１２は、バッファ酸化膜１０６、窒化膜１０８、およびハードマスク１１０の積層構造で形成することができる。この際、ハードマスク１１０は、窒化物、酸化物、ＳｉＯＮまたはアモルファスカーボンで形成することができる。一方、電子蓄積膜１０４は、フラッシュメモリ素子のフローティングゲートを形成するためのもので、ポリシリコンまたはシリコン窒化膜で形成でき、電子の蓄積が可能ないずれの物質でも形成できる。
【００２０】
つぎに、図４に示すように、素子分離領域の素子分離マスク１１２、電子蓄積膜１０４およびトンネル絶縁膜１０２を順次エッチングして半導体基板１００の素子分離領域を露出させる。より具体的に説明すると、次の通りである。素子分離マスク１１２上にフォトレジスト（図示せず）を塗布し、露光および現像工程を行って素子分離領域の素子分離マスク１１２を露出させるフォトレジストパターン（図示せず）を形成する。次いで、フォトレジストパターンを用いたエッチング工程によって素子分離マスク１１２の素子分離領域をエッチングする。フォトレジストパターンは除去する。続いて、素子分離マスク１１２を用いたエッチング工程によって電子蓄積膜１０４およびトンネル絶縁膜１０２をエッチングする。これにより、素子分離領域の半導体基板１００が露出してしまう。窒化膜１０８、バッファ酸化膜１０６、電子蓄積膜１０４、およびトンネル絶縁膜１０２をエッチングする過程でハードマスク１１０も所定の厚さだけエッチングされる。
【００２１】
続いて、露出した素子分離領域の半導体基板１００を第１エッチング工程によってエッチングして第１トレンチ１１４を形成する。この際、第１トレンチ１１４は、目標深さの１／６〜１／３に相当する深さで形成し、例えば半導体基板１００を５０Å〜２０００Åエッチングして第１トレンチ１１４を形成する。一方、第１トレンチ１１４の側壁が８５°〜９０°で傾くように第１エッチング工程を行うことができる。
【００２２】
つぎに、図５に示すように、第１トレンチ１１４を形成するためのエッチング工程によって第１トレンチ１１４の側壁および底面に発生したエッチング損傷を治癒するために酸化工程を行うことができる。
【００２３】
その後、第１トレンチ１１４の側壁にスペーサ１１６を形成する。具体的に、第１トレンチ１１４を含んだ全体構造上に絶縁膜を形成した後、第１トレンチ１１４の側壁には絶縁膜が残留し、底面には絶縁膜が除去されるようにブランケットエッチバック工程を行ってスペーサ１１６を形成する。この際、絶縁膜は、電子蓄積膜１０４および素子分離マスク１１２の側壁にも残留する。したがって、スペーサ１１６は、第１トレンチ１１４、電子蓄積膜１０４、および素子分離マスク１１２の側壁に形成される。一方、絶縁膜は、酸化工程で形成することができ、酸化膜、ＨＴＯ酸化膜、窒化膜、またはこれらの混合膜で形成することもできる。スペーサ１１６を酸化防止膜として用いる場合、窒化膜が含まれたスペーサ１１６を形成することが好ましい。スペーサ１１６は、第１トレンチ１１４の幅を考慮してスペーサ１１６の間に第１トレンチ１１４の底面が露出できる程度の厚さで形成することが好ましく、第１トレンチ１１４の幅の１／６〜１／４に相当する厚さで形成し、或いは５０Å〜１０００Åの厚さで形成することができる。
【００２４】
つぎに、図６に示すように、スペーサ１１６および素子分離マスク１１２を用いたエッチング工程によってスペーサ１１６の間から露出した第１トレンチ１１４の底面の半導体基板１００をエッチングして第２トレンチ１１８を形成する。第２トレンチ１１８は、５００Å〜２００００Åの深さで形成することができる。これにより、上部幅が下部幅より広いトレンチ１２０が素子分離領域に形成される。
【００２５】
つぎに、図７に示すように、スペーサ１１６間の間隔が広くなるようにスペーサ１１６を所定の厚さだけエッチングする。この際、スペーサ１１６を完全に除去することもできる。スペーサ１１６が酸化物で形成された場合にはフッ酸溶液を用いてエッチングし、窒化物で形成された場合にはリン酸溶液を用いてエッチングすることができる。スペーサ１１６の間隔が広くなると、アスペクト比が減少して、後続の工程でトレンチ１２０を充填するための絶縁膜形成の際にギャップフィル(gap-fill)特性を向上させることができる。スペーサ１１６のエッチング工程は、エッチング剤を用いたウェットエッチングまたはドライエッチング工程で行うことができる。
【００２６】
つぎに、図８に示すように、ハードマスク１１０を除去した後、トレンチ１２０を含んだ全体構造上に素子分離用絶縁膜１２２を形成する。素子分離用絶縁膜１２２は、ステップカバレージ(step coverage)に優れたＨＡＲＰ(High Aspect Ratio Process)膜を使用することが好ましい。素子分離用絶縁膜１２２は、平板の厚さが３５０〜４５０Åとなるように形成し、トレンチ１２０の側壁に形成される厚さが１５０〜２００Åとなるように形成することが好ましい。素子分離用絶縁膜１２２は、ＨＡＲＰ膜の代わりにステップカバレージにに優れたＳｉＯ２膜を使用することができる。素子分離用絶縁膜１２２は、トレンチ１２０の下端部、すなわち電荷蓄積層１０４より低いトレンチ１２０の底面はギャップフィルされるが、上端部の部分は素子分離用絶縁膜１２２の厚さによって完全には埋め込まれない。
【００２７】
その後、熱処理工程を行って素子分離用絶縁膜１２２の膜質を改善する。熱処理工程は、Ｎ２ガスまたはＨ２Ｏガスを用いて行うことが好ましい。熱処理工程は、温度８００〜１０００℃の範囲で３０分〜１時間行うことが好ましい。
【００２８】
つぎに、図９に示すように、ウェットエッチング工程を行って、トレンチ１２０の上端部に形成された素子分離用絶縁膜を除去する。この際、ウェットエッチングは、トレンチ１２０の上端部、すなわちバッファ酸化膜１０６および窒化膜１０８の側壁に形成された素子分離用絶縁膜を除去するが、トンネル絶縁膜１０２の側壁に形成された素子分離用絶縁膜は残留させ、ウィングスペーサＡを持つ素子分離用絶縁膜１２２を形成する。上述したように、ウェットエッチング工程を行って素子分離用絶縁膜１２２のＥＦＨ(Effective Field Hight)を調節すると同時に、トンネル絶縁膜１０２の側壁を保護するウィングスペーサＡを同時に形成することができる。
【００２９】
つぎに、図１０に示すように、素子分離用絶縁膜１２２を含んだ全体構造上にバッファ膜１２４を形成する。バッファ膜１２４は、後続のエッチング工程の際に素子分離用絶縁膜１２２とエッチング率の差異が大きいＳＯＧ方式で形成したＰＳＺ膜またはＨＳＱ膜で形成することが好ましい。一般に、ＦＮを用いたエッチング工程の際にＨＡＲＰ膜の場合には２Å／ｓｅｃのエッチング率を有し、ＰＳＺ膜の場合には７Å／ｓｅｃのエッチング率を有するが、アニーリング工程を行ってエッチング率の差異を制御することができる。バッファ膜１２４は、後続の化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing)工程の際にトレンチ１２０の上端部の空間によるパターンの崩壊を防止するために形成される。その後、窒化膜１０８が露出するようにＣＭＰ工程を行う。
【００３０】
そして、図１１に示す工程においては、露出した窒化膜およびバッファ酸化膜を順次エッチングして除去する。その後、バッファ膜はウェットまたはドライエッチング工程を用いて除去する。ウェットエッチング工程はＦＮを用いて行うことが好ましい。
【００３１】
その後、図示してはいないが、素子分離用絶縁膜１２２を含んだ全体構造上に誘電体膜およびコントロールゲート用導電膜を順次積層して形成する。
【００３２】
本発明の技術思想は、前記好適な実施形態によって具体的に述べられたが、これらの実施形態は発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で多様な変形実施が可能であることを理解できるであろう。また、それら実施形態は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施形態は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【図面の簡単な説明】
【００３３】
【図１】従来の技術に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図。
【図２】フラッシュメモリ素子のフローティングゲートの高さ、フローティングゲート間の距離によるインターフェアレンスとカップリング比との関係を示すグラフ。
【図３】本発明の実施形態に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図。
【図４】同実施形態における次工程を示す素子の断面図。
【図５】同実施形態における次工程を示す素子の断面図。
【図６】同実施形態における次工程を示す素子の断面図。
【図７】同実施形態における次工程を示す素子の断面図。
【図８】同実施形態における次工程を示す素子の断面図。
【図９】同実施形態における次工程を示す素子の断面図。
【図１０】同実施形態における次工程を示す素子の断面図。
【図１１】同実施形態における次工程を示す素子の断面図。
【符号の説明】
【００３４】
１００ 半導体基板
１０２ トンネル絶縁膜
１０４ 電子蓄積膜
１０６ バッファ酸化膜
１０８ 窒化膜
１１０ ハードマスク
１１２ 素子分離用マスク
１１４ 第１トレンチ
１１５ 第１酸化膜
１１６ スペーサ
１１８ 第２トレンチ
１２０ トレンチ
１２２ 素子分離用絶縁膜
１２４ バッファ膜
Ａ ウィングスペーサ
【技術分野】
【０００１】
本発明は、特にフローティングゲート間のインターフェアレンス効果を減少させるための素子分離膜形成に係るフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ素子は、データを格納するための多数のセルが直列連結されて１本のストリングを構成し、セルストリングとドレインとの間およびセルストリングとソースとの間にそれぞれドレイン選択トランジスタおよびソース選択トランジスタが形成される。このようなＮＡＮＤ型フラッシュメモリ素子のセルの形成は、半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、誘電体膜およびコントロールゲートが積層されたゲートを形成し、このゲートの両側に接合部を形成することによりなされる。
【０００３】
この種のＮＡＮＤ型フラッシュメモリ素子は、隣接した周辺セルの動作によってセルの状態が影響されるため、セルの状態を一定に維持することが非常に重要である。このような隣接した周辺セルの動作、特にプログラム動作によりセルの状態が変わることをインターフェアレンス効果(interference effect)という。すなわち、インターフェアレンス効果とは、読み出そうとする第１セルと隣接した第２セルをプログラムすると、第２セルのフローティングゲートのチャージ変化によるキャパシタンス作用により、第１セルの読み出しの際に第１セルのしきい電圧より高いしきい電圧が読み出される現象を呼ぶもので、読み出しセルのフローティングゲートのチャージは変化しないが、隣接セルの状態変化によって実際セルの状態が歪まれて見える現象をいう。このようなインターフェアレンス効果によりセルの状態が変わるが、これは不良率を増加させて収率を低下させる結果をもたらす。したがって、インターフェアレンス効果の最小化が、セルの状態を一定に維持することに効果的であるといえる。
【０００４】
一方、一般なＮＡＮＤ型フラッシュメモリ素子の製造工程において、ＳＡ−ＳＴＩ(Self Aligned Shallow Trench Isolation)工程を用いて素子分離膜およびフローティングゲートの一部を形成するが、図１を参照してその工程について簡略に説明すると、次の通りである。
【０００５】
半導体基板１０の上部にトンネル酸化膜１１および第１ポリシリコン膜１２を形成した後、第１ポリシリコン膜１２およびトンネル酸化膜１１の所定の領域をエッチングし、半導体基板１０を所定の深さにエッチングしてトレンチ１３を形成した後、このトレンチに絶縁膜を埋め込んで研磨工程を行うことにより、素子分離膜１４を形成する。その後、第１酸化膜１５、窒化膜１６、第２酸化膜１７を順次形成して誘電体膜１８を形成する。
【０００６】
前述したようにＳＡ−ＳＴＩ工程を用いてフラッシュメモリ素子を製造すると、フローティングゲートとして作用される第１ポリシリコン膜と隣接の第１ポリシリコン膜との間に素子分離膜が形成されているため、第１ポリシリコン膜同士の間にインターフェアレンスが発生するおそれがある。
【０００７】
図２はフローティングゲート間の高さおよび距離によるインターフェアレンス効果とカップリング比を示すグラフである。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図２に示すように、ゲート間のインターフェアレンスは、フローティングゲート間の距離とフローティングゲートの高さに比例する。すなわち、フローティングゲート間の距離が遠く、フローティングゲートの高さが減少すると、インターフェアレンスは減少する。ところが、これと逆に、フローティングゲートの高さが減少すると、フローティングゲートとコントロールゲートとの界面面積が減少してカップリング比(coupling ratio)が減少するという問題点が生ずる。
【０００９】
そこで、本発明の目的は、素子分離用トレンチを形成し、その後ステップカバレージに優れたＨＡＲＰ膜を用いてトレンチの底面および側壁を埋め込んだ後、ウェットエッチング工程を行ってトンネル絶縁膜の側壁にＨＡＲＰ膜を残留させてウィングスペーサを形成することにより、トンネル絶縁膜を保護し、且つ後続で形成されるコントロールゲートがフローティングゲート同士の間の位置に形成されるようにして、インターフェアレンス効果を減少させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明に係る代表的なフラッシュメモリ素子の製造方法は、半導体基板の上部にトンネル絶縁膜、電子蓄積層、およびハードマスクを順次形成する段階と、前記ハードマスク、前記電子蓄積層、前記トンネル絶縁膜、および前記半導体基板の一部をエッチングしてトレンチを形成する段階と、前記トレンチ内に絶縁膜を埋め込む段階と、前記絶縁膜の上端部をエッチングしてＥＦＨ(Effective Field Hight)を調節し、前記トンネル絶縁膜の側壁に前記絶縁膜を残留させてウィングスペーサを形成する段階と、前記ウィングスペーサを含んだ全体構造上にバッファ膜を形成する段階と、前記ハードマスクの上部が露出するように化学的機械的研磨工程を行う段階と、前記ハードマスクおよび前記バッファ膜を除去する段階とを含むことを特徴とする。
【００１１】
前記トレンチを形成する段階は、露出する前記半導体基板の素子分離領域をエッチングして第１トレンチを形成する段階と、前記第１トレンチの側壁にスペーサを形成する段階と、前記スペーサの間の前記素子分離領域に前記第１トレンチより幅が狭くてさらに深い第２トレンチを形成する段階とをさらに含んでもよい。
【００１２】
前記絶縁膜はステップカバレージに優れたＨＡＲＰ膜で形成してもよく、前記絶縁膜はステップカバレージに優れたＳｉＯ２膜で形成してもよい。
【００１３】
前記絶縁膜を形成する段階の後で、且つ前記ウィングスペーサを形成する段階の前に、熱処理工程を行う段階をさらに含んでもよい。前記熱処理工程はＮ２ガスまたはＨ２Ｏガスを用いて行ってもよく、前記熱処理工程は温度８００〜１０００℃の範囲で３０分〜１時間行ってもよい。
【００１４】
前記バッファ膜は、ＳＯＧ方式を用いたＰＳＺ膜またはＨＳＱ膜で形成することが好ましい。
【００１５】
前記絶縁膜を埋め込む段階は、前記電子蓄積層より低い前記トレンチの下端部を埋め込むが、前記電子蓄積層と同じまたはより高い上端部は前記トレンチの側壁部に形成し、前記絶縁膜の平板は３５０〜４５０Åの厚さで形成し、前記トレンチの側壁には１５０〜２００Åの厚さで形成することが好ましい。
【発明の効果】
【００１６】
本発明のフラッシュメモリ素子の製造方法によれば、素子分離用トレンチを形成し、その後ステップカバレージに優れたＨＡＲＰ膜を用いてトレンチの底面および側壁を埋め込んだ後、ウェットエッチング工程を行ってトンネル絶縁膜の側壁にＨＡＲＰ膜を残留させてウィングスペーサを形成する。それによって、トンネル絶縁膜を保護し、且つ後続で形成されるコントロールゲートがフローティングゲート同士の間の位置に形成されるようにして、インターフェアレンス効果を減少させることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照しながら、本発明によるフラッシュメモリ素子の製造方法についてその好適な実施形態を詳細に説明する。
【００１８】
図３〜図１１は本発明の一実施形態に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００１９】
まず、図３に示すように、半導体基板１００上にトンネル絶縁膜１０２、電子蓄積膜１０４および素子分離マスク１１２を順次形成する。ここで、素子分離マスク１１２は、バッファ酸化膜１０６、窒化膜１０８、およびハードマスク１１０の積層構造で形成することができる。この際、ハードマスク１１０は、窒化物、酸化物、ＳｉＯＮまたはアモルファスカーボンで形成することができる。一方、電子蓄積膜１０４は、フラッシュメモリ素子のフローティングゲートを形成するためのもので、ポリシリコンまたはシリコン窒化膜で形成でき、電子の蓄積が可能ないずれの物質でも形成できる。
【００２０】
つぎに、図４に示すように、素子分離領域の素子分離マスク１１２、電子蓄積膜１０４およびトンネル絶縁膜１０２を順次エッチングして半導体基板１００の素子分離領域を露出させる。より具体的に説明すると、次の通りである。素子分離マスク１１２上にフォトレジスト（図示せず）を塗布し、露光および現像工程を行って素子分離領域の素子分離マスク１１２を露出させるフォトレジストパターン（図示せず）を形成する。次いで、フォトレジストパターンを用いたエッチング工程によって素子分離マスク１１２の素子分離領域をエッチングする。フォトレジストパターンは除去する。続いて、素子分離マスク１１２を用いたエッチング工程によって電子蓄積膜１０４およびトンネル絶縁膜１０２をエッチングする。これにより、素子分離領域の半導体基板１００が露出してしまう。窒化膜１０８、バッファ酸化膜１０６、電子蓄積膜１０４、およびトンネル絶縁膜１０２をエッチングする過程でハードマスク１１０も所定の厚さだけエッチングされる。
【００２１】
続いて、露出した素子分離領域の半導体基板１００を第１エッチング工程によってエッチングして第１トレンチ１１４を形成する。この際、第１トレンチ１１４は、目標深さの１／６〜１／３に相当する深さで形成し、例えば半導体基板１００を５０Å〜２０００Åエッチングして第１トレンチ１１４を形成する。一方、第１トレンチ１１４の側壁が８５°〜９０°で傾くように第１エッチング工程を行うことができる。
【００２２】
つぎに、図５に示すように、第１トレンチ１１４を形成するためのエッチング工程によって第１トレンチ１１４の側壁および底面に発生したエッチング損傷を治癒するために酸化工程を行うことができる。
【００２３】
その後、第１トレンチ１１４の側壁にスペーサ１１６を形成する。具体的に、第１トレンチ１１４を含んだ全体構造上に絶縁膜を形成した後、第１トレンチ１１４の側壁には絶縁膜が残留し、底面には絶縁膜が除去されるようにブランケットエッチバック工程を行ってスペーサ１１６を形成する。この際、絶縁膜は、電子蓄積膜１０４および素子分離マスク１１２の側壁にも残留する。したがって、スペーサ１１６は、第１トレンチ１１４、電子蓄積膜１０４、および素子分離マスク１１２の側壁に形成される。一方、絶縁膜は、酸化工程で形成することができ、酸化膜、ＨＴＯ酸化膜、窒化膜、またはこれらの混合膜で形成することもできる。スペーサ１１６を酸化防止膜として用いる場合、窒化膜が含まれたスペーサ１１６を形成することが好ましい。スペーサ１１６は、第１トレンチ１１４の幅を考慮してスペーサ１１６の間に第１トレンチ１１４の底面が露出できる程度の厚さで形成することが好ましく、第１トレンチ１１４の幅の１／６〜１／４に相当する厚さで形成し、或いは５０Å〜１０００Åの厚さで形成することができる。
【００２４】
つぎに、図６に示すように、スペーサ１１６および素子分離マスク１１２を用いたエッチング工程によってスペーサ１１６の間から露出した第１トレンチ１１４の底面の半導体基板１００をエッチングして第２トレンチ１１８を形成する。第２トレンチ１１８は、５００Å〜２００００Åの深さで形成することができる。これにより、上部幅が下部幅より広いトレンチ１２０が素子分離領域に形成される。
【００２５】
つぎに、図７に示すように、スペーサ１１６間の間隔が広くなるようにスペーサ１１６を所定の厚さだけエッチングする。この際、スペーサ１１６を完全に除去することもできる。スペーサ１１６が酸化物で形成された場合にはフッ酸溶液を用いてエッチングし、窒化物で形成された場合にはリン酸溶液を用いてエッチングすることができる。スペーサ１１６の間隔が広くなると、アスペクト比が減少して、後続の工程でトレンチ１２０を充填するための絶縁膜形成の際にギャップフィル(gap-fill)特性を向上させることができる。スペーサ１１６のエッチング工程は、エッチング剤を用いたウェットエッチングまたはドライエッチング工程で行うことができる。
【００２６】
つぎに、図８に示すように、ハードマスク１１０を除去した後、トレンチ１２０を含んだ全体構造上に素子分離用絶縁膜１２２を形成する。素子分離用絶縁膜１２２は、ステップカバレージ(step coverage)に優れたＨＡＲＰ(High Aspect Ratio Process)膜を使用することが好ましい。素子分離用絶縁膜１２２は、平板の厚さが３５０〜４５０Åとなるように形成し、トレンチ１２０の側壁に形成される厚さが１５０〜２００Åとなるように形成することが好ましい。素子分離用絶縁膜１２２は、ＨＡＲＰ膜の代わりにステップカバレージにに優れたＳｉＯ２膜を使用することができる。素子分離用絶縁膜１２２は、トレンチ１２０の下端部、すなわち電荷蓄積層１０４より低いトレンチ１２０の底面はギャップフィルされるが、上端部の部分は素子分離用絶縁膜１２２の厚さによって完全には埋め込まれない。
【００２７】
その後、熱処理工程を行って素子分離用絶縁膜１２２の膜質を改善する。熱処理工程は、Ｎ２ガスまたはＨ２Ｏガスを用いて行うことが好ましい。熱処理工程は、温度８００〜１０００℃の範囲で３０分〜１時間行うことが好ましい。
【００２８】
つぎに、図９に示すように、ウェットエッチング工程を行って、トレンチ１２０の上端部に形成された素子分離用絶縁膜を除去する。この際、ウェットエッチングは、トレンチ１２０の上端部、すなわちバッファ酸化膜１０６および窒化膜１０８の側壁に形成された素子分離用絶縁膜を除去するが、トンネル絶縁膜１０２の側壁に形成された素子分離用絶縁膜は残留させ、ウィングスペーサＡを持つ素子分離用絶縁膜１２２を形成する。上述したように、ウェットエッチング工程を行って素子分離用絶縁膜１２２のＥＦＨ(Effective Field Hight)を調節すると同時に、トンネル絶縁膜１０２の側壁を保護するウィングスペーサＡを同時に形成することができる。
【００２９】
つぎに、図１０に示すように、素子分離用絶縁膜１２２を含んだ全体構造上にバッファ膜１２４を形成する。バッファ膜１２４は、後続のエッチング工程の際に素子分離用絶縁膜１２２とエッチング率の差異が大きいＳＯＧ方式で形成したＰＳＺ膜またはＨＳＱ膜で形成することが好ましい。一般に、ＦＮを用いたエッチング工程の際にＨＡＲＰ膜の場合には２Å／ｓｅｃのエッチング率を有し、ＰＳＺ膜の場合には７Å／ｓｅｃのエッチング率を有するが、アニーリング工程を行ってエッチング率の差異を制御することができる。バッファ膜１２４は、後続の化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing)工程の際にトレンチ１２０の上端部の空間によるパターンの崩壊を防止するために形成される。その後、窒化膜１０８が露出するようにＣＭＰ工程を行う。
【００３０】
そして、図１１に示す工程においては、露出した窒化膜およびバッファ酸化膜を順次エッチングして除去する。その後、バッファ膜はウェットまたはドライエッチング工程を用いて除去する。ウェットエッチング工程はＦＮを用いて行うことが好ましい。
【００３１】
その後、図示してはいないが、素子分離用絶縁膜１２２を含んだ全体構造上に誘電体膜およびコントロールゲート用導電膜を順次積層して形成する。
【００３２】
本発明の技術思想は、前記好適な実施形態によって具体的に述べられたが、これらの実施形態は発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で多様な変形実施が可能であることを理解できるであろう。また、それら実施形態は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施形態は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【図面の簡単な説明】
【００３３】
【図１】従来の技術に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図。
【図２】フラッシュメモリ素子のフローティングゲートの高さ、フローティングゲート間の距離によるインターフェアレンスとカップリング比との関係を示すグラフ。
【図３】本発明の実施形態に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図。
【図４】同実施形態における次工程を示す素子の断面図。
【図５】同実施形態における次工程を示す素子の断面図。
【図６】同実施形態における次工程を示す素子の断面図。
【図７】同実施形態における次工程を示す素子の断面図。
【図８】同実施形態における次工程を示す素子の断面図。
【図９】同実施形態における次工程を示す素子の断面図。
【図１０】同実施形態における次工程を示す素子の断面図。
【図１１】同実施形態における次工程を示す素子の断面図。
【符号の説明】
【００３４】
１００ 半導体基板
１０２ トンネル絶縁膜
１０４ 電子蓄積膜
１０６ バッファ酸化膜
１０８ 窒化膜
１１０ ハードマスク
１１２ 素子分離用マスク
１１４ 第１トレンチ
１１５ 第１酸化膜
１１６ スペーサ
１１８ 第２トレンチ
１２０ トレンチ
１２２ 素子分離用絶縁膜
１２４ バッファ膜
Ａ ウィングスペーサ
【特許請求の範囲】
【請求項１】
半導体基板の上部にトンネル絶縁膜および電子蓄積層を形成した後、前記電子蓄積層、前記トンネル絶縁膜および前記半導体基板の一部をエッチングしてトレンチを形成する段階と、
前記トレンチ内に絶縁膜を埋め込む段階と、
前記絶縁膜の上端部をエッチングしてＥＦＨを調節し、前記トンネル絶縁膜の側壁に前記絶縁膜を残留させてウィングスペーサを形成する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
半導体基板の上部にトンネル絶縁膜、電子蓄積層、およびハードマスクを順次形成する段階と、
前記ハードマスク、前記電子蓄積層、前記トンネル絶縁膜、および前記半導体基板の一部をエッチングしてトレンチを形成する段階と、
前記トレンチ内に絶縁膜を埋め込む段階と、
前記絶縁膜の上端部をエッチングしてＥＦＨを調節し、前記トンネル絶縁膜の側壁に前記絶縁膜を残留させてウィングスペーサを形成する段階と、
前記ウィングスペーサを含んだ全体構造上にバッファ膜を形成する段階と、
前記ハードマスクの上部が露出するように化学的機械的研磨工程を行う段階と、
前記ハードマスクおよび前記バッファ膜を除去する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項３】
前記トレンチを形成する段階は、
露出する前記半導体基板の素子分離領域をエッチングして第１トレンチを形成する段階と、
前記第１トレンチの側壁にスペーサを形成する段階と、
前記スペーサの間の前記素子分離領域に前記第１トレンチより幅が狭くてさらに深い第２トレンチを形成する段階と、
をさらに含むことを特徴とする請求項１又は２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記絶縁膜は、ステップカバレージに優れたＨＡＲＰ膜で形成することを特徴とする、請求項１又は２に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記絶縁膜は、ステップカバレージに優れたＳｉＯ２膜で形成することを特徴とする、請求項１又は２に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記絶縁膜を形成する段階の後、且つ前記ウィングスペーサを形成する段階の前に、熱処理工程を行う段階をさらに含むことを特徴とする、請求項１又は２に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項７】
前記熱処理工程は、Ｎ２ガス又はＨ２Ｏガスを用いて行うことを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記熱処理工程は、温度８００〜１０００℃の範囲で３０分〜１時間行うことを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記バッファ膜は、ＳＯＧ方式を用いたＰＳＺ膜又はＨＳＱ膜で形成することを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記バッファ膜除去工程は、ウェット又はドライエッチング工程を用いて行うことを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記ウェットエッチング工程は、ＦＮを用いて行うことを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記絶縁膜を埋め込む段階は、前記電子蓄積層より低い前記トレンチの下端部を埋め込むが、前記電荷蓄積層と同じ又はより高い上端部は前記トレンチの側壁部に形成することを特徴とする請求項１又は２に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記絶縁膜の平板は、３５０〜４５０Åの厚さで形成し、前記トレンチの側壁には１５０〜２００Åの厚さで形成することを特徴とする請求項１又は２に記載のフラッシュメモリ素子の製造方法。
【請求項１】
半導体基板の上部にトンネル絶縁膜および電子蓄積層を形成した後、前記電子蓄積層、前記トンネル絶縁膜および前記半導体基板の一部をエッチングしてトレンチを形成する段階と、
前記トレンチ内に絶縁膜を埋め込む段階と、
前記絶縁膜の上端部をエッチングしてＥＦＨを調節し、前記トンネル絶縁膜の側壁に前記絶縁膜を残留させてウィングスペーサを形成する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
半導体基板の上部にトンネル絶縁膜、電子蓄積層、およびハードマスクを順次形成する段階と、
前記ハードマスク、前記電子蓄積層、前記トンネル絶縁膜、および前記半導体基板の一部をエッチングしてトレンチを形成する段階と、
前記トレンチ内に絶縁膜を埋め込む段階と、
前記絶縁膜の上端部をエッチングしてＥＦＨを調節し、前記トンネル絶縁膜の側壁に前記絶縁膜を残留させてウィングスペーサを形成する段階と、
前記ウィングスペーサを含んだ全体構造上にバッファ膜を形成する段階と、
前記ハードマスクの上部が露出するように化学的機械的研磨工程を行う段階と、
前記ハードマスクおよび前記バッファ膜を除去する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項３】
前記トレンチを形成する段階は、
露出する前記半導体基板の素子分離領域をエッチングして第１トレンチを形成する段階と、
前記第１トレンチの側壁にスペーサを形成する段階と、
前記スペーサの間の前記素子分離領域に前記第１トレンチより幅が狭くてさらに深い第２トレンチを形成する段階と、
をさらに含むことを特徴とする請求項１又は２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記絶縁膜は、ステップカバレージに優れたＨＡＲＰ膜で形成することを特徴とする、請求項１又は２に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記絶縁膜は、ステップカバレージに優れたＳｉＯ２膜で形成することを特徴とする、請求項１又は２に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記絶縁膜を形成する段階の後、且つ前記ウィングスペーサを形成する段階の前に、熱処理工程を行う段階をさらに含むことを特徴とする、請求項１又は２に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項７】
前記熱処理工程は、Ｎ２ガス又はＨ２Ｏガスを用いて行うことを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記熱処理工程は、温度８００〜１０００℃の範囲で３０分〜１時間行うことを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記バッファ膜は、ＳＯＧ方式を用いたＰＳＺ膜又はＨＳＱ膜で形成することを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記バッファ膜除去工程は、ウェット又はドライエッチング工程を用いて行うことを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記ウェットエッチング工程は、ＦＮを用いて行うことを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記絶縁膜を埋め込む段階は、前記電子蓄積層より低い前記トレンチの下端部を埋め込むが、前記電荷蓄積層と同じ又はより高い上端部は前記トレンチの側壁部に形成することを特徴とする請求項１又は２に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記絶縁膜の平板は、３５０〜４５０Åの厚さで形成し、前記トレンチの側壁には１５０〜２００Åの厚さで形成することを特徴とする請求項１又は２に記載のフラッシュメモリ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−２７７７３６（Ｐ２００８−２７７７３６Ａ）
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願番号】特願２００７−３３６１９８（Ｐ２００７−３３６１９８）
【出願日】平成１９年１２月２７日（２００７．１２．２７）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願日】平成１９年１２月２７日（２００７．１２．２７）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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