【課題】ロジック回路を増やすことなく、第三者がメモリセルにアクセスできずかつ必要な場合にはいつでもアクセス可能なメモリセルを有する記憶装置を提供する。
【解決手段】本実施形態は、第１のメモリセルと、第２のメモリセルと、を有し、第２のメモリセルに設けられた第２のトランジスタの第２のチャネルが酸化物半導体膜からなる記憶装置であって、第２のメモリセルからのデータの読み出しは第２のトランジスタに紫外線を照射している時に行われる記憶装置によって解決する。 （もっと読む）

【課題】動作の信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置にメモリセルアレイ及び制御回路を設け、メモリセルアレイには、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体を設け、この積層体に積層方向に延びる貫通ホールを形成し、その内部にシリコンピラーを埋設し、電極膜とシリコンピラーとの間に電荷蓄積膜を設ける。これにより、電極膜とシリコンピラーとの交差部分毎にメモリセルが形成される。そして、制御回路は、フォーマット時に、全てのメモリセルに値「０」を書き込み、全てのメモリセルに対して値「０」を消去する動作を行い、積層体の最上段に形成されたメモリセルに記憶された値を読み出し、値「０」が読み出されたメモリセルについては、消去動作が不良であったと判定し、以後不使用とする。 （もっと読む）

【課題】集積度が高まった場合においても、読み出し電流の低下を抑制する３次元構造の半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳの各々は、２本の柱状部ＣＬｍｎ、及びそれらの下端を連結する連結部ＪＰｍｎを有するボディ半導体層ＳＣｍｎを有する。ビット線ＢＬ、ソース線ＳＬは、カラム方向を長手方向として交互に形成され、連結部ＪＰｍｎは、カラム方向を長手方向として形成される。メモリストリングＭＳは、基板上においてジグザグ状に形成され、１本の柱状部ＣＬｍｎに沿って形成される４個のメモリトランジスタＭＴｒに接続されるワード線ＷＬを共有する。 （もっと読む）

【課題】アナログ周辺回路に用いられる抵抗素子の材料などが設計変更されても、他の部分への設計変更が波及しない半導体記憶装置を提供する。
【解決手段】第１の絶縁膜１２上に形成された第１の導電体１３と、第１の導電体１３上に形成され第１の開口１９を有する第２の絶縁膜１４と、第２の絶縁膜１４上に形成され第１の開口１９を介して第１の導電体１３と導通する第２の導電体２０と、第２の導電体２０の上に形成された第３の絶縁膜２１と、第３の絶縁膜２１を貫通し第２の導電体２０に導通する第１のコンタクト２３と、第３の絶縁膜２１と第２の絶縁膜１４とを貫通して第１の導電体１３と導通する第２のコンタクト２２と、を有する抵抗素子を有する。配線の存在する層とは異なる層に存在する第２の絶縁膜１４の有する第１の開口１９の位置を変更すれば、第１のコンタクト２３と第２のコンタクト２２との間の抵抗値を変更することができる。 （もっと読む）

【課題】ゲート電極下で電荷蓄積層が分離した半導体装置と、容易に製造する方法を提供する。
【解決手段】半導体基板１０に設けられた２つの溝部１２と、２つの溝部１２のそれぞれの側面に設けられ、溝部１２の底面で分離された絶縁体からなる電荷蓄積層２４と、２つの溝部１２のそれぞれの底面の半導体基板１０に設けられたビットライン１４と、を具備し、半導体基板１０のうち、２つの溝部１２の一方の側面から２の溝部１２の間に設けられた凸部１３の上面を介し２つの溝部１２の他方の側面にかけてチャネル領域３０が形成される。 （もっと読む）

【課題】不揮発性半導体記憶装置を高集積化および高信頼度化する方法を提供する。
【解決手段】複数のメモリセルが、ウェル（ｐ型半導体領域１０２）よりも深く、Ｙ方向に延在した複数の素子分離（シリコン酸化膜１０３）によって区画された複数のアクティブ領域に形成されている。各メモリセルでは、ソース拡散層（ｎ^＋型半導体領域１１５）を貫通するようにウェル（ｐ型半導体領域１０２）にコンタクト１１６が設けられており、ビット線（メタル配線１１７）とソース拡散層（ｎ^＋型半導体領域１１５）とを電気的に接続するコンタクト１１６がウェル（ｐ型半導体領域１０２）とも電気的に接続されている。 （もっと読む）

【課題】電荷トラップ型の不揮発性半導体メモリの動作速度を向上させること。
【解決手段】不揮発性半導体メモリは、半導体基板１と、半導体基板１上にゲート絶縁膜１０を介して形成された第１ゲート電極ＷＧと、第１ゲート電極ＷＧの側方に形成され第１ゲート電極ＷＧから電気的に絶縁された第２ゲート電極ＣＧ１、ＣＧ２と、半導体基板１と第２ゲート電極ＣＧ１、ＣＧ２との間に少なくとも形成された電荷トラップ膜３０と、を備える。第１ゲート電極ＷＧは、ゲート絶縁膜１０に接触する下方部ＷＧ−Ｌと、下方部ＷＧ−Ｌの上に形成された上方部ＷＧ−Ｕと、を含む。上方部ＷＧ−Ｕと第２ゲート電極ＣＧ１、ＣＧ２との間隔は、下方部ＷＧ−Ｌと第２ゲート電極ＣＧ１、ＣＧ２との間隔より大きい。 （もっと読む）

【課題】ＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲からメモリ素子を保護し、且つ製造工程完了後は、メモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第２導電型ウェル１４に形成された第１の保護トランジスタ４１と、第１導電型ウェル１３に形成された第２の保護トランジスタ４２とを備えている。第２の保護トランジスタ４２の第４のソース・ドレイン拡散層２２Ｂは第２の拡散層２７と接し、第３のソース・ドレイン拡散層２２Ａは、第２導電型ウェル１４において第１の保護トランジスタ４１の第２のソース・ドレイン拡散層２１Ｂと接している。第１の保護トランジスタ４１の第１のソース・ドレイン拡散層２１Ａは、被保護素子電極３２と接する第１の拡散層２６と接している。 （もっと読む）

【課題】電荷保持能力を回復することが可能なフラッシュメモリを提供する。
【解決手段】フラッシュメモリ１０は、フラッシュメモリ回路が形成された半導体チップ１６と、フラッシュメモリ回路に対してアニーリング処理を行うヒータ１３と、を備える。また、フラッシュメモリ１０は、フラッシュメモリ回路の温度を計測する温度センサ１１と、温度センサの検出値に基づいて所定のアニーリング条件に従ってヒータを制御する制御部１５と、を備えてもよい。 （もっと読む）

【課題】フローティングゲート間のインターフェアレンス効果を減少させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】トンネル絶縁膜１０２の側壁を保護ウィングスペーサＡを持つ素子分離用絶縁膜１２２を形成する。次に、露出した窒化膜１０８およびバッファ酸化膜１０６を順次エッチングして除去する。その後、バッファ膜１２４はウェットまたはドライエッチング工程を用いて除去する。ウェットエッチング工程は好ましくはＦＮを用いて行う。その後、素子分離用絶縁膜１２２を含んだ全体構造上に誘電体膜およびコントロールゲート用導電膜を順次積層して形成する。 （もっと読む）

【課題】２層ゲート構造と１層ゲート構造を有する半導体記憶装置において１層ゲート構造を有する回路素子のゲート電極と基板間の電気的短絡を防止する。
【解決手段】本発明は、１層ゲート構造を有する選択ゲートトランジスタ及びＭＯＳトランジスタの下層ゲート電極層２３ｂ、２３ｃの膜厚をメモリセルトランジスタの浮遊ゲート電極層２３ａの膜厚より厚くすることにより、第２電極間絶縁層２４ｂ、２４ｃに開口部２８ｂ、２８ｃを形成する際のエッチングにより下層ゲート電極層２３ｂ、２３ｃを貫通しゲート絶縁層２２ｂ、２２ｃの上面が露出されることを防止する。従って、後の下層ゲート電極層２３ｂ、２３ｃの露出表面に形成された自然酸化膜を除去する際にゲート絶縁層２２ｂ、２２ｃが同時に除去されることがなく、選択ゲートトランジスタ及びＭＯＳトランジスタのゲート電極ＳＧ、ＴＧと半導体基板２１との電気的ショートを防止することができる。 （もっと読む）

【課題】動作特性及び信頼性の向上した新規な構造の半導体装置及びその作製方法を提供する。
【解決手段】基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、を有する。半導体層は局所的に薄膜化され、薄膜化された領域にチャネル形成領域が設けられており、第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆う。 （もっと読む）

【課題】セル特性の分散を減少させることができるＮＡＮＤ型フラッシュメモリ不揮発性記憶素子の形成方法を提供する。
【解決手段】広い間隔で配列された第１マスクパターン１２０ｄ、１２０ｃ、１２０ｓを形成した後に、間隔調節膜１３０をコンフォーマルに形成し、間隔調節膜１３０により第１マスクパターン１２０ｄ、１２０ｃ、１２０ｓの間に各々定義される溝１３２、１３４を充填する第２マスクパターン１４０ｃ、１４０ｇを形成する。これにより、接地選択ゲートライン１４０ｇ、セルゲートライン１４０ｃ及びストリング選択ゲートライン１２０ｓが全て等間隔で配列されるように形成することができる。 （もっと読む）

【課題】低いビットラインコンタクト抵抗を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】第１及び第２フィン１０５ａ，１０５ｂを備え、第１導電型を有する半導体基板と、第１及び第２フィンの一端を連結する共通ビットライン電極１６０ａ，１６０ｂと、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる複数の制御ゲート電極１５０と、共通ビットライン電極１６０ａ，１６０ｂと複数の制御ゲート電極１５０との間に配置され、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極１５５ａと、第１ストリング選択ゲート電極と複数の制御ゲート電極との間に配置され、第１及び第２フィンの一側面を覆い、第１及び第２フィン上を横切って延びる第２ストリング選択ゲート電極１５５ｂと、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】特に、横方向および斜め方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体層１０に設けられた半導体素子と、
前記半導体素子の周囲に設けられた遮光壁５０と、
前記半導体素子に電気的に接続された配線層２６であって、前記遮光壁５０の設けられていない開孔５２から該遮光壁５０の外側に延伸された配線層２６と、を含み、
前記配線層２６は、前記開孔５２に位置している第１部分２６Ａと、該開孔の外側に位置し該第１部分２６Ａと比して大きい幅を有する第２部２６Ｂ分と、を含むパターンを有し、
前記第２部分２６Ｂの幅は、前記開孔５２の幅と同一以上の幅である。 （もっと読む）

【課題】低消費電力で且つデータを高速に伝達可能な半導体装置及びメモリ回路システムを提供すること。
【解決手段】同一のパッケージ内に複数の半導体チップ３−０〜３−３を備えた半導体装置１であって、複数の前記半導体チップ３−０〜３−３と、前記パッケージ内に設けられた前記半導体チップ３−０〜３−３の数を記憶する記憶装置２６とを具備し、前記半導体チップ３−０〜３−３の各々は、データを記憶するメモリセルを有するメモリセルアレイ１０と、前記メモリセルアレイ１０から読み出されたデータを前記半導体チップ３−０〜３−３の外部へ出力する出力バッファ２４と、前記記憶装置２６に記憶された前記半導体チップ３−０〜３−３の数に応じて、前記出力バッファ２４の駆動力を制御する制御回路２５とを備える。 （もっと読む）

【課題】 誘電体膜を高誘電物質で形成したＳＡＮＯＳ構造のゲートエッチングの際、窒化膜をウェットエッチング工程で除去することにより、トンネル酸化膜損失を最小化し、半導体基板の損傷を防止してセル特性を向上させることが可能な半導体素子のゲート形成方法の提供。
【解決手段】 半導体基板の上部にトンネル酸化膜、窒化膜、誘電体膜、ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を形成する段階と、前記ハードマスク膜、タングステンシリサイド膜、ポリシリコン膜および誘電体膜の所定の領域を順次エッチングし、コントロールゲートパターンを形成すると同時に窒化膜を露出させる段階と、前記コントロールゲートパターンの両側壁に熱酸化工程を行って酸化膜を形成する段階と、前記露出した窒化膜をウェットエッチング工程によって除去してトンネル酸化膜を露出させる段階とを含む、半導体素子のゲート形成方法を提供する。 （もっと読む）

【課題】 エージングデバイスの寿命の製造ばらつきを制御し、不良ビットの影響を取り除く。
【解決手段】 複数の経時変化デバイス２５１の出力端子に接続された２層ゲート構造のトリミング用トランジスタ２５２と、トランジスタ２５２に第１，第２の端子が接続された演算回路２５３と、演算回路２５３の第３端子に接続されたメモリ領域２５４と、演算回路２５３の第４端子と接続され、各々の演算回路２５３の第４端子に現れる出力信号を合算する合算回路と、合算回路の出力信号と参照信号とを比較するセンス回路２５５とを備えた半導体集積回路であって、演算回路２５３は、経時変化デバイス２５１の出力信号とメモリ領域２５４に記憶された信号レベルとを比較し、出力信号が信号レベルで規定される範囲外の場合に、トランジスタ２５２をオフするために電荷の注入又は放出を行う。 （もっと読む）

ＮＡＮＤタイプの不揮発性メモリが、抑止されたメモリ素子に対するプログラム外乱の発生率を減少させるようにプログラムされる。これは、プログラム外乱を低減するための昇圧により行われるが、ワード線の位置によっては昇圧による効果が減少してしまう。このため、メモリ素子をプログラムするワード線の順序を、上位のワード線が残りのワード線と異なる順序で最初にプログラムされるように調整する。加えて、上位のワード線に対して自己昇圧法を用い、これ以外のワード線に対しては消去領域自己昇圧法またはその変更法を用いることが可能である。さらに、第１のワード線と接続されている素子より後にプログラムされる不揮発性記憶素子に対しては、自己昇圧法を用いる前に、抑止されているメモリ素子のチャネルを予備充電してもよい。
（もっと読む）

【課題】寄生インタフェース抵抗に対する影響を極力抑えることにより、安定した値を有するバー抵抗を測定することが可能なバー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法を提供する。
【解決手段】半導体基板２０に形成されてアクティブ領域を限定する素子分離膜２３と、素子分離膜２３の表面内にトレンチ構造に埋め込まれるバー抵抗測定用の浮遊ゲートと、バー抵抗測定用の浮遊ゲートのある領域上に形成される制御ゲートパターンと、前記バー抵抗測定用の浮遊ゲートと前記制御ゲートパターンとの間に挟まれる誘電体膜２７と、制御ゲートパターンの両側において前記バー抵抗測定用の浮遊ゲートに接続され、前記制御ゲートパターンとは絶縁されるバー抵抗測定用のコンタクト３０とを含む。 （もっと読む）