半導体装置およびその製造方法
【課題】 閾値変調が抑制され、かつ、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極−アシストゲート電極間の絶縁性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置は、半導体基板10と、半導体基板10の主表面上にゲート絶縁膜42を介して複数形成された電荷蓄積用のフローティングゲート電極FGと、半導体基板10の主表面上における複数のフローティングゲート電極FG間に形成されたアシストゲート電極AGと、フローティングゲート電極FG上からアシストゲート電極AG上にONO膜である絶縁膜70を介して設けられるコントロールゲート電極CGとを備え、複数のフローティングゲート電極FG間にエアギャップ50Vが形成され、フローティングゲート電極FG−アシストゲート電極AG間にエアギャップ60Vが形成されている。
【解決手段】 半導体装置は、半導体基板10と、半導体基板10の主表面上にゲート絶縁膜42を介して複数形成された電荷蓄積用のフローティングゲート電極FGと、半導体基板10の主表面上における複数のフローティングゲート電極FG間に形成されたアシストゲート電極AGと、フローティングゲート電極FG上からアシストゲート電極AG上にONO膜である絶縁膜70を介して設けられるコントロールゲート電極CGとを備え、複数のフローティングゲート電極FG間にエアギャップ50Vが形成され、フローティングゲート電極FG−アシストゲート電極AG間にエアギャップ60Vが形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、電荷蓄積用のフローティングゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【0002】
不揮発性メモリセルを有する半導体装置が従来から知られている。
たとえば、特開2005−85903号公報においては、フローティングゲート電極およびコントロールゲート電極とともに、アシストゲート電極を有する不揮発性メモリセルを有する半導体装置が開示されている。ここで、フローティングゲート電極は、電荷蓄積用の電極である。
【特許文献1】特開2005−85903号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
不揮発性半導体記憶装置であるフラッシュメモリにおいては、フローティングゲート電極に蓄積された電荷量に応じて各メモリセルにおける閾値電圧が変化することをメモリ情報として利用している。しかしながら、デバイスの微細化に伴なって、データ読み出し時に着目するフローティングゲート電極の電位が、その周囲のフローティングゲート電極の影響を受けやすくなる。この結果、データ読み出し時に着目する閾値電圧が変動する場合がある。これは、閾値変調と呼ばれる現象である。閾値変調が生じることにより、メモリ情報の誤判定が生じやすくなる。
【0004】
また、上記とは異なる観点では、デバイスの微細化に伴なって、アシストゲート電極とフローティングゲート電極との間の絶縁性の確保がより重要な課題となっている。これに対し、たとえば、アシストゲート電極−フローティングゲート電極間の絶縁膜の膜質を変更する(たとえばTEOS酸化膜に代えてHTO:High Temperature Oxideを用いる)ことなどが試みられている。しかしながら、膜厚の制御性が悪いことによりセル動作が不安定化したり、スループットが悪いことにより生産性が低下したりする場合がある。
【0005】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の1つの目的は、閾値変調が抑制された半導体装置およびその製造方法を提供することにあり、他の目的は、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極−アシストゲート電極間の絶縁性を向上させた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明に係る半導体装置は、1つの局面では、半導体基板と、半導体基板の主表面上にゲート絶縁膜を介して複数形成された電荷蓄積用の第1ゲート電極と、半導体基板の主表面上における複数の第1ゲート電極間に形成された第2ゲート電極と、第1ゲート電極上から第2ゲート電極上に絶縁膜を介して設けられる第3ゲート電極とを備え、複数の第1ゲート電極間、および、第1と第2ゲート電極間の少なくとも一方に空隙(エアギャップ)が形成されている。
【0007】
本発明に係る半導体装置は、他の局面では、半導体基板と、半導体基板の主表面上にゲート絶縁膜を介して複数形成され、半導体基板に反転層を形成することが可能なアシストゲート電極と、半導体基板の主表面上における複数のアシストゲート電極間に位置する部分に複数形成された、電荷蓄積用のフローティングゲート電極と、アシストゲート電極上から前記フローティングゲート電極上に絶縁膜を介して設けられるコントロールゲート電極と、半導体基板における複数のフローティングゲート電極間に位置する部分に形成された不純物領域とを備え、不純物領域上に空隙(エアギャップ)が形成されている。
【0008】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を介して第1導電膜を形成する工程と、第1導電膜上に第1絶縁膜を形成する工程と、第1導電膜および第1絶縁膜をパターニングする工程と、第1導電膜および第1絶縁膜の側壁上に第2絶縁膜としてのサイドウォール絶縁膜を形成する工程と、半導体基板の主表面上からサイドウォール絶縁膜横に第2導電膜を形成する工程と、第2導電膜上に第3絶縁膜を形成する工程と、第3絶縁膜上に第3導電膜を形成する工程と、第3導電膜をパターニングする工程と、第1と第2絶縁膜の少なくとも一方を除去して空隙(エアギャップ)を形成する工程とを備える。
【発明の効果】
【0009】
本発明によれば、1つの効果として、半導体装置の閾値変調が抑制され、他の効果として、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極−アシストゲート電極間の絶縁性を向上させることができる。
【発明を実施するための最良の形態】
【0010】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【0011】
(実施の形態1)
図1は、実施の形態1に係る半導体装置1を示した上面図である。図1を参照して、本実施の形態に係る半導体装置1は、AG(Assist Gate)−AND型のフラッシュメモリ(不揮発性半導体記憶装置)であって、メモリセルアレイ部を有するメモリセル領域(図1に示される領域)と、メモリセル領域の周辺に配置された周辺回路部とを備える。メモリセルアレイ部は、電荷蓄積用の孤立パターンであるフローティングゲート電極FG(第1ゲート電極)と、半導体基板上にビット線としての反転層を形成するためのアシストゲート電極AG(第2ゲート電極)と、ワード線としてのコントロールゲート電極CG(第3ゲート電極)とを有する。アシストゲート電極AGは、フローティングゲート電極FGの両側に形成されている。コントロールゲート電極CGは、フローティングゲート電極FG上からアシストゲート電極AG上に形成されている。そして、アシストゲート電極AGと、コントロールゲート電極CGとは、互いに交差(ほぼ直交)するように形成されている。なお、アシストゲート電極AGの幅は、たとえば65nm程度である。
【0012】
アシストゲート電極AGに電圧が印加されると、半導体基板上におけるアシストゲート電極AGの直下にソース/ドレインとしての反転層(図示せず)が形成される。メモリセルアレイ部の周辺には、共通ドレインおよびスイッチングMOS部(図示せず)が設けられており、スイッチングMOS部がON状態になることにより、共通ドレインとアシストゲート電極AG下部の反転層とが電気的に接続される。アシストゲート電極AGと、コントロールゲート電極CGとは、それぞれコンタクト部(図示せず)を介して上層配線(図示せず)と接続されている。なお、図1中の矢印は、データ読み出し時の電流の流れの一例を示す。データ読み出し動作の詳細については後述する。
【0013】
図2〜図5は、それぞれ、図1中のII−II断面,III−III断面,IV−IV断面,V−V断面を示す。図2を参照して、たとえばシリコンからなる半導体基板10上にn型埋込み領域20およびpウエル30が形成されている。アシストゲート電極AGおよびフローティングゲート電極FGは、それぞれ、たとえばSiO2膜からなるゲート絶縁膜40(41,42)を介してpウエル30上に形成されている。アシストゲート電極AG上には、エアギャップ50Vが形成されている。また、フローティングゲート電極FGとアシストゲート電極AGとの間には、エアギャップ60Vが形成されている。そして、フローティングゲート電極FG上からアシストゲート電極AG上に、酸化膜−窒化膜−酸化膜の積層構造を有するONO(Oxide−Nitride−Oxide)膜である絶縁膜70が形成されている。絶縁膜70上に、ポリシリコン膜CG1およびシリサイド膜CG2を含み、矢印DR1方向に延在するコントロールゲート電極CGが形成され、コントロールゲート電極CG上に、絶縁膜80が形成されている。図3〜図5を参照して、アシストゲート電極AGの延在方向(矢印DR2方向)に並ぶ複数のコントロールゲート電極CGの間には絶縁膜90が形成され、該絶縁膜90内にはエアギャップ90Vが形成されている。そして、絶縁膜80,90を覆うように層間絶縁膜100が形成されている。層間絶縁膜100上には上層配線(図示せず)が設けられる。
【0014】
ところで、データ読み出し時に着目するフローティングゲート電極FGの電位が、その周囲のフローティングゲート電極FGの影響を受けることにより、閾値電圧の変動が発生する場合がある(閾値変調)。本実施の形態に係る半導体装置1における各メモリセルは、後述するように、多値のデータを記憶するものであるため、半導体装置1において閾値変調を抑制することは非常に重要である。また、上記とは異なる観点では、半導体装置1において、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることは重要である。
【0015】
これに対し、本実施の形態に係る半導体装置1においては、エアギャップ50V,60Vが形成されることにより、複数のフローティングゲート電極FGの間に形成される容量を低減することができるので、閾値変調が抑制される。併せて、エアギャップ90Vが形成されることにより、フローティングゲート電極FGの周囲を囲むようにエアギャップが形成されるので、閾値変調がさらに抑制される。また、フローティングゲート電極FG−アシストゲート電極AG間にエアギャップ60Vが形成されることにより、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0016】
次に、フラッシュメモリである半導体装置1の書込み、読み出しおよび消去の動作について、図1〜図5を参照しながら説明する。
【0017】
データ書込み時には、所定のアシストゲート電極AGに電圧が印加される。これにより所定のメモリセル(選択メモリセル)が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“00”/“01”/“10”/“11”などのような4つ以上の値が記憶可能である。したがって、1つのメモリセルで2つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【0018】
データ書込み動作においては、選択メモリセルが接続されるコントロールゲート電極CGに、たとえば15V程度の電圧が印加され、それ以外のコントロールゲート電極CGに、たとえば−2V程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極AGに、たとえば5V程度の電圧が印加され、ドレイン形成用のアシストゲート電極AG(たとえば、ソース形成用のアシストゲート電極AGに隣接するアシストゲート電極AG)に、たとえば8V程度の電圧が印加される。これにより、これらのアシストゲート電極AGに対向する半導体基板10の主表面上(pウエル30上)にソース/ドレインとなる反転層(図示せず)が形成される。一方で、上記以外のアシストゲート電極AGには、たとえば−2V程度の電圧が印加されており、これらのアシストゲート電極AGに対向する半導体基板10の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば4.5V程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば0V程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば2V程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜42を介してフローティングゲート電極FGに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極FGへの電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【0019】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるコントロールゲート電極CGに、たとえば2〜5V程度の電圧が印加され、それ以外のコントロールゲート電極CGに、たとえば−2V程度の電圧が印加される。また、選択メモリセルにおけるソース/ドレイン形成用のアシストゲート電極AGに、たとえば4V程度の電圧が印加される。これにより、選択メモリセルにおけるソース/ドレインが形成される。一方、非選択メモリセルにおけるソース/ドレイン形成用のアシストゲート電極AGに、たとえば−2V程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース/ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば1V程度の電圧が印加される。一方、他のビット線に、たとえば0V程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば0V程度の電圧が印加される。ここで、フローティングゲート電極FGの蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【0020】
データ消去動作においては、選択対象のワード線に負電圧(たとえば−16V程度)が印加される一方で、半導体基板10(pウエル30)に正の電圧が印加される。なお、アシストゲート電極AGには0V程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極FGから半導体基板10に電荷が放出される。該放出は、F−N(Fowlor Nordheim)トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【0021】
次に、図1〜図5に示す半導体装置の製造プロセスについて説明する。
図6〜図13は、それぞれ、半導体装置1の製造方法における第1〜第8工程を示した断面図である。
【0022】
図6を参照して、よく用いられるイオン注入法などを用いて半導体基板10上にたとえばリン(P)が選択的に注入されることにより、n型埋込み領域20が形成される。そして、よく用いられるイオン注入法などにより、たとえばホウ素(B)が選択的に注入されることにより、pウエル30が形成される。そして、pウエル30上に、たとえば二酸化シリコン換算膜厚で8.5nm程度の厚さになるように、ゲート絶縁膜41が形成される。ゲート絶縁膜41は、たとえばISSG(In−Situ Steam Generation)酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜41上に、50nm程度の厚さになるように、多結晶シリコンなどからなる導電膜AG0(第1導電膜)がCVD(Chemical Vapor Deposition)法などを用いて形成される。この導電膜AG0は、アシストゲート電極AG用の導電膜である。そして、導電膜AG0上に、70nm程度の厚みを有する窒化シリコン膜からなる絶縁膜50(第1絶縁膜)が形成される。絶縁膜50は、CVD法などにより形成される。さらに、絶縁膜50上にTEOS酸化膜などからなる絶縁膜55が堆積される。絶縁膜55上には、ハードマスク膜(図示せず)および反射防止膜(図示せず)を介して、レジスト膜RMが形成される。
【0023】
次に、上述したハードマスク膜をマスクとして、図7に示すように、絶縁膜50,55がパターニングされる。そして、図8に示すように、導電膜AG0がパターニングされてアシストゲート電極AGが形成される。
【0024】
図9を参照して、ゲート絶縁膜41上から絶縁膜55上に、30nm程度の厚みを有する、たとえば窒化シリコン膜からなる絶縁膜60が形成される。その後、図10に示すように、絶縁膜60がエッチバックされる。これにより、アシストゲート電極AGから絶縁膜55の側壁上にサイドウォール絶縁膜である絶縁膜60(第2絶縁膜)が形成される。また、ゲート絶縁膜41の一部が除去されてpウエル30が露出する。pウエル30が露出した部分には、再度ゲート絶縁膜42が形成される。ゲート絶縁膜42は、データ書き込み時/消去時に電荷を通過させるトンネル酸化膜となる。図11を参照して、ゲート絶縁膜42上から絶縁膜55上に、多結晶シリコンなどからなる導電膜FG0(第2導電膜)がCVD法などを用いて形成される。この導電膜FG0は、フローティングゲート電極FG用の導電膜である。その後、図12に示すように、導電膜FG0の厚みが減じられる。これにより、絶縁膜60間に導電膜FG0が埋め込まれる。そして、図13に示すように、絶縁膜55と、絶縁膜50の一部とが除去される。また、絶縁膜50よりも上方に位置する絶縁膜60も除去される。
【0025】
図14は、半導体装置1の製造方法における、図13に示す工程に続く第9工程を示した断面図である。また、図15,図16は、半導体装置1の製造方法における第10工程を示した図であり、それぞれ、図14におけるXV−XV断面,XVI−XVI断面に対応する。
【0026】
図14を参照して、絶縁膜50から導電膜FG0を覆うように、絶縁膜70(第3絶縁膜)が形成される。絶縁膜70は、たとえばその厚みがそれぞれ5nm,8nm,5nm程度である酸化膜−窒化膜−酸化膜の積層構造(ONO膜構造)を有する。その後、絶縁膜70上にポリシリコン膜CG10およびシリサイド膜CG20を含む導電膜CG0(第3導電膜)が形成される。導電膜CG0は、コントロールゲート電極CG用の導電膜である。さらに、導電膜CG0上に、たとえばSiO2膜などからなる絶縁膜80が形成される。図15,図16を参照して、絶縁膜80が形成された後、導電膜CG0がパターニングされることにより、コントロールゲート電極CGが形成される。
【0027】
図17,図18は、半導体装置の製造方法における第11工程を示した図である。なお、図17は、図15に対応する断面を示し、図18は、図16に対応する断面を示す。そして、図19は、図17におけるXIX−XIX断面を示す図である。
【0028】
図17〜図19を参照して、コントロールゲート電極CGをマスクとして絶縁膜70および導電膜FG0がパターニングされ、孤立パターンであるフローティングゲート電極FGが形成される。そして、各コントロールゲート電極CG間に露出した絶縁膜70の側壁に酸化処理が施される。これにより、絶縁膜70に含まれる窒化膜が露出しなくなるため、後述する熱燐酸処理後も、フローティングゲート電極FG−コントロールゲート電極CG間にはONO構造を有する絶縁膜70が残存する。
【0029】
図20は、半導体装置1の製造方法における第12工程を示した図であり、図19に対応する断面を示す。図20を参照して、導電膜CG0が除去された領域において、絶縁膜60上に残存した絶縁膜70が除去される。
【0030】
再び図2〜図5を参照して、窒化シリコン膜を選択的に除去するプロセス(たとえば熱燐酸処理)により、絶縁膜50,60が選択的に除去されてエアギャップ50V,60Vが形成される。そして、パターニングされたコントロールゲート電極CG内に絶縁膜90が埋め込まれる。ここで、たとえば成膜温度やプラズマ発生源のパワーを調整することにより、絶縁膜90内にエアギャップ90Vが形成される。これにより、フローティングゲート電極FGの周囲を囲むようにエアギャップが形成される。その後、絶縁膜80,90上に層間絶縁膜100が形成される。
【0031】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置1は、半導体基板10と、半導体基板10の主表面上にゲート絶縁膜42を介して複数形成された電荷蓄積用の「第1ゲート電極」としてのフローティングゲート電極FGと、半導体基板10の主表面上における複数のフローティングゲート電極FG間に形成された「第2ゲート電極」としてのアシストゲート電極AGと、フローティングゲート電極FG上からアシストゲート電極AG上にONO膜である絶縁膜70を介して設けられる「第3ゲート電極」としてのコントロールゲート電極CGとを備え、複数のフローティングゲート電極FG間に「空隙」としてのエアギャップ50Vが形成され、フローティングゲート電極FG−アシストゲート電極AG間に「空隙」としてのエアギャップ60Vが形成されている。
【0032】
また、本実施の形態に係る半導体装置の製造方法は、半導体基板10の主表面上にゲート絶縁膜41を介して「第1導電膜」としての導電膜AG0を形成する工程と、導電膜AG0上に「第1絶縁膜」としての絶縁膜50を形成する工程(以上、図6)と、導電膜AG0および絶縁膜50をパターニングする工程(図7,図8)と、導電膜AG0および絶縁膜50の側壁上に「第2絶縁膜」としての絶縁膜60を形成する工程(図9,図10)と、半導体基板10の主表面上からサイドウォール絶縁膜である絶縁膜60横に「第2導電膜」としての導電膜FG0を形成する工程(図11〜図13)と、導電膜FG0上に「第3絶縁膜」としての絶縁膜70を形成する工程と、絶縁膜70上に「第3導電膜」としての導電膜CG0を形成する工程(以上、図14)と、導電膜CG0をパターニングする工程(図15〜図18)と、絶縁膜50および絶縁膜60を除去して「空隙」としてのエアギャップ50V,60Vを形成する工程(図2)とを備える。
【0033】
なお、上記製造方法は、パターニングされた導電膜CG0内に「埋込み絶縁膜」としての絶縁膜90を形成する工程をさらに備える。ここで、絶縁膜90を形成する際に、該絶縁膜90内に「空隙」としてのエアギャップ90Vが形成される。
【0034】
なお、本実施の形態においては、窒化膜を選択的に除去することでエアギャップ50V,60Vが形成されている。上述したように、窒化膜を除去する前に、ONO膜である絶縁膜70の側壁に酸化処理が施されているため、絶縁膜70は窒化膜が除去された後も当初の状態のまま残存する。この結果、フローティングゲート電極FGおよびアシストゲート電極AGと、コントロールゲート電極CGとの間の絶縁性が保たれる。
【0035】
本実施の形態によれば、閾値変調を抑制することができる。また、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極FG−アシストゲート電極AG間の絶縁性を向上させることができる。
【0036】
(実施の形態2)
図21は、実施の形態2に係る半導体装置1を示した断面図である。図21を参照して、本実施の形態に係る半導体装置1は、実施の形態1に係る半導体装置1の変形例であって、アシストゲート電極AG上に絶縁膜50が残存していることを特徴とする。この場合、絶縁膜50は、たとえばシリコン酸化膜により形成される。
【0037】
本実施の形態においても、実施の形態1と同様に、エアギャップ60Vが形成されることにより、閾値変調を抑制し、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0038】
(実施の形態3)
図22は、実施の形態3に係る半導体装置1を示した断面図である。図22を参照して、本実施の形態に係る半導体装置1は、実施の形態1に係る半導体装置1の変形例であって、フローティングゲート電極FG−アシストゲート電極AG間に絶縁膜60が残存していることを特徴とする。この場合、絶縁膜60は、たとえばシリコン酸化膜により形成される。
【0039】
本実施の形態においても、実施の形態1と同様に、エアギャップ50Vが形成されることにより、閾値変調を抑制することができる。
【0040】
(実施の形態4)
図23は、実施の形態4に係る半導体装置1を示した上面図である。図23を参照して、本実施の形態に係る半導体装置1は、実施の形態1〜3に係る半導体装置の変形例であって、複数のアシストゲート電極AG間にビット線としてのn+不純物領域Nが形成されている点を特徴とする。そして、本実施の形態に係る半導体装置1においては、アシストゲート電極AGによって形成される反転層と、n+不純物領域Nとがビット線として利用される。なお、アシストゲート電極AGの幅は、たとえば65nm程度である。
【0041】
図24,図25は、それぞれ、図23におけるXXIV−XXIV,XXV−XXV断面図である。図24を参照して、アシストゲート電極AGおよびフローティングゲート電極FGは、それぞれ、ゲート絶縁膜141,142を介してたとえばシリコンからなる半導体基板110上に形成されている。半導体基板110におけるフローティングゲート電極FGに隣接する部分には、不純物領域D(不純物拡散層)が形成されている。不純物領域Dは、n+不純物領域Nと、p+ポケット層Pとを含む。アシストゲート電極AG上には、エアギャップ150Vが形成されている。また、フローティングゲート電極FGとアシストゲート電極AGとの間には、エアギャップ160Vが形成されている。そして、フローティングゲート電極FG上からアシストゲート電極AG上に、酸化膜−窒化膜−酸化膜の積層構造を有するONO膜である絶縁膜170が形成されている。絶縁膜170上に、ポリシリコン膜CG1およびシリサイド膜CG2を含むコントロールゲート電極CGが形成され、コントロールゲート電極CG上に、絶縁膜180が形成されている。図25を参照して、アシストゲート電極AGの延在方向に並ぶ複数のコントロールゲート電極CGの間には、エアギャップ190Vが形成されている。そして、絶縁膜180およびエアギャップ190Vを覆うように層間絶縁膜200が形成されている。層間絶縁膜200上には上層配線(図示せず)が設けられる。また、図24に示すように、不純物領域D上にエアギャップ220Vが形成されている。
【0042】
ゲート絶縁膜141は、たとえば酸化シリコン膜(SiO2膜)からなり、その膜厚は、たとえば8nm程度である。ゲート絶縁膜142は、フローティングゲートFGのトンネル絶縁膜として機能する絶縁膜であり、たとえば、酸窒化シリコン(SiON)膜や酸化シリコン膜などから形成される。そして、ゲート絶縁膜142の膜厚は、たとえば10nm程度である。すなわち、ゲート絶縁膜141は、ゲート絶縁膜142より薄く形成される。
【0043】
図25に示すように、半導体基板110における不純物領域DとアシストゲートAGとの間には、凹部が形成される。図25に示される断面においては、コントロールゲート電極CGが形成されていないため、後述する書き込み/読み出し動作時に、非選択メモリセルにおいて、アシストゲート電極AG下に形成される反転層と不純物領域Dとの間のリークを抑制するための逆バイアス電圧を印加することができない。これに対し、上記凹部が形成されることにより、アシストゲート電極AG下に形成された反転層と不純物領域Dとがより確実に電気的に分離される。
【0044】
次に、フラッシュメモリである半導体装置1の書込み、読み出しおよび消去の動作について、図23〜図25を参照しながら説明する。
【0045】
データ書込み時には、選択メモリセルが接続されているコントロールゲート電極CGに、たとえば16V程度の電圧が印加される。そして、それ以外のコントロールゲートCGに、たとえば、−2V程度の電圧が印加される。また、選択メモリセルにおけるドレインとなるn+不純物領域Nに、たとえば4.5V程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなるn+不純物領域N(たとえば、ドレインとなるn+不純物領域Nに隣接するn+不純物領域N)に、たとえば0V程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなるn+不純物領域Nに、たとえば2V程度の電圧が印加される。これにより、選択メモリセルにおいては、ドレインからソースに向かって書込み用の電流が流れ、ソース側のn+不純物領域Nに蓄積された電荷がゲート絶縁膜142を介してフローティングゲート電極FGに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極FGへの電荷の注入は行なわれない。したがって、所定のメモリセルに選択的にデータの書込みが行なわれる。なお、フローティングゲート電極FGは、実施の形態1と同様に、多値のデータを記憶することができる。
【0046】
ここで、選択メモリセルにおけるソース/ドレインとなるn+不純物領域Nの間に形成されたアシストゲート電極AGには、たとえば0V〜1V程度の電圧が印加される。これにより、アシストゲートAG下に位置する半導体基板110の主表面上に反転層(図示せず)が形成される。この反転層は、データの書込み動作の際に、ホットエレクトロンを効率的に生成し、選択メモリセルにおけるフローティングゲート電極FGに低いチャネル電流で高速にデータを書き込むことを補助するものである。これにより、データ書込み動作に際して、アシストゲート電極AG下と、フローティングゲート電極FG下との間で大きなポテンシャルドロップが生じ、効率的にホットエレクトロンを生成することができる。そして、低いチャネル電流で高速書込みを行なうことができる。
【0047】
データ読み出し動作においては、選択メモリセルが接続されるコントロールゲート電極CGに、たとえば2V〜5V程度の電圧が印加され、それ以外のコントロールゲート電極CGに、たとえば−2V程度の電圧が印加される。また、選択メモリセルにおけるドレイン形成用のアシストゲート電極AGに、たとえば4.5V程度の電圧が印加される。これにより、選択メモリセルにおけるドレインとなる反転層が形成される。一方、非選択メモリセルにおけるドレイン形成用のアシストゲート電極AGに、たとえば−2V程度の電圧が印加される。これにより、非選択メモリセルにおいては、ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。さらに、選択メモリセルにおけるソースとなるn+不純物拡散層Nに、たとえば0V程度の電圧がされ、選択メモリセルにおけるドレインとなる反転層に、たとえば1V程度の電圧が印加される。ここで、選択メモリセルにおけるフローティングゲート電極FG内に蓄積された電荷量によって閾値電圧が変化するため、n+不純物領域Nと反転層との間を流れる電流の状況から該メモリセルのデータを判別することができる。
【0048】
なお、本実施の形態に係る半導体装置1においては、読み出し動作時にソースとなるビット線として、n+不純物領域Nが用いられる。一般に、不純物拡散層の抵抗(たとえば、700kΩ以上800kΩ以下程度)は反転層の抵抗(たとえば、3〜4MΩ程度)よりも低いため、読み出し動作時に、ソースにおける電位の変化量を小さくすることができる。この結果、選択メモリセルの位置によって閾値電圧が変動することが抑制される。そして、読出し動作の信頼性が向上する。
【0049】
データ消去動作においては、選択対象のワード線に負電圧(たとえば−16V程度)が印加される一方で、半導体基板110に正の電圧が印加される。なお、アシストゲート電極AGには0V程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極FGから半導体基板110に電荷が放出される。該放出は、F−N(Fowlor Nordheim)トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【0050】
次に、図23〜図25に示す半導体装置の製造プロセスについて説明する。
図26〜図39は、それぞれ、半導体装置1の製造方法における第1〜第14工程を示した断面図である。
【0051】
図26を参照して、半導体基板110上にゲート絶縁膜141が形成される。ゲート絶縁膜141は、たとえばISSG酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜141上に、50〜70nm程度の厚さになるように、多結晶シリコンなどからなる導電膜AG0(第1導電膜)がCVD法などを用いて形成される。導電膜AG0は、アシストゲート電極AG用の導電膜である。そして、導電膜AG0上に、150nm程度の厚みを有する窒化シリコン膜からなる絶縁膜150(第1絶縁膜)が形成される。絶縁膜150は、CVD法などにより形成される。さらに、絶縁膜150上に、70〜80nm程度の厚みを有する、TEOS酸化膜などからなる絶縁膜155が堆積される。そして、絶縁膜155上に形成されたマスク膜(図示せず)をマスクとして、絶縁膜150,155および導電膜AG0がパターニングされる。これにより、アシストゲート電極AGが形成される。
【0052】
図27を参照して、ゲート絶縁膜141上から絶縁膜155上に、80〜100nm程度の厚みを有する、たとえば窒化シリコン膜からなる絶縁膜160が形成される。そして、絶縁膜160がエッチバックされる。これにより、アシストゲート電極AGから絶縁膜155の側壁上にサイドウォール絶縁膜である絶縁膜160(第2絶縁膜)が形成される。また、ゲート絶縁膜141の一部が除去されて半導体基板110が露出する。
【0053】
図28を参照して、サイドウォール絶縁膜である絶縁膜160の厚みが減じられる。また、ゲート絶縁膜141の幅が減じられる。
【0054】
図29を参照して、半導体基板110が露出した部分に、ゲート絶縁膜142が形成される。ゲート絶縁膜142は、データ書き込み時/消去時に電荷を通過させるトンネル酸化膜となる。そして、ゲート絶縁膜142上から絶縁膜155上に、20〜40nm程度の厚みを有し、多結晶シリコンなどからなる導電膜FG0(第2導電膜)がCVD法などを用いて形成される。この導電膜FG0は、フローティングゲート電極FG用の導電膜である。その後、図30に示すように、導電膜FG0がエッチバックされる。この際、絶縁膜160横に導電膜FG0が残存する。そして、図31に示すように、ゲート絶縁膜142上から絶縁膜155上に、20〜40nm程度の厚みを有し、TEOS酸化膜などからなる絶縁膜165が形成される。その後、図32に示すように、絶縁膜165がエッチバックされる。この際、絶縁膜165は、導電膜FG0上に残存する。そして、絶縁膜165は、後述する不純物注入時のオフセットスペーサとなる。
【0055】
図33を参照して、絶縁膜165の開口部から、たとえばホウ素(B)などのp型不純物が半導体基板110にイオン注入される。これにより、p+ポケット層Pが形成される。該イオン注入は、たとえば、15keV,1×1013/cm-2の条件下で行なわれる。その後、同じく絶縁膜165の開口部から、たとえばリン(P)などのn型不純物が半導体基板110にイオン注入される。これにより、ビット線としてのn+不純物領域Nが形成される。該イオン注入は、たとえば、10KeV,1×1014/cm-2の条件下で行なわれる。なお、p+ポケット層Pは、n+不純物領域Nがフローティングゲート電極FGの下部にまで拡散することを抑制するために形成されている。
【0056】
図34,図35を参照して、絶縁膜165が除去され、たとえば窒化シリコン膜からなる絶縁膜220が堆積される。
【0057】
図36を参照して、CMP(Chemical Mechanical Polishing)法などにより、絶縁膜220に平坦化処理が施される。その後、図37に示すように、ドライエッチングにより、絶縁膜220の厚みが減じられる。そして、図38に示すように、絶縁膜220の厚みがさらに減じられるとともに、絶縁膜155が除去される。併せて、絶縁膜150,160および導電膜FG0の一部(上部)も除去される。
【0058】
図39を参照して、絶縁膜150,160,220および導電膜FG0を覆うように、絶縁膜170(第3絶縁膜)が形成される。絶縁膜170は、たとえばその厚みがそれぞれ5nm,8nm,5nm程度である酸化膜−窒化膜−酸化膜の積層構造(ONO膜構造)を有する。
【0059】
再び、図24,図25を参照して、絶縁膜170上に導電膜CG0(第3導電膜)が形成される。導電膜CG0は、コントロールゲート電極CG用の導電膜である。さらに、導電膜CG0上に、たとえばSiO2膜などからなる絶縁膜180が形成される。絶縁膜180が形成された後、導電膜CG0がパターニングされることにより、コントロールゲート電極CGが形成される。
【0060】
そして、コントロールゲート電極CGをマスクとして絶縁膜170および導電膜FG0がパターニングされ、孤立パターンであるフローティングゲート電極FGが形成される。なお、コントロールゲート電極CGが除去された領域では、半導体基板110におけるn+不純物領域Nとアシストゲート電極AGとの間に位置する部分に凹部が形成される。
【0061】
その後、窒化シリコン膜を選択的に除去するプロセス(たとえば熱燐酸処理)により、絶縁膜150,160,220が選択的に除去されてエアギャップ50V,60V,220Vが形成される。なお、本実施の形態においても、実施の形態1と同様に、熱燐酸処理前に、各コントロールゲート電極CG間に露出した絶縁膜170の側壁に酸化処理が施される。これにより、絶縁膜170に含まれる窒化膜が露出しなくなるため、熱燐酸処理後においても、フローティングゲート電極FG−コントロールゲート電極CG間にはONO構造を有する絶縁膜170が残存する。窒化シリコン膜が除去された後、パターニングされたコントロールゲート電極CG(導電膜CG0)内に絶縁膜が埋め込まれる。この絶縁膜内にエアギャップ190V(図25参照)が形成される。これにより、フローティングゲート電極FGの周囲を囲むようににエアギャップが形成される。その後、絶縁膜180およびエアギャップ190V上に層間絶縁膜200が形成される。
【0062】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置1は、半導体基板110と、半導体基板110の主表面上にゲート絶縁膜142を介して複数形成された電荷蓄積用の「第1ゲート電極」としてのフローティングゲート電極FGと、半導体基板110の主表面上における複数のフローティングゲート電極FG間に形成された「第2ゲート電極」としてのアシストゲート電極AGと、フローティングゲート電極FG上からアシストゲート電極AG上にONO膜である絶縁膜70を介して設けられる「第3ゲート電極」としてのコントロールゲート電極CGとを備え、複数のフローティングゲート電極FG間に「空隙」としてのエアギャップ150Vが形成され、フローティングゲート電極FG−ゲート電極AG間に「空隙」としてのエアギャップ160Vが形成されている。
【0063】
ここで、アシストゲート電極AGは、半導体基板110の主表面上にゲート絶縁膜141を介して複数形成され、半導体基板110に反転層を形成することが可能なゲート電極である。また、フローティングゲート電極FGは、半導体基板110の主表面上における複数のアシストゲート電極AG間に位置するに複数形成されている。さらに、半導体基板110における複数のフローティングゲート電極FG間に位置する部分に、不純物領域Dが形成されている。そして、半導体装置1においては、不純物領域D上に「空隙」としてのエアギャップ220Vが形成されている。
【0064】
また、本実施の形態に係る半導体装置1の製造方法は、半導体基板110の主表面上にゲート絶縁膜141を介して「第1導電膜」としての導電膜AG0を形成する工程と、導電膜AG0上に「第1絶縁膜」としての絶縁膜150を形成する工程と、導電膜AG0および絶縁膜150をパターニングする工程(以上、図26)と、導電膜AG0および絶縁膜150の側壁上に「第2絶縁膜」としての絶縁膜160を形成する工程(図27,図28)と、半導体基板110の主表面上からサイドウォール絶縁膜である絶縁膜160横に「第2導電膜」としての導電膜FG0を形成する工程(図29,図30)と、導電膜FG0上に「第3絶縁膜」としての絶縁膜170を形成する工程(図39)と、絶縁膜170上に「第3導電膜」としての導電膜CG0を形成する工程と、導電膜CG0をパターニングする工程と、絶縁膜150,160を除去して「空隙」としてのエアギャップ150V,160Vを形成する工程(以上、図24,図25)とを備える。
【0065】
なお、上記製造方法は、半導体基板110における導電膜FG0に隣接する部分に不純物領域Dを形成する工程(図31〜図34)と、不純物領域D上に「第4絶縁膜」としての絶縁膜220を形成する工程(図35〜図38)と、絶縁膜220を除去して「空隙」としてのエアギャップ220Vを形成する工程(図24)とをさらに備える。
【0066】
なお、上記製造方法は、パターニングされた導電膜CG0内に絶縁膜を埋め込む工程をさらに備える。ここで、絶縁膜を埋め込む際に、該絶縁膜内に「空隙」としてのエアギャップ190Vが形成される。
【0067】
上記のように、エアギャップ150V,160V,220Vが形成されることにより、複数のフローティングゲート電極FGの間に形成される容量を低減することができるので、閾値変調が抑制される。併せて、エアギャップ190Vが形成されることにより、フローティングゲート電極FGの周囲を囲むようにエアギャップが形成されるので、閾値変調がさらに抑制される。また、フローティングゲート電極FG−アシストゲート電極AG間にエアギャップ160Vが形成されることにより、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0068】
このように、本実施の形態においても、実施の形態1と同様に、閾値変調が抑制され、かつ、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極FG−アシストゲート電極AG間の絶縁性を向上させることができる。
【0069】
(実施の形態5)
図40は、実施の形態5に係る半導体装置1を示した断面図である。図40を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、アシストゲート電極AG上に絶縁膜150が残存していることを特徴とする。この場合、絶縁膜150は、たとえばシリコン酸化膜により形成される。
【0070】
本実施の形態においても、実施の形態4と同様に、エアギャップ160V,220Vが形成されることにより、閾値変調を抑制し、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0071】
(実施の形態6)
図41は、実施の形態6に係る半導体装置1を示した断面図である。図41を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、アシストゲート電極AG上に絶縁膜150が残存し、不純物領域D上に絶縁膜220が残存していることを特徴とする。この場合、絶縁膜150,220は、たとえばシリコン酸化膜により形成される。
【0072】
本実施の形態においても、実施の形態4と同様に、エアギャップ160Vが形成されることにより、閾値変調を抑制し、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0073】
(実施の形態7)
図42は、実施の形態7に係る半導体装置1を示した断面図である。図42を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、アシストゲート電極AG上に絶縁膜150が残存し、フローティングゲート電極FG−アシストゲート電極AG間に絶縁膜160が残存していることを特徴とする。この場合、絶縁膜150,160は、たとえばシリコン酸化膜により形成される。
【0074】
本実施の形態においても、実施の形態4と同様に、エアギャップ220Vが形成されることにより、閾値変調を抑制することができる。
【0075】
(実施の形態8)
図43は、実施の形態8に係る半導体装置1を示した断面図である。図43を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、フローティングゲート電極FG−アシストゲート電極AG間に絶縁膜160が残存していることを特徴とする。この場合、絶縁膜160は、たとえばシリコン酸化膜により形成される。
【0076】
本実施の形態においても、実施の形態4と同様に、エアギャップ150V,220Vが形成されることにより、閾値変調を抑制することができる。
【0077】
(実施の形態9)
図44は、実施の形態9に係る半導体装置1を示した断面図である。図44を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、フローティングゲート電極FG−アシストゲート電極AG間に絶縁膜160が残存し、不純物領域D上に絶縁膜220が残存していることを特徴とする。この場合、絶縁膜160,220は、たとえばシリコン酸化膜により形成される。
【0078】
本実施の形態においても、実施の形態4と同様に、エアギャップ150Vが形成されることにより、閾値変調を抑制することができる。
【0079】
(実施の形態10)
図45は、実施の形態10に係る半導体装置1を示した断面図である。図45を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、不純物領域D上に絶縁膜220が残存していることを特徴とする。この場合、絶縁膜220は、たとえばシリコン酸化膜により形成される。
【0080】
本実施の形態においても、実施の形態4と同様に、エアギャップ150V,160Vが形成されることにより、閾値変調を抑制し、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0081】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。たとえば、実施の形態1に係るメモリセル構造と実施の形態4に係るメモリセル構造とが混在した半導体装置を製造することが可能である。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。たとえば、上述した各実施の形態においては、窒化膜を選択的に除去することにより「空隙(エアギャップ)」を形成しているが、これに代えて、酸化膜を選択的に除去することにより「空隙(エアギャップ)」を形成してもよい。このように、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【0082】
【図1】本発明の実施の形態1に係る半導体装置を示した上面図である。
【図2】図1におけるII−II断面図である。
【図3】図1におけるIII−III断面図である。
【図4】図1におけるIV−IV断面図である。
【図5】図1におけるV−V断面図である。
【図6】本発明の実施の形態1に係る半導体装置の製造方法における第1工程を示した図である。
【図7】本発明の実施の形態1に係る半導体装置の製造方法における第2工程を示した図である。
【図8】本発明の実施の形態1に係る半導体装置の製造方法における第3工程を示した図である。
【図9】本発明の実施の形態1に係る半導体装置の製造方法における第4工程を示した図である。
【図10】本発明の実施の形態1に係る半導体装置の製造方法における第5工程を示した図である。
【図11】本発明の実施の形態1に係る半導体装置の製造方法における第6工程を示した図である。
【図12】本発明の実施の形態1に係る半導体装置の製造方法における第7工程を示した図である。
【図13】本発明の実施の形態1に係る半導体装置の製造方法における第8工程を示した図である。
【図14】本発明の実施の形態1に係る半導体装置の製造方法における第9工程を示した図である。
【図15】本発明の実施の形態1に係る半導体装置の製造方法における第10工程を示した図であり、図14におけるXV−XV断面図である。
【図16】本発明の実施の形態1に係る半導体装置の製造方法における第10工程を示した図であり、図14におけるXVI−XVI断面図である。
【図17】本発明の実施の形態1に係る半導体装置の製造方法における第11工程を示した図であり、図15に対応する断面を示す。
【図18】本発明の実施の形態1に係る半導体装置の製造方法における第11工程を示した図であり、図16に対応する断面を示す。
【図19】本発明の実施の形態1に係る半導体装置の製造方法における第11工程を示した図であり、図17におけるXIX−XIX断面図である。
【図20】本発明の実施の形態1に係る半導体装置の製造方法における第12工程を示した図であり、図19に対応する断面を示す。
【図21】本発明の実施の形態2に係る半導体装置を示した断面図である。
【図22】本発明の実施の形態3に係る半導体装置を示した断面図である。
【図23】本発明の実施の形態4に係る半導体装置を示した上面図である。
【図24】図23におけるXXIV−XXIV断面図である。
【図25】図23におけるXXV−XXV断面図である。
【図26】本発明の実施の形態4に係る半導体装置の製造方法における第1工程を示した図である。
【図27】本発明の実施の形態4に係る半導体装置の製造方法における第2工程を示した図である。
【図28】本発明の実施の形態4に係る半導体装置の製造方法における第3工程を示した図である。
【図29】本発明の実施の形態4に係る半導体装置の製造方法における第4工程を示した図である。
【図30】本発明の実施の形態4に係る半導体装置の製造方法における第5工程を示した図である。
【図31】本発明の実施の形態4に係る半導体装置の製造方法における第6工程を示した図である。
【図32】本発明の実施の形態4に係る半導体装置の製造方法における第7工程を示した図である。
【図33】本発明の実施の形態4に係る半導体装置の製造方法における第8工程を示した図である。
【図34】本発明の実施の形態4に係る半導体装置の製造方法における第9工程を示した図である。
【図35】本発明の実施の形態4に係る半導体装置の製造方法における第10工程を示した図である。
【図36】本発明の実施の形態4に係る半導体装置の製造方法における第11工程を示した図である。
【図37】本発明の実施の形態4に係る半導体装置の製造方法における第12工程を示した図である。
【図38】本発明の実施の形態4に係る半導体装置の製造方法における第13工程を示した図である。
【図39】本発明の実施の形態4に係る半導体装置の製造方法における第14工程を示した図である。
【図40】本発明の実施の形態5に係る半導体装置を示した断面図である。
【図41】本発明の実施の形態6に係る半導体装置を示した断面図である。
【図42】本発明の実施の形態7に係る半導体装置を示した断面図である。
【図43】本発明の実施の形態8に係る半導体装置を示した断面図である。
【図44】本発明の実施の形態9に係る半導体装置を示した断面図である。
【図45】本発明の実施の形態10に係る半導体装置を示した断面図である。
【符号の説明】
【0083】
1 半導体装置、10,110 半導体基板、20 n型埋込み領域、30 pウエル、40,41,42,141,142 ゲート絶縁膜、50,55,60,80,90,150,155,160,165,180,190,220 絶縁膜、50V,60V,220V エアギャップ、100,200 層間絶縁膜、AG アシストゲート電極、FG フローティングゲート電極、CG コントロールゲート電極、AG0,FG0,CG0 導電膜、CG1,CG10 ポリシリコン膜、CG2,CG20 シリサイド膜、D 不純物領域、N n+不純物領域、P p+ポケット層、RM レジスト膜。
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、電荷蓄積用のフローティングゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【0002】
不揮発性メモリセルを有する半導体装置が従来から知られている。
たとえば、特開2005−85903号公報においては、フローティングゲート電極およびコントロールゲート電極とともに、アシストゲート電極を有する不揮発性メモリセルを有する半導体装置が開示されている。ここで、フローティングゲート電極は、電荷蓄積用の電極である。
【特許文献1】特開2005−85903号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
不揮発性半導体記憶装置であるフラッシュメモリにおいては、フローティングゲート電極に蓄積された電荷量に応じて各メモリセルにおける閾値電圧が変化することをメモリ情報として利用している。しかしながら、デバイスの微細化に伴なって、データ読み出し時に着目するフローティングゲート電極の電位が、その周囲のフローティングゲート電極の影響を受けやすくなる。この結果、データ読み出し時に着目する閾値電圧が変動する場合がある。これは、閾値変調と呼ばれる現象である。閾値変調が生じることにより、メモリ情報の誤判定が生じやすくなる。
【0004】
また、上記とは異なる観点では、デバイスの微細化に伴なって、アシストゲート電極とフローティングゲート電極との間の絶縁性の確保がより重要な課題となっている。これに対し、たとえば、アシストゲート電極−フローティングゲート電極間の絶縁膜の膜質を変更する(たとえばTEOS酸化膜に代えてHTO:High Temperature Oxideを用いる)ことなどが試みられている。しかしながら、膜厚の制御性が悪いことによりセル動作が不安定化したり、スループットが悪いことにより生産性が低下したりする場合がある。
【0005】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の1つの目的は、閾値変調が抑制された半導体装置およびその製造方法を提供することにあり、他の目的は、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極−アシストゲート電極間の絶縁性を向上させた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明に係る半導体装置は、1つの局面では、半導体基板と、半導体基板の主表面上にゲート絶縁膜を介して複数形成された電荷蓄積用の第1ゲート電極と、半導体基板の主表面上における複数の第1ゲート電極間に形成された第2ゲート電極と、第1ゲート電極上から第2ゲート電極上に絶縁膜を介して設けられる第3ゲート電極とを備え、複数の第1ゲート電極間、および、第1と第2ゲート電極間の少なくとも一方に空隙(エアギャップ)が形成されている。
【0007】
本発明に係る半導体装置は、他の局面では、半導体基板と、半導体基板の主表面上にゲート絶縁膜を介して複数形成され、半導体基板に反転層を形成することが可能なアシストゲート電極と、半導体基板の主表面上における複数のアシストゲート電極間に位置する部分に複数形成された、電荷蓄積用のフローティングゲート電極と、アシストゲート電極上から前記フローティングゲート電極上に絶縁膜を介して設けられるコントロールゲート電極と、半導体基板における複数のフローティングゲート電極間に位置する部分に形成された不純物領域とを備え、不純物領域上に空隙(エアギャップ)が形成されている。
【0008】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を介して第1導電膜を形成する工程と、第1導電膜上に第1絶縁膜を形成する工程と、第1導電膜および第1絶縁膜をパターニングする工程と、第1導電膜および第1絶縁膜の側壁上に第2絶縁膜としてのサイドウォール絶縁膜を形成する工程と、半導体基板の主表面上からサイドウォール絶縁膜横に第2導電膜を形成する工程と、第2導電膜上に第3絶縁膜を形成する工程と、第3絶縁膜上に第3導電膜を形成する工程と、第3導電膜をパターニングする工程と、第1と第2絶縁膜の少なくとも一方を除去して空隙(エアギャップ)を形成する工程とを備える。
【発明の効果】
【0009】
本発明によれば、1つの効果として、半導体装置の閾値変調が抑制され、他の効果として、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極−アシストゲート電極間の絶縁性を向上させることができる。
【発明を実施するための最良の形態】
【0010】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【0011】
(実施の形態1)
図1は、実施の形態1に係る半導体装置1を示した上面図である。図1を参照して、本実施の形態に係る半導体装置1は、AG(Assist Gate)−AND型のフラッシュメモリ(不揮発性半導体記憶装置)であって、メモリセルアレイ部を有するメモリセル領域(図1に示される領域)と、メモリセル領域の周辺に配置された周辺回路部とを備える。メモリセルアレイ部は、電荷蓄積用の孤立パターンであるフローティングゲート電極FG(第1ゲート電極)と、半導体基板上にビット線としての反転層を形成するためのアシストゲート電極AG(第2ゲート電極)と、ワード線としてのコントロールゲート電極CG(第3ゲート電極)とを有する。アシストゲート電極AGは、フローティングゲート電極FGの両側に形成されている。コントロールゲート電極CGは、フローティングゲート電極FG上からアシストゲート電極AG上に形成されている。そして、アシストゲート電極AGと、コントロールゲート電極CGとは、互いに交差(ほぼ直交)するように形成されている。なお、アシストゲート電極AGの幅は、たとえば65nm程度である。
【0012】
アシストゲート電極AGに電圧が印加されると、半導体基板上におけるアシストゲート電極AGの直下にソース/ドレインとしての反転層(図示せず)が形成される。メモリセルアレイ部の周辺には、共通ドレインおよびスイッチングMOS部(図示せず)が設けられており、スイッチングMOS部がON状態になることにより、共通ドレインとアシストゲート電極AG下部の反転層とが電気的に接続される。アシストゲート電極AGと、コントロールゲート電極CGとは、それぞれコンタクト部(図示せず)を介して上層配線(図示せず)と接続されている。なお、図1中の矢印は、データ読み出し時の電流の流れの一例を示す。データ読み出し動作の詳細については後述する。
【0013】
図2〜図5は、それぞれ、図1中のII−II断面,III−III断面,IV−IV断面,V−V断面を示す。図2を参照して、たとえばシリコンからなる半導体基板10上にn型埋込み領域20およびpウエル30が形成されている。アシストゲート電極AGおよびフローティングゲート電極FGは、それぞれ、たとえばSiO2膜からなるゲート絶縁膜40(41,42)を介してpウエル30上に形成されている。アシストゲート電極AG上には、エアギャップ50Vが形成されている。また、フローティングゲート電極FGとアシストゲート電極AGとの間には、エアギャップ60Vが形成されている。そして、フローティングゲート電極FG上からアシストゲート電極AG上に、酸化膜−窒化膜−酸化膜の積層構造を有するONO(Oxide−Nitride−Oxide)膜である絶縁膜70が形成されている。絶縁膜70上に、ポリシリコン膜CG1およびシリサイド膜CG2を含み、矢印DR1方向に延在するコントロールゲート電極CGが形成され、コントロールゲート電極CG上に、絶縁膜80が形成されている。図3〜図5を参照して、アシストゲート電極AGの延在方向(矢印DR2方向)に並ぶ複数のコントロールゲート電極CGの間には絶縁膜90が形成され、該絶縁膜90内にはエアギャップ90Vが形成されている。そして、絶縁膜80,90を覆うように層間絶縁膜100が形成されている。層間絶縁膜100上には上層配線(図示せず)が設けられる。
【0014】
ところで、データ読み出し時に着目するフローティングゲート電極FGの電位が、その周囲のフローティングゲート電極FGの影響を受けることにより、閾値電圧の変動が発生する場合がある(閾値変調)。本実施の形態に係る半導体装置1における各メモリセルは、後述するように、多値のデータを記憶するものであるため、半導体装置1において閾値変調を抑制することは非常に重要である。また、上記とは異なる観点では、半導体装置1において、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることは重要である。
【0015】
これに対し、本実施の形態に係る半導体装置1においては、エアギャップ50V,60Vが形成されることにより、複数のフローティングゲート電極FGの間に形成される容量を低減することができるので、閾値変調が抑制される。併せて、エアギャップ90Vが形成されることにより、フローティングゲート電極FGの周囲を囲むようにエアギャップが形成されるので、閾値変調がさらに抑制される。また、フローティングゲート電極FG−アシストゲート電極AG間にエアギャップ60Vが形成されることにより、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0016】
次に、フラッシュメモリである半導体装置1の書込み、読み出しおよび消去の動作について、図1〜図5を参照しながら説明する。
【0017】
データ書込み時には、所定のアシストゲート電極AGに電圧が印加される。これにより所定のメモリセル(選択メモリセル)が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“00”/“01”/“10”/“11”などのような4つ以上の値が記憶可能である。したがって、1つのメモリセルで2つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【0018】
データ書込み動作においては、選択メモリセルが接続されるコントロールゲート電極CGに、たとえば15V程度の電圧が印加され、それ以外のコントロールゲート電極CGに、たとえば−2V程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極AGに、たとえば5V程度の電圧が印加され、ドレイン形成用のアシストゲート電極AG(たとえば、ソース形成用のアシストゲート電極AGに隣接するアシストゲート電極AG)に、たとえば8V程度の電圧が印加される。これにより、これらのアシストゲート電極AGに対向する半導体基板10の主表面上(pウエル30上)にソース/ドレインとなる反転層(図示せず)が形成される。一方で、上記以外のアシストゲート電極AGには、たとえば−2V程度の電圧が印加されており、これらのアシストゲート電極AGに対向する半導体基板10の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば4.5V程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば0V程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば2V程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜42を介してフローティングゲート電極FGに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極FGへの電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【0019】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるコントロールゲート電極CGに、たとえば2〜5V程度の電圧が印加され、それ以外のコントロールゲート電極CGに、たとえば−2V程度の電圧が印加される。また、選択メモリセルにおけるソース/ドレイン形成用のアシストゲート電極AGに、たとえば4V程度の電圧が印加される。これにより、選択メモリセルにおけるソース/ドレインが形成される。一方、非選択メモリセルにおけるソース/ドレイン形成用のアシストゲート電極AGに、たとえば−2V程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース/ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば1V程度の電圧が印加される。一方、他のビット線に、たとえば0V程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば0V程度の電圧が印加される。ここで、フローティングゲート電極FGの蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【0020】
データ消去動作においては、選択対象のワード線に負電圧(たとえば−16V程度)が印加される一方で、半導体基板10(pウエル30)に正の電圧が印加される。なお、アシストゲート電極AGには0V程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極FGから半導体基板10に電荷が放出される。該放出は、F−N(Fowlor Nordheim)トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【0021】
次に、図1〜図5に示す半導体装置の製造プロセスについて説明する。
図6〜図13は、それぞれ、半導体装置1の製造方法における第1〜第8工程を示した断面図である。
【0022】
図6を参照して、よく用いられるイオン注入法などを用いて半導体基板10上にたとえばリン(P)が選択的に注入されることにより、n型埋込み領域20が形成される。そして、よく用いられるイオン注入法などにより、たとえばホウ素(B)が選択的に注入されることにより、pウエル30が形成される。そして、pウエル30上に、たとえば二酸化シリコン換算膜厚で8.5nm程度の厚さになるように、ゲート絶縁膜41が形成される。ゲート絶縁膜41は、たとえばISSG(In−Situ Steam Generation)酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜41上に、50nm程度の厚さになるように、多結晶シリコンなどからなる導電膜AG0(第1導電膜)がCVD(Chemical Vapor Deposition)法などを用いて形成される。この導電膜AG0は、アシストゲート電極AG用の導電膜である。そして、導電膜AG0上に、70nm程度の厚みを有する窒化シリコン膜からなる絶縁膜50(第1絶縁膜)が形成される。絶縁膜50は、CVD法などにより形成される。さらに、絶縁膜50上にTEOS酸化膜などからなる絶縁膜55が堆積される。絶縁膜55上には、ハードマスク膜(図示せず)および反射防止膜(図示せず)を介して、レジスト膜RMが形成される。
【0023】
次に、上述したハードマスク膜をマスクとして、図7に示すように、絶縁膜50,55がパターニングされる。そして、図8に示すように、導電膜AG0がパターニングされてアシストゲート電極AGが形成される。
【0024】
図9を参照して、ゲート絶縁膜41上から絶縁膜55上に、30nm程度の厚みを有する、たとえば窒化シリコン膜からなる絶縁膜60が形成される。その後、図10に示すように、絶縁膜60がエッチバックされる。これにより、アシストゲート電極AGから絶縁膜55の側壁上にサイドウォール絶縁膜である絶縁膜60(第2絶縁膜)が形成される。また、ゲート絶縁膜41の一部が除去されてpウエル30が露出する。pウエル30が露出した部分には、再度ゲート絶縁膜42が形成される。ゲート絶縁膜42は、データ書き込み時/消去時に電荷を通過させるトンネル酸化膜となる。図11を参照して、ゲート絶縁膜42上から絶縁膜55上に、多結晶シリコンなどからなる導電膜FG0(第2導電膜)がCVD法などを用いて形成される。この導電膜FG0は、フローティングゲート電極FG用の導電膜である。その後、図12に示すように、導電膜FG0の厚みが減じられる。これにより、絶縁膜60間に導電膜FG0が埋め込まれる。そして、図13に示すように、絶縁膜55と、絶縁膜50の一部とが除去される。また、絶縁膜50よりも上方に位置する絶縁膜60も除去される。
【0025】
図14は、半導体装置1の製造方法における、図13に示す工程に続く第9工程を示した断面図である。また、図15,図16は、半導体装置1の製造方法における第10工程を示した図であり、それぞれ、図14におけるXV−XV断面,XVI−XVI断面に対応する。
【0026】
図14を参照して、絶縁膜50から導電膜FG0を覆うように、絶縁膜70(第3絶縁膜)が形成される。絶縁膜70は、たとえばその厚みがそれぞれ5nm,8nm,5nm程度である酸化膜−窒化膜−酸化膜の積層構造(ONO膜構造)を有する。その後、絶縁膜70上にポリシリコン膜CG10およびシリサイド膜CG20を含む導電膜CG0(第3導電膜)が形成される。導電膜CG0は、コントロールゲート電極CG用の導電膜である。さらに、導電膜CG0上に、たとえばSiO2膜などからなる絶縁膜80が形成される。図15,図16を参照して、絶縁膜80が形成された後、導電膜CG0がパターニングされることにより、コントロールゲート電極CGが形成される。
【0027】
図17,図18は、半導体装置の製造方法における第11工程を示した図である。なお、図17は、図15に対応する断面を示し、図18は、図16に対応する断面を示す。そして、図19は、図17におけるXIX−XIX断面を示す図である。
【0028】
図17〜図19を参照して、コントロールゲート電極CGをマスクとして絶縁膜70および導電膜FG0がパターニングされ、孤立パターンであるフローティングゲート電極FGが形成される。そして、各コントロールゲート電極CG間に露出した絶縁膜70の側壁に酸化処理が施される。これにより、絶縁膜70に含まれる窒化膜が露出しなくなるため、後述する熱燐酸処理後も、フローティングゲート電極FG−コントロールゲート電極CG間にはONO構造を有する絶縁膜70が残存する。
【0029】
図20は、半導体装置1の製造方法における第12工程を示した図であり、図19に対応する断面を示す。図20を参照して、導電膜CG0が除去された領域において、絶縁膜60上に残存した絶縁膜70が除去される。
【0030】
再び図2〜図5を参照して、窒化シリコン膜を選択的に除去するプロセス(たとえば熱燐酸処理)により、絶縁膜50,60が選択的に除去されてエアギャップ50V,60Vが形成される。そして、パターニングされたコントロールゲート電極CG内に絶縁膜90が埋め込まれる。ここで、たとえば成膜温度やプラズマ発生源のパワーを調整することにより、絶縁膜90内にエアギャップ90Vが形成される。これにより、フローティングゲート電極FGの周囲を囲むようにエアギャップが形成される。その後、絶縁膜80,90上に層間絶縁膜100が形成される。
【0031】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置1は、半導体基板10と、半導体基板10の主表面上にゲート絶縁膜42を介して複数形成された電荷蓄積用の「第1ゲート電極」としてのフローティングゲート電極FGと、半導体基板10の主表面上における複数のフローティングゲート電極FG間に形成された「第2ゲート電極」としてのアシストゲート電極AGと、フローティングゲート電極FG上からアシストゲート電極AG上にONO膜である絶縁膜70を介して設けられる「第3ゲート電極」としてのコントロールゲート電極CGとを備え、複数のフローティングゲート電極FG間に「空隙」としてのエアギャップ50Vが形成され、フローティングゲート電極FG−アシストゲート電極AG間に「空隙」としてのエアギャップ60Vが形成されている。
【0032】
また、本実施の形態に係る半導体装置の製造方法は、半導体基板10の主表面上にゲート絶縁膜41を介して「第1導電膜」としての導電膜AG0を形成する工程と、導電膜AG0上に「第1絶縁膜」としての絶縁膜50を形成する工程(以上、図6)と、導電膜AG0および絶縁膜50をパターニングする工程(図7,図8)と、導電膜AG0および絶縁膜50の側壁上に「第2絶縁膜」としての絶縁膜60を形成する工程(図9,図10)と、半導体基板10の主表面上からサイドウォール絶縁膜である絶縁膜60横に「第2導電膜」としての導電膜FG0を形成する工程(図11〜図13)と、導電膜FG0上に「第3絶縁膜」としての絶縁膜70を形成する工程と、絶縁膜70上に「第3導電膜」としての導電膜CG0を形成する工程(以上、図14)と、導電膜CG0をパターニングする工程(図15〜図18)と、絶縁膜50および絶縁膜60を除去して「空隙」としてのエアギャップ50V,60Vを形成する工程(図2)とを備える。
【0033】
なお、上記製造方法は、パターニングされた導電膜CG0内に「埋込み絶縁膜」としての絶縁膜90を形成する工程をさらに備える。ここで、絶縁膜90を形成する際に、該絶縁膜90内に「空隙」としてのエアギャップ90Vが形成される。
【0034】
なお、本実施の形態においては、窒化膜を選択的に除去することでエアギャップ50V,60Vが形成されている。上述したように、窒化膜を除去する前に、ONO膜である絶縁膜70の側壁に酸化処理が施されているため、絶縁膜70は窒化膜が除去された後も当初の状態のまま残存する。この結果、フローティングゲート電極FGおよびアシストゲート電極AGと、コントロールゲート電極CGとの間の絶縁性が保たれる。
【0035】
本実施の形態によれば、閾値変調を抑制することができる。また、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極FG−アシストゲート電極AG間の絶縁性を向上させることができる。
【0036】
(実施の形態2)
図21は、実施の形態2に係る半導体装置1を示した断面図である。図21を参照して、本実施の形態に係る半導体装置1は、実施の形態1に係る半導体装置1の変形例であって、アシストゲート電極AG上に絶縁膜50が残存していることを特徴とする。この場合、絶縁膜50は、たとえばシリコン酸化膜により形成される。
【0037】
本実施の形態においても、実施の形態1と同様に、エアギャップ60Vが形成されることにより、閾値変調を抑制し、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0038】
(実施の形態3)
図22は、実施の形態3に係る半導体装置1を示した断面図である。図22を参照して、本実施の形態に係る半導体装置1は、実施の形態1に係る半導体装置1の変形例であって、フローティングゲート電極FG−アシストゲート電極AG間に絶縁膜60が残存していることを特徴とする。この場合、絶縁膜60は、たとえばシリコン酸化膜により形成される。
【0039】
本実施の形態においても、実施の形態1と同様に、エアギャップ50Vが形成されることにより、閾値変調を抑制することができる。
【0040】
(実施の形態4)
図23は、実施の形態4に係る半導体装置1を示した上面図である。図23を参照して、本実施の形態に係る半導体装置1は、実施の形態1〜3に係る半導体装置の変形例であって、複数のアシストゲート電極AG間にビット線としてのn+不純物領域Nが形成されている点を特徴とする。そして、本実施の形態に係る半導体装置1においては、アシストゲート電極AGによって形成される反転層と、n+不純物領域Nとがビット線として利用される。なお、アシストゲート電極AGの幅は、たとえば65nm程度である。
【0041】
図24,図25は、それぞれ、図23におけるXXIV−XXIV,XXV−XXV断面図である。図24を参照して、アシストゲート電極AGおよびフローティングゲート電極FGは、それぞれ、ゲート絶縁膜141,142を介してたとえばシリコンからなる半導体基板110上に形成されている。半導体基板110におけるフローティングゲート電極FGに隣接する部分には、不純物領域D(不純物拡散層)が形成されている。不純物領域Dは、n+不純物領域Nと、p+ポケット層Pとを含む。アシストゲート電極AG上には、エアギャップ150Vが形成されている。また、フローティングゲート電極FGとアシストゲート電極AGとの間には、エアギャップ160Vが形成されている。そして、フローティングゲート電極FG上からアシストゲート電極AG上に、酸化膜−窒化膜−酸化膜の積層構造を有するONO膜である絶縁膜170が形成されている。絶縁膜170上に、ポリシリコン膜CG1およびシリサイド膜CG2を含むコントロールゲート電極CGが形成され、コントロールゲート電極CG上に、絶縁膜180が形成されている。図25を参照して、アシストゲート電極AGの延在方向に並ぶ複数のコントロールゲート電極CGの間には、エアギャップ190Vが形成されている。そして、絶縁膜180およびエアギャップ190Vを覆うように層間絶縁膜200が形成されている。層間絶縁膜200上には上層配線(図示せず)が設けられる。また、図24に示すように、不純物領域D上にエアギャップ220Vが形成されている。
【0042】
ゲート絶縁膜141は、たとえば酸化シリコン膜(SiO2膜)からなり、その膜厚は、たとえば8nm程度である。ゲート絶縁膜142は、フローティングゲートFGのトンネル絶縁膜として機能する絶縁膜であり、たとえば、酸窒化シリコン(SiON)膜や酸化シリコン膜などから形成される。そして、ゲート絶縁膜142の膜厚は、たとえば10nm程度である。すなわち、ゲート絶縁膜141は、ゲート絶縁膜142より薄く形成される。
【0043】
図25に示すように、半導体基板110における不純物領域DとアシストゲートAGとの間には、凹部が形成される。図25に示される断面においては、コントロールゲート電極CGが形成されていないため、後述する書き込み/読み出し動作時に、非選択メモリセルにおいて、アシストゲート電極AG下に形成される反転層と不純物領域Dとの間のリークを抑制するための逆バイアス電圧を印加することができない。これに対し、上記凹部が形成されることにより、アシストゲート電極AG下に形成された反転層と不純物領域Dとがより確実に電気的に分離される。
【0044】
次に、フラッシュメモリである半導体装置1の書込み、読み出しおよび消去の動作について、図23〜図25を参照しながら説明する。
【0045】
データ書込み時には、選択メモリセルが接続されているコントロールゲート電極CGに、たとえば16V程度の電圧が印加される。そして、それ以外のコントロールゲートCGに、たとえば、−2V程度の電圧が印加される。また、選択メモリセルにおけるドレインとなるn+不純物領域Nに、たとえば4.5V程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなるn+不純物領域N(たとえば、ドレインとなるn+不純物領域Nに隣接するn+不純物領域N)に、たとえば0V程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなるn+不純物領域Nに、たとえば2V程度の電圧が印加される。これにより、選択メモリセルにおいては、ドレインからソースに向かって書込み用の電流が流れ、ソース側のn+不純物領域Nに蓄積された電荷がゲート絶縁膜142を介してフローティングゲート電極FGに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極FGへの電荷の注入は行なわれない。したがって、所定のメモリセルに選択的にデータの書込みが行なわれる。なお、フローティングゲート電極FGは、実施の形態1と同様に、多値のデータを記憶することができる。
【0046】
ここで、選択メモリセルにおけるソース/ドレインとなるn+不純物領域Nの間に形成されたアシストゲート電極AGには、たとえば0V〜1V程度の電圧が印加される。これにより、アシストゲートAG下に位置する半導体基板110の主表面上に反転層(図示せず)が形成される。この反転層は、データの書込み動作の際に、ホットエレクトロンを効率的に生成し、選択メモリセルにおけるフローティングゲート電極FGに低いチャネル電流で高速にデータを書き込むことを補助するものである。これにより、データ書込み動作に際して、アシストゲート電極AG下と、フローティングゲート電極FG下との間で大きなポテンシャルドロップが生じ、効率的にホットエレクトロンを生成することができる。そして、低いチャネル電流で高速書込みを行なうことができる。
【0047】
データ読み出し動作においては、選択メモリセルが接続されるコントロールゲート電極CGに、たとえば2V〜5V程度の電圧が印加され、それ以外のコントロールゲート電極CGに、たとえば−2V程度の電圧が印加される。また、選択メモリセルにおけるドレイン形成用のアシストゲート電極AGに、たとえば4.5V程度の電圧が印加される。これにより、選択メモリセルにおけるドレインとなる反転層が形成される。一方、非選択メモリセルにおけるドレイン形成用のアシストゲート電極AGに、たとえば−2V程度の電圧が印加される。これにより、非選択メモリセルにおいては、ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。さらに、選択メモリセルにおけるソースとなるn+不純物拡散層Nに、たとえば0V程度の電圧がされ、選択メモリセルにおけるドレインとなる反転層に、たとえば1V程度の電圧が印加される。ここで、選択メモリセルにおけるフローティングゲート電極FG内に蓄積された電荷量によって閾値電圧が変化するため、n+不純物領域Nと反転層との間を流れる電流の状況から該メモリセルのデータを判別することができる。
【0048】
なお、本実施の形態に係る半導体装置1においては、読み出し動作時にソースとなるビット線として、n+不純物領域Nが用いられる。一般に、不純物拡散層の抵抗(たとえば、700kΩ以上800kΩ以下程度)は反転層の抵抗(たとえば、3〜4MΩ程度)よりも低いため、読み出し動作時に、ソースにおける電位の変化量を小さくすることができる。この結果、選択メモリセルの位置によって閾値電圧が変動することが抑制される。そして、読出し動作の信頼性が向上する。
【0049】
データ消去動作においては、選択対象のワード線に負電圧(たとえば−16V程度)が印加される一方で、半導体基板110に正の電圧が印加される。なお、アシストゲート電極AGには0V程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極FGから半導体基板110に電荷が放出される。該放出は、F−N(Fowlor Nordheim)トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【0050】
次に、図23〜図25に示す半導体装置の製造プロセスについて説明する。
図26〜図39は、それぞれ、半導体装置1の製造方法における第1〜第14工程を示した断面図である。
【0051】
図26を参照して、半導体基板110上にゲート絶縁膜141が形成される。ゲート絶縁膜141は、たとえばISSG酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜141上に、50〜70nm程度の厚さになるように、多結晶シリコンなどからなる導電膜AG0(第1導電膜)がCVD法などを用いて形成される。導電膜AG0は、アシストゲート電極AG用の導電膜である。そして、導電膜AG0上に、150nm程度の厚みを有する窒化シリコン膜からなる絶縁膜150(第1絶縁膜)が形成される。絶縁膜150は、CVD法などにより形成される。さらに、絶縁膜150上に、70〜80nm程度の厚みを有する、TEOS酸化膜などからなる絶縁膜155が堆積される。そして、絶縁膜155上に形成されたマスク膜(図示せず)をマスクとして、絶縁膜150,155および導電膜AG0がパターニングされる。これにより、アシストゲート電極AGが形成される。
【0052】
図27を参照して、ゲート絶縁膜141上から絶縁膜155上に、80〜100nm程度の厚みを有する、たとえば窒化シリコン膜からなる絶縁膜160が形成される。そして、絶縁膜160がエッチバックされる。これにより、アシストゲート電極AGから絶縁膜155の側壁上にサイドウォール絶縁膜である絶縁膜160(第2絶縁膜)が形成される。また、ゲート絶縁膜141の一部が除去されて半導体基板110が露出する。
【0053】
図28を参照して、サイドウォール絶縁膜である絶縁膜160の厚みが減じられる。また、ゲート絶縁膜141の幅が減じられる。
【0054】
図29を参照して、半導体基板110が露出した部分に、ゲート絶縁膜142が形成される。ゲート絶縁膜142は、データ書き込み時/消去時に電荷を通過させるトンネル酸化膜となる。そして、ゲート絶縁膜142上から絶縁膜155上に、20〜40nm程度の厚みを有し、多結晶シリコンなどからなる導電膜FG0(第2導電膜)がCVD法などを用いて形成される。この導電膜FG0は、フローティングゲート電極FG用の導電膜である。その後、図30に示すように、導電膜FG0がエッチバックされる。この際、絶縁膜160横に導電膜FG0が残存する。そして、図31に示すように、ゲート絶縁膜142上から絶縁膜155上に、20〜40nm程度の厚みを有し、TEOS酸化膜などからなる絶縁膜165が形成される。その後、図32に示すように、絶縁膜165がエッチバックされる。この際、絶縁膜165は、導電膜FG0上に残存する。そして、絶縁膜165は、後述する不純物注入時のオフセットスペーサとなる。
【0055】
図33を参照して、絶縁膜165の開口部から、たとえばホウ素(B)などのp型不純物が半導体基板110にイオン注入される。これにより、p+ポケット層Pが形成される。該イオン注入は、たとえば、15keV,1×1013/cm-2の条件下で行なわれる。その後、同じく絶縁膜165の開口部から、たとえばリン(P)などのn型不純物が半導体基板110にイオン注入される。これにより、ビット線としてのn+不純物領域Nが形成される。該イオン注入は、たとえば、10KeV,1×1014/cm-2の条件下で行なわれる。なお、p+ポケット層Pは、n+不純物領域Nがフローティングゲート電極FGの下部にまで拡散することを抑制するために形成されている。
【0056】
図34,図35を参照して、絶縁膜165が除去され、たとえば窒化シリコン膜からなる絶縁膜220が堆積される。
【0057】
図36を参照して、CMP(Chemical Mechanical Polishing)法などにより、絶縁膜220に平坦化処理が施される。その後、図37に示すように、ドライエッチングにより、絶縁膜220の厚みが減じられる。そして、図38に示すように、絶縁膜220の厚みがさらに減じられるとともに、絶縁膜155が除去される。併せて、絶縁膜150,160および導電膜FG0の一部(上部)も除去される。
【0058】
図39を参照して、絶縁膜150,160,220および導電膜FG0を覆うように、絶縁膜170(第3絶縁膜)が形成される。絶縁膜170は、たとえばその厚みがそれぞれ5nm,8nm,5nm程度である酸化膜−窒化膜−酸化膜の積層構造(ONO膜構造)を有する。
【0059】
再び、図24,図25を参照して、絶縁膜170上に導電膜CG0(第3導電膜)が形成される。導電膜CG0は、コントロールゲート電極CG用の導電膜である。さらに、導電膜CG0上に、たとえばSiO2膜などからなる絶縁膜180が形成される。絶縁膜180が形成された後、導電膜CG0がパターニングされることにより、コントロールゲート電極CGが形成される。
【0060】
そして、コントロールゲート電極CGをマスクとして絶縁膜170および導電膜FG0がパターニングされ、孤立パターンであるフローティングゲート電極FGが形成される。なお、コントロールゲート電極CGが除去された領域では、半導体基板110におけるn+不純物領域Nとアシストゲート電極AGとの間に位置する部分に凹部が形成される。
【0061】
その後、窒化シリコン膜を選択的に除去するプロセス(たとえば熱燐酸処理)により、絶縁膜150,160,220が選択的に除去されてエアギャップ50V,60V,220Vが形成される。なお、本実施の形態においても、実施の形態1と同様に、熱燐酸処理前に、各コントロールゲート電極CG間に露出した絶縁膜170の側壁に酸化処理が施される。これにより、絶縁膜170に含まれる窒化膜が露出しなくなるため、熱燐酸処理後においても、フローティングゲート電極FG−コントロールゲート電極CG間にはONO構造を有する絶縁膜170が残存する。窒化シリコン膜が除去された後、パターニングされたコントロールゲート電極CG(導電膜CG0)内に絶縁膜が埋め込まれる。この絶縁膜内にエアギャップ190V(図25参照)が形成される。これにより、フローティングゲート電極FGの周囲を囲むようににエアギャップが形成される。その後、絶縁膜180およびエアギャップ190V上に層間絶縁膜200が形成される。
【0062】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置1は、半導体基板110と、半導体基板110の主表面上にゲート絶縁膜142を介して複数形成された電荷蓄積用の「第1ゲート電極」としてのフローティングゲート電極FGと、半導体基板110の主表面上における複数のフローティングゲート電極FG間に形成された「第2ゲート電極」としてのアシストゲート電極AGと、フローティングゲート電極FG上からアシストゲート電極AG上にONO膜である絶縁膜70を介して設けられる「第3ゲート電極」としてのコントロールゲート電極CGとを備え、複数のフローティングゲート電極FG間に「空隙」としてのエアギャップ150Vが形成され、フローティングゲート電極FG−ゲート電極AG間に「空隙」としてのエアギャップ160Vが形成されている。
【0063】
ここで、アシストゲート電極AGは、半導体基板110の主表面上にゲート絶縁膜141を介して複数形成され、半導体基板110に反転層を形成することが可能なゲート電極である。また、フローティングゲート電極FGは、半導体基板110の主表面上における複数のアシストゲート電極AG間に位置するに複数形成されている。さらに、半導体基板110における複数のフローティングゲート電極FG間に位置する部分に、不純物領域Dが形成されている。そして、半導体装置1においては、不純物領域D上に「空隙」としてのエアギャップ220Vが形成されている。
【0064】
また、本実施の形態に係る半導体装置1の製造方法は、半導体基板110の主表面上にゲート絶縁膜141を介して「第1導電膜」としての導電膜AG0を形成する工程と、導電膜AG0上に「第1絶縁膜」としての絶縁膜150を形成する工程と、導電膜AG0および絶縁膜150をパターニングする工程(以上、図26)と、導電膜AG0および絶縁膜150の側壁上に「第2絶縁膜」としての絶縁膜160を形成する工程(図27,図28)と、半導体基板110の主表面上からサイドウォール絶縁膜である絶縁膜160横に「第2導電膜」としての導電膜FG0を形成する工程(図29,図30)と、導電膜FG0上に「第3絶縁膜」としての絶縁膜170を形成する工程(図39)と、絶縁膜170上に「第3導電膜」としての導電膜CG0を形成する工程と、導電膜CG0をパターニングする工程と、絶縁膜150,160を除去して「空隙」としてのエアギャップ150V,160Vを形成する工程(以上、図24,図25)とを備える。
【0065】
なお、上記製造方法は、半導体基板110における導電膜FG0に隣接する部分に不純物領域Dを形成する工程(図31〜図34)と、不純物領域D上に「第4絶縁膜」としての絶縁膜220を形成する工程(図35〜図38)と、絶縁膜220を除去して「空隙」としてのエアギャップ220Vを形成する工程(図24)とをさらに備える。
【0066】
なお、上記製造方法は、パターニングされた導電膜CG0内に絶縁膜を埋め込む工程をさらに備える。ここで、絶縁膜を埋め込む際に、該絶縁膜内に「空隙」としてのエアギャップ190Vが形成される。
【0067】
上記のように、エアギャップ150V,160V,220Vが形成されることにより、複数のフローティングゲート電極FGの間に形成される容量を低減することができるので、閾値変調が抑制される。併せて、エアギャップ190Vが形成されることにより、フローティングゲート電極FGの周囲を囲むようにエアギャップが形成されるので、閾値変調がさらに抑制される。また、フローティングゲート電極FG−アシストゲート電極AG間にエアギャップ160Vが形成されることにより、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0068】
このように、本実施の形態においても、実施の形態1と同様に、閾値変調が抑制され、かつ、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極FG−アシストゲート電極AG間の絶縁性を向上させることができる。
【0069】
(実施の形態5)
図40は、実施の形態5に係る半導体装置1を示した断面図である。図40を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、アシストゲート電極AG上に絶縁膜150が残存していることを特徴とする。この場合、絶縁膜150は、たとえばシリコン酸化膜により形成される。
【0070】
本実施の形態においても、実施の形態4と同様に、エアギャップ160V,220Vが形成されることにより、閾値変調を抑制し、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0071】
(実施の形態6)
図41は、実施の形態6に係る半導体装置1を示した断面図である。図41を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、アシストゲート電極AG上に絶縁膜150が残存し、不純物領域D上に絶縁膜220が残存していることを特徴とする。この場合、絶縁膜150,220は、たとえばシリコン酸化膜により形成される。
【0072】
本実施の形態においても、実施の形態4と同様に、エアギャップ160Vが形成されることにより、閾値変調を抑制し、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0073】
(実施の形態7)
図42は、実施の形態7に係る半導体装置1を示した断面図である。図42を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、アシストゲート電極AG上に絶縁膜150が残存し、フローティングゲート電極FG−アシストゲート電極AG間に絶縁膜160が残存していることを特徴とする。この場合、絶縁膜150,160は、たとえばシリコン酸化膜により形成される。
【0074】
本実施の形態においても、実施の形態4と同様に、エアギャップ220Vが形成されることにより、閾値変調を抑制することができる。
【0075】
(実施の形態8)
図43は、実施の形態8に係る半導体装置1を示した断面図である。図43を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、フローティングゲート電極FG−アシストゲート電極AG間に絶縁膜160が残存していることを特徴とする。この場合、絶縁膜160は、たとえばシリコン酸化膜により形成される。
【0076】
本実施の形態においても、実施の形態4と同様に、エアギャップ150V,220Vが形成されることにより、閾値変調を抑制することができる。
【0077】
(実施の形態9)
図44は、実施の形態9に係る半導体装置1を示した断面図である。図44を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、フローティングゲート電極FG−アシストゲート電極AG間に絶縁膜160が残存し、不純物領域D上に絶縁膜220が残存していることを特徴とする。この場合、絶縁膜160,220は、たとえばシリコン酸化膜により形成される。
【0078】
本実施の形態においても、実施の形態4と同様に、エアギャップ150Vが形成されることにより、閾値変調を抑制することができる。
【0079】
(実施の形態10)
図45は、実施の形態10に係る半導体装置1を示した断面図である。図45を参照して、本実施の形態に係る半導体装置1は、実施の形態4に係る半導体装置1の変形例であって、不純物領域D上に絶縁膜220が残存していることを特徴とする。この場合、絶縁膜220は、たとえばシリコン酸化膜により形成される。
【0080】
本実施の形態においても、実施の形態4と同様に、エアギャップ150V,160Vが形成されることにより、閾値変調を抑制し、フローティングゲート電極FG−アシストゲート電極AG間の耐圧を向上させることができる。
【0081】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。たとえば、実施の形態1に係るメモリセル構造と実施の形態4に係るメモリセル構造とが混在した半導体装置を製造することが可能である。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。たとえば、上述した各実施の形態においては、窒化膜を選択的に除去することにより「空隙(エアギャップ)」を形成しているが、これに代えて、酸化膜を選択的に除去することにより「空隙(エアギャップ)」を形成してもよい。このように、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【0082】
【図1】本発明の実施の形態1に係る半導体装置を示した上面図である。
【図2】図1におけるII−II断面図である。
【図3】図1におけるIII−III断面図である。
【図4】図1におけるIV−IV断面図である。
【図5】図1におけるV−V断面図である。
【図6】本発明の実施の形態1に係る半導体装置の製造方法における第1工程を示した図である。
【図7】本発明の実施の形態1に係る半導体装置の製造方法における第2工程を示した図である。
【図8】本発明の実施の形態1に係る半導体装置の製造方法における第3工程を示した図である。
【図9】本発明の実施の形態1に係る半導体装置の製造方法における第4工程を示した図である。
【図10】本発明の実施の形態1に係る半導体装置の製造方法における第5工程を示した図である。
【図11】本発明の実施の形態1に係る半導体装置の製造方法における第6工程を示した図である。
【図12】本発明の実施の形態1に係る半導体装置の製造方法における第7工程を示した図である。
【図13】本発明の実施の形態1に係る半導体装置の製造方法における第8工程を示した図である。
【図14】本発明の実施の形態1に係る半導体装置の製造方法における第9工程を示した図である。
【図15】本発明の実施の形態1に係る半導体装置の製造方法における第10工程を示した図であり、図14におけるXV−XV断面図である。
【図16】本発明の実施の形態1に係る半導体装置の製造方法における第10工程を示した図であり、図14におけるXVI−XVI断面図である。
【図17】本発明の実施の形態1に係る半導体装置の製造方法における第11工程を示した図であり、図15に対応する断面を示す。
【図18】本発明の実施の形態1に係る半導体装置の製造方法における第11工程を示した図であり、図16に対応する断面を示す。
【図19】本発明の実施の形態1に係る半導体装置の製造方法における第11工程を示した図であり、図17におけるXIX−XIX断面図である。
【図20】本発明の実施の形態1に係る半導体装置の製造方法における第12工程を示した図であり、図19に対応する断面を示す。
【図21】本発明の実施の形態2に係る半導体装置を示した断面図である。
【図22】本発明の実施の形態3に係る半導体装置を示した断面図である。
【図23】本発明の実施の形態4に係る半導体装置を示した上面図である。
【図24】図23におけるXXIV−XXIV断面図である。
【図25】図23におけるXXV−XXV断面図である。
【図26】本発明の実施の形態4に係る半導体装置の製造方法における第1工程を示した図である。
【図27】本発明の実施の形態4に係る半導体装置の製造方法における第2工程を示した図である。
【図28】本発明の実施の形態4に係る半導体装置の製造方法における第3工程を示した図である。
【図29】本発明の実施の形態4に係る半導体装置の製造方法における第4工程を示した図である。
【図30】本発明の実施の形態4に係る半導体装置の製造方法における第5工程を示した図である。
【図31】本発明の実施の形態4に係る半導体装置の製造方法における第6工程を示した図である。
【図32】本発明の実施の形態4に係る半導体装置の製造方法における第7工程を示した図である。
【図33】本発明の実施の形態4に係る半導体装置の製造方法における第8工程を示した図である。
【図34】本発明の実施の形態4に係る半導体装置の製造方法における第9工程を示した図である。
【図35】本発明の実施の形態4に係る半導体装置の製造方法における第10工程を示した図である。
【図36】本発明の実施の形態4に係る半導体装置の製造方法における第11工程を示した図である。
【図37】本発明の実施の形態4に係る半導体装置の製造方法における第12工程を示した図である。
【図38】本発明の実施の形態4に係る半導体装置の製造方法における第13工程を示した図である。
【図39】本発明の実施の形態4に係る半導体装置の製造方法における第14工程を示した図である。
【図40】本発明の実施の形態5に係る半導体装置を示した断面図である。
【図41】本発明の実施の形態6に係る半導体装置を示した断面図である。
【図42】本発明の実施の形態7に係る半導体装置を示した断面図である。
【図43】本発明の実施の形態8に係る半導体装置を示した断面図である。
【図44】本発明の実施の形態9に係る半導体装置を示した断面図である。
【図45】本発明の実施の形態10に係る半導体装置を示した断面図である。
【符号の説明】
【0083】
1 半導体装置、10,110 半導体基板、20 n型埋込み領域、30 pウエル、40,41,42,141,142 ゲート絶縁膜、50,55,60,80,90,150,155,160,165,180,190,220 絶縁膜、50V,60V,220V エアギャップ、100,200 層間絶縁膜、AG アシストゲート電極、FG フローティングゲート電極、CG コントロールゲート電極、AG0,FG0,CG0 導電膜、CG1,CG10 ポリシリコン膜、CG2,CG20 シリサイド膜、D 不純物領域、N n+不純物領域、P p+ポケット層、RM レジスト膜。
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して複数形成された電荷蓄積用の第1ゲート電極と、
前記半導体基板の主表面上における複数の前記第1ゲート電極間に形成された第2ゲート電極と、
前記第1ゲート電極上から前記第2ゲート電極上に絶縁膜を介して設けられる第3ゲート電極とを備え、
複数の前記第1ゲート電極間、および、前記第1と第2ゲート電極間の少なくとも一方に空隙が形成された、半導体装置。
【請求項2】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して複数形成され、前記半導体基板に反転層を形成することが可能なアシストゲート電極と、
前記半導体基板の主表面上における複数の前記アシストゲート電極間に位置する部分に複数形成された、電荷蓄積用のフローティングゲート電極と、
前記アシストゲート電極上から前記フローティングゲート電極上に絶縁膜を介して設けられるコントロールゲート電極と、
前記半導体基板における複数の前記フローティングゲート電極間に位置する部分に形成された不純物領域とを備え、
前記不純物領域上に空隙が形成された、半導体装置。
【請求項3】
半導体基板の主表面上にゲート絶縁膜を介して第1導電膜を形成する工程と、
前記第1導電膜上に第1絶縁膜を形成する工程と、
前記第1導電膜および前記第1絶縁膜をパターニングする工程と、
前記第1導電膜および前記第1絶縁膜の側壁上に第2絶縁膜としてのサイドウォール絶縁膜を形成する工程と、
前記半導体基板の主表面上から前記サイドウォール絶縁膜横に第2導電膜を形成する工程と、
前記第2導電膜上に第3絶縁膜を形成する工程と、
前記第3絶縁膜上に第3導電膜を形成する工程と、
前記第3導電膜をパターニングする工程と、
前記第1と第2絶縁膜の少なくとも一方を除去して空隙を形成する工程とを備えた半導体装置の製造方法。
【請求項4】
前記半導体基板における複数の前記第2導電膜に隣接する部分に不純物領域を形成する工程と、
前記不純物領域上に第4絶縁膜を形成する工程と、
前記第4絶縁膜を除去して空隙を形成する工程とをさらに備えた、請求項3に記載の半導体装置の製造方法。
【請求項5】
パターニングされた前記第3導電膜内に埋込み絶縁膜を形成する工程をさらに備え、
前記埋込み絶縁膜を形成する際に、該埋込み絶縁膜内に空隙が形成される、請求項3または請求項4に記載の半導体装置の製造方法。
【請求項1】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して複数形成された電荷蓄積用の第1ゲート電極と、
前記半導体基板の主表面上における複数の前記第1ゲート電極間に形成された第2ゲート電極と、
前記第1ゲート電極上から前記第2ゲート電極上に絶縁膜を介して設けられる第3ゲート電極とを備え、
複数の前記第1ゲート電極間、および、前記第1と第2ゲート電極間の少なくとも一方に空隙が形成された、半導体装置。
【請求項2】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して複数形成され、前記半導体基板に反転層を形成することが可能なアシストゲート電極と、
前記半導体基板の主表面上における複数の前記アシストゲート電極間に位置する部分に複数形成された、電荷蓄積用のフローティングゲート電極と、
前記アシストゲート電極上から前記フローティングゲート電極上に絶縁膜を介して設けられるコントロールゲート電極と、
前記半導体基板における複数の前記フローティングゲート電極間に位置する部分に形成された不純物領域とを備え、
前記不純物領域上に空隙が形成された、半導体装置。
【請求項3】
半導体基板の主表面上にゲート絶縁膜を介して第1導電膜を形成する工程と、
前記第1導電膜上に第1絶縁膜を形成する工程と、
前記第1導電膜および前記第1絶縁膜をパターニングする工程と、
前記第1導電膜および前記第1絶縁膜の側壁上に第2絶縁膜としてのサイドウォール絶縁膜を形成する工程と、
前記半導体基板の主表面上から前記サイドウォール絶縁膜横に第2導電膜を形成する工程と、
前記第2導電膜上に第3絶縁膜を形成する工程と、
前記第3絶縁膜上に第3導電膜を形成する工程と、
前記第3導電膜をパターニングする工程と、
前記第1と第2絶縁膜の少なくとも一方を除去して空隙を形成する工程とを備えた半導体装置の製造方法。
【請求項4】
前記半導体基板における複数の前記第2導電膜に隣接する部分に不純物領域を形成する工程と、
前記不純物領域上に第4絶縁膜を形成する工程と、
前記第4絶縁膜を除去して空隙を形成する工程とをさらに備えた、請求項3に記載の半導体装置の製造方法。
【請求項5】
パターニングされた前記第3導電膜内に埋込み絶縁膜を形成する工程をさらに備え、
前記埋込み絶縁膜を形成する際に、該埋込み絶縁膜内に空隙が形成される、請求項3または請求項4に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
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【図13】
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【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
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【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【公開番号】特開2007−67043(P2007−67043A)
【公開日】平成19年3月15日(2007.3.15)
【国際特許分類】
【出願番号】特願2005−248982(P2005−248982)
【出願日】平成17年8月30日(2005.8.30)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成19年3月15日(2007.3.15)
【国際特許分類】
【出願日】平成17年8月30日(2005.8.30)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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