【課題】製造の容易な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有する第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１のＮＡＮＤセルユニットの両端に位置し、第１の浮遊ゲートと同層に形成され、第１の半導体層と接続される下部コンタクトと、第２のＮＡＮＤセルユニットの両端に位置し、第２の半導体層と下部コンタクトとを接続する上部コンタクトとを備える。 （もっと読む）

【課題】制御性の高い不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成された第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１の絶縁層を介して上下に位置する第１及び第２の選択ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第２の方向に延び、第１及び第２の半導体層並びに第１及び第２のゲート絶縁層と共に補助トランジスタを形成する補助ゲートとを備える。 （もっと読む）

【目的】配線間のコンタクト配置において配線間距離をより小さく形成する。
【構成】実施形態の半導体装置は、第１と第２の配線と、第１の絶縁膜と、第２の絶縁膜と、第１のコンタクトと、第２のコンタクトと、を備えている。第１と第２の配線は、基板上に互いに並行するように形成される。第１の絶縁膜は、第１と第２の配線を覆うように形成される。第２の絶縁膜は、第１と第２の制御ゲート線間の所定位置で第１と第２の配線と並行して延びるように形成され、第１の絶縁膜と材料が異なる。第１のコンタクトは、第１と第２の配線間で、前記第２の絶縁膜に対して前記第１の配線側に位置する前記第１の絶縁膜を通して形成される。第２のコンタクトは、前記第１と第２の配線間で、前記第１と第２の配線が延びる方向に沿って前記第１のコンタクトと互いに位置をずらしつつ、前記第２の絶縁膜に対して前記第２の配線側に位置する前記第１の絶縁膜を通して形成される。 （もっと読む）

【課題】
実施形態は、ゲート配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供する。
【解決手段】
本実施形態の半導体装置の製造方法は、第１領域及び第２領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第１絶縁膜、前記第１絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記素子分離膜及び前記電荷蓄積層上にストッパー膜３０を形成する工程と、前記第２領域を第２絶縁膜で被膜し、前記第１領域の前記ストッパー膜３０と前記素子分離膜をエッチバックする工程と、前記エッチバックされた素子分離膜、前記電荷蓄積層、第２領域の前記ストッパー膜３０上に第３絶縁膜を介して配線を形成する工程とを備えることを特徴とする。 （もっと読む）

【課題】制御ゲート電極および浮遊ゲート電極を備えた構成において、制御ゲート電極を構成する多結晶シリコンの空乏化を抑制できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された複数の浮遊ゲート電極と、複数の浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成されたワード線と、を備える。ワード線は、不純物がドープされた多結晶シリコンを含む下層および上層を分断し且つ複数の浮遊ゲート電極間に一部が位置する分断層を介在して形成され、ワード線は、その下層の高さが上層の高さよりも低い。 （もっと読む）

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）

【課題】不揮発性半導体装置の高集積化を図ることのできる技術を提供する。
【解決手段】スイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧと、スイッチ用ｎＭＩＳ（Ｑｓ）にワード線に対して交差する方向に沿って隣接するメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＭＧとの間に、スイッチ用ｎＭＩＳ（Ｑｓ）のソース／ドレイン領域ＳＤＨとして機能し、同時にメモリ用ｎＭＩＳ（Ｑｍ）のドレイン領域Ｄとして機能する半導体領域を形成し、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）側のソース／ドレイン領域ＳＤＨを構成する半導体領域の形状と、スイッチ用ｎＭＩＳ（Ｑｓ）のメモリ用ｎＭＩＳ（Ｑｍ）と反対側（ビット線側）のソース／ドレイン領域ＳＤＬを構成する半導体領域の形状とを非対称とする。 （もっと読む）

【課題】フラッシュメモリの動作速度及び耐久性を向上させる技術の提供。
【解決手段】メモリが、行及び列を含むメモリセルのアレイを有している。該メモリは、アレイ内の単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加するとともに、単数又は複数のワード線上の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する、ワード線に結合された回路部を有し、第１の離隔位置のセットにおける位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の離隔位置のセットにおける位置と第２の離隔位置のセットにおける位置との間に、単数又は複数のワード線の加熱をもたらす電流の流れが誘導される。 （もっと読む）

【課題】
誘電体電荷トラップメモリの動作速度及び／又は耐久性を向上させる技術を提供する。
【解決手段】
メモリデバイスは、ワードライン及びビットラインを含む誘電体電荷トラップ構造メモリセルのアレイを含む。該アレイに、読み出し、プログラム及び消去の動作を制御するように構成された制御回路が結合される。コントローラは、該アレイのメモリセル内の誘電体電荷トラップ構造を熱アニールする支援回路を備えるように構成される。熱アニールのための熱を誘起するために、ワードラインドライバ及び前記ワードライン終端回路を用いて、ワードラインに電流を誘起することができる。熱アニールは、サイクルダメージからの回復のために、通常動作とインターリーブされて適用されることが可能である。また、熱アニールは、消去のようなミッション機能中に適用されることもでき、それにより該機能の性能を向上させ得る。 （もっと読む）

【課題】微細化及び高集積化を達成した酸化物半導体を用いた半導体装置、及び半導体装置の作製工程において、安定した電気的特性を付与し、高信頼性化する。また、上記半導体装置の作製工程において、不良を抑制し、歩留まりよく作製する技術を提供する。
【解決手段】酸化物半導体層を含むトランジスタを有する半導体装置において、酸化物半導体膜を、絶縁層に設けられたトレンチに設ける。トレンチは下端コーナ部及び曲率半径が２０ｎｍ以上６０ｎｍ以下の曲面状の上端コーナ部を含み、酸化物半導体膜は、トレンチの底面、下端コーナ部、上端コーナ部、及び内壁面に接して設けられる。酸化物半導体膜は、少なくとも上端コーナ部において表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜である。 （もっと読む）

【課題】微細化及び高集積化を達成した酸化物半導体を用いた半導体装置において、安定した電気的特性を付与し、高信頼性化する。
【解決手段】酸化物半導体膜を含むトランジスタ（半導体装置）において、酸化物半導体膜を、絶縁層に設けられたトレンチ（溝）に設ける。トレンチは曲率半径が２０ｎｍ以上６０ｎｍ以下の曲面状の下端コーナ部を含み、酸化物半導体膜は、トレンチの底面、下端コーナ部、及び内壁面に接して設けられる。酸化物半導体膜は、少なくとも下端コーナ部において表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜である。 （もっと読む）

【課題】埋め込みビットライン型不揮発メモリの微細化に適した製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショートを生じ難い構造を提供する。
【解決手段】導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてＳＯＮＯＳ構造セルとする。これにより、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。また、Ｓｉ_３Ｎ_４のサイドウォールを設けてイオン注入することでビットラインを形成する。これにより、メモリセルの微細化が可能となる。 （もっと読む）

【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。 （もっと読む）

【課題】動作特性の向上を図ることができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に間隔をあけて設けられた複数のメモリセルと、前記メモリセルの側壁に形成された絶縁膜と、を備えている。そして、前記絶縁膜は、前記メモリセル同士の間に形成された空隙部の上方において、隣接する前記メモリセルに向けて突出する突出部を有している。 （もっと読む）

【課題】素子分離溝を塗布系の材料で埋め込む素子分離構造において、熱処理時に素子分離溝に大きな応力が作用することを防止する。
【解決手段】メモリセル領域に形成され第１の開口幅を有する第１の素子分離溝と、周辺回路領域に形成され第１の開口幅より大きい第２の開口幅を有する第２の素子分離溝と、第１の素子分離溝の内面に形成された第１の酸化膜と、第１の酸化膜上に形成されて前記第１の素子分離溝内に埋め込まれた第１の塗布型酸化膜と、第２の素子分離溝の内面のうちの側部に形成された第２の酸化膜と、第２の素子分離溝内の内面のうちの底部上に形成された第３の酸化膜と、第３の酸化膜上に形成されて第２の素子分離溝内に埋め込まれた第２の塗布型酸化膜とを備えた。 （もっと読む）

【課題】消去回数の増加を抑制し、書き込み速度の向上及びメモリセルの劣化を防止することが可能な半導体記憶装置を提供すること。
【解決手段】読み出しレベルに応じてデータを保持可能なセルＭＣが形成されたセルアレイ１と、前記セルＭＣに書き込まれた回数Ｎ（Ｎ：０以上の整数）をカウントし、その回数に応じて書込電圧Ｖｐｇｍ及び読出電圧Ｖｃｇｒを前記セルに転送する制御部９と、前記書込電圧を用いてデータを書み込み、前記読出電圧を発生し、データを読み出す電圧発生回路とを具備し、書込要求があると、前記読出電圧を発生させ、前記データを読み出し、読み出された閾値電圧より高い閾値電圧に遷移させる前記書き込み電圧を前記電圧発生回路に発生させ、前記セルへの前記回数Ｎ回目（≧２）の書き込み要求が規定値に達していると、前記制御部は前記セルが保持する前記データを消去させる。 （もっと読む）

【課題】製造中に、プロセスに関連する帯電からフラッシュメモリのワード線およびメモリセルを保護するための方法と構造とを与える。
【解決手段】ドープされたポリシリコンのワード線１１０ａの端部にドープされていないポリシリコン１１０ｂが形成され、抵抗１１０ｂが生成される。これを通じて、プロセスにより生じる電荷が、基板に結合された、ドープされたポリシリコン放電構造１１０ｃへ放電される。ワード線抵抗１１０ｂ、および、放電構造１１０ｃは、単一のパターニングされたポリシリコン構造として形成される。ワード線１１０ａおよび放電部分１１０ｃは導電性になるように選択的にドープされ、また、抵抗部分１１０ｂは、製造後に通常のセル動作が可能なほどに十分高い抵抗が与えられる一方で、製造中にプロセスに関連する電荷に対しては放電路を供給するように、実質的にドープされない。 （もっと読む）

【課題】ビット線に拡散層を用いる半導体記憶装置のチャネル領域に発生する２次電子を抑制して信頼性を向上できるようにする。
【解決手段】半導体記憶装置１００は、Ｐ型の半導体基板１０１の上部にそれぞれが互いに並行に延びるように形成された複数のビット線拡散層１０８と、半導体基板１０１の上で、且つそれぞれが各ビット線拡散層１０８と交差する方向に互いに並行に延びるように形成された複数のワード線電極１１０とを有している。さらに、半導体基板１０１における各ワード線電極１１０の下方の領域には、周囲よりも濃度が低いＰ型の複数の第３の不純物層１１１Ａがそれぞれ自己整合的に形成されている。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板１０上に第１絶縁膜１３を介在して形成された電荷蓄積層１４と、電荷蓄積層１４上に第２絶縁膜１５を介在して形成された制御ゲート１６とを具備し、制御ゲート１６は、その少なくとも一部領域１６−２において、その側面が外側に向かって膨らんだ形状を有し、制御ゲート１６において側面が膨らみ始める部分から該制御ゲート１６の頂上までの高さＨ１は、膨らみ始める部分より上の領域における制御ゲート１６の最大幅Ｗ２_max2よりも大きい。 （もっと読む）

【課題】デバイス特性の劣化を抑制した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】第１ダミーセル領域１２１に設けられた素子分離絶縁層３３と、第２ダミーセル領域１２２に設けられた素子分離絶縁層４３と、第１ダミーセル領域１２１と第２ダミーセル領域１２２との間の境界に位置する素子分離絶縁層５１とを備える。素子分離絶縁層３３の上面は、浮遊電極層３２の上面よりも低い高さに位置する。素子分離絶縁層４３の上面は、浮遊電極層４２の上面と同じ高さに位置する。浮遊電極層３２に隣接する素子分離絶縁層５１の上面の端部は、浮遊電極層３２の上面よりも低い高さに位置する。素子分離絶縁層５１の上面は、浮遊電極層３２の側面から浮遊電極層４２の側面へ向かって上昇する傾斜ＴＬを有する。 （もっと読む）