熱アシスト誘電体電荷トラップメモリ
【課題】
誘電体電荷トラップメモリの動作速度及び／又は耐久性を向上させる技術を提供する。
【解決手段】
メモリデバイスは、ワードライン及びビットラインを含む誘電体電荷トラップ構造メモリセルのアレイを含む。該アレイに、読み出し、プログラム及び消去の動作を制御するように構成された制御回路が結合される。コントローラは、該アレイのメモリセル内の誘電体電荷トラップ構造を熱アニールする支援回路を備えるように構成される。熱アニールのための熱を誘起するために、ワードラインドライバ及び前記ワードライン終端回路を用いて、ワードラインに電流を誘起することができる。熱アニールは、サイクルダメージからの回復のために、通常動作とインターリーブされて適用されることが可能である。また、熱アニールは、消去のようなミッション機能中に適用されることもでき、それにより該機能の性能を向上させ得る。
誘電体電荷トラップメモリの動作速度及び／又は耐久性を向上させる技術を提供する。
【解決手段】
メモリデバイスは、ワードライン及びビットラインを含む誘電体電荷トラップ構造メモリセルのアレイを含む。該アレイに、読み出し、プログラム及び消去の動作を制御するように構成された制御回路が結合される。コントローラは、該アレイのメモリセル内の誘電体電荷トラップ構造を熱アニールする支援回路を備えるように構成される。熱アニールのための熱を誘起するために、ワードラインドライバ及び前記ワードライン終端回路を用いて、ワードラインに電流を誘起することができる。熱アニールは、サイクルダメージからの回復のために、通常動作とインターリーブされて適用されることが可能である。また、熱アニールは、消去のようなミッション機能中に適用されることもでき、それにより該機能の性能を向上させ得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュメモリ技術に関する。
【背景技術】
【０００２】
フラッシュメモリは一種の不揮発性集積回路メモリテクノロジである。典型的なフラッシュメモリセルは、チャネルによって離隔されたソース及びドレインと電荷格納構造によってチャネルから離隔されたゲートと有する電界効果トランジスタＦＥＴ構造で構成され、電荷格納構造は、トンネル誘電体層と、電荷格納層（フローティングゲート又は誘電体）と、ブロッキング（遮断）誘電体層とを含んでいる。ＳＯＮＯＳデバイスと呼ばれる従来の初期の電荷トラップメモリ設計によれば、ソース、ドレイン及びチャネルはシリコン基板（Ｓ）内に形成され、トンネル誘電体層は酸化シリコン（Ｏ）で形成され、電荷格納層は窒化シリコン（Ｎ）で形成され、ブロッキング誘電体層は酸化シリコン（Ｏ）で形成され、そして、ゲートはポリシリコン（Ｓ）を有する。誘電体電荷トラップセルにバンドギャップ工学的トンネル誘電体を用いて、より先端的なフラッシュメモリテクノロジが開発されている。１つのバンドギャップ工学的セルテクノロジは、非特許文献１及び２に記載されるように、ＢＥ−ＳＯＮＯＳとして知られている。
【０００３】
これらの先端的な電荷トラップメモリテクノロジは、その他のメモリタイプと比較して、限られた耐久性及び動作速度を有し得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７３１５４７４号明細書
【非特許文献】
【０００５】
【非特許文献１】Hang-Ting Lue等、「Scaling Evaluation of BE-SONOS NAND Flash Beyond 20nm」、2008 Symposium on VLSI technology Digest of Papers、2008年6月
【非特許文献２】H.T. Lue等、IEDM Tech. Dig. 2005、pp.547-550
【非特許文献３】Shin等、「A Highly Reliable SONOS-type NAND Flash Memory Cell with Al2O3 or Top Oxide」、IEDM 2003（MANOS）
【非特許文献４】Shin等、「A Novel NAND-type MONOS Memory using 63 nm Process Technology for a Multi-Gigabit Flash EEPROMs」、IEEE 2005
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フラッシュメモリの動作速度及び耐久性を向上させる技術を提供することが望まれる。
【課題を解決するための手段】
【０００７】
デバイス上のメモリセルの誘電体電荷トラップ構造を熱アニールするためのリソースを含むメモリデバイスが提供される。誘電体電荷トラップメモリセルのアレイを動作させる方法を適用することができ、該方法は、読み出し、プログラム及び消去の動作を実行し、読み出し、プログラム及び消去の動作の間にインターリーブして、あるいはこれらの動作中に、の何れかで、アレイのメモリセル内の誘電体電荷トラップ構造を熱アニールすることを含む。後述の実験結果が示すように、好適なアニール処理は、プログラム・消去サイクル中に蓄積されたダメージを修復することによって耐久性を向上させることができる。例えば、アレイ内のメモリセルを周期的にアニールすることにより、デバイスの実効的な耐久性を大幅に向上させることができる。これには、１００万サイクル以上の耐サイクル性能の達成が含まれる。また、例えば消去動作中などの動作中にアニールを適用することにより、影響を受ける動作の性能を向上させることができる。例えば消去動作において、熱アニールは、電子の脱トラップを支援し、それにより消去速度を高め得る。
【０００８】
集積回路メモリは、ワードラインドライバと、デコーダ回路及び場合によりその他の回路に応答して対応するワードライン上に電流を駆動するワードライン終端回路とを有するように実装され得る。該電流は、選択されたワードラインの抵抗加熱を引き起こすことができ、その熱が、熱アニールのために、誘電体電荷トラップ構造に伝達される。この技術及びその他の技術は、アニール処理を柔軟性をもって送り届けることを可能にするように適用され得る。
【０００９】
ここに記載される技術は、ＢＥ−ＳＯＮＯＳメモリテクノロジ及びその他の先端的な誘電体電荷トラップテクノロジとともに使用するのに適したものである。
【００１０】
以下の詳細な説明及びそれに続く特許請求の範囲、並びに図面を精査することにより、本発明のその他の態様及び利点が理解されることになる。
【図面の簡単な説明】
【００１１】
【図１】熱アニール処理に合わせて構成された誘電体電荷トラップメモリセルを簡略化して示す斜視図である。
【図２】熱アニール処理に合わせて構成された誘電体電荷トラップメモリセルの簡略化したレイアウト図である。
【図３】熱アニール処理に合わせて構成された共通ソースＮＡＮＤ型メモリアレイを示す模式図である。
【図４】熱アニール処理に合わせて構成された集積回路メモリを示すブロック図である。
【図５】コラム間の絶縁体充填トレンチとイオン注入によるラテラルポケットとを含んだメモリセルのＮＡＮＤアレイのレイアウト図である。
【図６】ｎチャネルデバイスを用いた図５のようなＮＡＮＤアレイの、ワードラインに沿って取られた断面図である。
【図７】セルチャネルを通ってワードラインに直交して取られた、最上段及び最下段の選択トランジスタを含むＮＡＮＤストリングの簡略化した断面図である。
【図８】熱アニールに合わせて構成されたメモリセルの一代替構造を示す図であり、熱分離用の薄膜半導体ボディ上に配置された誘電体電荷トラップメモリセルを含んでいる。
【図９】熱アニールサイクルを適用するための１つの制御シーケンスの簡略化したフロー図である。
【図１０】熱アニールサイクルを適用するための他の１つの制御シーケンスの簡略化したフロー図である。
【図１１】熱アニールサイクルを適用するための更なる他の１つの制御シーケンスの簡略化したフロー図である。
【図１２】熱アニールを適用した実験結果を示すドレイン電流ｖｓ制御ゲート電圧のプロットである。
【図１３】熱アニールを適用した実験結果を示す閾値電圧ｖｓプログラム／消去サイクル数のプロットである。
【図１４】１回目の循環シーケンス後の、プログラムされたセル及び消去されたセルの閾値電圧分布のプロットである。
【図１５】熱アニールに続く２回目の循環サイクルシーケンス後の、プログラムされたセル及び消去されたセルの閾値電圧分布のプロットである。
【図１６】１０回の循環及びアニールのシーケンス後の、プログラムされたセル及び消去されたセルの閾値電圧分布のプロットである。
【図１７】１回目の循環シーケンス後の、プログラム条件及び消去条件を示すプロットである。
【図１８】熱アニールに続く２回目の循環サイクルシーケンス後の、プログラム条件及び消去条件を示すプロットである。
【図１９】１０回の循環・アニールシーケンス後の、プログラム条件及び消去条件を示すプロットである。
【図２０】電荷トラップメモリセルの室温及び昇温での消去性能を示す図である。
【図２１】消去処理を受ける電荷トラップメモリセルのおよそのアニール時間を示すグラフである。
【発明を実施するための形態】
【００１２】
図１−２１を参照して、開示技術の実施形態を詳細に説明する。
【００１３】
図１は、半導体ボディ１３内にソース１１及びドレイン１２を有するメモリセルの簡略化した斜視図であり、ボディ１３はソースとドレインとの間にチャネルを有する。ワードライン１０が、ボディ１３のチャネル領域の上方のゲートをもたらしている。多層誘電体スタック１４が、ゲートとボディ１３のチャネル領域との間に置かれており、誘電体の電荷トラップ構造として機能する。
【００１４】
多層誘電体スタック１４を実現するための１つの技術は、バンドギャップ工学的（bandgap engineered）ＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）電荷トラップテクノロジとして知られている。例えば、Ｌｕｅによる特許文献１を参照することができ、その内容全体をここに援用する。
【００１５】
ＢＥ−ＳＯＮＯＳ多層誘電体スタックの一例は、チャネル上の多層トンネル層を含む。多層トンネル層は、チャネルの中央領域で２ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの層と、上記中央領域で３ｎｍ未満の厚さの窒化シリコンの第２層と、上記中央領域で４ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第３層とを用いて実現され得る。トンネル層上に、上記中央領域で５ｎｍより大きい厚さを有する窒化シリコンの電荷トラップ層が形成される。電荷トラップ層とゲートとの間に、上記中央領域で５ｎｍより大きい実効酸化膜厚を有する絶縁材料の遮断（ブロッキング）層が形成される。他の実施形態において、誘電体電荷トラップ構造は、ゲートに隣接してトンネル層を有し且つチャネルに隣接して遮断層を有するように構成されてもよい。
【００１６】
代替的なメモリセルは、異なる電荷トラップ構造を用いていてもよく、例えば、より伝統的な窒化物構造や、非特許文献３、４、及び２００７年８月２７日に出願された本願と同一出願人による米国特許出願第１１／８４５，２７６号に記載される電荷トラップ構造を用い得る。なお、これらの文献内容をここに援用する。
【００１７】
ＢＥ−ＳＯＮＯＳテクノロジ及びその他の誘電体電荷トラップテクノロジは、有意な温度感度を有し得る。温度感度は、プログラム・消去サイクル中に発生する構造へのダメージから熱アニールによって回復する能力を含み得る。故に、熱アニールを適用することによって、誘電体電荷トラップ構造の電荷格納特性を修復あるいは改善することができる。また、温度感度は、向上された性能を含み得る。例えば、負のゲートバイアス下で、ファウラーノルドハイム（Fowler-Nordheim；ＦＮ）トンネリング中に熱を印加することができる場合、熱的に支援（熱アシスト）された電子の脱トラップが促進され、正孔トンネリングと組み合わさって、消去速度を高めるための有意な要因となる。
【００１８】
メモリセルに熱を印加する１つの技術は、図１に示すようなワードライン中の電流を用いて熱を生成する抵抗加熱を含む。ワードラインは典型的に、ワードラインドライバが有意な電流を生成することなくワードラインを目標電圧まで充電するように、終端されない配線であるか、非常に高いインピーダンスで終端されるかの何れかである。ワードライン内に電流を誘起するためには、ワードライン電圧を受けるワードラインを、電流を可能にするように終端する必要がある。また、負のゲート電圧でのＦＮトンネリング動作においては、誘電体電荷トラップ層を横切る電界が誘起される。故に、組み合わされた消去／アニール処理は、消去動作をサポートするように電界を誘起しながら電流を誘起することによって実行されることができる。電流はまた、所望であれば、読み出し動作及びプログラム動作中にも誘起されることができる。電流はまた、読み出し、プログラム及び消去のミッション機能とインターリーブされた動作において、メモリが休止中にも誘起されることが可能である。故に、読み出し動作、プログラム動作及び消去動作とインターリーブされた、あるいはこれら動作中の、アニール処理を達成するように回路が構成される。
【００１９】
ワードラインに好ましく電流を誘起することにより、特定のセルのゲートの局所温度を４００℃より高くまで上昇させることができる。ゲートは誘電体電荷トラップ構造と接触しているので、熱が伝達されてアニールを成し遂げる。
【００２０】
図２は、簡略化した単一デバイスのレイアウト図である。このデバイスは、半導体ボディのイオン注入によって実現されるソース２２及びドレイン２３を含んでいる。このデバイスはゲート２９を含んでいる。ゲート２９は、電流を局所的に集中させるために局所的に狭い領域を有し、両端の一層広い領域２０及び２１をセルのメモリ素子から離隔させることができる。メモリセルはゲート２９とソース／ドレイン注入との間の交点２４に形成される。
【００２１】
図示のように、アニールは、ゲートの一方の端部２０に結合されるワードラインドライバ２５を用いて引き起こされ得る。ワードライン終端回路（ワードラインドライバと同様とし得る）がゲートの反対側の端部２１に結合される。ワードライン終端回路は、アドレス復号回路又はその他制御回路に応答してワードラインを終端回路２７に選択的に結合させるスイッチ２６を含んでおり、適切に電流を許可あるいは阻止するバイアス回路を含み得る。終端回路は、ワードラインを横切る電位差を印加することによって、ゲートに電流が流れることを可能にする。一例において、終端回路は、約１Ｖの電圧をワードラインの一方側に印加し、且つ約０Ｖの電圧を他方側に印加するように構成され得る。これにより、有意な電界を生み出すことなく、電流が引き起こされ、メモリセルに熱が誘起される。他の一例において、終端回路は、約２０Ｖを一方側に印加し且つ約１９Ｖを他方側に印加し、それにより、ファウラーノルドハイムプログラミングを含むプログラミングを支援するように電界をメモリセルに誘起しながら、電流を生じさせて熱を誘起するように構成され得る。
他の一例において、終端回路は、約−１６Ｖを一方側に印加し且つ約−１５Ｖを他方側に印加し、それにより、負電界ファウラーノルドハイム消去を含む消去を支援するように電界をメモリセルに誘起しながら、電流を生じさせて熱を誘起するように構成され得る。
【００２２】
図１及び２を参照して説明するメモリセルを熱アニールする手段は、メモリセルの誘電体電荷トラップ構造の近傍に抵抗加熱を誘起するように選択的に制御されるドライバ及び終端回路を備えた、ワードライン又はその他のゲート構造を含んでいる。他の実施形態において、ビットライン中の電流を用いて、メモリセルの誘電体電荷トラップ構造に熱が印加されてもよい。また、メモリセルは、誘電体電荷トラップ層の上方又は下方の何れかに付加的な抵抗配線の組を備えたアレイにて実現されてもよい。例えば、付加的な熱アニール配線が、メタル層内の標準ワードラインに隣接して、あるいはその上に実装されて、セルを加熱するために用いられてもよい。また、メモリセルは、誘電体電荷トラップ構造の下方に熱アニール配線の組を含む基板の上に実装されてもよい。例えば、シリコン・オン・インシュレータ基板の場合、例えば絶縁体の下又は内部に埋め込まれたドープトポリシリコン配線を用いて実現された抵抗を、メモリセルの下方に埋め込むことができる。ワードライン加熱は、電荷トラップ構造に対するワードラインの近接性により、非常に効率的になり得る。しかしながら、その他の構造も、概説したような熱アニール手段を提供するために使用され得る。
【００２３】
フラッシュメモリデバイスは、例えば仮想グランドアーキテクチャやＡＮＤアーキテクチャを含むその他のアーキテクチャも知られているが、一般的にＮＡＮＤアーキテクチャ又はＮＯＲアーキテクチャを用いて実現される。ＮＡＮＤアーキテクチャは、データ記憶用途に適用されるときの高密度性及び高速性によって好まれている。ＮＯＲアーキテクチャは、ランダムなバイトアクセスが重要な例えばコード記憶などのその他の用途に一層適している。ここで説明する熱アシストメモリセルは、ＮＡＮＤ、ＮＯＲ、仮想グランド及びＡＮＤのアーキテクチャ、並びにその他の構成にも展開されることが可能である。
【００２４】
図３は、ＮＡＮＤストリング（列）３１、３２を含むＮＡＮＤアーキテクチャのレイアウトを示す回路図であり、ＮＡＮＤストリング３１、３２は、ストリング選択トランジスタ（例えば、３６）によって、それぞれのビットラインＢＬ−１、ＢＬ−２に結合され、且つグランド選択トランジスタ（例えば、３７）によって、共通ソース（common source；ＣＳ）ライン３５に結合される。例示目的で説明するに、ＮＡＮＤストリング３１内のワードラインＷＬ（ｉ）上のターゲットメモリセル３０の読み出しにおいて、選択されたワードラインＷＬ（ｉ）に読み出しバイアスレベルが印加される。選択されないワードラインは、最も高い閾値状態にあるメモリセルをターンオンさせるのに十分なパス（pass）電圧で駆動される。選択されたビットライン上に、読み出しバイアスが印加される。選択されないビットラインのビットライン電圧は、グランドに設定され、あるいはＣＳラインの電圧レベルに近いレベルに設定される。
【００２５】
ワードラインを用いて熱アニール用の熱を印加するために、アレイは、復号（decoded）ワードラインドライバ３８と、ワードライン群の反対側の端部の復号（decoded）終端スイッチ３９とを有するように構成される。ドライバ３８と復号終端スイッチ３９との間のワードラインの長さは、アレイを適切にセグメント化（区分け）することによって、所望のように設定されることができる。例えば、ワードラインドライバ／終端スイッチ対は、具体的な実装形態に適合するように、１００本のビットラインのセグメント、１０００本のビットラインのセグメント、又はその他の長さのセグメントに対して実装され得る。バイアス回路に対するワードラインの結合及び切り離しを選択的に行う復号終端回路３９を用いることは、ワードラインを、デバイスの動作中には低電流モードで使用し、熱アニールの場合には高電流モードで使用することを可能にする。また、例えば読み出し動作、プログラム動作及び消去動作などのデバイスの一部の動作モードにおいて、動作中の熱アニールを実行するために、ワードラインを終端回路に選択的に結合させてワードラインを高電流モードで動作させてもよい。
【００２６】
図４は、ここで説明するフラッシュメモリ用の熱アニールを使用する集積回路の簡略化したブロック図である。集積回路４１０は、半導体基板上の電荷トラップメモリセルを用いて実装されたメモリアレイ４１２を含んでいる。ワードライン（又はロー）、グランド選択・ストリング選択デコーダ４１４（適当なドライバを含む）が、メモリアレイ４１２のロー（行）に沿って配設されたワードライン４１６並びにストリング選択ラインおよびグランド選択ラインに結合され、それらと電気的に通信する。メモリアレイ４１２内のメモリセルからデータを読み出し、またそれらにデータを書き込むため、ビットライン（コラム）デコーダ・ドライバ４１８が、メモリアレイ４１２のコラム（列）に沿って配設された複数のビットライン４２０に結合され、それらと電気的に通信する。バス上４２２で、ワードラインデコーダ・ストリング選択デコーダ４１４及びビットラインデコーダ４１８に、アドレスが供給される。必要に応じて、共通ソースラインデコーダ４１７が含められ、一部のメモリ動作のために使用される。
【００２７】
誘電体電荷トラップ構造を熱アニールするための熱を誘起するためにワードラインの電流を使用する実施形態において、アレイのワードライン４１６にワードライン終端デコーダ４５０が結合される。ワードライン終端デコーダ４５０は、デバイスの或る動作モードを指し示す、あるいはデバイスの或る動作モード中に生成されるアドレス及び制御信号に応答して、上述のように、ワードラインを終端回路に選択的に接続し、あるいは選択されたワードラインに結合された終端回路を有効化することができる。
【００２８】
ブロック４２４内のセンス増幅器及びデータイン（data-in）構造は、読み出しモード、プログラムモード及び消去モードのための電流源を含んでおり、データバス４２６を介してビットラインデコーダ４１８に結合されている。データは、集積回路４１０の入力／出力ポートから、あるいは集積回路４１０の内部又は外部のその他のソースから、ブロック４２４内のデータイン構造へ、データインライン４２８を介して供給される。データは、ブロック４２４のセンス増幅器から、集積回路４１０の入力／出力ポートへ、あるいは集積回路４１０の内部又は外部のその他のデータ宛先へ、データアウトライン４３２を介して供給される。
【００２９】
この例ではバイアス構成状態機械を用いて実装されているコントローラ４３４が、アクセス制御プロセスを用いて、例えば読み出し、プログラム、消去、ベリファイ、プログラムベリファイの電圧又は電流などのバイアス構成供給電圧・電流源４３６のワードライン及びビットラインへの印加を制御するとともに、ワードライン／ソースライン動作を制御する。コントローラ４３４は、アドレス復号に協調して、あるいはここで説明する処理のうちの１つ以上に従って、ワードライン終端デコーダ４５０を制御することを含む、熱アニールの有効化のために使用されるロジックを含む。
【００３０】
コントローラ４３４は、技術的に知られた専用論理回路を用いて実装され得る。代替的な実施形態において、コントローラ４３４は、同一の集積回路上に実装され得る汎用プロセッサを有し、それがコンピュータプログラムを実行してデバイスの動作を制御する。更なる他の実施形態においては、コントローラ４３４の実装のために、専用論理回路と汎用プロセッサとの組み合わせが用いられてもよい。
【００３１】
図示した実施形態において、集積回路４１０には、例えば、汎用プロセッサ若しくは専用アプリケーション回路、又はメモリセルアレイによってサポートされるシステム・オン・チップ機能を提供する複数のモジュールの組み合わせなどの、その他回路４３０が含まれている。
【００３２】
ＮＡＮＤアレイの実装のための一般的な技術は、半導体基板の複数のストリップ（細片）間にシャロー・トレンチ・アイソレーションＳＴＩ構造を使用することを含む。各ストリップに一連のメモリセルが実装される。メモリセルは、ｎ型ドーピング（ｐチャネルデバイスの場合）又はｐ型ドーピング（ｎチャネルデバイスの場合）の一方を有するチャネル領域と、ストリップに沿った複数のチャネル領域間の反対導電型を有するソース／ドレイン領域とを含む。チャネル領域上に電荷トラップ構造が形成され、ＮＡＮＤセルへのアクセスを構築するようにワードライン及びビットラインがパターニングされる。
【００３３】
図５は、ここで説明する熱アニールのための手段とともに使用するのに好適な、コラム間にシャロー・トレンチ・アイソレーションを含んだＮＡＮＤアレイレイアウトを示している。このレイアウトにおいて、複数の絶縁体充填トレンチ５１−１乃至５１−５が半導体基板内に形成されている。半導体ストリップ５２−１乃至５２−４が、例えばシャロー・トレンチ・アイソレーションＳＴＩ構造などの絶縁体充填トレンチ５１−１乃至５１−５の対の間に位置している。電荷トラップ構造（図示せず）が半導体ストリップ上に位置する。複数のワードライン５３−１乃至５３−４が、電荷トラップ構造上に形成され、半導体ストリップ５２−１乃至５２−４に対して直交して延在している。半導体ストリップは、第１の導電型を有する複数のソース／ドレイン領域（Ｓ／Ｄ）と、第２の導電型を有する複数のチャネル領域（ワードラインの下方）とを含んでいる。
【００３４】
図６は、ワードライン５３−２に沿って取られた図５のアレイの断面図を示している。ＢＥ−ＳＯＮＯＳの特徴であるＯＮＯＮＯ誘電体電荷トラップ構造が、ワードライン５３−２と半導体ボディ内のＰウェルとの間に位置している。絶縁体充填トレンチ５１−１乃至５１−５が、紙面に垂直に走る複数のＮＡＮＤストリングを分離している。ワードラインは、図示のようなポリシリコンとシリサイドとの多層構造、又はその他の材料の組み合わせの多層構造を含んでいてもよい。それらの材料は、電流が流れる間に抵抗加熱を提供し、且つ熱アニールのために誘電体電荷トラップ構造へと抵抗加熱を伝達するように構成され得る。
【００３５】
図７は、ＮＡＮＤストリングを形成するように直列に配置された複数の誘電体電荷トラップフラッシュメモリセルを断面図にて示している。図７の断面は、ストリップ５２−１内のＮＡＮＤストリングに沿った、図５の直線７−７に沿って取った断面に対応する。しかしながら、図７は、グランド選択スイッチ及びストリング選択スイッチとともに６個のメモリセルを有するストリングを示しており、故に、図５のレイアウトに見られるものより多くの構造を示している。
【００３６】
図７を参照するに、メモリセルは半導体ボディ７０に形成されている。ｎチャネルメモリセルの場合、半導体ボディ７０は、半導体チップ内の、より深いｎウェル内の、アイソレートされたｐウェルとし得る。他の例では、半導体ボディ７０は、絶縁層によって、あるいはその他の方法でアイソレートされてもよい。一部の実施形態は、半導体ボディのドーピングがｎ型となるｐチャネルメモリセルを用いてもよい。
【００３７】
複数のメモリセルが、ワードラインと直交するビットライン方向に延在するストリング内に配列される。ワードライン８２−８７は、多数の平行なＮＡＮＤストリングを横切って延在している。端子７２−７８が、半導体ボディ７０内のｎ型領域（ｎチャネルデバイスの場合）によって形成され、メモリセルのソース／ドレイン領域として機能する。グランド選択ラインＧＳＬ８１内にゲートを有するＭＯＳトランジスタによって形成される第１のスイッチが、最初のワードライン８２に対応するメモリセルと半導体ボディ７０内のｎ型領域によって形成されるコンタクト７１との間に接続されている。コンタクト７１は共通ソースＣＳライン８０に接続されている。ストリング選択ラインＳＳＬ８８内にゲートを有するＭＯＳトランジスタによって形成される第２のスイッチが、最後のワードライン８７に対応するメモリセルと半導体ボディ７０内のｎ型領域によって形成されるコンタクト７９との間に接続されている。コンタクト７９はビットラインＢＬ９０に接続されている。図示した実施形態における第１及び第２のスイッチは、例えば二酸化シリコンで形成された誘電体９７及び９８を有するＭＯＳトランジスタである。
【００３８】
この図においては、単純化のために、ストリング内に６個のメモリセルが存在している。典型的な実装例において、各ＮＡＮＤストリングは、直列配置された１６個、３２個又はそれより多くのメモリセルを有し得る。ワードライン８２−８７に対応するメモリセルは、ワードラインと半導体ボディ７０内のチャネル領域との間に誘電体電荷トラップ構造９９を有する。また、端子７３−７７、並びに場合によって端子７２及び７８が構造から省略され得る無接合（ジャンクションフリー）のＮＡＮＤフラッシュ構造の実施形態も開発されている。
【００３９】
図示した実施形態における電荷トラップ構造は、上述のようにＯＮＯＮＯ多層スタックを有している。上述のように、ワードラインは、電荷トラップ構造（例えば、９９）に熱を誘起し、熱アニールにサイクルダメージからの回復を行わせるために使用される。アニールはまた、消去速度を高めるために−ＦＮ消去中に適用されてもよい。
【００４０】
図７には、負ゲート電圧でのＦＮ（−ＦＮ）消去動作の場合のＮＡＮＤストリングのバイアス条件が示されている。−ＦＮトンネリングを用いてブロック消去を引き起こすために、ワードラインは負の消去電圧−ＶＥでバイアスされ、ビットライン及び共通ソースラインは正の消去電圧＋ＶＥ又はグランドでバイアスされ、また、ストリング選択スイッチは、＋ＶＥ電圧を半導体ボディ７０に結合させる電圧でバイアスされる。これにより、チャネルから誘電体電荷トラップ構造内の電荷トラップ層への正孔トンネリングを誘起する電界が発生され、ブロック内のメモリセル群が消去される。消去性能を向上させるために、ゲート構造上の矢印によって指し示されるように電流がブロック消去中に流れるようにワードラインを終端することが可能である。この電流により、消去動作中に誘電体電荷トラップ構造に伝達される熱が誘起される。
【００４１】
代替的な実施形態は、複数のｎチャネルデバイスのための１つの連続したｐ型チャネル構造を有するように、第１のｎ型ソース／ドレイン端子と第２のｎ型ソース／ドレイン端子との間に例えば８本又は１６本などの複数のワードラインを含み、ｐチャネルデバイスの場合も然りである。故に、ここで説明するＮＡＮＤアレイの実施形態は、チャネルの導電型と逆の導電型でドープされたソース／ドレイン端子間に２つ以上のゲートを含んでいてもよい。この代替例においては、個々のセルは、チャネル構造を反転するように隣接し合うワードラインをバイアスし、個々のゲートに対して反転ソース／ドレイン領域を作り出すことによってアクセスされる。なお、２００６年３月３１日に出願された本願と同一出願人による米国特許出願第１１／３９４，６４９号を参照することができ、その内容全体をここに援用する。
【００４２】
ＮＡＮＤストリングは、ｆｉｎＦＥＴ技術、シャロー・トレンチ・アイソレーション技術、縦型ＮＡＮＤ技術及びその他を含む多様な構成で実装されることができる。例えば、「Non-volatile memory device, method of operating same and method of fabricating the same」なる発明名称のKim等による欧州特許出願第２０４８７０９号を参照することができる。
【００４３】
図８は、絶縁基板上に実装された薄膜トランジスタメモリセルを含むメモリ構造の簡略化した斜視図である。これは、より効率的な熱生成と、より低い電力とを実現するために、デバイス設計において熱分離を考慮した代表的な構造である。この構造においては、“シリコン・オン・インシュレータＳＯＩ”設計手法が用いられている。絶縁体１０２が集積回路用基板の上に形成され、熱的及び電気的双方の絶縁を提供する。絶縁体１０２上に薄膜半導体ボディ１０１が形成される。半導体ボディ１０１内に、ソース／ドレイン領域１１０及びチャネル領域１０９、１１１が設けられる。薄膜半導体ボディ１０１上に誘電体電荷トラップ構造１０４が形成される。ポリシリコン層１０５、１０６とシリサイド層１０７、１０８とを含む多層構造を用いてワードラインが設けられる。ポリシリコン／シリサイド層の厚さは、ワードラインの抵抗を増大させ、それにより熱生成を増大させるように薄くされ得る。また、ＳＯＩ型構造にて実現される薄膜半導体ボディ１０１は、メモリセルによる熱吸収を抑制し、より低い電力で、より高い温度を発生させることを可能にする。また、更なる熱絶縁技術が用いられてもよい。例えば、領域１０３内のワードライン間に、空気スペーサ及びその他の熱絶縁構造を設けることができる。
【００４４】
図９−１１は、誘電体電荷トラップメモリデバイスに熱アニールサイクルが配備される選択的な動作方法を示している。これらの方法は、例えば、図４を参照して説明したコントローラ４３４を用いて実行されることができる。
【００４５】
図９は、熱アニールサイクルがメモリデバイスのミッション機能動作（読み出し、プログラム、消去）間にインターリーブされる代表的な処理を示している。デバイスの動作中、ブロック２００によって表されるように、プログラム／消去（Ｐ／Ｅ）の循環的な動作が実行される。図９の方法用のコントローラは、（例えば、プログラム動作をカウントすることにより、消去動作をカウントすることにより、あるいはプログラム動作と消去動作のとの対をカウントすることにより）プログラム／消去サイクルをカウントし（ブロック２０１）、カウントを監視する（ブロック２０２）。カウントが閾値に達していない場合、アルゴリズムはループしてサイクルをカウントし続ける。カウントが閾値に達した場合、コントローラは熱アニールサイクルを適用する（ブロック２０３）。プログラム／消去サイクルの計数及び熱アニールサイクルは、具体的な実装形態に適合するように、例えば、ローごとに基づいて、コラムごとに基づいて、ブロックごとに基づいて、あるいはアレイ全体上で、適用され得る。アニールは、所与の実装形態の電力消費要件及びその他の要件に適合するように、一度に１つのロー又はコラムのセル群に、あるいはより大きい組のセル群に適用され得る。
【００４６】
図１０は、熱アニールサイクルがミッション機能動作間にインターリーブされる他の一処理を示している。図１０の処理においては、ブロック３０１によって表されるように、プログラム／消去の循環的な動作は通常動作中に実行される。コントローラは、ブロック消去機能の実行を監視し、ブロック消去動作が完了したかを決定する（ブロック３０２）。何れのブロック消去動作も完了していない場合、この処理は監視及び通常動作を継続する。或るブロック消去動作が成功裏に完了した場合、コントローラは熱アニールサイクルを適用する（ブロック３０３）。
【００４７】
図１１は、この例ではブロック消去であるメモリデバイスのミッション機能中に熱アニールが適用される代表的な処理を示している。図１１の処理においては、ブロック４００によって表されるように、メモリデバイスの通常のプログラム／消去サイクルが行われる。この処理は、ブロック消去が要求されているかを決定する（ブロック４０１）。要求されていない場合、この処理は通常動作及び監視を継続する。ブロック消去動作が要求されている場合、コントローラは、消去されているメモリセルに熱生成回路が適用されるように、ブロック消去動作中にワードラインを終端し、あるいはその他の方法で熱アニールを適用する（ブロック４０２）。上述のように、こうすることは、消去性能を向上させるとともに、誘電体電荷トラップ構造がプログラム／消去サイクルダメージから回復することを可能にする。ブロック消去機能が完了したとき（ブロック４０３）、この処理は通常動作へと戻る。
【００４８】
図１２及び１３は、７５ｎｍ製造ノードを用いて製造されたＮＡＮＤアーキテクチャＢＥ−ＳＯＮＯＳメモリセルを有する試験デバイスで取得された測定結果を示しており、ここでは、電流を誘起するようにセルの半導体ボディとソース／ドレイン端子との間の接合を順バイアスする順方向ソース／ドレインアニールによって、熱アニールを引き起こす電流を生成した。これは、上述のその他の加熱構造の挙動を模擬するものである。図１２には、ゲート電圧に対するドレイン電流のプロットが示されている。トレース１２０１は、１万プログラム／消去サイクル後のメモリセルの性能を示しており、サイクルダメージの結果として生じたと推察される僅かな性能劣化が示されている。トレース１２０２及び１２０３は、それぞれ、１回目のアニール及び２回目のアニールの後の性能を示している。アニールステップの後、デバイスのサブスレッショルド勾配（S.S.）が有意に改善されており、熱アニールを用いることで界面状態のダメージ（Ｄｉｔ）が抑圧されることを指し示している。
【００４９】
図１３は、試験したメモリセルのプログラム／消去サイクルのサイクル数に対する閾値電圧を、アニール前の１万サイクルとアニール後の１万サイクルとについて示している。この図は、アニール前の１万サイクルとアニール後の次の１万サイクルとの双方で、デバイスが等しく良好に機能することを示している。
【００５０】
図１４−１６は、それぞれ、試験したＮＡＮＤアーキテクチャＢＥ−ＳＯＮＯＳメモリセルに対する、１０万プログラム／消去サイクルの１回目のセット、熱アニール後の１０万プログラム／消去サイクルの２回目のセット、及び熱アニール後の１０万プログラム／消去サイクルの１０回目のセットについての閾値分布を示している。図１４において、容易に区別されない７個のプロットが示されている。これらのプロットは、１０サイクル時の性能、１００サイクル時の性能、１０００サイクル時の性能、１万サイクル時の性能、５万サイクル時の性能、及び１０万サイクル時の性能に対応する。図１４は、サイクル数が約１００まで増加すると、消去状態のウィンドウの上端が約２．３Ｖに達することを示している。プログラム状態のウィンドウは比較的一定のままであり、約３．５Ｖの下端を有している。
【００５１】
図１５は、熱アニール後の１０万プログラム／消去サイクルの２回目のセットでは、消去状態のウィンドウの上端が約２．６Ｖより低くにとどまり、プログラム状態のウィンドウの下端が約３．５Ｖより高くにとどまることを示している。図１６は、熱アニール後の１０万プログラム／消去サイクルの１０回目のセットでは、消去状態のウィンドウの上端が約２．９Ｖより低くにとどまり、プログラム状態のウィンドウの下端が約３．４Ｖより高くにとどまることを示している。
【００５２】
図１４−１６に示した結果は、１０万サイクルごとに熱アニール処理を用いると１００万サイクルにわたってデバイス性能が維持され得るということを示している。
【００５３】
図１７−１９は、１０万プログラム／消去サイクルにわたっての、ページプログラムショット数（すなわち、プログラム、ベリファイ、リトライサイクルアルゴリズムにおいて首尾良いプログラミングに必要なプログラムパルスの数）及び総消去時間のバラつきを示している。これらの図は、最悪の場合のページプログラムショット数のトレースと、平均のページプログラムショット数のトレースと、総消去時間のトレースとを示している。図１７は、１０万サイクルの１回目のセットでの性能を示している。図１８は、熱アニール後の１０万サイクルの２回目のセットでの性能を示している。図１９は、熱アニール後を用いた１０万サイクルの１０回目のセットでの性能を示している。これらの図は、熱アニールに続かれる１０万Ｐ／Ｅサイクルの１０回のセットの後にプログラム／消去サイクル条件がほぼ完全に回復されていること、ひいては、１００万サイクルにわたる耐久性を示している。
【００５４】
図２０は、１．３ｎｍの酸化シリコン、２ｎｍの窒化シリコン及び３．５ｎｍの酸化シリコンを有する多層トンネル層と、７ｎｍの窒化シリコンを有する電荷トラップ層と、８．５ｎｍの酸化シリコンを有するブロッキング層とを有するＢＥ−ＳＯＮＯＳメモリセルについて、熱アニールを用いるときと用いないときとの消去性能を示している。デバイスのゲートとボディとの間に−１７Ｖの−ＦＮ消去バイアスを印加している。これらの条件下で閾値を約５Ｖから約０Ｖへ低下させるための２５℃での消去時間は１秒に近い。２５０℃の昇温された温度では、これらの条件下での消去時間は約１１ミリ秒に低減される。故に、図２０は、消去動作中に熱アニールを適用することによって消去性能を向上させることができることを示している。
【００５５】
図２１は、ｑ／（ｋＴ）に対する秒単位のアニール時間のアレニウスプロットであり、ＢＥ−ＳＯＮＯＳデバイスにおける熱アシスト消去動作のおよそのアニール時間を示している。３つのトレースが示されており、１番上のトレースは１．２ｅＶの活性化エネルギーを仮定し、中央のトレースは１．５ｅＶの活性化エネルギーを仮定し、下のトレースは１．８ｅＶの活性化エネルギーを仮定している。また、計算においては、実験に基づいて、回復に要するアニール時間は２５０℃で約２時間であると仮定している。プロットに示す計算に基づくと、約６００℃の温度では、必要なアニール時間はたった数ミリ秒であり、故に、現行のフラッシュメモリ仕様の消去速度要求の範囲内での使用に好ましいものである。６００℃程度の温度は、ここで説明した抵抗加熱を用いて達成可能である。
【００５６】
熱アシスト電荷トラップメモリについて説明してきた。この技術は、ＮＡＮＤアーキテクチャを有するフラッシュデバイスだけでなく、その他のアーキテクチャを用いるデバイスとの使用にも好適である。集積回路デバイスに容易に実装されるよう、例えば、ワードライン内の電流によって引き起こされる抵抗加熱を用いて、熱アニールのための熱を生成することができる。熱アニール処理を適用することによって、向上された耐久性及び消去性能を達成することが可能である。
【００５７】
好適な実施形態及び例を参照することによって本発明を開示したが、理解されるように、これらの例は限定的なものではなく例示的なものである。当業者は容易に、本発明の精神の範囲内且つ以下の請求項の範囲内にある変更及び組み合わせに想到するであろう。
【００５８】
本出願は、２０１１年５月２日に出願された米国特許出願第１３／０９９，２９８号の利益を主張するものであり、その内容をここに援用する。
【技術分野】
【０００１】
本発明はフラッシュメモリ技術に関する。
【背景技術】
【０００２】
フラッシュメモリは一種の不揮発性集積回路メモリテクノロジである。典型的なフラッシュメモリセルは、チャネルによって離隔されたソース及びドレインと電荷格納構造によってチャネルから離隔されたゲートと有する電界効果トランジスタＦＥＴ構造で構成され、電荷格納構造は、トンネル誘電体層と、電荷格納層（フローティングゲート又は誘電体）と、ブロッキング（遮断）誘電体層とを含んでいる。ＳＯＮＯＳデバイスと呼ばれる従来の初期の電荷トラップメモリ設計によれば、ソース、ドレイン及びチャネルはシリコン基板（Ｓ）内に形成され、トンネル誘電体層は酸化シリコン（Ｏ）で形成され、電荷格納層は窒化シリコン（Ｎ）で形成され、ブロッキング誘電体層は酸化シリコン（Ｏ）で形成され、そして、ゲートはポリシリコン（Ｓ）を有する。誘電体電荷トラップセルにバンドギャップ工学的トンネル誘電体を用いて、より先端的なフラッシュメモリテクノロジが開発されている。１つのバンドギャップ工学的セルテクノロジは、非特許文献１及び２に記載されるように、ＢＥ−ＳＯＮＯＳとして知られている。
【０００３】
これらの先端的な電荷トラップメモリテクノロジは、その他のメモリタイプと比較して、限られた耐久性及び動作速度を有し得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７３１５４７４号明細書
【非特許文献】
【０００５】
【非特許文献１】Hang-Ting Lue等、「Scaling Evaluation of BE-SONOS NAND Flash Beyond 20nm」、2008 Symposium on VLSI technology Digest of Papers、2008年6月
【非特許文献２】H.T. Lue等、IEDM Tech. Dig. 2005、pp.547-550
【非特許文献３】Shin等、「A Highly Reliable SONOS-type NAND Flash Memory Cell with Al2O3 or Top Oxide」、IEDM 2003（MANOS）
【非特許文献４】Shin等、「A Novel NAND-type MONOS Memory using 63 nm Process Technology for a Multi-Gigabit Flash EEPROMs」、IEEE 2005
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フラッシュメモリの動作速度及び耐久性を向上させる技術を提供することが望まれる。
【課題を解決するための手段】
【０００７】
デバイス上のメモリセルの誘電体電荷トラップ構造を熱アニールするためのリソースを含むメモリデバイスが提供される。誘電体電荷トラップメモリセルのアレイを動作させる方法を適用することができ、該方法は、読み出し、プログラム及び消去の動作を実行し、読み出し、プログラム及び消去の動作の間にインターリーブして、あるいはこれらの動作中に、の何れかで、アレイのメモリセル内の誘電体電荷トラップ構造を熱アニールすることを含む。後述の実験結果が示すように、好適なアニール処理は、プログラム・消去サイクル中に蓄積されたダメージを修復することによって耐久性を向上させることができる。例えば、アレイ内のメモリセルを周期的にアニールすることにより、デバイスの実効的な耐久性を大幅に向上させることができる。これには、１００万サイクル以上の耐サイクル性能の達成が含まれる。また、例えば消去動作中などの動作中にアニールを適用することにより、影響を受ける動作の性能を向上させることができる。例えば消去動作において、熱アニールは、電子の脱トラップを支援し、それにより消去速度を高め得る。
【０００８】
集積回路メモリは、ワードラインドライバと、デコーダ回路及び場合によりその他の回路に応答して対応するワードライン上に電流を駆動するワードライン終端回路とを有するように実装され得る。該電流は、選択されたワードラインの抵抗加熱を引き起こすことができ、その熱が、熱アニールのために、誘電体電荷トラップ構造に伝達される。この技術及びその他の技術は、アニール処理を柔軟性をもって送り届けることを可能にするように適用され得る。
【０００９】
ここに記載される技術は、ＢＥ−ＳＯＮＯＳメモリテクノロジ及びその他の先端的な誘電体電荷トラップテクノロジとともに使用するのに適したものである。
【００１０】
以下の詳細な説明及びそれに続く特許請求の範囲、並びに図面を精査することにより、本発明のその他の態様及び利点が理解されることになる。
【図面の簡単な説明】
【００１１】
【図１】熱アニール処理に合わせて構成された誘電体電荷トラップメモリセルを簡略化して示す斜視図である。
【図２】熱アニール処理に合わせて構成された誘電体電荷トラップメモリセルの簡略化したレイアウト図である。
【図３】熱アニール処理に合わせて構成された共通ソースＮＡＮＤ型メモリアレイを示す模式図である。
【図４】熱アニール処理に合わせて構成された集積回路メモリを示すブロック図である。
【図５】コラム間の絶縁体充填トレンチとイオン注入によるラテラルポケットとを含んだメモリセルのＮＡＮＤアレイのレイアウト図である。
【図６】ｎチャネルデバイスを用いた図５のようなＮＡＮＤアレイの、ワードラインに沿って取られた断面図である。
【図７】セルチャネルを通ってワードラインに直交して取られた、最上段及び最下段の選択トランジスタを含むＮＡＮＤストリングの簡略化した断面図である。
【図８】熱アニールに合わせて構成されたメモリセルの一代替構造を示す図であり、熱分離用の薄膜半導体ボディ上に配置された誘電体電荷トラップメモリセルを含んでいる。
【図９】熱アニールサイクルを適用するための１つの制御シーケンスの簡略化したフロー図である。
【図１０】熱アニールサイクルを適用するための他の１つの制御シーケンスの簡略化したフロー図である。
【図１１】熱アニールサイクルを適用するための更なる他の１つの制御シーケンスの簡略化したフロー図である。
【図１２】熱アニールを適用した実験結果を示すドレイン電流ｖｓ制御ゲート電圧のプロットである。
【図１３】熱アニールを適用した実験結果を示す閾値電圧ｖｓプログラム／消去サイクル数のプロットである。
【図１４】１回目の循環シーケンス後の、プログラムされたセル及び消去されたセルの閾値電圧分布のプロットである。
【図１５】熱アニールに続く２回目の循環サイクルシーケンス後の、プログラムされたセル及び消去されたセルの閾値電圧分布のプロットである。
【図１６】１０回の循環及びアニールのシーケンス後の、プログラムされたセル及び消去されたセルの閾値電圧分布のプロットである。
【図１７】１回目の循環シーケンス後の、プログラム条件及び消去条件を示すプロットである。
【図１８】熱アニールに続く２回目の循環サイクルシーケンス後の、プログラム条件及び消去条件を示すプロットである。
【図１９】１０回の循環・アニールシーケンス後の、プログラム条件及び消去条件を示すプロットである。
【図２０】電荷トラップメモリセルの室温及び昇温での消去性能を示す図である。
【図２１】消去処理を受ける電荷トラップメモリセルのおよそのアニール時間を示すグラフである。
【発明を実施するための形態】
【００１２】
図１−２１を参照して、開示技術の実施形態を詳細に説明する。
【００１３】
図１は、半導体ボディ１３内にソース１１及びドレイン１２を有するメモリセルの簡略化した斜視図であり、ボディ１３はソースとドレインとの間にチャネルを有する。ワードライン１０が、ボディ１３のチャネル領域の上方のゲートをもたらしている。多層誘電体スタック１４が、ゲートとボディ１３のチャネル領域との間に置かれており、誘電体の電荷トラップ構造として機能する。
【００１４】
多層誘電体スタック１４を実現するための１つの技術は、バンドギャップ工学的（bandgap engineered）ＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）電荷トラップテクノロジとして知られている。例えば、Ｌｕｅによる特許文献１を参照することができ、その内容全体をここに援用する。
【００１５】
ＢＥ−ＳＯＮＯＳ多層誘電体スタックの一例は、チャネル上の多層トンネル層を含む。多層トンネル層は、チャネルの中央領域で２ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの層と、上記中央領域で３ｎｍ未満の厚さの窒化シリコンの第２層と、上記中央領域で４ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第３層とを用いて実現され得る。トンネル層上に、上記中央領域で５ｎｍより大きい厚さを有する窒化シリコンの電荷トラップ層が形成される。電荷トラップ層とゲートとの間に、上記中央領域で５ｎｍより大きい実効酸化膜厚を有する絶縁材料の遮断（ブロッキング）層が形成される。他の実施形態において、誘電体電荷トラップ構造は、ゲートに隣接してトンネル層を有し且つチャネルに隣接して遮断層を有するように構成されてもよい。
【００１６】
代替的なメモリセルは、異なる電荷トラップ構造を用いていてもよく、例えば、より伝統的な窒化物構造や、非特許文献３、４、及び２００７年８月２７日に出願された本願と同一出願人による米国特許出願第１１／８４５，２７６号に記載される電荷トラップ構造を用い得る。なお、これらの文献内容をここに援用する。
【００１７】
ＢＥ−ＳＯＮＯＳテクノロジ及びその他の誘電体電荷トラップテクノロジは、有意な温度感度を有し得る。温度感度は、プログラム・消去サイクル中に発生する構造へのダメージから熱アニールによって回復する能力を含み得る。故に、熱アニールを適用することによって、誘電体電荷トラップ構造の電荷格納特性を修復あるいは改善することができる。また、温度感度は、向上された性能を含み得る。例えば、負のゲートバイアス下で、ファウラーノルドハイム（Fowler-Nordheim；ＦＮ）トンネリング中に熱を印加することができる場合、熱的に支援（熱アシスト）された電子の脱トラップが促進され、正孔トンネリングと組み合わさって、消去速度を高めるための有意な要因となる。
【００１８】
メモリセルに熱を印加する１つの技術は、図１に示すようなワードライン中の電流を用いて熱を生成する抵抗加熱を含む。ワードラインは典型的に、ワードラインドライバが有意な電流を生成することなくワードラインを目標電圧まで充電するように、終端されない配線であるか、非常に高いインピーダンスで終端されるかの何れかである。ワードライン内に電流を誘起するためには、ワードライン電圧を受けるワードラインを、電流を可能にするように終端する必要がある。また、負のゲート電圧でのＦＮトンネリング動作においては、誘電体電荷トラップ層を横切る電界が誘起される。故に、組み合わされた消去／アニール処理は、消去動作をサポートするように電界を誘起しながら電流を誘起することによって実行されることができる。電流はまた、所望であれば、読み出し動作及びプログラム動作中にも誘起されることができる。電流はまた、読み出し、プログラム及び消去のミッション機能とインターリーブされた動作において、メモリが休止中にも誘起されることが可能である。故に、読み出し動作、プログラム動作及び消去動作とインターリーブされた、あるいはこれら動作中の、アニール処理を達成するように回路が構成される。
【００１９】
ワードラインに好ましく電流を誘起することにより、特定のセルのゲートの局所温度を４００℃より高くまで上昇させることができる。ゲートは誘電体電荷トラップ構造と接触しているので、熱が伝達されてアニールを成し遂げる。
【００２０】
図２は、簡略化した単一デバイスのレイアウト図である。このデバイスは、半導体ボディのイオン注入によって実現されるソース２２及びドレイン２３を含んでいる。このデバイスはゲート２９を含んでいる。ゲート２９は、電流を局所的に集中させるために局所的に狭い領域を有し、両端の一層広い領域２０及び２１をセルのメモリ素子から離隔させることができる。メモリセルはゲート２９とソース／ドレイン注入との間の交点２４に形成される。
【００２１】
図示のように、アニールは、ゲートの一方の端部２０に結合されるワードラインドライバ２５を用いて引き起こされ得る。ワードライン終端回路（ワードラインドライバと同様とし得る）がゲートの反対側の端部２１に結合される。ワードライン終端回路は、アドレス復号回路又はその他制御回路に応答してワードラインを終端回路２７に選択的に結合させるスイッチ２６を含んでおり、適切に電流を許可あるいは阻止するバイアス回路を含み得る。終端回路は、ワードラインを横切る電位差を印加することによって、ゲートに電流が流れることを可能にする。一例において、終端回路は、約１Ｖの電圧をワードラインの一方側に印加し、且つ約０Ｖの電圧を他方側に印加するように構成され得る。これにより、有意な電界を生み出すことなく、電流が引き起こされ、メモリセルに熱が誘起される。他の一例において、終端回路は、約２０Ｖを一方側に印加し且つ約１９Ｖを他方側に印加し、それにより、ファウラーノルドハイムプログラミングを含むプログラミングを支援するように電界をメモリセルに誘起しながら、電流を生じさせて熱を誘起するように構成され得る。
他の一例において、終端回路は、約−１６Ｖを一方側に印加し且つ約−１５Ｖを他方側に印加し、それにより、負電界ファウラーノルドハイム消去を含む消去を支援するように電界をメモリセルに誘起しながら、電流を生じさせて熱を誘起するように構成され得る。
【００２２】
図１及び２を参照して説明するメモリセルを熱アニールする手段は、メモリセルの誘電体電荷トラップ構造の近傍に抵抗加熱を誘起するように選択的に制御されるドライバ及び終端回路を備えた、ワードライン又はその他のゲート構造を含んでいる。他の実施形態において、ビットライン中の電流を用いて、メモリセルの誘電体電荷トラップ構造に熱が印加されてもよい。また、メモリセルは、誘電体電荷トラップ層の上方又は下方の何れかに付加的な抵抗配線の組を備えたアレイにて実現されてもよい。例えば、付加的な熱アニール配線が、メタル層内の標準ワードラインに隣接して、あるいはその上に実装されて、セルを加熱するために用いられてもよい。また、メモリセルは、誘電体電荷トラップ構造の下方に熱アニール配線の組を含む基板の上に実装されてもよい。例えば、シリコン・オン・インシュレータ基板の場合、例えば絶縁体の下又は内部に埋め込まれたドープトポリシリコン配線を用いて実現された抵抗を、メモリセルの下方に埋め込むことができる。ワードライン加熱は、電荷トラップ構造に対するワードラインの近接性により、非常に効率的になり得る。しかしながら、その他の構造も、概説したような熱アニール手段を提供するために使用され得る。
【００２３】
フラッシュメモリデバイスは、例えば仮想グランドアーキテクチャやＡＮＤアーキテクチャを含むその他のアーキテクチャも知られているが、一般的にＮＡＮＤアーキテクチャ又はＮＯＲアーキテクチャを用いて実現される。ＮＡＮＤアーキテクチャは、データ記憶用途に適用されるときの高密度性及び高速性によって好まれている。ＮＯＲアーキテクチャは、ランダムなバイトアクセスが重要な例えばコード記憶などのその他の用途に一層適している。ここで説明する熱アシストメモリセルは、ＮＡＮＤ、ＮＯＲ、仮想グランド及びＡＮＤのアーキテクチャ、並びにその他の構成にも展開されることが可能である。
【００２４】
図３は、ＮＡＮＤストリング（列）３１、３２を含むＮＡＮＤアーキテクチャのレイアウトを示す回路図であり、ＮＡＮＤストリング３１、３２は、ストリング選択トランジスタ（例えば、３６）によって、それぞれのビットラインＢＬ−１、ＢＬ−２に結合され、且つグランド選択トランジスタ（例えば、３７）によって、共通ソース（common source；ＣＳ）ライン３５に結合される。例示目的で説明するに、ＮＡＮＤストリング３１内のワードラインＷＬ（ｉ）上のターゲットメモリセル３０の読み出しにおいて、選択されたワードラインＷＬ（ｉ）に読み出しバイアスレベルが印加される。選択されないワードラインは、最も高い閾値状態にあるメモリセルをターンオンさせるのに十分なパス（pass）電圧で駆動される。選択されたビットライン上に、読み出しバイアスが印加される。選択されないビットラインのビットライン電圧は、グランドに設定され、あるいはＣＳラインの電圧レベルに近いレベルに設定される。
【００２５】
ワードラインを用いて熱アニール用の熱を印加するために、アレイは、復号（decoded）ワードラインドライバ３８と、ワードライン群の反対側の端部の復号（decoded）終端スイッチ３９とを有するように構成される。ドライバ３８と復号終端スイッチ３９との間のワードラインの長さは、アレイを適切にセグメント化（区分け）することによって、所望のように設定されることができる。例えば、ワードラインドライバ／終端スイッチ対は、具体的な実装形態に適合するように、１００本のビットラインのセグメント、１０００本のビットラインのセグメント、又はその他の長さのセグメントに対して実装され得る。バイアス回路に対するワードラインの結合及び切り離しを選択的に行う復号終端回路３９を用いることは、ワードラインを、デバイスの動作中には低電流モードで使用し、熱アニールの場合には高電流モードで使用することを可能にする。また、例えば読み出し動作、プログラム動作及び消去動作などのデバイスの一部の動作モードにおいて、動作中の熱アニールを実行するために、ワードラインを終端回路に選択的に結合させてワードラインを高電流モードで動作させてもよい。
【００２６】
図４は、ここで説明するフラッシュメモリ用の熱アニールを使用する集積回路の簡略化したブロック図である。集積回路４１０は、半導体基板上の電荷トラップメモリセルを用いて実装されたメモリアレイ４１２を含んでいる。ワードライン（又はロー）、グランド選択・ストリング選択デコーダ４１４（適当なドライバを含む）が、メモリアレイ４１２のロー（行）に沿って配設されたワードライン４１６並びにストリング選択ラインおよびグランド選択ラインに結合され、それらと電気的に通信する。メモリアレイ４１２内のメモリセルからデータを読み出し、またそれらにデータを書き込むため、ビットライン（コラム）デコーダ・ドライバ４１８が、メモリアレイ４１２のコラム（列）に沿って配設された複数のビットライン４２０に結合され、それらと電気的に通信する。バス上４２２で、ワードラインデコーダ・ストリング選択デコーダ４１４及びビットラインデコーダ４１８に、アドレスが供給される。必要に応じて、共通ソースラインデコーダ４１７が含められ、一部のメモリ動作のために使用される。
【００２７】
誘電体電荷トラップ構造を熱アニールするための熱を誘起するためにワードラインの電流を使用する実施形態において、アレイのワードライン４１６にワードライン終端デコーダ４５０が結合される。ワードライン終端デコーダ４５０は、デバイスの或る動作モードを指し示す、あるいはデバイスの或る動作モード中に生成されるアドレス及び制御信号に応答して、上述のように、ワードラインを終端回路に選択的に接続し、あるいは選択されたワードラインに結合された終端回路を有効化することができる。
【００２８】
ブロック４２４内のセンス増幅器及びデータイン（data-in）構造は、読み出しモード、プログラムモード及び消去モードのための電流源を含んでおり、データバス４２６を介してビットラインデコーダ４１８に結合されている。データは、集積回路４１０の入力／出力ポートから、あるいは集積回路４１０の内部又は外部のその他のソースから、ブロック４２４内のデータイン構造へ、データインライン４２８を介して供給される。データは、ブロック４２４のセンス増幅器から、集積回路４１０の入力／出力ポートへ、あるいは集積回路４１０の内部又は外部のその他のデータ宛先へ、データアウトライン４３２を介して供給される。
【００２９】
この例ではバイアス構成状態機械を用いて実装されているコントローラ４３４が、アクセス制御プロセスを用いて、例えば読み出し、プログラム、消去、ベリファイ、プログラムベリファイの電圧又は電流などのバイアス構成供給電圧・電流源４３６のワードライン及びビットラインへの印加を制御するとともに、ワードライン／ソースライン動作を制御する。コントローラ４３４は、アドレス復号に協調して、あるいはここで説明する処理のうちの１つ以上に従って、ワードライン終端デコーダ４５０を制御することを含む、熱アニールの有効化のために使用されるロジックを含む。
【００３０】
コントローラ４３４は、技術的に知られた専用論理回路を用いて実装され得る。代替的な実施形態において、コントローラ４３４は、同一の集積回路上に実装され得る汎用プロセッサを有し、それがコンピュータプログラムを実行してデバイスの動作を制御する。更なる他の実施形態においては、コントローラ４３４の実装のために、専用論理回路と汎用プロセッサとの組み合わせが用いられてもよい。
【００３１】
図示した実施形態において、集積回路４１０には、例えば、汎用プロセッサ若しくは専用アプリケーション回路、又はメモリセルアレイによってサポートされるシステム・オン・チップ機能を提供する複数のモジュールの組み合わせなどの、その他回路４３０が含まれている。
【００３２】
ＮＡＮＤアレイの実装のための一般的な技術は、半導体基板の複数のストリップ（細片）間にシャロー・トレンチ・アイソレーションＳＴＩ構造を使用することを含む。各ストリップに一連のメモリセルが実装される。メモリセルは、ｎ型ドーピング（ｐチャネルデバイスの場合）又はｐ型ドーピング（ｎチャネルデバイスの場合）の一方を有するチャネル領域と、ストリップに沿った複数のチャネル領域間の反対導電型を有するソース／ドレイン領域とを含む。チャネル領域上に電荷トラップ構造が形成され、ＮＡＮＤセルへのアクセスを構築するようにワードライン及びビットラインがパターニングされる。
【００３３】
図５は、ここで説明する熱アニールのための手段とともに使用するのに好適な、コラム間にシャロー・トレンチ・アイソレーションを含んだＮＡＮＤアレイレイアウトを示している。このレイアウトにおいて、複数の絶縁体充填トレンチ５１−１乃至５１−５が半導体基板内に形成されている。半導体ストリップ５２−１乃至５２−４が、例えばシャロー・トレンチ・アイソレーションＳＴＩ構造などの絶縁体充填トレンチ５１−１乃至５１−５の対の間に位置している。電荷トラップ構造（図示せず）が半導体ストリップ上に位置する。複数のワードライン５３−１乃至５３−４が、電荷トラップ構造上に形成され、半導体ストリップ５２−１乃至５２−４に対して直交して延在している。半導体ストリップは、第１の導電型を有する複数のソース／ドレイン領域（Ｓ／Ｄ）と、第２の導電型を有する複数のチャネル領域（ワードラインの下方）とを含んでいる。
【００３４】
図６は、ワードライン５３−２に沿って取られた図５のアレイの断面図を示している。ＢＥ−ＳＯＮＯＳの特徴であるＯＮＯＮＯ誘電体電荷トラップ構造が、ワードライン５３−２と半導体ボディ内のＰウェルとの間に位置している。絶縁体充填トレンチ５１−１乃至５１−５が、紙面に垂直に走る複数のＮＡＮＤストリングを分離している。ワードラインは、図示のようなポリシリコンとシリサイドとの多層構造、又はその他の材料の組み合わせの多層構造を含んでいてもよい。それらの材料は、電流が流れる間に抵抗加熱を提供し、且つ熱アニールのために誘電体電荷トラップ構造へと抵抗加熱を伝達するように構成され得る。
【００３５】
図７は、ＮＡＮＤストリングを形成するように直列に配置された複数の誘電体電荷トラップフラッシュメモリセルを断面図にて示している。図７の断面は、ストリップ５２−１内のＮＡＮＤストリングに沿った、図５の直線７−７に沿って取った断面に対応する。しかしながら、図７は、グランド選択スイッチ及びストリング選択スイッチとともに６個のメモリセルを有するストリングを示しており、故に、図５のレイアウトに見られるものより多くの構造を示している。
【００３６】
図７を参照するに、メモリセルは半導体ボディ７０に形成されている。ｎチャネルメモリセルの場合、半導体ボディ７０は、半導体チップ内の、より深いｎウェル内の、アイソレートされたｐウェルとし得る。他の例では、半導体ボディ７０は、絶縁層によって、あるいはその他の方法でアイソレートされてもよい。一部の実施形態は、半導体ボディのドーピングがｎ型となるｐチャネルメモリセルを用いてもよい。
【００３７】
複数のメモリセルが、ワードラインと直交するビットライン方向に延在するストリング内に配列される。ワードライン８２−８７は、多数の平行なＮＡＮＤストリングを横切って延在している。端子７２−７８が、半導体ボディ７０内のｎ型領域（ｎチャネルデバイスの場合）によって形成され、メモリセルのソース／ドレイン領域として機能する。グランド選択ラインＧＳＬ８１内にゲートを有するＭＯＳトランジスタによって形成される第１のスイッチが、最初のワードライン８２に対応するメモリセルと半導体ボディ７０内のｎ型領域によって形成されるコンタクト７１との間に接続されている。コンタクト７１は共通ソースＣＳライン８０に接続されている。ストリング選択ラインＳＳＬ８８内にゲートを有するＭＯＳトランジスタによって形成される第２のスイッチが、最後のワードライン８７に対応するメモリセルと半導体ボディ７０内のｎ型領域によって形成されるコンタクト７９との間に接続されている。コンタクト７９はビットラインＢＬ９０に接続されている。図示した実施形態における第１及び第２のスイッチは、例えば二酸化シリコンで形成された誘電体９７及び９８を有するＭＯＳトランジスタである。
【００３８】
この図においては、単純化のために、ストリング内に６個のメモリセルが存在している。典型的な実装例において、各ＮＡＮＤストリングは、直列配置された１６個、３２個又はそれより多くのメモリセルを有し得る。ワードライン８２−８７に対応するメモリセルは、ワードラインと半導体ボディ７０内のチャネル領域との間に誘電体電荷トラップ構造９９を有する。また、端子７３−７７、並びに場合によって端子７２及び７８が構造から省略され得る無接合（ジャンクションフリー）のＮＡＮＤフラッシュ構造の実施形態も開発されている。
【００３９】
図示した実施形態における電荷トラップ構造は、上述のようにＯＮＯＮＯ多層スタックを有している。上述のように、ワードラインは、電荷トラップ構造（例えば、９９）に熱を誘起し、熱アニールにサイクルダメージからの回復を行わせるために使用される。アニールはまた、消去速度を高めるために−ＦＮ消去中に適用されてもよい。
【００４０】
図７には、負ゲート電圧でのＦＮ（−ＦＮ）消去動作の場合のＮＡＮＤストリングのバイアス条件が示されている。−ＦＮトンネリングを用いてブロック消去を引き起こすために、ワードラインは負の消去電圧−ＶＥでバイアスされ、ビットライン及び共通ソースラインは正の消去電圧＋ＶＥ又はグランドでバイアスされ、また、ストリング選択スイッチは、＋ＶＥ電圧を半導体ボディ７０に結合させる電圧でバイアスされる。これにより、チャネルから誘電体電荷トラップ構造内の電荷トラップ層への正孔トンネリングを誘起する電界が発生され、ブロック内のメモリセル群が消去される。消去性能を向上させるために、ゲート構造上の矢印によって指し示されるように電流がブロック消去中に流れるようにワードラインを終端することが可能である。この電流により、消去動作中に誘電体電荷トラップ構造に伝達される熱が誘起される。
【００４１】
代替的な実施形態は、複数のｎチャネルデバイスのための１つの連続したｐ型チャネル構造を有するように、第１のｎ型ソース／ドレイン端子と第２のｎ型ソース／ドレイン端子との間に例えば８本又は１６本などの複数のワードラインを含み、ｐチャネルデバイスの場合も然りである。故に、ここで説明するＮＡＮＤアレイの実施形態は、チャネルの導電型と逆の導電型でドープされたソース／ドレイン端子間に２つ以上のゲートを含んでいてもよい。この代替例においては、個々のセルは、チャネル構造を反転するように隣接し合うワードラインをバイアスし、個々のゲートに対して反転ソース／ドレイン領域を作り出すことによってアクセスされる。なお、２００６年３月３１日に出願された本願と同一出願人による米国特許出願第１１／３９４，６４９号を参照することができ、その内容全体をここに援用する。
【００４２】
ＮＡＮＤストリングは、ｆｉｎＦＥＴ技術、シャロー・トレンチ・アイソレーション技術、縦型ＮＡＮＤ技術及びその他を含む多様な構成で実装されることができる。例えば、「Non-volatile memory device, method of operating same and method of fabricating the same」なる発明名称のKim等による欧州特許出願第２０４８７０９号を参照することができる。
【００４３】
図８は、絶縁基板上に実装された薄膜トランジスタメモリセルを含むメモリ構造の簡略化した斜視図である。これは、より効率的な熱生成と、より低い電力とを実現するために、デバイス設計において熱分離を考慮した代表的な構造である。この構造においては、“シリコン・オン・インシュレータＳＯＩ”設計手法が用いられている。絶縁体１０２が集積回路用基板の上に形成され、熱的及び電気的双方の絶縁を提供する。絶縁体１０２上に薄膜半導体ボディ１０１が形成される。半導体ボディ１０１内に、ソース／ドレイン領域１１０及びチャネル領域１０９、１１１が設けられる。薄膜半導体ボディ１０１上に誘電体電荷トラップ構造１０４が形成される。ポリシリコン層１０５、１０６とシリサイド層１０７、１０８とを含む多層構造を用いてワードラインが設けられる。ポリシリコン／シリサイド層の厚さは、ワードラインの抵抗を増大させ、それにより熱生成を増大させるように薄くされ得る。また、ＳＯＩ型構造にて実現される薄膜半導体ボディ１０１は、メモリセルによる熱吸収を抑制し、より低い電力で、より高い温度を発生させることを可能にする。また、更なる熱絶縁技術が用いられてもよい。例えば、領域１０３内のワードライン間に、空気スペーサ及びその他の熱絶縁構造を設けることができる。
【００４４】
図９−１１は、誘電体電荷トラップメモリデバイスに熱アニールサイクルが配備される選択的な動作方法を示している。これらの方法は、例えば、図４を参照して説明したコントローラ４３４を用いて実行されることができる。
【００４５】
図９は、熱アニールサイクルがメモリデバイスのミッション機能動作（読み出し、プログラム、消去）間にインターリーブされる代表的な処理を示している。デバイスの動作中、ブロック２００によって表されるように、プログラム／消去（Ｐ／Ｅ）の循環的な動作が実行される。図９の方法用のコントローラは、（例えば、プログラム動作をカウントすることにより、消去動作をカウントすることにより、あるいはプログラム動作と消去動作のとの対をカウントすることにより）プログラム／消去サイクルをカウントし（ブロック２０１）、カウントを監視する（ブロック２０２）。カウントが閾値に達していない場合、アルゴリズムはループしてサイクルをカウントし続ける。カウントが閾値に達した場合、コントローラは熱アニールサイクルを適用する（ブロック２０３）。プログラム／消去サイクルの計数及び熱アニールサイクルは、具体的な実装形態に適合するように、例えば、ローごとに基づいて、コラムごとに基づいて、ブロックごとに基づいて、あるいはアレイ全体上で、適用され得る。アニールは、所与の実装形態の電力消費要件及びその他の要件に適合するように、一度に１つのロー又はコラムのセル群に、あるいはより大きい組のセル群に適用され得る。
【００４６】
図１０は、熱アニールサイクルがミッション機能動作間にインターリーブされる他の一処理を示している。図１０の処理においては、ブロック３０１によって表されるように、プログラム／消去の循環的な動作は通常動作中に実行される。コントローラは、ブロック消去機能の実行を監視し、ブロック消去動作が完了したかを決定する（ブロック３０２）。何れのブロック消去動作も完了していない場合、この処理は監視及び通常動作を継続する。或るブロック消去動作が成功裏に完了した場合、コントローラは熱アニールサイクルを適用する（ブロック３０３）。
【００４７】
図１１は、この例ではブロック消去であるメモリデバイスのミッション機能中に熱アニールが適用される代表的な処理を示している。図１１の処理においては、ブロック４００によって表されるように、メモリデバイスの通常のプログラム／消去サイクルが行われる。この処理は、ブロック消去が要求されているかを決定する（ブロック４０１）。要求されていない場合、この処理は通常動作及び監視を継続する。ブロック消去動作が要求されている場合、コントローラは、消去されているメモリセルに熱生成回路が適用されるように、ブロック消去動作中にワードラインを終端し、あるいはその他の方法で熱アニールを適用する（ブロック４０２）。上述のように、こうすることは、消去性能を向上させるとともに、誘電体電荷トラップ構造がプログラム／消去サイクルダメージから回復することを可能にする。ブロック消去機能が完了したとき（ブロック４０３）、この処理は通常動作へと戻る。
【００４８】
図１２及び１３は、７５ｎｍ製造ノードを用いて製造されたＮＡＮＤアーキテクチャＢＥ−ＳＯＮＯＳメモリセルを有する試験デバイスで取得された測定結果を示しており、ここでは、電流を誘起するようにセルの半導体ボディとソース／ドレイン端子との間の接合を順バイアスする順方向ソース／ドレインアニールによって、熱アニールを引き起こす電流を生成した。これは、上述のその他の加熱構造の挙動を模擬するものである。図１２には、ゲート電圧に対するドレイン電流のプロットが示されている。トレース１２０１は、１万プログラム／消去サイクル後のメモリセルの性能を示しており、サイクルダメージの結果として生じたと推察される僅かな性能劣化が示されている。トレース１２０２及び１２０３は、それぞれ、１回目のアニール及び２回目のアニールの後の性能を示している。アニールステップの後、デバイスのサブスレッショルド勾配（S.S.）が有意に改善されており、熱アニールを用いることで界面状態のダメージ（Ｄｉｔ）が抑圧されることを指し示している。
【００４９】
図１３は、試験したメモリセルのプログラム／消去サイクルのサイクル数に対する閾値電圧を、アニール前の１万サイクルとアニール後の１万サイクルとについて示している。この図は、アニール前の１万サイクルとアニール後の次の１万サイクルとの双方で、デバイスが等しく良好に機能することを示している。
【００５０】
図１４−１６は、それぞれ、試験したＮＡＮＤアーキテクチャＢＥ−ＳＯＮＯＳメモリセルに対する、１０万プログラム／消去サイクルの１回目のセット、熱アニール後の１０万プログラム／消去サイクルの２回目のセット、及び熱アニール後の１０万プログラム／消去サイクルの１０回目のセットについての閾値分布を示している。図１４において、容易に区別されない７個のプロットが示されている。これらのプロットは、１０サイクル時の性能、１００サイクル時の性能、１０００サイクル時の性能、１万サイクル時の性能、５万サイクル時の性能、及び１０万サイクル時の性能に対応する。図１４は、サイクル数が約１００まで増加すると、消去状態のウィンドウの上端が約２．３Ｖに達することを示している。プログラム状態のウィンドウは比較的一定のままであり、約３．５Ｖの下端を有している。
【００５１】
図１５は、熱アニール後の１０万プログラム／消去サイクルの２回目のセットでは、消去状態のウィンドウの上端が約２．６Ｖより低くにとどまり、プログラム状態のウィンドウの下端が約３．５Ｖより高くにとどまることを示している。図１６は、熱アニール後の１０万プログラム／消去サイクルの１０回目のセットでは、消去状態のウィンドウの上端が約２．９Ｖより低くにとどまり、プログラム状態のウィンドウの下端が約３．４Ｖより高くにとどまることを示している。
【００５２】
図１４−１６に示した結果は、１０万サイクルごとに熱アニール処理を用いると１００万サイクルにわたってデバイス性能が維持され得るということを示している。
【００５３】
図１７−１９は、１０万プログラム／消去サイクルにわたっての、ページプログラムショット数（すなわち、プログラム、ベリファイ、リトライサイクルアルゴリズムにおいて首尾良いプログラミングに必要なプログラムパルスの数）及び総消去時間のバラつきを示している。これらの図は、最悪の場合のページプログラムショット数のトレースと、平均のページプログラムショット数のトレースと、総消去時間のトレースとを示している。図１７は、１０万サイクルの１回目のセットでの性能を示している。図１８は、熱アニール後の１０万サイクルの２回目のセットでの性能を示している。図１９は、熱アニール後を用いた１０万サイクルの１０回目のセットでの性能を示している。これらの図は、熱アニールに続かれる１０万Ｐ／Ｅサイクルの１０回のセットの後にプログラム／消去サイクル条件がほぼ完全に回復されていること、ひいては、１００万サイクルにわたる耐久性を示している。
【００５４】
図２０は、１．３ｎｍの酸化シリコン、２ｎｍの窒化シリコン及び３．５ｎｍの酸化シリコンを有する多層トンネル層と、７ｎｍの窒化シリコンを有する電荷トラップ層と、８．５ｎｍの酸化シリコンを有するブロッキング層とを有するＢＥ−ＳＯＮＯＳメモリセルについて、熱アニールを用いるときと用いないときとの消去性能を示している。デバイスのゲートとボディとの間に−１７Ｖの−ＦＮ消去バイアスを印加している。これらの条件下で閾値を約５Ｖから約０Ｖへ低下させるための２５℃での消去時間は１秒に近い。２５０℃の昇温された温度では、これらの条件下での消去時間は約１１ミリ秒に低減される。故に、図２０は、消去動作中に熱アニールを適用することによって消去性能を向上させることができることを示している。
【００５５】
図２１は、ｑ／（ｋＴ）に対する秒単位のアニール時間のアレニウスプロットであり、ＢＥ−ＳＯＮＯＳデバイスにおける熱アシスト消去動作のおよそのアニール時間を示している。３つのトレースが示されており、１番上のトレースは１．２ｅＶの活性化エネルギーを仮定し、中央のトレースは１．５ｅＶの活性化エネルギーを仮定し、下のトレースは１．８ｅＶの活性化エネルギーを仮定している。また、計算においては、実験に基づいて、回復に要するアニール時間は２５０℃で約２時間であると仮定している。プロットに示す計算に基づくと、約６００℃の温度では、必要なアニール時間はたった数ミリ秒であり、故に、現行のフラッシュメモリ仕様の消去速度要求の範囲内での使用に好ましいものである。６００℃程度の温度は、ここで説明した抵抗加熱を用いて達成可能である。
【００５６】
熱アシスト電荷トラップメモリについて説明してきた。この技術は、ＮＡＮＤアーキテクチャを有するフラッシュデバイスだけでなく、その他のアーキテクチャを用いるデバイスとの使用にも好適である。集積回路デバイスに容易に実装されるよう、例えば、ワードライン内の電流によって引き起こされる抵抗加熱を用いて、熱アニールのための熱を生成することができる。熱アニール処理を適用することによって、向上された耐久性及び消去性能を達成することが可能である。
【００５７】
好適な実施形態及び例を参照することによって本発明を開示したが、理解されるように、これらの例は限定的なものではなく例示的なものである。当業者は容易に、本発明の精神の範囲内且つ以下の請求項の範囲内にある変更及び組み合わせに想到するであろう。
【００５８】
本出願は、２０１１年５月２日に出願された米国特許出願第１３／０９９，２９８号の利益を主張するものであり、その内容をここに援用する。
【特許請求の範囲】
【請求項１】
ワードライン及びビットラインを含むメモリセルアレイであり、当該アレイのメモリセルが誘電体電荷トラップ構造を有するアレイと、
前記アレイに結合され、読み出し、プログラム及び消去の動作を制御するように構成された制御回路と、
前記アレイに結合され、前記アレイの前記メモリセル内の前記誘電体電荷トラップ構造を熱アニールする手段と、
を有するメモリ。
【請求項２】
前記手段は、前記アレイ内の選択されたワードラインに電流を生成する回路を含み、それにより、前記アニールのための熱が前記メモリセル内に生成される、請求項１に記載のメモリ。
【請求項３】
前記手段は、ワードラインドライバと、デコーダ回路に応答して対応するワードライン上に電流を駆動するワードライン終端回路とを含む、請求項１に記載のメモリ。
【請求項４】
前記制御回路は、ブロック消去中に前記手段が熱アニールすることを可能にするロジックを含む、請求項１に記載のメモリ。
【請求項５】
前記制御回路は、プログラム動作、読み出し動作及び消去動作の間にインターリーブして、あるいはこれらの動作中に、の何れかで前記手段が熱アニールすることを可能にするロジックを含む、請求項１に記載のメモリ。
【請求項６】
前記制御回路は、プログラム及び消去サイクル数のカウントを管理し、該カウントが閾値に達したときに前記手段が熱アニールすることを可能にするロジックを含む、請求項１に記載のメモリ。
【請求項７】
前記制御回路は、選択されたワードラインに負電圧が印加される消去動作中に前記手段が熱アニールすることを可能にするロジックを含む、請求項１に記載のメモリ。
【請求項８】
前記アレイはＮＡＮＤアーキテクチャで構成される、請求項１に記載のメモリ。
【請求項９】
前記アレイのメモリセルは絶縁基板上に半導体ボディを有する、請求項１に記載のメモリ。
【請求項１０】
前記誘電体電荷トラップ構造は、トンネル層、電荷トラップ層及び遮断層を含み、前記トンネル層は、２ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第１の層と、３ｎｍ未満の厚さの窒化シリコンの第２の層と、４ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第３の層とを含む、請求項１に記載のメモリ。
【請求項１１】
前記手段は、
前記アレイに結合されたアドレスデコーダと、
前記アレイのワードラインに結合された複数のワードラインドライバ及びワードライン終端回路であり、前記制御回路及び前記デコーダに応答して、選択されたワードラインに電流を印加する複数のワードラインドライバ及びワードライン終端回路と、
を有する、請求項１に記載のメモリ。
【請求項１２】
前記制御回路は、ブロック消去中に、選択されたワードラインに電流を誘起するように前記ワードラインドライバ及び前記ワードライン終端回路を制御するロジックを含む、請求項１１に記載のメモリ。
【請求項１３】
前記制御回路は、前記読み出し、プログラム及び消去の動作の間にインターリーブして、あるいはこれらの動作中に、の何れかで、選択されたワードラインに電流を誘起するように前記ワードラインドライバ及び前記ワードライン終端回路を制御するロジックを含む、請求項１１に記載のメモリ。
【請求項１４】
前記制御回路は、選択されたワードラインに負電圧が印加される消去動作中に、該選択されたワードラインに電流を誘起するように前記ワードラインドライバ及び前記ワードライン終端回路を制御するロジックを含む、請求項１１に記載のメモリ。
【請求項１５】
前記制御回路は、プログラム及び消去サイクル数のカウントを管理し、該カウントが閾値に達したときに、選択されたワードラインに電流を誘起するように前記ワードラインドライバ及び前記ワードライン終端回路を制御するロジックを含む、請求項１１に記載のメモリ。
【請求項１６】
ワードライン及びビットラインを含むメモリセルアレイを動作させる方法であって、前記アレイのメモリセルが誘電体電荷トラップ構造を有し、当該方法は、
読み出し、プログラム及び消去の動作を実行するステップと、
前記読み出し、プログラム及び消去の動作の間にインターリーブして、あるいはこれらの動作中に、の何れかで、前記アレイの前記メモリセル内の前記誘電体電荷トラップ構造を熱アニールするステップと、
を有する、方法。
【請求項１７】
前記アレイのワードラインに電流を印加することによって前記アニールのための熱を誘起することを含む、請求項１６に記載の方法。
【請求項１８】
ブロック消去中に、選択されたワードラインに電流を印加して、前記アニールのための熱を誘起することを含む、請求項１６に記載の方法。
【請求項１９】
プログラム動作、読み出し動作及び消去動作のうちの少なくとも１つ中に前記熱アニールするステップを実行することを含む、請求項１６に記載の方法。
【請求項２０】
プログラム及び消去サイクル数のカウントを管理し、該カウントが閾値に達したときに前記熱アニールするステップを実行することを含む、請求項１６に記載の方法。
【請求項２１】
選択されたワードラインに負電圧が印加される消去動作中に前記熱アニールするステップを実行することを含む、請求項１６に記載の方法。
【請求項２２】
前記誘電体電荷トラップ構造は、トンネル層、電荷トラップ層及び遮断層を含み、前記トンネル層は、２ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第１の層と、３ｎｍ未満の厚さの窒化シリコンの第２の層と、４ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第３の層とを含む、請求項１６に記載の方法。
【請求項１】
ワードライン及びビットラインを含むメモリセルアレイであり、当該アレイのメモリセルが誘電体電荷トラップ構造を有するアレイと、
前記アレイに結合され、読み出し、プログラム及び消去の動作を制御するように構成された制御回路と、
前記アレイに結合され、前記アレイの前記メモリセル内の前記誘電体電荷トラップ構造を熱アニールする手段と、
を有するメモリ。
【請求項２】
前記手段は、前記アレイ内の選択されたワードラインに電流を生成する回路を含み、それにより、前記アニールのための熱が前記メモリセル内に生成される、請求項１に記載のメモリ。
【請求項３】
前記手段は、ワードラインドライバと、デコーダ回路に応答して対応するワードライン上に電流を駆動するワードライン終端回路とを含む、請求項１に記載のメモリ。
【請求項４】
前記制御回路は、ブロック消去中に前記手段が熱アニールすることを可能にするロジックを含む、請求項１に記載のメモリ。
【請求項５】
前記制御回路は、プログラム動作、読み出し動作及び消去動作の間にインターリーブして、あるいはこれらの動作中に、の何れかで前記手段が熱アニールすることを可能にするロジックを含む、請求項１に記載のメモリ。
【請求項６】
前記制御回路は、プログラム及び消去サイクル数のカウントを管理し、該カウントが閾値に達したときに前記手段が熱アニールすることを可能にするロジックを含む、請求項１に記載のメモリ。
【請求項７】
前記制御回路は、選択されたワードラインに負電圧が印加される消去動作中に前記手段が熱アニールすることを可能にするロジックを含む、請求項１に記載のメモリ。
【請求項８】
前記アレイはＮＡＮＤアーキテクチャで構成される、請求項１に記載のメモリ。
【請求項９】
前記アレイのメモリセルは絶縁基板上に半導体ボディを有する、請求項１に記載のメモリ。
【請求項１０】
前記誘電体電荷トラップ構造は、トンネル層、電荷トラップ層及び遮断層を含み、前記トンネル層は、２ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第１の層と、３ｎｍ未満の厚さの窒化シリコンの第２の層と、４ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第３の層とを含む、請求項１に記載のメモリ。
【請求項１１】
前記手段は、
前記アレイに結合されたアドレスデコーダと、
前記アレイのワードラインに結合された複数のワードラインドライバ及びワードライン終端回路であり、前記制御回路及び前記デコーダに応答して、選択されたワードラインに電流を印加する複数のワードラインドライバ及びワードライン終端回路と、
を有する、請求項１に記載のメモリ。
【請求項１２】
前記制御回路は、ブロック消去中に、選択されたワードラインに電流を誘起するように前記ワードラインドライバ及び前記ワードライン終端回路を制御するロジックを含む、請求項１１に記載のメモリ。
【請求項１３】
前記制御回路は、前記読み出し、プログラム及び消去の動作の間にインターリーブして、あるいはこれらの動作中に、の何れかで、選択されたワードラインに電流を誘起するように前記ワードラインドライバ及び前記ワードライン終端回路を制御するロジックを含む、請求項１１に記載のメモリ。
【請求項１４】
前記制御回路は、選択されたワードラインに負電圧が印加される消去動作中に、該選択されたワードラインに電流を誘起するように前記ワードラインドライバ及び前記ワードライン終端回路を制御するロジックを含む、請求項１１に記載のメモリ。
【請求項１５】
前記制御回路は、プログラム及び消去サイクル数のカウントを管理し、該カウントが閾値に達したときに、選択されたワードラインに電流を誘起するように前記ワードラインドライバ及び前記ワードライン終端回路を制御するロジックを含む、請求項１１に記載のメモリ。
【請求項１６】
ワードライン及びビットラインを含むメモリセルアレイを動作させる方法であって、前記アレイのメモリセルが誘電体電荷トラップ構造を有し、当該方法は、
読み出し、プログラム及び消去の動作を実行するステップと、
前記読み出し、プログラム及び消去の動作の間にインターリーブして、あるいはこれらの動作中に、の何れかで、前記アレイの前記メモリセル内の前記誘電体電荷トラップ構造を熱アニールするステップと、
を有する、方法。
【請求項１７】
前記アレイのワードラインに電流を印加することによって前記アニールのための熱を誘起することを含む、請求項１６に記載の方法。
【請求項１８】
ブロック消去中に、選択されたワードラインに電流を印加して、前記アニールのための熱を誘起することを含む、請求項１６に記載の方法。
【請求項１９】
プログラム動作、読み出し動作及び消去動作のうちの少なくとも１つ中に前記熱アニールするステップを実行することを含む、請求項１６に記載の方法。
【請求項２０】
プログラム及び消去サイクル数のカウントを管理し、該カウントが閾値に達したときに前記熱アニールするステップを実行することを含む、請求項１６に記載の方法。
【請求項２１】
選択されたワードラインに負電圧が印加される消去動作中に前記熱アニールするステップを実行することを含む、請求項１６に記載の方法。
【請求項２２】
前記誘電体電荷トラップ構造は、トンネル層、電荷トラップ層及び遮断層を含み、前記トンネル層は、２ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第１の層と、３ｎｍ未満の厚さの窒化シリコンの第２の層と、４ｎｍ未満の厚さの酸化シリコン又は酸窒化シリコンの第３の層とを含む、請求項１６に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−２３８３７１（Ｐ２０１２−２３８３７１Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−８８７６７（Ｐ２０１２−８８７６７）
【出願日】平成２４年４月９日（２０１２．４．９）
【出願人】（５０１３６１４１５）マクロニックス インターナショナル カンパニー リミテッド (2)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−８８７６７（Ｐ２０１２−８８７６７）
【出願日】平成２４年４月９日（２０１２．４．９）
【出願人】（５０１３６１４１５）マクロニックス インターナショナル カンパニー リミテッド (2)
【Ｆターム（参考）】
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