【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】フローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートの電荷を消去する場合にメモリセルの閾値を容易に制御できる、不揮発性半導体メモリ素子を提供する。
【解決手段】フローティングゲートへの電荷の蓄積時に、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入する。また、フローティングゲートの電荷の消去時には、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、該ホットホールにより蓄積された電荷を消去する。また、フローティングゲートの電荷の消去時には、メモリセルのコントロールゲートとソース間の閾値が所望の値になるように制御しながら、電荷を消去する。 （もっと読む）

【課題】十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができるヒューズ素子読み出し回路を提供することを課題とする。
【解決手段】切断済みと未切断とで抵抗値が異なる第１のヒューズ素子（１１５）と、通常モードと試験モードとで異なる抵抗値を有する第１の抵抗回路（７０１，７０２）と、前記第１のヒューズ素子の抵抗値及び前記第１の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路（１０１）とを有することを特徴とするヒューズ素子読み出し回路が提供される。 （もっと読む）

【課題】外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐに動作できる半導体装置を提供する。
【解決手段】半導体装置は、ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセル１１００を有する。不揮発メモリセル１１００の出力にはインバータ回路が接続され、さらに不揮発メモリセルの出力とＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）との間に第１トランジスタＭ１と、第１トランジスタよりも抵抗が低い第２トランジスタＭ２とを備える。インバータ回路の出力とＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）との間にはトランスファーゲートを備える。 （もっと読む）

【課題】メモリセルの劣化による影響を考慮した読み出し動作を実行できる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、読み出し動作及び書き込みベリファイ動作を制御する制御回路とを備える。制御回路は、第１の場合に、選択ワード線に印加する電圧を第１の書き込みベリファイ電圧又は第１の読み出し電圧に設定して、動作を行う。制御回路は、第１の場合よりもメモリセルの劣化が進んだ第２の場合に、選択ワード線に印加する電圧を第２の書き込みベリファイ電圧又は第２の読み出し電圧に設定して、動作を行う。制御回路は、第１の書き込みベリファイ電圧の最大値と第１の読み出し電圧の最大値との差を、第２の書き込みベリファイ電圧の最大値と第２の読み出し電圧の最大値との差よりも大きい値に設定する。 （もっと読む）

【課題】メモリセルに保持されたデータの信頼性を向上させることを可能にした不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数の閾値電圧分布を保持可能に構成された複数のメモリセル、及び複数のメモリセルのゲートに共通接続された複数のワード線を含む。制御回路は、メモリセルに少なくとも一部が負の閾値電圧分布を与え、これによりメモリセルのデータを消去する消去動作の実行後、メモリセルに正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布を与える複数回の第１書込動作を実行する。制御回路は、複数回の第１書込動作の実行時に消去動作及び第１書込動作を除くその他の動作を実行させる第１実行命令をコントローラから受け付けた場合、複数回の第１書込動作の間にその他の動作を実行する。 （もっと読む）

【課題】電源投入時における誤書き込みが発生しにくいメモリ回路を提供する。
【解決手段】メモリ回路１０は、書き込み時のみにソース・ドレイン間に電圧を印加されて書き込まれる、書き込み用のＰチャネル型不揮発性メモリ素子１５と、コントロールゲート及びフローティングゲートがＰチャネル型不揮発性メモリ素子１５のコントロールゲート及びフローティングゲートとそれぞれ共通にされ、読み出し時のみにソース・ドレイン間に電圧を印加されて読み出される、読み出し用のＮチャネル型不揮発性メモリ素子１６と、を備える。 （もっと読む）

【課題】データ読み出しの処理時間を短縮する共にデータの信頼性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のＮＡＮＤストリングを有するメモリセルアレイと、複数のメモリセルのうちデータ読み出し対象となる着目メモリセルからデータを読み出す読み出しシーケンスにおいて、複数のワード線のうち着目メモリセルに接続された選択ワード線に隣接する隣接ワード線に一定の読み出しパス電圧を供給し、その間に、ビット線に現れる着目メモリセルの状況に応じた複数の電気的物理量を検知する主読み出し動作を実行する読み出し回路とを備える。 （もっと読む）

【課題】電源電圧の供給の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータの退避及び復帰の必要のない半導体記憶装置を提供する。
【解決手段】不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成する。具体的に半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータを保持する構成とする。そしてデータ保持部に保持される電位は、電荷をリークすることなくデータの出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路で制御される。 （もっと読む）

【課題】ベリファイ時の判定結果を有効に活用することができる読み出し回路を有する半導体装置を提供する。
【解決手段】メモリセルに書き込まれたデータを読み出す読み出し回路を有する半導体装置に関する。読み出し回路は、第１のトランジスタ１２１と、第２のトランジスタ１２２と、第１のスイッチ１３１と、第２のスイッチ１３２と、を有する。第１のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が第１のスイッチを介して読み出し回路の出力に電気的に接続されている。第２のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が第２のスイッチを介して読み出し回路の出力に電気的に接続されている。第１のトランジスタはチャネル形成領域が酸化物半導体により形成され、第２のトランジスタはチャネル形成領域がシリコンにより形成されたものを用いることができる。 （もっと読む）

【課題】本発明は、ランダムに配置された個々の発光材料の振動ダイポールモーメントの向き・強度に応じた近接場光からなる光パターンを表示可能な光パターン表示媒体、その光パターンを瞬時に観測可能な光パターン算出方法及び光認証システムを提供することを課題とする。
【解決手段】側面に官能基が取り付けられた炭素繊維材料にクマリン又はその誘導体からなる発光材料を分散させてなる板状部材２２と、板状部材２２の一面２２ａに配置された第１の導電部材２４と、板状部材２２の他面２２ｂに配置された第２の導電部材２１とを有し、第１の導電部材２４は複数の光透過部２３ｃが互いに等間隔となるように配置された金属基板２３であり、光透過部２３ｃの最大径ｄが前記発光材料の最大発光ピーク波長の１／２以下である光パターン表示媒体１０を用いることによって、前記課題を解決できる。 （もっと読む）

【課題】
誘電体電荷トラップメモリの動作速度及び／又は耐久性を向上させる技術を提供する。
【解決手段】
メモリデバイスは、ワードライン及びビットラインを含む誘電体電荷トラップ構造メモリセルのアレイを含む。該アレイに、読み出し、プログラム及び消去の動作を制御するように構成された制御回路が結合される。コントローラは、該アレイのメモリセル内の誘電体電荷トラップ構造を熱アニールする支援回路を備えるように構成される。熱アニールのための熱を誘起するために、ワードラインドライバ及び前記ワードライン終端回路を用いて、ワードラインに電流を誘起することができる。熱アニールは、サイクルダメージからの回復のために、通常動作とインターリーブされて適用されることが可能である。また、熱アニールは、消去のようなミッション機能中に適用されることもでき、それにより該機能の性能を向上させ得る。 （もっと読む）

【課題】読み出しストレス（Read Stress）を減少でき、読み出し不良（Read Disturb不良）の減少に有利な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、電流経路が直列に接続される複数のメモリセルと、その両端に接続される選択トランジスタにより構成されるセルユニットを備えるメモリセルアレイ１と、前記メモリセルアレイに与える電圧を発生させる電圧発生回路７と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路４とを具備する。前記メモリセルのデータ読み出し動作において、前記制御回路４は、前記セルユニットの非選択ワード線に与えられる電圧を、第１読み出しパス電圧に達するまでの第１傾きθVR1が、前記選択トランジスタの選択電圧に達するまでの傾きθVSGよりも小さくなるように、かつ、前記非選択ワード線が、前記選択電圧よりも遅く立ち上げられるように制御する。 （もっと読む）

【課題】回路規模を削減する。
【解決手段】第１、第２の電源電圧を供給する第１、第２の電圧電源と、前記第１の電源電圧を検知する第１の検出回路と、ワード線を駆動するワード線駆動回路とを有し、前記ワード線駆動回路が、前記第１の電源電圧を供給され、出力信号を第１のノードに出力する第１のバッファ回路と、前記第１、第２の電源電圧を供給され、前記第１のノードの信号レベルに応じて前記ワード線を駆動する第２のバッファ回路を備え、前記第１のバッファ回路は、入力信号に応じて前記第１の電源電圧を出力信号として出力し、前記第１の検出回路は、前記第１の電源電圧の検知結果に応じて前記第１のノードのレベルを固定することで、前記第２のバッファ回路が前記第２の電源電圧で前記ワード線を駆動させる半導体不揮発性記憶装置。 （もっと読む）

【課題】不揮発性メモリを搭載した半導体集積回路において、外部端子を通して不揮発性メモリの特性テストを実施し、更に、その外部端子にサージ電圧が印加された場合であっても、そのサージ電圧が不揮発性メモリに伝わることを防止する。
【解決手段】半導体集積回路は、不揮発性メモリと、不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、書き込み制御線に接続された第１ノードと、第１スイッチ回路を介して第１ノードに接続された外部端子と、スイッチ回路を介さずに外部端子に接続された第１ＥＳＤ保護回路と、動作モードに応じて第１スイッチ回路をＯＮ／ＯＦＦ制御する制御回路と、を備える。動作モードは、外部端子を用いて不揮発性メモリの特性テストを行うテストモードと、外部端子を使用しないユーザモードと、を含む。テストモードにおいて、制御回路は、第１スイッチ回路をＯＮする。ユーザモードにおいて、制御回路は、第１スイッチ回路をＯＦＦする。 （もっと読む）

【課題】書き込み時間の増大を抑制しつつ、しきい値分布の広がりを抑えることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】消去回数カウント部７ａは、メモリセルの消去回数をブロックＢ１〜Ｂｎ単位でカウントし、ステップアップ電圧変更部７ｂは、メモリセルの消去回数に基づいて、書き込み電圧ＶＰＧＭをステップアップさせるステップアップ電圧ΔＶＰＧＭを変更する。 （もっと読む）

【課題】ツインセルを備えた不揮発性記憶装置において、ベリファイセンスアンプを設けることなく、イニシャル状態におけるツインセルデータの読み出しを可能とすること。
【解決手段】外部から入力されたデータを相補データとして格納する第１のメモリセルおよび第２のメモリセルと、第１のメモリセルおよび第２のメモリセルのコントロールゲートにそれぞれ接続された第１のワード線および第２のワード線とを備え、第２のワード線に第１のワード線に供給された電圧よりも高い電圧を供給する場合と、第２のワード線に第１のワード線に供給された電圧よりも低い電圧を供給する場合との間で、第１のメモリセルから読み出されたセル電流と第２のメモリセルから読み出されたセル電流の大小関係が反転するか否かに基づいて、第１のメモリセルおよび第２のメモリセルに同一の値が格納されているか否かを判別する。 （もっと読む）

【課題】極低電圧でもワードラインを十分に昇圧することができるワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を提供する。
【解決手段】メモリーセルＭＣを選択するためのサブワードラインＳＷＬに供給される昇圧電圧を生成するワードライン昇圧回路１４０は、サブワードラインＳＷＬに昇圧電圧を供給するｐ型の第１の駆動トランジスターＴｒ１０と、第１の駆動トランジスターＴｒ１０のソース電圧を第１の電源電圧ＶＷＬに基づいて生成するｐ型の第１の電圧供給トランジスターＴｒ１１と、第１の駆動トランジスターＴｒ１０のソースと第１の電圧供給トランジスターＴｒ１１のドレインを接続する第１の電源ラインＳＰＬ１と、第１の基準電圧と第１の電源ラインＳＰＬ１との間に挿入された第１の昇圧キャパシターＢＣ１とを含む。 （もっと読む）

【課題】不揮発性メモリビットセルに対する電流−電圧特性情報を生成するための方法および装置を提供する。
【解決手段】基準電流生成回路は、選択されたデジタルレジスタ設定に対応する選択された基準電流を生成する。センスアンプ回路は、遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する。前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報としてメモリに格納する。 （もっと読む）

【課題】集積回路メモリチップ内の機構により、不揮発性メモリセルアレイに蓄積されるデータのスクランブリングまたはランダム化を可能にする。
【解決手段】一実施形態において、検知中のソース負荷誤差と近傍セルのフローティングゲート間結合を抑制するため、ページ内ランダム化を役立てる。ページ単位ランダム化は、特定のデータパターンが繰り返し長期間にわたり蓄積されることから生じるプログラムディスターブ、ユーザリードディスターブ、フローティングゲート間結合を抑えるのに役立つ。別の実施形態では、ページ内ランダム化とページ単位ランダム化の両方を実施する。実施形態によってはスクランブリングまたはランダム化が予め決定されるか、あるいは符号生成擬似ランダム化となるか、あるいはユーザ主導ランダム化となる。これらの機構は、集積回路メモリチップの限られたリソースおよびバジェットの中で達成される。 （もっと読む）