不揮発性メモリのビットセルのＩ−Ｖ曲線を取得するためのデジタル方法および装置
【課題】不揮発性メモリビットセルに対する電流−電圧特性情報を生成するための方法および装置を提供する。
【解決手段】基準電流生成回路は、選択されたデジタルレジスタ設定に対応する選択された基準電流を生成する。センスアンプ回路は、遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する。前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報としてメモリに格納する。
【解決手段】基準電流生成回路は、選択されたデジタルレジスタ設定に対応する選択された基準電流を生成する。センスアンプ回路は、遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する。前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報としてメモリに格納する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ（ＮＶＭ）およびその動作方法に関する。一態様では、本発明は、フラッシュメモリまたは電気的に消去可能な読出専用メモリ（ＥＥＰＲＯＭ）のメモリセルの電流−電圧（Ｉ−Ｖ）曲線を取得するための方法および装置に関する。
【背景技術】
【０００２】
フラッシュメモリおよび電気的に消去可能な読出専用メモリ（ＥＥＰＲＯＭ）は不揮発性メモリの一種であり、マイクロコントローラ、マイクロプロセッサ、コンピュータおよび他の電子デバイス（自動車埋込型コントローラなど）などのデータ処理システムにおいて、デバイスに電力が供給されなくなるときに保存が必要なデータを格納する、情報の不揮発性メモリ記憶装置に用いられる。特許文献１には、メモリのビットセルの閾値電圧分布を測定する技術について記載されている。ＥＥＰＲＯＭのセルおよびフラッシュメモリのセルの特性は、ビットセルの電流−電圧（Ｉ−Ｖ）曲線により決定される。Ｉ−Ｖ曲線では、ワード線に印加される電圧に基づきＥＥＰＲＯＭセルに流れるドレイン電流がプロットされる（ビット線は特定の電圧に設定されている）。ＮＶＭビットセルのＩ−Ｖ曲線は、ビットセルの問題を調査し、場合によっては故障しそうなビットセルを識別する、故障分析用の有用な診断ツールである。例えば、ビットセルに対するＩ−Ｖ曲線を用いると、そのビットセルについてプロットされるＩ−Ｖ曲線の傾きが正常から乖離する場合に、そのビットが不良な相互コンダクタンス（Ｇｍ）を有すると決定できるので、電場の印加時に故障を起こす前に、そうしたビットを検出することが可能である。さらにまた、ビットセルのＩ−Ｖ曲線は、リークの生じ易いビットセルなど他の潜在的な問題の識別や、短絡および開放ビットセルの判定を補助することが可能である。それらの問題は、ＮＶＭメモリセルの寸法が減少し続けており、ＮＶＭの故障状態を生じ得る信頼性および性能の問題が増加することによって、次第に大きな懸案となっている。複数のビットセルに対してビットセル電流−電圧（Ｉ−Ｖ）曲線を生成するための従来の診断技術では、ＰＭＵ（パラメトリック測定ユニット）ハードウェアを用いてゲート電圧の掃引中に複数の電流測定値が取得されるが、そうした技術では多くの時間が必要になり、大抵のユーザアプリケーション環境では容易に利用可能でないテストハードウェア（例えば、ＰＭＵハードウェアまたは同等の機器）が必要である。加えて、ドレイン電流出力ピンは、通常、埋込型のＮＶＭアプリケーションのユーザモードではアクセス不可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，２２６，２００号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フラッシュメモリのビットセルのＩ−Ｖ曲線をデジタル的に生成することによってビットセルの問題を調査し、ビットセルに関連する故障を発生直前に識別するための方法および装置を提供する。
【課題を解決するための手段】
【０００５】
これらの方法、システム、および装置では、デジタルトリムなどによってデジタル調整可能な基準電流をビットセルに印加してビットセルの状態が変化する（非導通から導通に、または導通から非道通に）遷移ゲート電圧を決定することによって、ビットセルのＩ−Ｖ曲線を導出する。一部の実施形態では、基準電流校正テーブルは製造テストフロー時に生成される。複数の基準電流（Ｉｒｅｆ）値は対応する複数のデジタルレジスタ設定と対にされ、不揮発性メモリ（例えば、テストフラッシュメモリ）に保存される。基準電流校正テーブルは任意の所望数の基準電流値を格納することができるが、一部の実施形態では、基準電流値の数(例えば、３つ)は、ビットセルのＩ―Ｖ曲線または少なくともその近似表現を生成するのに十分であるように定められる。ユーザテスト診断モード時、基準電流校正テーブルは、フラッシュメモリアレイの１つ以上のビットセルに対するビットセルＩ−Ｖ曲線を生成するために用いられる。特に、ユーザテストモジュールは、デジタルトリム機能を備えるデジタルトリム可能な基準電流回路から印加される校正テーブルのデジタルレジスタの値を通じて段階的に変化させることによって、ビットセルアレイに印加される基準電流値を変化させる。基準電流回路によって生成される各基準電流値において、ドレイン電圧制御回路はビットセルにドレイン電圧を印加し、複数のデジタル調整可能なゲート電圧がビットセルに順次印加され、ビットセルの状態が変化する遷移ゲート電圧値を決定するべく監視される。これによって、ビットセルＩ−Ｖ曲線が生成される。この目的のため、センスアンプ（ＳＡ）回路を用いて、得られるビットセル電流Ｉｄとデジタルトリム可能な基準電流回路から印加される基準電流とを比較することによって、ビットセル状態を感知することもできる。一例のＮＶＭ技術では、ビットセルに対するＳＡ出力は、ビットセルドレイン電流が基準電流未満であるとき、論理状態「０」（非導通）となり、ビットセルドレイン電流が基準電流より大きいとき、論理状態「１」（導通）となる。各基準電流設定において、ビットセルのゲート電圧は低電圧から高電圧（または高電圧から低電圧）に掃引され、ビットセルのＳＡ出力は、ビットセルの１つの状態（例えば、非導通、すなわち、論理状態「０」）から別の状態（例えば、導通、すなわち、論理状態「１」）への遷移が起こる遷移ゲート電圧を決定するべく監視される。ビットセルの遷移ゲート電圧が決定されると、ビットセルＩ−Ｖ曲線上の１つの点、すなわち、電流値（Ｉ）は基準電流と等しく、電圧値（Ｖ）は遷移ゲート電圧と等しい点が得られ、この処理がビットセルＩ−Ｖ曲線上の追加の点を得るべく繰り返される。認められるように、所与のビットセルＩ−Ｖ曲線について得られる点の数は、校正テーブルに格納されている基準電流値の数によって制限されるものの、わずか３つの点によって、関連するビットセル曲線の特性を伝えるのに十分な情報が提供される。また、ビットセル曲線はＮＶＭの１つ以上のビットセルについて生成可能であるものの、一部の実施形態では、ビットセルＩ−Ｖ曲線が生成される必要があるのは、他の従来の方法（ＮＶＭビットセルの閾値電圧分布など）によって識別される外れ値を有するビットに対してのみであることが認められる。いずれの場合であっても、生成されるビットセルＩ−Ｖ曲線は、後続の処理および解析用に格納または転送されることができる。
【発明の効果】
【０００６】
フラッシュメモリのビットセルのＩ−Ｖ曲線をデジタル的に生成することによってビットセルの問題を調査し、ビットセルに関連する故障を発生直前に識別することができる。
【図面の簡単な説明】
【０００７】
【図１】ビットセルのＩ−Ｖ曲線を生成するための診断回路を有するＮＶＭのブロック図。
【図２】例示的なビットセルに対するビットセルのＩ−Ｖ曲線を示すグラフ。
【図３】製造テストフロー時に基準電流の校正テーブルと関連するデジタルレジスタ設定とを生成するための方法を示す簡略化したフローチャート。
【図４】ユーザテストモード時にビットセルのＩ−Ｖ曲線を生成するための方法を示す簡略化したフローチャート。
【図５】各Ｖｇおよび各基準電流でテストされているビットセルに対するセンスアンプ出力を示す電流−電圧曲線。
【発明を実施するための形態】
【０００８】
ここで図１を参照すると、ＮＶＭ１０１のブロック図が概略的に示されている。ＮＶＭ１０１は、複数のＮＶＭセルからなるアレイ１０３と、それらのビットセルが不良な相互コンダクタンス（ｇｍ）特性値を有する、リークの生じ易いビットである等の問題を有するか否かを判定するためのビットセルのＩ−Ｖ曲線を生成するための診断回路とを備える。示したＮＶＭアレイ１０３では、図示の目的で、４つのＮＶＭセル１０５，１０７，１０９，１１１を浮遊（フローティング）ゲート型のフラッシュメモリセルとして示しているが、アレイ１０３が別のビットセル、他の種類のＮＶＭセル（例えば、ナノ結晶、分割（スプリット）ゲートフラッシュ、窒化物系メモリ）またはその両方を含んでもよいことが理解される。
【０００９】
メモリ１０１には、デジタル調整可能なゲート電圧（Ｖｇ）を生成するために行／ワード線またはゲート電圧制御回路１１７が設けられる。このゲート電圧（Ｖｇ）は、行デコーダ１１５およびメモリコントローラ１１３（または他の測定回路）に対し与えられるので、ゲート電圧Ｖｇはユーザテストモードにおいて測定可能である。行デコーダ１１５は、メモリ動作時に、ワード線ＷＬ０，ＷＬ１に、このデジタル調整可能なゲート電圧Ｖｇを選択的に提供する。これらのワード線は、アレイ１０３のメモリセルのゲートに接続されている。また、メモリ１０１は、アレイ１０３のセルを読み出すためにビット線ＢＬ０，ＢＬ１に接続されているセンスアンプを有する列デコーダおよびセンスアンプ（ＣＤ／ＳＡ）回路１２１も備える。メモリ動作時に、ドレイン電圧制御回路１２５は、ビット線ＢＬ０，ＢＬ１にドレイン電圧（Ｖｄｒａｉｎ）を供給する。加えて、デジタルトリム可能な基準電流回路またはハードウェアユニット１２３は、ビットセル１０５，１０７，１０９，１１１の論理状態の読出／感知を行うためにＣＤ／ＳＡ回路１２１における基準センスアンプに可変の基準電流（Ｉｒｅｆ）を供給する。一例のＮＶＭ技術では、ビットセルドレイン電流が基準電流未満であるとき、ビットセルに対するＳＡ出力は論理状態０（非導通）であり、ビットセルドレイン電流が基準電流より大きいとき、ＳＡ出力は論理状態１（導通）である。ＣＤ／ＳＡ回路１２１は、データ線上のセルから読み出したデータを出力する。
【００１０】
メモリコントローラ１１３は、読出、書込、およびテスト動作時に、アレイ１０３のメモリ動作を制御する。この目的のため、メモリコントローラ１１３は、行／ゲート電圧制御回路１１７、基準回路１２３、ドレイン電圧制御回路１２５、およびソース電圧制御回路１２７に接続されており、メモリおよびテスト動作時に、それらの回路によってアレイ１０３に提供される電圧および電流の値を制御する。また、メモリコントローラ１１３は、メモリおよびテスト動作時に、行デコード回路１１５およびＣＤ／ＳＡ回路１２１の動作を制御するべく、制御情報を提供する。そうした動作時において、メモリコントローラ１１３は、プロセッサまたは外部テスタ１５０からアドレス、データ、および制御情報を受信するためのアドレス、データ、および制御線を有する。一実施形態では、プロセッサ１５０は、これと同じ集積回路であってもよく、異なる集積回路であってもよい。
【００１１】
示した実施形態では、制御線のうちの１つは、メモリコントローラ１１３にユーザテストモードに入るように信号を送るためのテスト線を含む。ユーザテストモードは、デジタル調整可能な基準電流およびゲート電圧ならびにセンスアンプを用いてフラッシュアレイビットセルに対するＩ−Ｖ曲線をデジタル的に取得するように、テストモジュールまたは回路１１０によって制御される。Ｉ−Ｖ曲線の生成を可能とするべく、メモリコントローラ１１３は、基準電流校正テーブル１６０に接続されている。基準電流校正テーブル１６０は、複数の基準電流値Ｉｒｅｆと、対応する複数のデジタルレジスタ設定とを格納しており、それらのデジタルレジスタ設定が、対応する複数の基準電流値Ｉｒｅｆを生成するべく基準回路１２３に提供される。一部の実施形態では、製造時、校正テーブル１６０には基準電流値および関連するデジタルレジスタ設定が格納されている。それらの基準電流値および関連するデジタルレジスタ設定は、不揮発性メモリ領域（例えば、シャドウまたはテストフラッシュ）に保存され得る。校正テーブル１６０には任意の所望数の基準電流値が格納されてよいが、一部の実施形態では、校正テーブル１６０には少なくとも３つの基準電流値が格納されており、これはビットセルのＩ−Ｖ曲線または少なくともその近似を生成するには十分である。
【００１２】
テスト線によってメモリコントローラ１１３にユーザテスト／診断モードの信号が入力されると、テスト回路／モジュール１１０は、基準回路１２３に基準電流Ｉｒｅｆを有効に変更させる。すなわち、基準回路１２３は、ビットセルのＩ−Ｖ曲線を取得するべく、デジタルレジスタ設定を通じて段階的に変化させ、各Ｉｒｅｆにおいて各ビットセルの遷移Ｖｇを検索することによって基準電流Ｉｒｅｆを変化させる。換言すると、１つの選択された基準電流（Ｉｒｅｆ）が列デコードおよびセンスアンプ回路１２１に対し提供されると、ゲート電圧制御回路１１７は、得られるビットセル電流Ｉｄによってビットセルのセンスアンプ（ＳＡ）出力の状態が変化する（例えば、Ｖｇが低電圧から高電圧に掃引される場合、０から１に変化する）まで、テスト下のビットセルに異なるＶｇレベルを供給する。ゲート電圧が掃引される場合、対象のビットセルのソースおよびドレイン電圧は予め決定されているか、掃引時に設定される。例えば、ビットセルのソースがソース電圧制御回路１２７によって接地されていると、ドレインはドレイン電圧制御回路１２４によって０．７Ｖに設定される。遷移ゲート電圧を検出するべく、列デコードおよびセンスアンプ回路１２１は、１ビットの１アドレス読出（ＯＡＤ）モードで動作し、センスアンプを用いてビットセルの状態が変化するときを検出する。各遷移Ｖｇレベルおよび関連する選択される基準電流（Ｉｒｅｆ）値は、ビットセルのＩ−Ｖ曲線上の１つの点であり、次いでデータ線に出力されるなどの方法によって、メモリコントローラ１１３のテストモジュールまたは回路１１０の制御の下に格納される。この処理が次いで繰り返され、校正テーブル１６０からの追加のデジタルレジスタ設定を用いて追加の基準電流（Ｉｒｅｆ）値を列デコードおよびセンスアンプ回路１２１に提供することによって、ビットセルのＩ−Ｖ曲線における追加の点が生成される。各追加の選択される基準電流について、ビットセルの状態が変化する遷移Ｖｇを決定するべく、テスト下のビットセルに対するＶｇが再び掃引され、これによって、ビットセルＩ−Ｖ曲線における別の点が生成される。
【００１３】
図２は、選択されたビットセルのＩ−Ｖ曲線のグラフ２０１であり、ビットセルのＩ−Ｖ曲線を用いた良好なビットセルと欠陥のあるビットセルとの判別について示すために提供される。Ｘ軸は読出動作中にビットセルのワード線に印加されるワード線またはゲート電圧（Ｖｇ）を表し、Ｙ軸はメモリ読出動作中のビットセルのドレイン電流（Ｉｄｒａｉｎ）（ビット線電流）を表す。プロット線２０２は、正常なビットセル、すなわち、良好なビットセルに対する電流−電圧（Ｉ−Ｖ）曲線を示しており、この曲線の傾きがセルの相互コンダクタンス（ｇｍ）である。プロット線２０４は、２０２と同様の正常な相互コンダクタンスを有するもののＶｇが零のときに非零のドレイン電流を有する（このことは隠れた故障の存在を示す場合がある）、リークの生じ易いビットセルに対するＩ−Ｖ曲線を示す。そうしたリークの生じ易いビットによって、過度の列リークが生じ、プログラム動作中にドレイン電圧が低下することで、プログラム動作の不良が生じる場合がある。加えて、プロット線２０６は、正常な曲線２０２の傾きより小さな傾きを有する（隠れた故障の存在を示す場合がある）劣化した相互コンダクタンス（ｇｍ）を有するビットセルに対するＩ−Ｖ曲線を示す。劣化した相互コンダクタンス（ｇｍ）を有するビットセルでは、ビットの消去またはプログラムに時間が掛かるようになり、最終的には消去またはプログラム動作の不良を生じる場合がある。最後に、プロット線２０８は、Ｖｇに関わらず一定であるドレイン電流を有する短絡ビットセルに対するＩ−Ｖ曲線を示す（これはビット線−接地短絡などビットセルにおける故障を示す）。
【００１４】
認められるように、異常な相互コンダクタンス、零Ｖｇにおける非零の電流、または他の異常を有するビットセルのＩ−Ｖ曲線が、セルにおける製造欠陥を示す場合がある。加えて、ＮＶＭセルは、セルに対する電気的なストレスのために経時的に劣化する場合がある。よって、製造テスト時には許容可能なテスト結果を与えるセルが、そうしたストレスによって時を経て故障する場合がある。したがって、セルが製造テスト時にテストに合格した場合であっても、そうしたセルが使用時またはユーザテストモード時にビットセルのＩ−Ｖ曲線に異常を有するか否かを判定することは望ましい。
【００１５】
ここで図３を参照する。図３には、製造テストフロー時に基準電流および関連するデジタルレジスタ設定の校正テーブルを生成するための方法３０１を示す簡略化したフローチャートを示す。示した方法では、処理は工程３０２で開始し、デジタルトリム可能な基準電流回路の第１のデジタルレジスタ値を設定し（工程３０４）、基準電流回路によって生成される基準電流（Ｉｒｅｆ）を測定する（工程３０６）。次いで、測定される基準電流（Ｉｒｅｆ）と対応する第１のデジタルレジスタ値とを、テストフラッシュメモリに格納されている校正テーブルの第１のエントリに保存する（工程３０８）。測定される基準電流（Ｉｒｅｆ）と対応する第１のデジタルレジスタ値とを対にするまたは関連付けることによって、校正テーブルにアクセスして第１のデジタルレジスタ値を引き出し、その値を用いて対応する基準電流を生成することができる。また、以下にさらに詳細に記載するように、Ｉ−Ｖ曲線上の点を規定する目的で、測定される基準電流（Ｉｒｅｆ）を引き出してもよい。追加の基準電流値が校正される場合（判定ブロック３１０の肯定の結果）、処理は工程３０４に戻り、適切なまたは所定の増分（インクリメント）を用いて、デジタルトリム可能な基準電流回路のデジタルレジスタの値を設定する。必要な基準電流値が校正される（判定ブロック３１０の否定の結果）と、処理は校正テーブルをメモリに格納することによって完了する（工程３１２）。
【００１６】
図４は、ユーザテストモード時にビットセルの相互コンダクタンス曲線を生成するための方法４０１を示す簡略化したフローチャートである。示した方法では、処理は動作４０２にて開始する。動作４０４において、メモリは診断ユーザテストモードに入る。一部の実施形態では、メモリコントローラ１１３がテスト線において診断モードに入るとの信号を受信するとき、診断モードに入る。他の実施形態では、メモリは、プロセッサ（例えば、１５０）または外部テスタから命令を受信するとき、診断モードに入る。
【００１７】
動作４０６において、基準電流値が校正テーブルから選択され、対応する基準電流トリムレジスタの値が設定される。一部の実施形態では、テストモジュールまたは回路１１０またはコントローラ１１３は、基準回路１２３が対応する基準電流（Ｉｒｅｆ）を生成するように、基準電流トリムレジスタの値を設定する。加えて、行／ゲート電圧制御回路１１７はテスト下のビットセルに第１のワード線／ゲート電圧（例えば、０Ｖ）を提供するように設定され、ドレイン電圧制御回路１２５はテスト下のビットセルに適切なドレイン電圧を提供するように設定され、ソース電圧制御回路１２７はテスト下のビットセルに適切なソース電圧を手続するように設定される。この構成では、テスト下のビットセルは第１のワード線電圧に応答して特定のドレイン電流を生じ、センスアンプはビットセルのドレイン電流を基準電流と比較して、ビットセルの状態を判定する。
【００１８】
動作４０８において、テストモジュールまたは回路１１０またはコントローラ１１３は、第１のワード線／ゲート電圧がビットセルの状態を変化させる（非導通から導通、または導通から非導通）ドレイン電流を生成するゲート電圧Ｖｇであるか否かを判定する。一部の実施形態では、回路１２１のセンスアンプ（ＳＡ）回路が、ビットセルの状態が変化するときを判定する。低電圧（例えば、０Ｖ）から高電圧（例えば、９Ｖ）にＶｇが上昇すると仮定すると、ビットセルの遷移Ｖｇでは、ビットセルのＳＡ出力が０から１に変化する。他方、Ｖｇが高電圧（例えば、９Ｖ）から低電圧（例えば、０Ｖ）に低下すると仮定すると、ビットセルの遷移Ｖｇでは、ビットセルのＳＡ出力が１から０に変化する。ドレイン電流によってビットセルの状態が変化しない場合、テスト下のビットセルに第２のワード線／ゲート電圧が与えられ、ビットセルのＳＡ出力の状態を変化させるビットセルゲート電圧Ｖｇを求めて処理が繰り返される。一部の実施形態では、デジタル調整可能な行／ゲート電圧制御回路１１７は、ドレイン電流が基準電流に一致する遷移点が検出されるまで、上昇する（または低下する）ゲート電圧のシーケンスを通じて電圧を段階的に変化させるまたは掃引することによって複数のワード線／ゲート電圧を提供するように設定される。一部の実施形態では、この電圧のサーチは、ビットセルの状態遷移が見出されるまで様々なワード線／ゲート電圧レベルにて１アドレス読出（ＯＡＤ）を実行することによって行われる。テストモジュールまたは回路１１０によって担われる機能は、コンピュータ読取可能な非一時的な記憶媒体により有形物として具体化される状態機械、ファームウェア、またはソフトウェアとして実装されてよい。
【００１９】
遷移ゲート電圧Ｖｇが取得されると、Ｉ−Ｖ曲線上のデータ点は、選択される基準電流（Ｉｒｅｆ）および対応する（遷移ドレイン電流を生成した）ゲート電圧（Ｖｇ）として規定される。ビットセルのＩ−Ｖ曲線に追加のデータ点が必要な場合（判定動作４１０の肯定の結果）、校正テーブルから別の基準電流を選択し（動作４０６）、それに一致するゲート電圧を求める（動作４０８）ことによって、処理が繰り返される。認められるように、所与のビットセルのＩ−Ｖ曲線について取得可能なデータ点の数は、校正テーブルに格納される基準電流値の数によってのみ制限されるものであるが、最低３つの点、高々１０個の点、またはそれより多くの点によって、関連するビットセル曲線の特性を導くのに十分な情報が得られる。所望の実装に応じて、校正テーブルにおける一部のまたは全部の基準電流値がデータ点を生成するために用いられてよい。
【００２０】
ビットセルのＩ−Ｖ曲線に追加のデータ点が不要である場合（判定動作４１０の否定の結果）、取得されたデータ点は動作４１２において保存またはプロットされ、処理は動作４１４にて終了する。例えば、メモリコントローラ１１３は、取得されるＩ−Ｖ曲線データ点を格納するためのレジスタを備えてもよい。一部の実施形態では、メモリコントローラは、図４の動作を実行するべく、制御線を介してプロセッサ１５０によって制御される。これに代えて、テスト時にメモリコントローラ１１３を制御するべく、メモリ１０１がテスト時にテスタに接続されてもよい。そのようにして、Ｉ−Ｖ曲線データ点の評価または解析は、ビットセルが不良な相互コンダクタンスまたは損なわれた相互コンダクタンスを有するか否かなど、欠陥を有すると見なされるか否かを判定するべく、本技術分野において知られる後処理ツールを用いて実行されてよい。一部の実施形態では、メモリ回路を含む集積回路が破棄されるが、他の実施形態では、欠陥のある相互コンダクタンスを有するセルが識別され、その回路の冗長なメモリセルによって置き換えられる。さらに他の実施形態では、欠陥のあるセルは格納に使用不能であるとマークが付けられてもよい。他の実施形態では、収集されたＩ−Ｖ曲線データ点は、その曲線が「正常」であるか否かを判定するべく後処理される。一例の処理では何らかの初期的なオフセットが存在するか否かを調べるために、曲線の傾き（換言すれば、相互コンダクタンスまたはＧｍ）を計算する。ユーザ側において欠陥を有するビットセルが見出される場合、電場の印加による最終的な故障を回避するために、そのビットセルがアプリケーションで使用されることを停止するよう、ユーザに通知することも可能である。例えば、異常なＩｄが検出される場合、エンジン警告灯／メンテナンス灯が点灯されてもよい。別の場合では、アプリケーションによって所定のリスク軽減動作が行われる。欠陥を有するビットセルが工場テスト時に見出される場合、欠陥の本質的な原因を判定し、製造に情報のフィードバックを行って製造プロセスを改良するべく、物理解析を実行されてもよい。
【００２１】
動作４０６，４０８に使用され得る一例のサーチ処理を示すべく、ここで図５を参照する。図５には、各Ｖｇおよび各基準にてテストされているビットセルに対するセンスアンプの出力を示す電流−電圧曲線５０２を示す。示すように、行５０４の０および１によって、基準電流（Ｉｒｅｆ）が１μＡのときにおける、各Ｖｇにてテストされているビットセルに対するセンスアンプ（ＳＡ）の出力が示される。ここで、ビットセルドレイン電流が基準電流未満であるとき、ビットセルに対するＳＡ出力は０であり、ビットセルドレイン電流が基準電流より大きいとき、ビットセルに対するＳＡ出力は１である。同様に、行５０６には、Ｉｒｅｆが５μＡと等しいときにおける、掃引Ｖｇレベルでの０および１のＳＡ出力が示されており、行５０８には、Ｉｒｅｆが１０μＡと等しいときにおける、掃引Ｖｇレベルでの０および１のＳＡ出力が示されている。示した例では、Ｖｇ１，Ｖｇ５，Ｖｇ１０は、それぞれ１μＡ，５μＡ，１０μＡのＩｒｅｆにおけるＶｇ遷移の値であり、これらはビットセルのＩ−Ｖ曲線における３つのデータ点を規定する。
【００２２】
以上のように、不揮発性メモリビットセルに対する電流−電圧特性情報を生成するための方法および装置が提供されることが認められる。開示の方法では、複数の基準電流値と、対応する複数のデジタルレジスタ設定とを含む校正テーブルが取得または提供される。校正テーブルはテストフラッシュメモリから読み出されてもよく、デジタルトリム可能な基準電流回路のデジタルレジスタを複数の値のうちの１つに設定し、複数の値の各々において該デジタルトリム可能な基準電流回路によって生成された基準電流を測定し、測定された基準電流と関連するデジタルレジスタ値とを校正テーブルに値の対として保存することによって生成された後、格納される。校正テーブルが読み出されると、校正テーブルの選択されたデジタルレジスタ設定に対応する選択された基準電流が生成される。これは、校正テーブルの選択されたデジタルレジスタ設定をデジタルトリム可能な基準電流回路に適用して基準電流を生成することなどによって行われる。その後、選択された基準電流と一致するドレイン電流を生成する一致（「遷移」）ゲート電圧が識別されるまで不揮発性メモリビットセルに１つ以上の掃引ゲート電圧が印加されるとき、基準電流は不揮発性メモリビットセルによって生成されるドレイン電流と比較される。この比較は、複数のゲート電圧において不揮発性メモリの１アドレス読出を実行するべく、選択された基準電流およびドレイン電流をセンスアンプ回路に印加することによって行われてもよい。追加の電流−電圧特性情報を生成するべく、校正テーブルから別のデジタルレジスタ設定が選択され、該別のデジタルレジスタ設定に対応する第２の基準電流を生成するために用いられてもよい。第２の基準電流は、第２の基準電流と一致するドレイン電流を生成する第２の一致（「遷移」）ゲート電圧が識別されるまで不揮発性メモリビットセルに１つ以上のゲート電圧が印加されることによって生成されるドレイン電流と比較される。例えば、得られるビットセルドレイン電流が準電流より大きく（または小さく）なり、ビットセルのセンスアンプ出力が論理状態０から１（または１から０）に変化するまで、ゲート電圧をローからハイに上昇させる（またはハイからローに低下させる）ことによって、掃引ゲート電圧が不揮発性メモリビットセルに印加されてもよい。最終的に、各一致ゲート電圧および選択された基準電流は、不揮発性メモリビットセルに対する電流−電圧特性情報（電流−電圧曲線上の点など）として格納されてよい。
【００２３】
別の形態では、不揮発性メモリデバイスおよびそのテスト方法が提供される。開示したように、該メモリデバイスは、行および列のアレイで配置される複数の不揮発性メモリビットセルを備える。例えば、該複数の不揮発性メモリビットセルは、行および列で配置される複数の不揮発性半導体メモリトランジスタを備え、各メモリトランジスタがソース、ドレイン、および浮遊ゲートを備え、浮遊ゲートは電子を注入可能かつ放電可能であり、半導体メモリトランジスタの各行におけるすべてのトランジスタのゲートは対応するワード線に接続され、各列におけるすべてのトランジスタのドレインは対応するビット線に接続され、各行におけるすべてのトランジスタのソースは対応するソース制御線に接続されている。また、該メモリデバイスは、不揮発性テストフラッシュメモリに格納されている校正テーブルメモリも備える。校正テーブルメモリは、複数の基準電流値に対応するデジタルレジスタ設定を格納している。加えて、デジタル調整可能な基準電流生成回路は、校正テーブルメモリの選択されるデジタルレジスタ設定に相当する選択される基準電流を生成し、列デコーダはアレイの選択される不揮発性メモリビットセルに選択される基準電流を印加する。また、メモリデバイスは、複数の掃引ゲート電圧を生成するためのゲート電圧生成回路と、該複数の掃引ゲート電圧を選択される不揮発性メモリビットセルに印加するための行デコーダとも備える。最終的に、センスアンプ回路は、遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに該複数の掃引ゲート電圧が印加されるとき、基準電流を該不揮発性メモリビットセルによって生成されるドレイン電流と比較する。動作および設計において、センスアンプ回路は、選択される不揮発性メモリビットセルによって生成されるドレイン電流が該選択される基準電流未満であるとき、第１の論理状態を出力し、選択される不揮発性メモリビットセルによって生成されるドレイン電流が該基準電流より大きいとき、第２の論理状態を出力する。一部の実施形態では、メモリデバイスは、第１の選択される基準電流値と、対応する第１の遷移ゲート電圧とを含む複数の電流−電圧値の対を格納するためのメモリを備え、他の実施形態では、メモリデバイスは、第１の選択される基準電流値と、対応する第１の遷移ゲート電圧とを含む複数の電流−電圧値の対を出力するための１つ以上のデータ出力ポートを備える。
【００２４】
さらに別の形態では、１つ以上の不揮発性メモリビットセルに対する電流−電圧曲線データ点を取得するための方法および装置を提供する。開示の方法では、校正テーブルに格納されるデジタル値に対応する所定基準電流が生成される。一部の実施形態では、デジタルトリム可能な基準電流回路のデジタルレジスタ設定を第１のデジタル値に設定し、デジタルトリム可能な基準電流回路によって生成される基準電流を測定し、測定した基準電流と第１のデジタル値とを校正テーブルに値の対として保存することによって、校正テーブルが生成される。このようにして、複数の所定の基準電流値と、対応する複数のデジタル値とを含む校正テーブルを取得し、該校正テーブルから第１のデジタル値を選択し、第１のデジタル値に対応する所定の基準電流を生成することによって、所定の基準電流が生成される。選択される不揮発性メモリビットセルに所定のソースおよびドレイン電圧が印加され、該選択される不揮発性メモリビットセルに掃引ゲート電圧が印加される。遷移ゲート電圧が識別されるまで該不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、所定の基準電流が該不揮発性メモリビットセルによって生成されるドレイン電流と比較される。遷移ゲート電圧が識別されると、所定の基準電流に対応する第１の値と遷移ゲート電圧に対応する第２の値とを含む電流−電圧曲線データ点が出力される。掃引ゲート電圧が印加されているときに、センスアンプに複数の所定の基準電流を印加することによって、選択される不揮発性メモリビットセルに対する電流−電圧特性情報を提供するように、複数の遷移ゲート電圧および基準電流値が生成される。これによって、選択される不揮発性メモリビットセルに対する複数の電流−電圧曲線点が規定される。選択される不揮発性メモリビットセルに対するそれらの電流−電圧曲線点が時間を通じて（例えば、異なる時間間隔で、使用場所以外で、またはその両方で）処理され、選択される不揮発性メモリビットセルが不良な相互コンダクタンスまたは損なわれた相互コンダクタンスを有するか、さもなければ欠陥を有するか否かが判定される。
【技術分野】
【０００１】
本発明は、不揮発性メモリ（ＮＶＭ）およびその動作方法に関する。一態様では、本発明は、フラッシュメモリまたは電気的に消去可能な読出専用メモリ（ＥＥＰＲＯＭ）のメモリセルの電流−電圧（Ｉ−Ｖ）曲線を取得するための方法および装置に関する。
【背景技術】
【０００２】
フラッシュメモリおよび電気的に消去可能な読出専用メモリ（ＥＥＰＲＯＭ）は不揮発性メモリの一種であり、マイクロコントローラ、マイクロプロセッサ、コンピュータおよび他の電子デバイス（自動車埋込型コントローラなど）などのデータ処理システムにおいて、デバイスに電力が供給されなくなるときに保存が必要なデータを格納する、情報の不揮発性メモリ記憶装置に用いられる。特許文献１には、メモリのビットセルの閾値電圧分布を測定する技術について記載されている。ＥＥＰＲＯＭのセルおよびフラッシュメモリのセルの特性は、ビットセルの電流−電圧（Ｉ−Ｖ）曲線により決定される。Ｉ−Ｖ曲線では、ワード線に印加される電圧に基づきＥＥＰＲＯＭセルに流れるドレイン電流がプロットされる（ビット線は特定の電圧に設定されている）。ＮＶＭビットセルのＩ−Ｖ曲線は、ビットセルの問題を調査し、場合によっては故障しそうなビットセルを識別する、故障分析用の有用な診断ツールである。例えば、ビットセルに対するＩ−Ｖ曲線を用いると、そのビットセルについてプロットされるＩ−Ｖ曲線の傾きが正常から乖離する場合に、そのビットが不良な相互コンダクタンス（Ｇｍ）を有すると決定できるので、電場の印加時に故障を起こす前に、そうしたビットを検出することが可能である。さらにまた、ビットセルのＩ−Ｖ曲線は、リークの生じ易いビットセルなど他の潜在的な問題の識別や、短絡および開放ビットセルの判定を補助することが可能である。それらの問題は、ＮＶＭメモリセルの寸法が減少し続けており、ＮＶＭの故障状態を生じ得る信頼性および性能の問題が増加することによって、次第に大きな懸案となっている。複数のビットセルに対してビットセル電流−電圧（Ｉ−Ｖ）曲線を生成するための従来の診断技術では、ＰＭＵ（パラメトリック測定ユニット）ハードウェアを用いてゲート電圧の掃引中に複数の電流測定値が取得されるが、そうした技術では多くの時間が必要になり、大抵のユーザアプリケーション環境では容易に利用可能でないテストハードウェア（例えば、ＰＭＵハードウェアまたは同等の機器）が必要である。加えて、ドレイン電流出力ピンは、通常、埋込型のＮＶＭアプリケーションのユーザモードではアクセス不可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，２２６，２００号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フラッシュメモリのビットセルのＩ−Ｖ曲線をデジタル的に生成することによってビットセルの問題を調査し、ビットセルに関連する故障を発生直前に識別するための方法および装置を提供する。
【課題を解決するための手段】
【０００５】
これらの方法、システム、および装置では、デジタルトリムなどによってデジタル調整可能な基準電流をビットセルに印加してビットセルの状態が変化する（非導通から導通に、または導通から非道通に）遷移ゲート電圧を決定することによって、ビットセルのＩ−Ｖ曲線を導出する。一部の実施形態では、基準電流校正テーブルは製造テストフロー時に生成される。複数の基準電流（Ｉｒｅｆ）値は対応する複数のデジタルレジスタ設定と対にされ、不揮発性メモリ（例えば、テストフラッシュメモリ）に保存される。基準電流校正テーブルは任意の所望数の基準電流値を格納することができるが、一部の実施形態では、基準電流値の数(例えば、３つ)は、ビットセルのＩ―Ｖ曲線または少なくともその近似表現を生成するのに十分であるように定められる。ユーザテスト診断モード時、基準電流校正テーブルは、フラッシュメモリアレイの１つ以上のビットセルに対するビットセルＩ−Ｖ曲線を生成するために用いられる。特に、ユーザテストモジュールは、デジタルトリム機能を備えるデジタルトリム可能な基準電流回路から印加される校正テーブルのデジタルレジスタの値を通じて段階的に変化させることによって、ビットセルアレイに印加される基準電流値を変化させる。基準電流回路によって生成される各基準電流値において、ドレイン電圧制御回路はビットセルにドレイン電圧を印加し、複数のデジタル調整可能なゲート電圧がビットセルに順次印加され、ビットセルの状態が変化する遷移ゲート電圧値を決定するべく監視される。これによって、ビットセルＩ−Ｖ曲線が生成される。この目的のため、センスアンプ（ＳＡ）回路を用いて、得られるビットセル電流Ｉｄとデジタルトリム可能な基準電流回路から印加される基準電流とを比較することによって、ビットセル状態を感知することもできる。一例のＮＶＭ技術では、ビットセルに対するＳＡ出力は、ビットセルドレイン電流が基準電流未満であるとき、論理状態「０」（非導通）となり、ビットセルドレイン電流が基準電流より大きいとき、論理状態「１」（導通）となる。各基準電流設定において、ビットセルのゲート電圧は低電圧から高電圧（または高電圧から低電圧）に掃引され、ビットセルのＳＡ出力は、ビットセルの１つの状態（例えば、非導通、すなわち、論理状態「０」）から別の状態（例えば、導通、すなわち、論理状態「１」）への遷移が起こる遷移ゲート電圧を決定するべく監視される。ビットセルの遷移ゲート電圧が決定されると、ビットセルＩ−Ｖ曲線上の１つの点、すなわち、電流値（Ｉ）は基準電流と等しく、電圧値（Ｖ）は遷移ゲート電圧と等しい点が得られ、この処理がビットセルＩ−Ｖ曲線上の追加の点を得るべく繰り返される。認められるように、所与のビットセルＩ−Ｖ曲線について得られる点の数は、校正テーブルに格納されている基準電流値の数によって制限されるものの、わずか３つの点によって、関連するビットセル曲線の特性を伝えるのに十分な情報が提供される。また、ビットセル曲線はＮＶＭの１つ以上のビットセルについて生成可能であるものの、一部の実施形態では、ビットセルＩ−Ｖ曲線が生成される必要があるのは、他の従来の方法（ＮＶＭビットセルの閾値電圧分布など）によって識別される外れ値を有するビットに対してのみであることが認められる。いずれの場合であっても、生成されるビットセルＩ−Ｖ曲線は、後続の処理および解析用に格納または転送されることができる。
【発明の効果】
【０００６】
フラッシュメモリのビットセルのＩ−Ｖ曲線をデジタル的に生成することによってビットセルの問題を調査し、ビットセルに関連する故障を発生直前に識別することができる。
【図面の簡単な説明】
【０００７】
【図１】ビットセルのＩ−Ｖ曲線を生成するための診断回路を有するＮＶＭのブロック図。
【図２】例示的なビットセルに対するビットセルのＩ−Ｖ曲線を示すグラフ。
【図３】製造テストフロー時に基準電流の校正テーブルと関連するデジタルレジスタ設定とを生成するための方法を示す簡略化したフローチャート。
【図４】ユーザテストモード時にビットセルのＩ−Ｖ曲線を生成するための方法を示す簡略化したフローチャート。
【図５】各Ｖｇおよび各基準電流でテストされているビットセルに対するセンスアンプ出力を示す電流−電圧曲線。
【発明を実施するための形態】
【０００８】
ここで図１を参照すると、ＮＶＭ１０１のブロック図が概略的に示されている。ＮＶＭ１０１は、複数のＮＶＭセルからなるアレイ１０３と、それらのビットセルが不良な相互コンダクタンス（ｇｍ）特性値を有する、リークの生じ易いビットである等の問題を有するか否かを判定するためのビットセルのＩ−Ｖ曲線を生成するための診断回路とを備える。示したＮＶＭアレイ１０３では、図示の目的で、４つのＮＶＭセル１０５，１０７，１０９，１１１を浮遊（フローティング）ゲート型のフラッシュメモリセルとして示しているが、アレイ１０３が別のビットセル、他の種類のＮＶＭセル（例えば、ナノ結晶、分割（スプリット）ゲートフラッシュ、窒化物系メモリ）またはその両方を含んでもよいことが理解される。
【０００９】
メモリ１０１には、デジタル調整可能なゲート電圧（Ｖｇ）を生成するために行／ワード線またはゲート電圧制御回路１１７が設けられる。このゲート電圧（Ｖｇ）は、行デコーダ１１５およびメモリコントローラ１１３（または他の測定回路）に対し与えられるので、ゲート電圧Ｖｇはユーザテストモードにおいて測定可能である。行デコーダ１１５は、メモリ動作時に、ワード線ＷＬ０，ＷＬ１に、このデジタル調整可能なゲート電圧Ｖｇを選択的に提供する。これらのワード線は、アレイ１０３のメモリセルのゲートに接続されている。また、メモリ１０１は、アレイ１０３のセルを読み出すためにビット線ＢＬ０，ＢＬ１に接続されているセンスアンプを有する列デコーダおよびセンスアンプ（ＣＤ／ＳＡ）回路１２１も備える。メモリ動作時に、ドレイン電圧制御回路１２５は、ビット線ＢＬ０，ＢＬ１にドレイン電圧（Ｖｄｒａｉｎ）を供給する。加えて、デジタルトリム可能な基準電流回路またはハードウェアユニット１２３は、ビットセル１０５，１０７，１０９，１１１の論理状態の読出／感知を行うためにＣＤ／ＳＡ回路１２１における基準センスアンプに可変の基準電流（Ｉｒｅｆ）を供給する。一例のＮＶＭ技術では、ビットセルドレイン電流が基準電流未満であるとき、ビットセルに対するＳＡ出力は論理状態０（非導通）であり、ビットセルドレイン電流が基準電流より大きいとき、ＳＡ出力は論理状態１（導通）である。ＣＤ／ＳＡ回路１２１は、データ線上のセルから読み出したデータを出力する。
【００１０】
メモリコントローラ１１３は、読出、書込、およびテスト動作時に、アレイ１０３のメモリ動作を制御する。この目的のため、メモリコントローラ１１３は、行／ゲート電圧制御回路１１７、基準回路１２３、ドレイン電圧制御回路１２５、およびソース電圧制御回路１２７に接続されており、メモリおよびテスト動作時に、それらの回路によってアレイ１０３に提供される電圧および電流の値を制御する。また、メモリコントローラ１１３は、メモリおよびテスト動作時に、行デコード回路１１５およびＣＤ／ＳＡ回路１２１の動作を制御するべく、制御情報を提供する。そうした動作時において、メモリコントローラ１１３は、プロセッサまたは外部テスタ１５０からアドレス、データ、および制御情報を受信するためのアドレス、データ、および制御線を有する。一実施形態では、プロセッサ１５０は、これと同じ集積回路であってもよく、異なる集積回路であってもよい。
【００１１】
示した実施形態では、制御線のうちの１つは、メモリコントローラ１１３にユーザテストモードに入るように信号を送るためのテスト線を含む。ユーザテストモードは、デジタル調整可能な基準電流およびゲート電圧ならびにセンスアンプを用いてフラッシュアレイビットセルに対するＩ−Ｖ曲線をデジタル的に取得するように、テストモジュールまたは回路１１０によって制御される。Ｉ−Ｖ曲線の生成を可能とするべく、メモリコントローラ１１３は、基準電流校正テーブル１６０に接続されている。基準電流校正テーブル１６０は、複数の基準電流値Ｉｒｅｆと、対応する複数のデジタルレジスタ設定とを格納しており、それらのデジタルレジスタ設定が、対応する複数の基準電流値Ｉｒｅｆを生成するべく基準回路１２３に提供される。一部の実施形態では、製造時、校正テーブル１６０には基準電流値および関連するデジタルレジスタ設定が格納されている。それらの基準電流値および関連するデジタルレジスタ設定は、不揮発性メモリ領域（例えば、シャドウまたはテストフラッシュ）に保存され得る。校正テーブル１６０には任意の所望数の基準電流値が格納されてよいが、一部の実施形態では、校正テーブル１６０には少なくとも３つの基準電流値が格納されており、これはビットセルのＩ−Ｖ曲線または少なくともその近似を生成するには十分である。
【００１２】
テスト線によってメモリコントローラ１１３にユーザテスト／診断モードの信号が入力されると、テスト回路／モジュール１１０は、基準回路１２３に基準電流Ｉｒｅｆを有効に変更させる。すなわち、基準回路１２３は、ビットセルのＩ−Ｖ曲線を取得するべく、デジタルレジスタ設定を通じて段階的に変化させ、各Ｉｒｅｆにおいて各ビットセルの遷移Ｖｇを検索することによって基準電流Ｉｒｅｆを変化させる。換言すると、１つの選択された基準電流（Ｉｒｅｆ）が列デコードおよびセンスアンプ回路１２１に対し提供されると、ゲート電圧制御回路１１７は、得られるビットセル電流Ｉｄによってビットセルのセンスアンプ（ＳＡ）出力の状態が変化する（例えば、Ｖｇが低電圧から高電圧に掃引される場合、０から１に変化する）まで、テスト下のビットセルに異なるＶｇレベルを供給する。ゲート電圧が掃引される場合、対象のビットセルのソースおよびドレイン電圧は予め決定されているか、掃引時に設定される。例えば、ビットセルのソースがソース電圧制御回路１２７によって接地されていると、ドレインはドレイン電圧制御回路１２４によって０．７Ｖに設定される。遷移ゲート電圧を検出するべく、列デコードおよびセンスアンプ回路１２１は、１ビットの１アドレス読出（ＯＡＤ）モードで動作し、センスアンプを用いてビットセルの状態が変化するときを検出する。各遷移Ｖｇレベルおよび関連する選択される基準電流（Ｉｒｅｆ）値は、ビットセルのＩ−Ｖ曲線上の１つの点であり、次いでデータ線に出力されるなどの方法によって、メモリコントローラ１１３のテストモジュールまたは回路１１０の制御の下に格納される。この処理が次いで繰り返され、校正テーブル１６０からの追加のデジタルレジスタ設定を用いて追加の基準電流（Ｉｒｅｆ）値を列デコードおよびセンスアンプ回路１２１に提供することによって、ビットセルのＩ−Ｖ曲線における追加の点が生成される。各追加の選択される基準電流について、ビットセルの状態が変化する遷移Ｖｇを決定するべく、テスト下のビットセルに対するＶｇが再び掃引され、これによって、ビットセルＩ−Ｖ曲線における別の点が生成される。
【００１３】
図２は、選択されたビットセルのＩ−Ｖ曲線のグラフ２０１であり、ビットセルのＩ−Ｖ曲線を用いた良好なビットセルと欠陥のあるビットセルとの判別について示すために提供される。Ｘ軸は読出動作中にビットセルのワード線に印加されるワード線またはゲート電圧（Ｖｇ）を表し、Ｙ軸はメモリ読出動作中のビットセルのドレイン電流（Ｉｄｒａｉｎ）（ビット線電流）を表す。プロット線２０２は、正常なビットセル、すなわち、良好なビットセルに対する電流−電圧（Ｉ−Ｖ）曲線を示しており、この曲線の傾きがセルの相互コンダクタンス（ｇｍ）である。プロット線２０４は、２０２と同様の正常な相互コンダクタンスを有するもののＶｇが零のときに非零のドレイン電流を有する（このことは隠れた故障の存在を示す場合がある）、リークの生じ易いビットセルに対するＩ−Ｖ曲線を示す。そうしたリークの生じ易いビットによって、過度の列リークが生じ、プログラム動作中にドレイン電圧が低下することで、プログラム動作の不良が生じる場合がある。加えて、プロット線２０６は、正常な曲線２０２の傾きより小さな傾きを有する（隠れた故障の存在を示す場合がある）劣化した相互コンダクタンス（ｇｍ）を有するビットセルに対するＩ−Ｖ曲線を示す。劣化した相互コンダクタンス（ｇｍ）を有するビットセルでは、ビットの消去またはプログラムに時間が掛かるようになり、最終的には消去またはプログラム動作の不良を生じる場合がある。最後に、プロット線２０８は、Ｖｇに関わらず一定であるドレイン電流を有する短絡ビットセルに対するＩ−Ｖ曲線を示す（これはビット線−接地短絡などビットセルにおける故障を示す）。
【００１４】
認められるように、異常な相互コンダクタンス、零Ｖｇにおける非零の電流、または他の異常を有するビットセルのＩ−Ｖ曲線が、セルにおける製造欠陥を示す場合がある。加えて、ＮＶＭセルは、セルに対する電気的なストレスのために経時的に劣化する場合がある。よって、製造テスト時には許容可能なテスト結果を与えるセルが、そうしたストレスによって時を経て故障する場合がある。したがって、セルが製造テスト時にテストに合格した場合であっても、そうしたセルが使用時またはユーザテストモード時にビットセルのＩ−Ｖ曲線に異常を有するか否かを判定することは望ましい。
【００１５】
ここで図３を参照する。図３には、製造テストフロー時に基準電流および関連するデジタルレジスタ設定の校正テーブルを生成するための方法３０１を示す簡略化したフローチャートを示す。示した方法では、処理は工程３０２で開始し、デジタルトリム可能な基準電流回路の第１のデジタルレジスタ値を設定し（工程３０４）、基準電流回路によって生成される基準電流（Ｉｒｅｆ）を測定する（工程３０６）。次いで、測定される基準電流（Ｉｒｅｆ）と対応する第１のデジタルレジスタ値とを、テストフラッシュメモリに格納されている校正テーブルの第１のエントリに保存する（工程３０８）。測定される基準電流（Ｉｒｅｆ）と対応する第１のデジタルレジスタ値とを対にするまたは関連付けることによって、校正テーブルにアクセスして第１のデジタルレジスタ値を引き出し、その値を用いて対応する基準電流を生成することができる。また、以下にさらに詳細に記載するように、Ｉ−Ｖ曲線上の点を規定する目的で、測定される基準電流（Ｉｒｅｆ）を引き出してもよい。追加の基準電流値が校正される場合（判定ブロック３１０の肯定の結果）、処理は工程３０４に戻り、適切なまたは所定の増分（インクリメント）を用いて、デジタルトリム可能な基準電流回路のデジタルレジスタの値を設定する。必要な基準電流値が校正される（判定ブロック３１０の否定の結果）と、処理は校正テーブルをメモリに格納することによって完了する（工程３１２）。
【００１６】
図４は、ユーザテストモード時にビットセルの相互コンダクタンス曲線を生成するための方法４０１を示す簡略化したフローチャートである。示した方法では、処理は動作４０２にて開始する。動作４０４において、メモリは診断ユーザテストモードに入る。一部の実施形態では、メモリコントローラ１１３がテスト線において診断モードに入るとの信号を受信するとき、診断モードに入る。他の実施形態では、メモリは、プロセッサ（例えば、１５０）または外部テスタから命令を受信するとき、診断モードに入る。
【００１７】
動作４０６において、基準電流値が校正テーブルから選択され、対応する基準電流トリムレジスタの値が設定される。一部の実施形態では、テストモジュールまたは回路１１０またはコントローラ１１３は、基準回路１２３が対応する基準電流（Ｉｒｅｆ）を生成するように、基準電流トリムレジスタの値を設定する。加えて、行／ゲート電圧制御回路１１７はテスト下のビットセルに第１のワード線／ゲート電圧（例えば、０Ｖ）を提供するように設定され、ドレイン電圧制御回路１２５はテスト下のビットセルに適切なドレイン電圧を提供するように設定され、ソース電圧制御回路１２７はテスト下のビットセルに適切なソース電圧を手続するように設定される。この構成では、テスト下のビットセルは第１のワード線電圧に応答して特定のドレイン電流を生じ、センスアンプはビットセルのドレイン電流を基準電流と比較して、ビットセルの状態を判定する。
【００１８】
動作４０８において、テストモジュールまたは回路１１０またはコントローラ１１３は、第１のワード線／ゲート電圧がビットセルの状態を変化させる（非導通から導通、または導通から非導通）ドレイン電流を生成するゲート電圧Ｖｇであるか否かを判定する。一部の実施形態では、回路１２１のセンスアンプ（ＳＡ）回路が、ビットセルの状態が変化するときを判定する。低電圧（例えば、０Ｖ）から高電圧（例えば、９Ｖ）にＶｇが上昇すると仮定すると、ビットセルの遷移Ｖｇでは、ビットセルのＳＡ出力が０から１に変化する。他方、Ｖｇが高電圧（例えば、９Ｖ）から低電圧（例えば、０Ｖ）に低下すると仮定すると、ビットセルの遷移Ｖｇでは、ビットセルのＳＡ出力が１から０に変化する。ドレイン電流によってビットセルの状態が変化しない場合、テスト下のビットセルに第２のワード線／ゲート電圧が与えられ、ビットセルのＳＡ出力の状態を変化させるビットセルゲート電圧Ｖｇを求めて処理が繰り返される。一部の実施形態では、デジタル調整可能な行／ゲート電圧制御回路１１７は、ドレイン電流が基準電流に一致する遷移点が検出されるまで、上昇する（または低下する）ゲート電圧のシーケンスを通じて電圧を段階的に変化させるまたは掃引することによって複数のワード線／ゲート電圧を提供するように設定される。一部の実施形態では、この電圧のサーチは、ビットセルの状態遷移が見出されるまで様々なワード線／ゲート電圧レベルにて１アドレス読出（ＯＡＤ）を実行することによって行われる。テストモジュールまたは回路１１０によって担われる機能は、コンピュータ読取可能な非一時的な記憶媒体により有形物として具体化される状態機械、ファームウェア、またはソフトウェアとして実装されてよい。
【００１９】
遷移ゲート電圧Ｖｇが取得されると、Ｉ−Ｖ曲線上のデータ点は、選択される基準電流（Ｉｒｅｆ）および対応する（遷移ドレイン電流を生成した）ゲート電圧（Ｖｇ）として規定される。ビットセルのＩ−Ｖ曲線に追加のデータ点が必要な場合（判定動作４１０の肯定の結果）、校正テーブルから別の基準電流を選択し（動作４０６）、それに一致するゲート電圧を求める（動作４０８）ことによって、処理が繰り返される。認められるように、所与のビットセルのＩ−Ｖ曲線について取得可能なデータ点の数は、校正テーブルに格納される基準電流値の数によってのみ制限されるものであるが、最低３つの点、高々１０個の点、またはそれより多くの点によって、関連するビットセル曲線の特性を導くのに十分な情報が得られる。所望の実装に応じて、校正テーブルにおける一部のまたは全部の基準電流値がデータ点を生成するために用いられてよい。
【００２０】
ビットセルのＩ−Ｖ曲線に追加のデータ点が不要である場合（判定動作４１０の否定の結果）、取得されたデータ点は動作４１２において保存またはプロットされ、処理は動作４１４にて終了する。例えば、メモリコントローラ１１３は、取得されるＩ−Ｖ曲線データ点を格納するためのレジスタを備えてもよい。一部の実施形態では、メモリコントローラは、図４の動作を実行するべく、制御線を介してプロセッサ１５０によって制御される。これに代えて、テスト時にメモリコントローラ１１３を制御するべく、メモリ１０１がテスト時にテスタに接続されてもよい。そのようにして、Ｉ−Ｖ曲線データ点の評価または解析は、ビットセルが不良な相互コンダクタンスまたは損なわれた相互コンダクタンスを有するか否かなど、欠陥を有すると見なされるか否かを判定するべく、本技術分野において知られる後処理ツールを用いて実行されてよい。一部の実施形態では、メモリ回路を含む集積回路が破棄されるが、他の実施形態では、欠陥のある相互コンダクタンスを有するセルが識別され、その回路の冗長なメモリセルによって置き換えられる。さらに他の実施形態では、欠陥のあるセルは格納に使用不能であるとマークが付けられてもよい。他の実施形態では、収集されたＩ−Ｖ曲線データ点は、その曲線が「正常」であるか否かを判定するべく後処理される。一例の処理では何らかの初期的なオフセットが存在するか否かを調べるために、曲線の傾き（換言すれば、相互コンダクタンスまたはＧｍ）を計算する。ユーザ側において欠陥を有するビットセルが見出される場合、電場の印加による最終的な故障を回避するために、そのビットセルがアプリケーションで使用されることを停止するよう、ユーザに通知することも可能である。例えば、異常なＩｄが検出される場合、エンジン警告灯／メンテナンス灯が点灯されてもよい。別の場合では、アプリケーションによって所定のリスク軽減動作が行われる。欠陥を有するビットセルが工場テスト時に見出される場合、欠陥の本質的な原因を判定し、製造に情報のフィードバックを行って製造プロセスを改良するべく、物理解析を実行されてもよい。
【００２１】
動作４０６，４０８に使用され得る一例のサーチ処理を示すべく、ここで図５を参照する。図５には、各Ｖｇおよび各基準にてテストされているビットセルに対するセンスアンプの出力を示す電流−電圧曲線５０２を示す。示すように、行５０４の０および１によって、基準電流（Ｉｒｅｆ）が１μＡのときにおける、各Ｖｇにてテストされているビットセルに対するセンスアンプ（ＳＡ）の出力が示される。ここで、ビットセルドレイン電流が基準電流未満であるとき、ビットセルに対するＳＡ出力は０であり、ビットセルドレイン電流が基準電流より大きいとき、ビットセルに対するＳＡ出力は１である。同様に、行５０６には、Ｉｒｅｆが５μＡと等しいときにおける、掃引Ｖｇレベルでの０および１のＳＡ出力が示されており、行５０８には、Ｉｒｅｆが１０μＡと等しいときにおける、掃引Ｖｇレベルでの０および１のＳＡ出力が示されている。示した例では、Ｖｇ１，Ｖｇ５，Ｖｇ１０は、それぞれ１μＡ，５μＡ，１０μＡのＩｒｅｆにおけるＶｇ遷移の値であり、これらはビットセルのＩ−Ｖ曲線における３つのデータ点を規定する。
【００２２】
以上のように、不揮発性メモリビットセルに対する電流−電圧特性情報を生成するための方法および装置が提供されることが認められる。開示の方法では、複数の基準電流値と、対応する複数のデジタルレジスタ設定とを含む校正テーブルが取得または提供される。校正テーブルはテストフラッシュメモリから読み出されてもよく、デジタルトリム可能な基準電流回路のデジタルレジスタを複数の値のうちの１つに設定し、複数の値の各々において該デジタルトリム可能な基準電流回路によって生成された基準電流を測定し、測定された基準電流と関連するデジタルレジスタ値とを校正テーブルに値の対として保存することによって生成された後、格納される。校正テーブルが読み出されると、校正テーブルの選択されたデジタルレジスタ設定に対応する選択された基準電流が生成される。これは、校正テーブルの選択されたデジタルレジスタ設定をデジタルトリム可能な基準電流回路に適用して基準電流を生成することなどによって行われる。その後、選択された基準電流と一致するドレイン電流を生成する一致（「遷移」）ゲート電圧が識別されるまで不揮発性メモリビットセルに１つ以上の掃引ゲート電圧が印加されるとき、基準電流は不揮発性メモリビットセルによって生成されるドレイン電流と比較される。この比較は、複数のゲート電圧において不揮発性メモリの１アドレス読出を実行するべく、選択された基準電流およびドレイン電流をセンスアンプ回路に印加することによって行われてもよい。追加の電流−電圧特性情報を生成するべく、校正テーブルから別のデジタルレジスタ設定が選択され、該別のデジタルレジスタ設定に対応する第２の基準電流を生成するために用いられてもよい。第２の基準電流は、第２の基準電流と一致するドレイン電流を生成する第２の一致（「遷移」）ゲート電圧が識別されるまで不揮発性メモリビットセルに１つ以上のゲート電圧が印加されることによって生成されるドレイン電流と比較される。例えば、得られるビットセルドレイン電流が準電流より大きく（または小さく）なり、ビットセルのセンスアンプ出力が論理状態０から１（または１から０）に変化するまで、ゲート電圧をローからハイに上昇させる（またはハイからローに低下させる）ことによって、掃引ゲート電圧が不揮発性メモリビットセルに印加されてもよい。最終的に、各一致ゲート電圧および選択された基準電流は、不揮発性メモリビットセルに対する電流−電圧特性情報（電流−電圧曲線上の点など）として格納されてよい。
【００２３】
別の形態では、不揮発性メモリデバイスおよびそのテスト方法が提供される。開示したように、該メモリデバイスは、行および列のアレイで配置される複数の不揮発性メモリビットセルを備える。例えば、該複数の不揮発性メモリビットセルは、行および列で配置される複数の不揮発性半導体メモリトランジスタを備え、各メモリトランジスタがソース、ドレイン、および浮遊ゲートを備え、浮遊ゲートは電子を注入可能かつ放電可能であり、半導体メモリトランジスタの各行におけるすべてのトランジスタのゲートは対応するワード線に接続され、各列におけるすべてのトランジスタのドレインは対応するビット線に接続され、各行におけるすべてのトランジスタのソースは対応するソース制御線に接続されている。また、該メモリデバイスは、不揮発性テストフラッシュメモリに格納されている校正テーブルメモリも備える。校正テーブルメモリは、複数の基準電流値に対応するデジタルレジスタ設定を格納している。加えて、デジタル調整可能な基準電流生成回路は、校正テーブルメモリの選択されるデジタルレジスタ設定に相当する選択される基準電流を生成し、列デコーダはアレイの選択される不揮発性メモリビットセルに選択される基準電流を印加する。また、メモリデバイスは、複数の掃引ゲート電圧を生成するためのゲート電圧生成回路と、該複数の掃引ゲート電圧を選択される不揮発性メモリビットセルに印加するための行デコーダとも備える。最終的に、センスアンプ回路は、遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに該複数の掃引ゲート電圧が印加されるとき、基準電流を該不揮発性メモリビットセルによって生成されるドレイン電流と比較する。動作および設計において、センスアンプ回路は、選択される不揮発性メモリビットセルによって生成されるドレイン電流が該選択される基準電流未満であるとき、第１の論理状態を出力し、選択される不揮発性メモリビットセルによって生成されるドレイン電流が該基準電流より大きいとき、第２の論理状態を出力する。一部の実施形態では、メモリデバイスは、第１の選択される基準電流値と、対応する第１の遷移ゲート電圧とを含む複数の電流−電圧値の対を格納するためのメモリを備え、他の実施形態では、メモリデバイスは、第１の選択される基準電流値と、対応する第１の遷移ゲート電圧とを含む複数の電流−電圧値の対を出力するための１つ以上のデータ出力ポートを備える。
【００２４】
さらに別の形態では、１つ以上の不揮発性メモリビットセルに対する電流−電圧曲線データ点を取得するための方法および装置を提供する。開示の方法では、校正テーブルに格納されるデジタル値に対応する所定基準電流が生成される。一部の実施形態では、デジタルトリム可能な基準電流回路のデジタルレジスタ設定を第１のデジタル値に設定し、デジタルトリム可能な基準電流回路によって生成される基準電流を測定し、測定した基準電流と第１のデジタル値とを校正テーブルに値の対として保存することによって、校正テーブルが生成される。このようにして、複数の所定の基準電流値と、対応する複数のデジタル値とを含む校正テーブルを取得し、該校正テーブルから第１のデジタル値を選択し、第１のデジタル値に対応する所定の基準電流を生成することによって、所定の基準電流が生成される。選択される不揮発性メモリビットセルに所定のソースおよびドレイン電圧が印加され、該選択される不揮発性メモリビットセルに掃引ゲート電圧が印加される。遷移ゲート電圧が識別されるまで該不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、所定の基準電流が該不揮発性メモリビットセルによって生成されるドレイン電流と比較される。遷移ゲート電圧が識別されると、所定の基準電流に対応する第１の値と遷移ゲート電圧に対応する第２の値とを含む電流−電圧曲線データ点が出力される。掃引ゲート電圧が印加されているときに、センスアンプに複数の所定の基準電流を印加することによって、選択される不揮発性メモリビットセルに対する電流−電圧特性情報を提供するように、複数の遷移ゲート電圧および基準電流値が生成される。これによって、選択される不揮発性メモリビットセルに対する複数の電流−電圧曲線点が規定される。選択される不揮発性メモリビットセルに対するそれらの電流−電圧曲線点が時間を通じて（例えば、異なる時間間隔で、使用場所以外で、またはその両方で）処理され、選択される不揮発性メモリビットセルが不良な相互コンダクタンスまたは損なわれた相互コンダクタンスを有するか、さもなければ欠陥を有するか否かが判定される。
【特許請求の範囲】
【請求項１】
不揮発性メモリビットセルに対する電流−電圧特性情報を生成するための方法であって、
選択されたデジタルレジスタ設定に対応する選択された基準電流を生成する工程と、
遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報として格納する工程と、を備える方法。
【請求項２】
複数の基準電流値と、対応する複数のデジタルレジスタ設定とを含むテストフラッシュメモリから校正テーブルを取得する工程をさらに備える、請求項１に記載の方法。
【請求項３】
前記校正テーブルを取得する工程は、
デジタルトリム可能な基準電流回路のデジタルレジスタ設定を第１の値に設定する工程と、
前記デジタルトリム可能な基準電流回路によって生成された基準電流を測定する工程と、
測定された基準電流と第１の値とを前記校正テーブルに値の対として保存する工程と、を含む請求項２に記載の方法。
【請求項４】
前記選択された基準電流を生成する工程は、前記選択されたデジタルレジスタ設定をデジタルトリム可能な基準電流回路に適用して基準電流を生成する工程を含む、請求項１に記載の方法。
【請求項５】
前記基準電流を前記不揮発性メモリビットセルのドレイン電流と比較する工程は、前記基準電流および前記不揮発性メモリビットセルのドレイン電流をセンスアンプ回路に印加する工程を含む、請求項１記載の方法。
【請求項６】
前記選択される基準電流を前記不揮発性メモリビットセルのドレイン電流と比較する工程は、前記不揮発性メモリビットセルの１つのアドレスの読出を複数のゲート電圧にて実行する工程を含む、請求項１に記載の方法。
【請求項７】
前記不揮発性メモリビットセルによって生成されるドレイン電流が前記基準電流より大きくなり、ビットセルのセンスアンプ出力が論理値０から１に変化するまで、前記ゲート電圧をローからハイに上昇させることによって、前記掃引ゲート電圧が前記不揮発性メモリビットセルに印加される、請求項１に記載の方法。
【請求項８】
前記不揮発性メモリビットセルによって生成されるドレイン電流が前記基準電流より小さくなり、ビットセルのセンスアンプ出力が論理値１から０に変化するまで、前記ゲート電圧をハイからローに低下させることによって、前記掃引ゲート電圧が前記不揮発性メモリビットセルに印加される、請求項１に記載の方法。
【請求項９】
別のデジタルレジスタ設定に対応する第２の基準電流を生成する工程と、
第２の遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、第２の基準電流を同不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記第２の遷移ゲート電圧および第２の基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報として格納し、それによって、前記不揮発性メモリビットセルに対する複数の電流−電圧曲線点を規定する工程と、をさらに備える、請求項１に記載の方法。
【請求項１０】
前記遷移ゲート電圧および前記基準電流を格納する工程は、前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧曲線上の点として格納する工程を含む請求項１に記載の方法。
【請求項１１】
メモリデバイスであって、
行および列からなるアレイに配列される複数の不揮発性メモリビットセルと、
複数の基準電流値に対応する複数のデジタルレジスタ設定を格納する校正テーブルメモリと、
前記校正テーブルメモリの選択されるデジタルレジスタ設定に対応する選択される基準電流を生成するための基準電流生成回路と、
複数の掃引ゲート電圧を生成するためのゲート電圧生成回路と、
前記複数の掃引ゲート電圧を選択される不揮発性メモリビットセルに印加するための行デコーダと、
遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに前記複数の掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較するためのセンスアンプ回路と、を備えるメモリデバイス。
【請求項１２】
第１の選択される基準電流値と、対応する第１の遷移ゲート電圧とを含む複数の電流−電圧値の対を格納するためのメモリをさらに備える、請求項１１に記載のメモリデバイス。
【請求項１３】
第１の選択される基準電流値と、対応する第１の遷移ゲート電圧とを含む複数の電流−電圧値の対を出力するための１つ以上のデータ出力ポートをさらに備える、請求項１１に記載のメモリデバイス。
【請求項１４】
前記複数の不揮発性メモリビットセルは、行および列に配列される複数の不揮発性半導体メモリトランジスタを備え、各メモリトランジスタは、ソース、ドレイン、およびゲートを備え、前記ゲートは電子を注入可能な浮遊ゲートであって放電可能であり、半導体メモリトランジスタの各行におけるすべてのトランジスタのゲートは対応するワード線に接続されており、各列におけるすべてのトランジスタのドレインは対応するビット線に接続されており、各行におけるすべてのトランジスタのソースは対応するソース制御線に接続されている、請求項１１に記載のメモリデバイス。
【請求項１５】
校正テーブルメモリは不揮発性テストフラッシュメモリを含む、請求項１１に記載のメモリデバイス。
【請求項１６】
基準電流生成回路はデジタル的に調整可能な基準電流回路を含む、請求項１１に記載のメモリデバイス。
【請求項１７】
前記センスアンプ回路は、前記選択される不揮発性メモリビットセルによって生成されるドレイン電流が前記選択される基準電流未満であるとき、第１の論理状態を出力し、前記選択される不揮発性メモリビットセルによって生成されるドレイン電流が前記基準電流より大きいとき、第２の論理状態を出力する、請求項１１に記載のメモリデバイス。
【請求項１８】
１つ以上の不揮発性メモリビットセルに対する電流−電圧曲線データ点を取得するための方法において、
所定の基準電流を生成する工程と、
選択される不揮発性メモリビットセルに所定のソースおよびドレイン電圧を印加する工程と、
前記選択される不揮発性メモリビットセルに掃引ゲート電圧を印加する工程と、
遷移ゲート電圧が識別されるまで前記不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記所定の基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記所定の基準電流に対応する第１の値と前記遷移ゲート電圧に対応する第２の値とを含む電流−電圧曲線データ点を出力する工程と、を備える方法。
【請求項１９】
所定の基準電流を生成する工程は、
複数の所定の基準電流値と、対応する複数のデジタル値とを含む校正テーブルを取得する工程と、
前記校正テーブルから第１のデジタル値を選択する工程と、
前記第１のデジタル値に対応する所定の基準電流を生成する工程と、を含む請求項１８記載の方法。
【請求項２０】
選択される第２のデジタル値に対応する第２の所定の基準電流を生成する工程と、
選択される不揮発性メモリビットセルに所定のソースおよびドレイン電圧を印加する工程と、
前記選択される不揮発性メモリビットセルに掃引ゲート電圧を印加する工程と、
第２の遷移ゲート電圧が識別されるまで前記不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記第２の所定の基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記第２の遷移ゲート電圧および第２の所定の基準電流を前記選択される不揮発性メモリビットセルに対する電流−電圧特性情報として格納し、それによって、前記選択される不揮発性メモリビットセルに対する複数の電流−電圧曲線点を規定する工程と、をさらに備える請求項１８に記載の方法。
【請求項２１】
前記選択される不揮発性メモリビットセルに対する複数の電流−電圧曲線点を時間を通じて処理し、前記選択される不揮発性メモリビットセルが不良な相互コンダクタンスまたは損なわれた相互コンダクタンスを有するか、さもなければ欠陥を有すると見なされるか否かを判定する工程をさらに備える、請求項２０に記載の方法。
【請求項２２】
デジタルトリム可能な基準電流回路のデジタルレジスタ設定を第１のデジタル値に設定する工程と、
前記デジタルトリム可能な基準電流回路によって生成される基準電流を測定する工程と、
測定された基準電流と第１のデジタル値とを校正テーブルに値の対として保存する工程と、
によって校正テーブルを生成する工程を含む、請求項１８に記載の方法。
【請求項１】
不揮発性メモリビットセルに対する電流−電圧特性情報を生成するための方法であって、
選択されたデジタルレジスタ設定に対応する選択された基準電流を生成する工程と、
遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報として格納する工程と、を備える方法。
【請求項２】
複数の基準電流値と、対応する複数のデジタルレジスタ設定とを含むテストフラッシュメモリから校正テーブルを取得する工程をさらに備える、請求項１に記載の方法。
【請求項３】
前記校正テーブルを取得する工程は、
デジタルトリム可能な基準電流回路のデジタルレジスタ設定を第１の値に設定する工程と、
前記デジタルトリム可能な基準電流回路によって生成された基準電流を測定する工程と、
測定された基準電流と第１の値とを前記校正テーブルに値の対として保存する工程と、を含む請求項２に記載の方法。
【請求項４】
前記選択された基準電流を生成する工程は、前記選択されたデジタルレジスタ設定をデジタルトリム可能な基準電流回路に適用して基準電流を生成する工程を含む、請求項１に記載の方法。
【請求項５】
前記基準電流を前記不揮発性メモリビットセルのドレイン電流と比較する工程は、前記基準電流および前記不揮発性メモリビットセルのドレイン電流をセンスアンプ回路に印加する工程を含む、請求項１記載の方法。
【請求項６】
前記選択される基準電流を前記不揮発性メモリビットセルのドレイン電流と比較する工程は、前記不揮発性メモリビットセルの１つのアドレスの読出を複数のゲート電圧にて実行する工程を含む、請求項１に記載の方法。
【請求項７】
前記不揮発性メモリビットセルによって生成されるドレイン電流が前記基準電流より大きくなり、ビットセルのセンスアンプ出力が論理値０から１に変化するまで、前記ゲート電圧をローからハイに上昇させることによって、前記掃引ゲート電圧が前記不揮発性メモリビットセルに印加される、請求項１に記載の方法。
【請求項８】
前記不揮発性メモリビットセルによって生成されるドレイン電流が前記基準電流より小さくなり、ビットセルのセンスアンプ出力が論理値１から０に変化するまで、前記ゲート電圧をハイからローに低下させることによって、前記掃引ゲート電圧が前記不揮発性メモリビットセルに印加される、請求項１に記載の方法。
【請求項９】
別のデジタルレジスタ設定に対応する第２の基準電流を生成する工程と、
第２の遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、第２の基準電流を同不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記第２の遷移ゲート電圧および第２の基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報として格納し、それによって、前記不揮発性メモリビットセルに対する複数の電流−電圧曲線点を規定する工程と、をさらに備える、請求項１に記載の方法。
【請求項１０】
前記遷移ゲート電圧および前記基準電流を格納する工程は、前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧曲線上の点として格納する工程を含む請求項１に記載の方法。
【請求項１１】
メモリデバイスであって、
行および列からなるアレイに配列される複数の不揮発性メモリビットセルと、
複数の基準電流値に対応する複数のデジタルレジスタ設定を格納する校正テーブルメモリと、
前記校正テーブルメモリの選択されるデジタルレジスタ設定に対応する選択される基準電流を生成するための基準電流生成回路と、
複数の掃引ゲート電圧を生成するためのゲート電圧生成回路と、
前記複数の掃引ゲート電圧を選択される不揮発性メモリビットセルに印加するための行デコーダと、
遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに前記複数の掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較するためのセンスアンプ回路と、を備えるメモリデバイス。
【請求項１２】
第１の選択される基準電流値と、対応する第１の遷移ゲート電圧とを含む複数の電流−電圧値の対を格納するためのメモリをさらに備える、請求項１１に記載のメモリデバイス。
【請求項１３】
第１の選択される基準電流値と、対応する第１の遷移ゲート電圧とを含む複数の電流−電圧値の対を出力するための１つ以上のデータ出力ポートをさらに備える、請求項１１に記載のメモリデバイス。
【請求項１４】
前記複数の不揮発性メモリビットセルは、行および列に配列される複数の不揮発性半導体メモリトランジスタを備え、各メモリトランジスタは、ソース、ドレイン、およびゲートを備え、前記ゲートは電子を注入可能な浮遊ゲートであって放電可能であり、半導体メモリトランジスタの各行におけるすべてのトランジスタのゲートは対応するワード線に接続されており、各列におけるすべてのトランジスタのドレインは対応するビット線に接続されており、各行におけるすべてのトランジスタのソースは対応するソース制御線に接続されている、請求項１１に記載のメモリデバイス。
【請求項１５】
校正テーブルメモリは不揮発性テストフラッシュメモリを含む、請求項１１に記載のメモリデバイス。
【請求項１６】
基準電流生成回路はデジタル的に調整可能な基準電流回路を含む、請求項１１に記載のメモリデバイス。
【請求項１７】
前記センスアンプ回路は、前記選択される不揮発性メモリビットセルによって生成されるドレイン電流が前記選択される基準電流未満であるとき、第１の論理状態を出力し、前記選択される不揮発性メモリビットセルによって生成されるドレイン電流が前記基準電流より大きいとき、第２の論理状態を出力する、請求項１１に記載のメモリデバイス。
【請求項１８】
１つ以上の不揮発性メモリビットセルに対する電流−電圧曲線データ点を取得するための方法において、
所定の基準電流を生成する工程と、
選択される不揮発性メモリビットセルに所定のソースおよびドレイン電圧を印加する工程と、
前記選択される不揮発性メモリビットセルに掃引ゲート電圧を印加する工程と、
遷移ゲート電圧が識別されるまで前記不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記所定の基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記所定の基準電流に対応する第１の値と前記遷移ゲート電圧に対応する第２の値とを含む電流−電圧曲線データ点を出力する工程と、を備える方法。
【請求項１９】
所定の基準電流を生成する工程は、
複数の所定の基準電流値と、対応する複数のデジタル値とを含む校正テーブルを取得する工程と、
前記校正テーブルから第１のデジタル値を選択する工程と、
前記第１のデジタル値に対応する所定の基準電流を生成する工程と、を含む請求項１８記載の方法。
【請求項２０】
選択される第２のデジタル値に対応する第２の所定の基準電流を生成する工程と、
選択される不揮発性メモリビットセルに所定のソースおよびドレイン電圧を印加する工程と、
前記選択される不揮発性メモリビットセルに掃引ゲート電圧を印加する工程と、
第２の遷移ゲート電圧が識別されるまで前記不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記第２の所定の基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する工程と、
前記第２の遷移ゲート電圧および第２の所定の基準電流を前記選択される不揮発性メモリビットセルに対する電流−電圧特性情報として格納し、それによって、前記選択される不揮発性メモリビットセルに対する複数の電流−電圧曲線点を規定する工程と、をさらに備える請求項１８に記載の方法。
【請求項２１】
前記選択される不揮発性メモリビットセルに対する複数の電流−電圧曲線点を時間を通じて処理し、前記選択される不揮発性メモリビットセルが不良な相互コンダクタンスまたは損なわれた相互コンダクタンスを有するか、さもなければ欠陥を有すると見なされるか否かを判定する工程をさらに備える、請求項２０に記載の方法。
【請求項２２】
デジタルトリム可能な基準電流回路のデジタルレジスタ設定を第１のデジタル値に設定する工程と、
前記デジタルトリム可能な基準電流回路によって生成される基準電流を測定する工程と、
測定された基準電流と第１のデジタル値とを校正テーブルに値の対として保存する工程と、
によって校正テーブルを生成する工程を含む、請求項１８に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１６９０３２（Ｐ２０１２−１６９０３２Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１２−２７０４２（Ｐ２０１２−２７０４２）
【出願日】平成２４年２月１０日（２０１２．２．１０）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２４年２月１０日（２０１２．２．１０）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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