【課題】メモリを試験するためのシステムおよび方法を提供すること。
【解決手段】複数のメモリを試験するためのシステムは、複数のメモリ試験デバイスおよびコントローラを含む。メモリ試験デバイスの各々は、メモリの1つに結合される。コントローラは、試験ベクトルを生成し、その試験ベクトルをメモリ試験デバイスに送るように構成される。メモリ試験デバイスの各々は、その結合されたメモリを試験ベクトルに従ってそれぞれ試験し、試験結果をコントローラに送る。 （もっと読む）

【課題】記憶部と記憶部の試験を行なう試験部とを備える集積回路の回路規模の増大又は製造コストの増加を低減させる。
【解決手段】記憶部３と、供給される一組のアドレス及びデータを含む試験情報に基づいて前記記憶部３に対する書込及び読出試験を行なう試験部４と、を備え、前記試験部４は、前記試験情報に基づき前記記憶部３への書き込みが行なわれた場合に当該書き込みに用いられた第１書込アドレス及びデータを保持する第１保持部５と、前記試験情報に基づく第２書込アドレス及びデータによる前記記憶部３への書き込みと同時に前記記憶部３の第１読出アドレスから第１読出データを読み出す同時読出に用いる前記第１読出アドレスを、前記第１保持部５に保持された前記第１書込アドレスに基づいて生成する第１生成部６と、前記第１読出データの期待値を、前記第１保持部５に保持された前記第１書込データに基づいて生成する第２生成部７と、を備える。 （もっと読む）

【課題】電源投入により自走的にメモリセルアレイの動作テストを実行する。
【解決手段】一つの実施形態によれば、不揮発性半導体記憶装置は、不揮発性半導体記憶装置は、ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを有する。不揮発性半導体記憶装置は、電源投入によりメモリセルアレイの自走テストを実行する。 （もっと読む）

【課題】プロセッサとメモリを備えた半導体集積回路の前記メモリをテストする際に、テスト回路による回路規模の増大を最小限にすることができる半導体集積回路を提供する。
【解決手段】ＳＩＭＤプロセッサ２が、ＭＢＩＳＴ・リペアコントロール回路６によりテストされたＲＡＭ４の不良の有無と、不良アドレス（不良セル）の位置情報を解析し、メモリコントローラ回路３内部に保持して、通常動作時には、不良メモリの不良アドレスへのアクセス時にはメモリコントローラ回路３がリペア用ＲＡＭ５へのアクセスするように制御する。 （もっと読む）

【課題】マーチパターンテストではアドレスデコーダの配線の遅延を検知できない。
【解決手段】半導体記憶装置のアドレスデコーダは，アドレスサイクルの第１のタイミングで，複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力するアドレスレジスタと，複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，アドレスレジスタと内部アドレス信号線網の間に設けられ，アドレスレジスタが出力した第１と第２の内部アドレス信号を，アドレスサイクルの第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，内部アドレス信号線網を介して複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれのワード線又はビット線を選択する複数のアドレスデコード回路とを有する。 （もっと読む）

【課題】不良チップの救済効率を向上させ歩留まりを向上させる。
【解決手段】第１半導体チップのメモリセルアレイは、ノーマルセルアレイとスペアセルアレイとを備える。第１不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第１不良アドレスデータを出力する。第１比較回路は、アドレスデータと第１不良アドレスデータとを比較して第１の一致信号を出力する。第２不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第２の不良アドレスデータを出力する。第２比較回路は、アドレスデータと第２の不良アドレスとを比較して第２の一致信号を出力する。 （もっと読む）

【課題】短時間でライト動作不良をテストすることができる、半導体記憶装置、及びそのテスト方法を提供すること。
【解決手段】非テスト対象ポートに対応するワード線を活性化させ、非テスト対象ポートに対応するプリチャージ信号を非活性にすることにより、非テスト対象ポートに対応する前記ディジット線対の一方を放電させる。放電後の前記ディジット線対の電位差が保たれた状態で、複数のワード線を活性化させ、テスト対象ポートに対応するディジット線対を駆動することにより、メモリセルにテストデータを書き込む。その後、メモリセルからデータを読み出し、テストデータが正しく書き込まれていたか否かを判定する。 （もっと読む）

【課題】ＤＬＬの遅延値を補償するテストができるメモリインターフェース回路を供給する。
【解決手段】メモリインターフェース回路のテストシステムを以下のように構成する。クロック信号（ＣＫ）の周期を遁倍した遁倍クロック（ＣＫｘ２、ＣＫｘ４）を生成する遁倍クロック生成ＰＬＬ回路（２、１４）と、遁倍クロック（ＣＫｘ２、ＣＫｘ４）によりＤＱＳ信号の出力タイミングを選択して出力する選択回路（５、１３）と、ＤＱＳ信号のリード回路側に配置され、オフセット設定機能を有するＤＬＬ回路（４）と、テストパタンデータを自己で生成するパターン発生回路（３）と、テストパタンデータとＤＱ信号とが一致しているか否かを判定する一致判定回路（９）と、ＤＱ信号を１データ遅れで受け取ったときに、ＤＱ信号とテストパタンデータとが一致していると判定する１データ遅れ一致判定回路（１０）とを有するように構成する。 （もっと読む）

【課題】精度良く被試験デバイスを試験する。
【解決手段】データ信号とクロック信号とを授受する被試験デバイスを試験する試験装置であって、被試験デバイスにデータ信号およびクロック信号を試験信号として供給する試験信号供給部と、被試験デバイスが出力するデータ信号を、被試験デバイスが出力するクロック信号に応じたタイミングで取得するデータ取得部と、データ取得部が取得したデータ信号を期待値と比較した比較結果に基づいて被試験デバイスの良否を判定する判定部と、調整時において、データ信号を取得するタイミングを生成するためのクロック信号の遅延量を調整する調整部とを備える試験装置を提供する。 （もっと読む）

【課題】仕様で求められる記憶容量の信頼性を確保しつつ、記憶容量に応じてコストを調節する。
【解決手段】記憶装置は、メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックと、前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する試験部と、設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第１の制御部とを有するので、仕様で求められる記憶容量の信頼性を確保しつつ、記憶容量に応じて記憶装置のコストを調節できる。 （もっと読む）

【課題】サブワード線駆動回路を正確に不良検出する技術を提供する。
【解決手段】サブワード選択線を介して供給されるサブワード選択信号を受けるサブワード線駆動回路のテスト方法において、改良されたＦＸＴ出力回路とＦＸＢ出力回路により、Ｈｉ−Ｚ信号とＨｉ信号をサブワード線駆動回路に供給する技術を含む。 （もっと読む）

【課題】メモリのテスト時の消費電流を抑え、メモリテスト時の周波数を高速化する。
【解決手段】制御回路１０３は、第１及び第２のテストパタンジェネレータ１０４、１０５によるテストがともにライトの場合、一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、一方のテストパタンジェネレータからメモリグループ１０１、１０２の対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、一方のグループのライトのテストサイクル単位で時間的にずらし、一方のテストパタンジェネレータによる一方のグループのライトの終了後、他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータから対応する他方のグループに対するライトのテストパタンを出力する。 （もっと読む）

【課題】テスト動作時の消費電力を削減できる半導体装置を提供する。
【解決手段】半導体装置は、外部クロック信号を受け取る第１の端子と、第１の端子に接続され、外部クロック信号に応じて内部クロック信号を発生するクロック発生回路と、複数のワード線及び複数のビット線と、複数のビット線にそれぞれ接続された複数の増幅回路と、テスト動作時に、第１の期間の間、複数のワード線のうちの１又は複数のワード線を内部クロック信号に応じて選択状態と非選択状態とを繰り返すように制御し、かつ、第１の期間の間、複数の増幅回路を活性状態に維持し、通常動作時には、複数のワード線のうち１又は複数のワード線の選択状態と非選択状態との切り換えに応じて複数の増幅回路の活性状態と非活性状態とを切り換えるように制御する制御部と、を備える。 （もっと読む）

【課題】ＢＩＳＴ機能を備えた半導体記憶装置において、メモリセルアレイの任意のデータパターンによるプログラム検査とリード検査に要する時間を短縮する。
【解決手段】メモリセルアレイ２は第１の設定数のセクタ１３で構成され、セクタ１３は第２の設定数の単位データ１４で構成され、単位データ１４は第３の設定数のビットデータで構成され、セクタ１３の１番目の単位データ１４の検査用のデータをバッファに格納した状態で、このデータを用いて全てのセクタ１３の１番目の単位データの検査を実行し、その後、セクタ１３の２番目の単位データ１４の検査用のデータをバッファに格納した状態で、このデータを用いて全てのセクタ１３の２番目の単位データ１４の検査を実行し、以下同様にして、３番目以降の単位データ１４の検査を順次実行して、全てのセクタ１３の検査を実行する。 （もっと読む）

【課題】トランスファＭＯＳトランジスタが正常に動作しない場合の不良を検出する。
【解決手段】半導体記憶装置（３１）は、スタティック型のメモリセル（ＭＣ）と、ワード線（ＷＬ１〜ＷＬｍ）と、ビット線（ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ）とを含む。また上記半導体記憶装置（３１）は、上記ビット線を上記メモリセルに結合するためのトランスファＭＯＳトランジスタ（１１，１４）と、上記ビット線をハイレベルに駆動するための第１駆動回路（１７，１８，２１，２２）と、上記ビット線をローレベルに駆動するための第２駆動回路（１９，２０，２３，２４）とを含む。このとき、テストモードにおいて、上記第１駆動回路によるビット線駆動機能を停止させるための制御論理（２６）を設けることで、トランスファＭＯＳトランジスタが正常に動作しない場合の不良を検出可能にする。 （もっと読む）

【課題】データ入力信号が所定のパターンに選択的に反転され、検査時に不具合を特定する確率を最大限にする集積回路メモリ検査用のデータ反転レジスタ技術を提供する。
【解決手段】所定の入力／出力（Ｉ／Ｏ）において、データ入力は、Ｉ／Ｏ回路用の「最悪な場合」である所望の検査パターン（たとえば、データストライプ）、または、メモリアレイ用の「最悪の場合」である列ストライプを作成するために反転されうる。次に、本技術による回路は、パターンをデータ出力経路に一致し、予期されるテストデータを獲得するよう適切なデータ出力を反転する。このようにして、検査モードは、任意のメモリテスタに対し透過的となる。 （もっと読む）

【課題】埋め込みメモリの故障タイプを判定することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、第１のアドレス方向および第２のアドレス方向に配置された所定のデータを記憶する複数のメモリビットを含むメモリと、メモリの故障を診断するためのＢＩＳＴ回路と、を備える。ＢＩＳＴ回路は、メモリに対するＢＩＳＴを制御するＢＩＳＴ制御回路を有する。ＢＩＳＴ回路は、第１のアドレス方向のＢＩＳＴにより故障であると判断されたビットセルの第１のアドレス方向のアドレスである第１の不良ビットセル位置を格納し、第１の不良ビットセル位置におけるビットセルのフェイル数を格納し、フェイル数が予め設定された上限値を超えたか否かを示すフェイルオーバーフローフラグを格納する故障情報テーブルを有する。ＢＩＳＴ回路は、メモリに対するＢＩＳＴにより得られたＢＩＳＴ結果を出力する結果解析器と、を有する。 （もっと読む）

【課題】メモリセルの非アクティブ（非選択）時に定常的なリーク電流が発生するのを防止する半導体記憶装置を提供する。
【解決手段】ビット線（ＢＩＴ／ＢＩＴＢ）と、前記ビット線に接続されるメモリ要素（メモリセルまたはローカルセンスアンプ）と、ワード線が活性化（ＷＬ＝Ｈ）されることにより前記メモリ要素がアクティブ状態とされる直前の所定期間（ＰＲＥ＝Ｌ）だけ前記ビット線に所定電圧（ＶＤＤ）を印加するプリチャージ回路と、を有する。 （もっと読む）

【課題】情報処理装置の記憶部に対する試験にかかる時間の短縮又は試験精度の向上を実現する。
【解決手段】同一の基礎パターンを隣り合わせて配設した基礎パターン対を含むテストパターン４２を、記憶部４の試験領域４０のうちの第１領域４０Ａに書き込み、書き込まれた前記テストパターン４２を前記試験領域４０のうちの第２領域４０Ｂに転送し、転送されたテストパターン４２を、前記第１領域４０Ａにおける前記書き込みが行なわれたアドレスから所定のシフト量だけシフトされたアドレスに転送するとともに、前記第１領域４０Ａあるいは前記第２領域４０Ｂの一方から他方に転送されたテストパターンにおける基礎パターン対の隣り合わせて配設された基礎パターン同士が等しいか否かを比較、判定することにより前記試験領域４０に対する書き込み及び読み出しを正しく行なえるか否かを検証する。 （もっと読む）

【課題】論理値の反転処理を行う回路をコアチップ側に設けることなく、ＴＳＶを含む電流パスラインのショート不良を検出する。
【解決手段】半導体装置１０は、第１及び第２の電流パスＳａ，Ｓｂと、これらとそれぞれ電気的に接続する第１及び第２のラッチ回路１００ａ，１００ｂと、第１のラッチ回路１００ａに第１のデータＤ１を供給するとともに、第２のラッチ回路１００ｂに第１のデータとは逆の論理値を有する第２のデータＤ２を供給するドライバ回路１０１と、第１のデータＤ１が第１のラッチ回路１００ａに供給され、かつ第２のデータＤ２が第２のラッチ回路１００ｂに供給されない第１の期間と、第２のデータＤ２が第２のラッチ回路１００ｂに供給され、かつ第１のデータＤ１が第１のラッチ回路１００ａに供給されない第２の期間と、が交互に繰り返されるよう、ドライバ回路１０１を制御する制御回路１０４と、モニタ回路１２０とを備える。 （もっと読む）