【課題】データ書き込みを高速化した不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、プログラム動作並びにベリファイ動作を有する書き込みループを繰り返し実行する制御回路とを備え、ベリファイ動作は、メモリセルの閾値電圧が、メモリセルの所望の閾値電圧の下限を示す本ベリファイ電圧よりも低い値で設定された予備ベリファイ電圧まで遷移したことを確認する予備ベリファイステップ、並びに、メモリセルの閾値電圧が本ベリファイ電圧まで遷移したことを確認する本ベリファイステップからなり、書き込みループは、各データに対応した１又は２以上のベリファイ動作からなり、制御回路は、所定の第１条件を具備した後、所定のデータに対応したベリファイ動作の予備ベリファイステップを省略させた書き込みループを実行する。 （もっと読む）

【課題】メモリセル３１が劣化した場合にも、誤り訂正回路２０の回路面積を増大させることなく誤り訂正を行うことができるメモリ装置２を提供する。
【解決手段】実施の形態のメモリ装置２は、メモリ部３０と、制御部１１と、補正部４１と、誤り検出訂正部４０とを具備する。メモリ部３０は、データを記憶する複数のメモリセル３１からなる。制御部１１は、電荷量に対応した閾値電圧を読み出すためにメモリセル３１にＨＢ読出電圧ＨＶと、補間読出電圧ＡＶと、を印加する制御を行う。補正部４１は読み出された、閾値電圧Ｖｔｈから決定されたビットデータを反転する。誤り検出訂正部４０は、補正部４１で反転されたビットデータを含めた所定長のデータ列を、硬判定復号符号により復号処理を行う。 （もっと読む）

【課題】
実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、メモリセルを含むメモリセルアレイと、ビット線と、センスアンプと、制御部とを備え、センスアンプは、外部から入力された第１又は第２テストデータと第１又は第２ページのメモリセルに保持された保持データとを比較するテスト工程で、第１テストデータと第１ブロックの第１ページに対応する保持データとを比較した後に、第１テストデータと第２ブロックの第１ページに対応する保持データとを比較し、第１テストデータとは異なる第２テストデータと第１ブロックの第２ページに対応する保持データとを比較した後に、第２テストデータと第２ブロックの第２ページに対応する保持データとを比較することを特徴とする。 （もっと読む）

【課題】大量のビットエラーの修復が可能で、かつデータの長期保証が可能な不揮発性半導体メモリシステムを提供する。
【解決手段】不揮発性半導体メモリシステムは、メモリコア（１０）と、コントローラ（２０）と、コマンドに従って、コントローラ（２０）を制御するデータ修復システム（３０）とを備え、データ修復システム（３０）は、メモリセルのしきい値を変化させるしきい値変更機能と、メモリセルにゲート電圧を印加して、データを読み出すデータ読出機能と、読み出したデータとゲート電圧とに基づいて、しきい値を算出するしきい値算出機能と、しきい値変更機能の動作結果と、算出したしきい値とに基づいて、真のデータを判別する判別機能と、判別機能による判別結果に基づいて、ビットエラーを修復する修復機能とを有しており、これら機能のうち、コマンドを実行するために必要な機能を動作させて、コマンドの実行結果を出力する。 （もっと読む）

【課題】３次元型の半導体記憶装置のパフォーマンスの向上を図る。
【解決手段】
制御回路は、メモリセルに与えられる複数の閾値電圧分布の下限と上限との間の電圧である読み出し電圧を、選択された前記ワード線に印加することにより、メモリセルが保持するデータを読み出す読み出し動作を実行する。更に制御回路は、読み出し電圧よりも大きいベリファイ電圧を選択されたワード線に印加してメモリセルの読み出しを行うことにより、書き込み動作が完了したか否かを判定するベリファイ動作を実行する。そして制御回路は、選択されたワード線に接続された複数のメモリセルそれぞれの閾値電圧が所定値以下であるか否かを判定し、複数のメモリセルにおいて所定数以上のデータ変動が発生したか否かを判定するデータ変動判定動作を実行する。 （もっと読む）

【課題】フェイルビット数を高速に検知する。
【解決手段】実施形態に係わる不揮発性半導体メモリは、第１の単位のデータをｚ個の第２の単位のデータに分け、各第２の単位のデータについてフェイルビットを累積するアキュムレータ１２と、書き込み後にフェイルビットを検知する動作を制御する制御回路１０とを備える。制御回路１０は、各第２の単位のデータについて、そのうちの第３の単位のデータをセンスアンプＳＡ０に記憶させ、センスアンプＳＡ０から、各第２の単位のデータを１ビットずつ、合計ｚビットずつパラレルに読み出し、検知回路ＤＴＣＴ０を用いてｚビットからフェイルビットを検知し、ｚビットをアキュムレータ１２に転送することにより、各第２の単位のデータについてフェイルビットを累積する。 （もっと読む）

【目的】迅速に且つ精度良く書込データに対応した所定量の電荷をメモリセルの電荷蓄積部に蓄積させることが可能な半導体不揮発性メモリ及びデータ書き込み方法を提供することを目的とする
【構成】書込データに対応した書込電圧をメモリセルのドレイン領域又はソース領域に印加することにより、このメモリセルに形成されている電荷蓄積部に電荷を注入するにあたり、電荷蓄積部に蓄積された電荷量の増加に応じて書込電圧を低減する。 （もっと読む）

【課題】メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を提供する。
【解決手段】メモリーセルを選択するためのワードラインに昇圧電圧を供給するためのワードライン昇圧回路１４０は、ワードラインに供給する昇圧電圧を生成する昇圧回路２００と、昇圧電圧に基づいて、メモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路２１２と、レベル検出用電流に基づいて昇圧回路２００の昇圧動作の停止制御を行う昇圧停止制御回路２１４とを含む。 （もっと読む）

【課題】消去状態の閾値電圧分布を適正に制御してデータの信頼性を高める。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、データが消去された消去状態、及びデータが書き込まれた書込み状態を記憶可能に構成された複数のメモリセル直列接続してなるＮＡＮＤセルユニットを複数配列して構成される。制御回路は、消去パルス印加動作、及び消去ベリファイ動作を含む消去動作を実行する。消去パルス印加動作は、メモリセルに消去パルス電圧を印加してメモリセルを書込み状態から消去状態に変化させる。消去ベリファイ動作は、メモリセルに消去ベリファイ電圧を印加して複数のメモリセルが消去状態にあるか否かを判定する。制御回路は、１つの消去動作における消去パルス印加動作の実行回数が所定回数に達した場合に消去ベリファイ動作の実行条件を変化させる。 （もっと読む）

【課題】不揮発性メモリビットセルに対する電流−電圧特性情報を生成するための方法および装置を提供する。
【解決手段】基準電流生成回路は、選択されたデジタルレジスタ設定に対応する選択された基準電流を生成する。センスアンプ回路は、遷移ゲート電圧が識別されるまで不揮発性メモリビットセルに掃引ゲート電圧が印加されるとき、前記基準電流を前記不揮発性メモリビットセルによって生成されるドレイン電流と比較する。前記遷移ゲート電圧および前記基準電流を前記不揮発性メモリビットセルに対する電流−電圧特性情報としてメモリに格納する。 （もっと読む）

【課題】データ書き込み時の時間の増大を抑制する。
【解決手段】本実施形態の不揮発性半導体メモリは、２値以上のデータを記憶するメモリセルＭＣと、外部データ及びベリファイ結果を一時的に保持するラッチ回路３２５と、書き込み対象セル数及び書き込み完了セル数を検知するビットスキャン回路３３と、検知結果に基づいて演算処理を実行する演算ユニット３４と、下位データの書き込み中に上位データの書き込みのための書き込み電圧を計算する第１のモードと設定情報に基づいて書き込み電圧が設定される第２のモードとによって外部データの書き込みを制御する制御回路８と、を具備し、下位データの書き込みを開始する前に、書き込み対象セル数Ｎｔと判定値Ｎｂとの比較結果に基づいて、第１モードで書き込みを実行するか第２モードで書き込みを実行するかを判定する。 （もっと読む）

【課題】データの信頼性を維持しつつ、書き込み時間を短縮する。
【解決手段】制御回路６は、選択ワード線に書き込みパルス電圧を印加することにより選択ワード線に沿った１ページのメモリセルに対する書き込み動作を実行した後、データ書き込みが完了したか否かを確認するベリファイ読み出し動作を実行する。データ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作が実行される。ビットスキャン回路は、ベリファイ読み出し動作のセンスアンプ回路に保持された読み出しデータに基づいて、同時に読み出された複数のメモリセルのうち、所定の閾値電圧に達したと判定されるメモリセルの数が所定数以上となったか否かを判定する。制御回路は、前記ビットスキャン回路の判定結果に基づいて、ステップアップ電圧の大きさを変化させる。 （もっと読む）

【課題】不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】マルチビットデータを保存する複数のマルチレベルセルを含む不揮発性メモリ装置のプログラム方法で、複数のマルチレベルセルにマルチビットデータの下位ビットをプログラムする下位ビット（ＬＳＢ）プログラムを遂行し、複数のマルチレベルセルにマルチビットデータの上位ビットをプログラムする上位ビット（ＭＳＢ）プログラムを遂行する。上位ビットプログラムを遂行するように、複数のマルチレベルセルのうちで、複数の目標プログラム状態のうち最上位目標プログラム状態にプログラムされる第１マルチレベルセルに対するＭＳＢプリプログラムを遂行し、複数のマルチレベルセルをマルチビットデータに相応する複数の目標プログラム状態にプログラムするＭＳＢメインプログラムを遂行する。 （もっと読む）

【課題】ＮＯＲフラッシュメモリの劣化早期検知を提供する。
【解決手段】ここに開示する本発明の実施形態は、読み込み動作中にＮＯＲフラッシュメモリセルの組の閾値電圧（Ｖ_Ｔ）の分散を推定することによりＮＯＲフラッシュメモリの劣化を早期警告する技術を記述する。発明の一実施形態において、メモリセルの読み込み動作の完了時間（ＴＴＣ）値を閾値電圧（Ｖ_Ｔ）の分散の代替値として用いる。測定されたＴＴＣの分散が基準分散値と選択された量よりも大きく異なる場合、メモリの当該ページがかなり劣化したことを示す警告信号が出力される。システム内のより高次の要素が当該警告信号を用いて適切な措置をとることができる。理想的な分布における全てのセルのＶ_Ｔ位置を推定することができるため、理想的な分布の平均からの発散に基づいて各セルからのデータに信頼レベルを割り当てることができる。 （もっと読む）

【課題】データの信頼性を維持しつつ、書き込み時間の短縮化を図る。
【解決手段】制御回路は、選択ワード線に書き込みパルス電圧を印加することにより選択ワード線に沿った１ページのメモリセルに対する書き込み動作を実行した後、１ページのメモリセルに対するデータ書き込みが完了したか否かを確認するベリファイ読み出し動作を実行する。ベリファイ読み出し動作の結果に従って、書き込みパルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作が実行される。制御回路は、メモリセルに対する書き込み動作の過程において生じる第１の閾値電圧分布の分布幅に従って、ステップアップ電圧の大きさを変更する。 （もっと読む）

【課題】 より簡易な構成でかつ高精度に無電源期間のデータ保持状態をモニタすることができる不揮発性記憶装置を提供する。
【解決手段】 不揮発性記憶装置１を、データ記憶部２と、参照メモリセル部３と、状態検出部４と、制御回路部５とを備える構成とし、各部の構成及び機能を次のようにする。参照メモリセル部３は、非動作期間のデータ保持状態を検出するための参照メモリセル３ａを含む。状態検出部４は、参照メモリセル３ａの状態を検出する。そして、制御回路部５は、状態検出部４での検出結果に基づいて、非動作期間のデータ保持状態を特定する。 （もっと読む）

【課題】ＳＬＣフラッシュメモリとＭＬＣフラッシュメモリとのそれぞれのメリットを状況に応じて得る。
【解決手段】実施の形態によるメモリシステム１は、ＭＬＣフラッシュメモリ１１２と、ブロック管理部１０２と、転記部（１０７、１０８および１０９）と、を備える。ＭＬＣフラッシュメモリ１１２は、ＳＬＣモードおよびＭＬＣモードのいずれでもデータの書込みが可能な複数のブロックを含む。ブロック管理部１０２は、有効データを格納しないブロックをフリーブロックとして管理する。転記部は、ブロック管理部１０２が管理するフリーブロックの数が所定の閾値Ｔｂｆ以下である場合、有効データを格納する１つ以上の使用ブロックを転記元ブロックとして選択し、転記元ブロックに格納されている有効データをフリーブロックにＭＬＣモードで転記する。 （もっと読む）

【課題】データの信頼性を向上させた多値記憶セルを用いたメモリシステムを提供する。
【解決手段】メモリシステムは、ワード線、並びに、前記ワード線で選択され、異なる複数の物理量レベルによってデータを記憶する複数のメモリセルを有するセルアレイと、外部から入力された第１のデータを保持するレジスタと、前記レジスタに保持された第１のデータを第２のデータに変換してこの第２のデータを前記レジスタの第１のデータを保持する領域に上書きし、更に、前記レジスタに保持された第２のデータを前記メモリセルに記録する第３のデータに変換してこの第３のデータを前記レジスタの第２のデータを保持する領域に上書きするデータ変換部とを備えたことを特徴とする。 （もっと読む）

【課題】データリテンションの特性を向上しつつ消去動作や書き込み動作に要する時間を短縮する。
【解決手段】
不揮発性半導体記憶装置は、第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイを備える。制御回路は、複数のメモリセルに対して印加する電圧を制御する。制御回路は、複数のメモリセルに対し消去動作を実行する場合に、第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルを除いた第１書き込み領域のメモリセルに第１閾値電圧を与える一方、第２書き込み領域のメモリセル及び第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルに第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御する。 （もっと読む）

【課題】
不揮発性メモリブロックをソフトプログラムする方法を提供する。
【解決手段】
方法は、ビットを消去し、消去によって過消去されたビットを識別するステップを含む。過消去された第１サブセットのビットがソフトプログラムされる。この第１サブセットのビットのソフトプログラムの結果が測定される。この第１サブセットのビットのソフトプログラムの結果に基づいて複数の可能電圧条件から初期電圧条件を選択する。第２サブセットのビットのソフトプログラムの結果が測定される。ソフトプログラムが初期電圧条件を第２サブセットのビットに適用する。第２サブセットは、選択するステップの時に依然として過消去されているビットを含む。この結果、全てのビットを所望消去条件内に移行するのに必要なソフトプログラムを速やかに達成するように、第２サブセットにおけるソフトプログラムはより最良な点で始め得る。 （もっと読む）