不揮発性半導体記憶装置
【課題】データリテンションの特性を向上しつつ消去動作や書き込み動作に要する時間を短縮する。
【解決手段】
不揮発性半導体記憶装置は、第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイを備える。制御回路は、複数のメモリセルに対して印加する電圧を制御する。制御回路は、複数のメモリセルに対し消去動作を実行する場合に、第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルを除いた第１書き込み領域のメモリセルに第１閾値電圧を与える一方、第２書き込み領域のメモリセル及び第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルに第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御する。
【解決手段】
不揮発性半導体記憶装置は、第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイを備える。制御回路は、複数のメモリセルに対して印加する電圧を制御する。制御回路は、複数のメモリセルに対し消去動作を実行する場合に、第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルを除いた第１書き込み領域のメモリセルに第１閾値電圧を与える一方、第２書き込み領域のメモリセル及び第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルに第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５２５９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、データリテンションの特性を向上しつつ消去動作や書き込み動作に要する時間を短縮できる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の不揮発性半導体記憶装置は、第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイを備える。制御回路は、複数のメモリセルに対して印加する電圧を制御する。制御回路は、複数のメモリセルに対し消去動作を実行する場合に、第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルを除いた第１書き込み領域のメモリセルに第１閾値電圧を与える一方、第２書き込み領域のメモリセル及び第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルに第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【図２】図１に示すメモリセルアレイ１１の一部の概略斜視図である。
【図３】メモリセルアレイ１１の等価回路図である。
【図４】図３に示した回路構成を実現するメモリセルアレイ１１の積層構造について説明する。
【図５】図４の一部の拡大図である。
【図６】メモリストリングＭＳ中に定義される通常書き込み領域と高速書き込み領域を説明する概念図である。
【図７】通常書き込み領域、高速書き込み領域においてそれぞれ実行される消去動作を示す。
【図８】通常書き込み領域において実行される書き込み動作を示す。
【図９】高速書き込み領域において実行される書き込み動作を示す。
【図１０】高速書き込み領域において実行される書き込み動作を示す。
【図１１】１つのメモリセルＭＴｒに２ビットのデータを記憶させる場合において、通常書き込み領域、高速書き込み領域においてそれぞれ実行される消去動作を示す。
【図１２】１つのメモリセルＭＴｒに２ビットのデータを記憶させる場合において、通常書き込み領域において実行される書き込み動作を示す。
【図１３】１つのメモリセルＭＴｒに２ビットのデータを記憶させる場合において、高速書き込み領域において実行される書き込み動作を示す。
【図１４】１つのメモリセルＭＴｒに２ビットのデータを記憶させる場合において、高速書き込み領域において実行される書き込み動作を示す。
【図１５Ａ】第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。
【図１５Ｂ】第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。
【図１６】第２実施形態に係る不揮発性半導体記憶装置において、高速書き込み領域で実行される書き込み動作を示す。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【０００９】
［第１の実施の形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、データ回路・ページバッファ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、内部電圧発生回路１８、およびコアドライバ１９を備える。
【００１１】
メモリセルアレイ１１は、図２に示すように、カラム方向に延びた複数のビット線ＢＬと、ビット線ＢＬに交差するロウ方向に延びた複数のソース線ＣＥＬＳＲＣと、電気的に書き換え可能な複数のメモリセルＭＴｒを直列に接続されたメモリストリングＭＳを有する。メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリセルＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリセルＭＴｒは、積層方向にマトリクス状に配列されるとともに、積層方向に直交する水平方向にも配列される。積層方向に並ぶ複数個のメモリセルＭＴｒは直列接続され、メモリストリングＭＳを構成する。
【００１２】
メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。ドレイン側選択トランジスタＳＤＴｒの一端は、ビット線ＢＬに接続される。ソース側選択トランジスタＳＳＴｒの一端は、ソース線ＣＥＬＳＲＣに接続される。
【００１３】
ロウデコーダ１２は、図１に示すように、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、またコアドライバ１９から出力されるワード線制御信号や選択ゲート制御信号を受けて、メモリセルアレイ１１を制御する。データ回路・ページバッファ１３は、読み出し動作時にはメモリセルアレイ１１からデータを読み出し、ページバッファにデータを一時的に保持する。また、書き込み動作時にはチップ外部から書き込みデータがページバッファにロードされた後、ページバッファとデータ回路が連携して選択されたメモリセルにデータを書き込む。カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、データの入出力制御を行う。制御回路１５は、アドレス・コマンドレジスタ１７から読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する内部電圧発生回路１８を制御したり、ワード線やビット線制御の制御を司るコアドライバ１９を制御する。入出力回路１６は、コマンド・アドレス・データの入出力制御を行う。この不揮発性半導体記憶装置には、高速書き込み領域と通常書き込み領域が設けられており、それぞれの領域で行われる消去動作は、互いに異なっている。詳しくは後述する。
【００１４】
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリセルＭＴｒ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及びその周辺回路の等価回路図である。
【００１５】
メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に複数のメモリブロックＭＢに跨るように延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００１６】
メモリブロックＭＢは、図３に示すように、ロウ方向及びロウ方向と直交するカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。ロウ方向において一列に並ぶ複数のメモリユニットＭＵは、１つのサブブロックＳＢを構成する。
【００１７】
メモリストリングＭＳは、直列接続されたメモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒにて構成されている。メモリセルＭＴｒ０〜ＭＴｒ７は、積層方向に直列に接続されている。メモリセルＭＴｒ８〜ＭＴｒ１５も、同様に積層方向に直列に接続されている。メモリセルＭＴｒ０〜ＭＴｒ１５は、電荷蓄積層に電荷を蓄積させることで、情報を記憶する。
【００１８】
バックゲートトランジスタＢＴｒは、最下層のメモリセルＭＴｒ７とメモリセルＭＴｒ８との間に接続されている。従って、メモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリセルＭＴｒ０のソース）に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリセルＭＴｒ１５のドレイン）に接続されている。
【００１９】
メモリユニットＭＵにおいて、１つのメモリブロックＭＢ中のメモリセルＭＴｒ０のゲートは、ワード線ＷＬ０に共通接続されている。同様に、１つのメモリブロックＭＢ中のメモリセルＭＴｒ１〜ＭＴｒ１５のゲートは、ワード線ＷＬ１〜ＷＬ１５に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
【００２０】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。
【００２１】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＣＥＬＳＲＣに共通に接続されている。
【００２２】
次に、図４を参照して、図３に示した回路構成を実現するメモリセルアレイ１１の積層構造について説明する。図４は、第１実施形態に係るメモリセルアレイ１１の断面図であり、図５は、図４の一部の拡大図である。
【００２３】
メモリセルアレイ１１は、図４に示すように、基板２０、下層から順に、バックゲート層３０、メモリセル層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリセル層４０は、メモリセルＭＴｒ０〜ＭＴｒ１５として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＣＥＬＳＲＣ及びビット線ＢＬとして機能する。
【００２４】
バックゲート層３０は、図４に示すように、基板２０の上に絶縁層２１を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成されている。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆い且つ連結部４５Ｂの上面と同じ高さまで形成されている。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２５】
また、バックゲート層３０は、図４に示すように、バックゲート導電層３１を堀込むように形成されたバックゲート溝３２を有する。バックゲート溝３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲート溝３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成されている。
【００２６】
メモリセル層４０は、図４に示すように、積層方向に絶縁層４２を介して形成されたワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａ〜４１ｄは、ワード線ＷＬ０〜ＷＬ１５、及びメモリセルＭＴｒ０〜ＭＴｒ１５の制御ゲートとして機能する。ワード線導電層４１ａ〜４１ｄは、メモリブロックＭＢ毎に分断され、ロウ方向に対向する一対の櫛歯状に形成されている。あるいは、メモリユニットＭＵ毎に、ワード線ＷＬが独立に駆動になるよう、ワード線導電層４１ａ〜４１ｄも１つのメモリユニット毎に独立のコンタクトに接続されていてもよい。
ワード線導電層４１ａ〜４１ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成された部分を有する。ワード線導電層４１ａ〜４１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）あるいはポリサイドにて構成されている。
【００２７】
また、メモリセル層４０は、図４に示すように、ワード線導電層４１ａ〜４１ｄ、及び絶縁層４２を貫通するように形成されたメモリホール４３を有する。
【００２８】
メモリホール４３は、各バックゲート溝３２のカラム方向の両端近傍の位置に整合するように形成されている。メモリホール４３は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００２９】
また、上記バックゲートトランジスタ層３０及びメモリセル層４０は、図４に示すように、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリセルＭＴｒ０〜ＭＴｒ１５及びバックゲートトランジスタＢＴｒのボディとして機能する。
【００３０】
メモリゲート絶縁層４４は、図４に示すように、メモリホール４３、及びバックゲート溝３２に面する側面に、メモリセル間においても分断されず、連続的に形成されている。メモリゲート絶縁層４４は、図５に示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃにて構成されている。ブロック絶縁層４４ａは、メモリホール４３、及びバックゲート溝３２に面する側面に亘ってワード線導電層４１ａ〜４１ｄ及びバックゲート導電層３１と接するように形成されている。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａの側面に形成されている。電荷絶縁層４４ｂは、電荷を蓄積し、メモリセルＭＴｒ０〜ＭＴｒ１５のデータを保有するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂの側面に形成されている。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３１】
Ｕ字状半導体層４５は、図４に示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層４５は、図５に示すように、トンネル絶縁層４４ｃに接し且つバックゲート溝３２及びメモリホール４３を埋めるように形成されている。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３２】
上記メモリセル層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成されている。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成されている。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成されている。ワード線導電層４１ａ〜４１ｄは、ブロック絶縁層４４ａの側面を取り囲むように形成されている。なお、電荷蓄積層４４ｂは、ワード線導電層４１ａ〜４１ｄの側面だけでなく、それらの間の層間絶縁膜の側面にも形成され、柱状部４５ａの側面に上下方向に連続的に形成されている。ブロック絶縁層４４ａ、トンネル絶縁層４４ｃも同様である。
【００３３】
選択トランジスタ層５０は、図４に示すように、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲート電極として機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲート電極として機能する。
【００３４】
ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３５】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、ドレイン側導電層５１を貫通するように形成されている。ソース側ホール５４は、ソース側導電層５２を貫通するように形成されている。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成されている。
【００３６】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を有する。ドレイン側柱状半導体層５７は、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。ソース側柱状半導体層５８は、ソース側選択トランジスタＳＳＴｒのボディと機能する。
【００３７】
ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３に面する側面に形成されている。ソース側ゲート絶縁層５６は、ソース側ホール５４に面する側面に形成されている。ドレイン側ゲート絶縁層５５及びソース側ゲート絶縁層５６は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３８】
ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成されている。ソース側柱状半導体層５８は、ソース側ホール５４を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３９】
上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成されている。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成されている。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成されている。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成されている。
【００４０】
配線層６０は、図４に示すように、第１配線層６１、第２配線層６２、及びプラグ層６３を有する。第１配線層６１は、ソース線ＣＥＬＳＲＣとして機能する。第２配線層６２は、ビット線ＢＬとして機能する。
【００４１】
第１配線層６１は、図４に示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成されている。第１配線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１配線層６１は、タングステン（Ｗ）等の金属にて構成されている。
【００４２】
第２配線層６２は、図４に示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。第２配線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。第２配線層６２は、銅（Ｃｕ）、プラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。
【００４３】
この不揮発性半導体記憶装置では、メモリセルアレイ１１中において、通常書き込み領域と、高速書き込み領域とが定義されている。例えば図６に示すように、１メモリストリングＭＳ中で、ワード線ＷＬ０およびＷＬ１に沿ったメモリセルＭＣ０およびＭＣ１が高速書き込み領域（第１書込み領域）として定義され、ワード線ＷＬ２〜１５に沿ったメモリセルＭＣ２〜ＭＣ１５が通常書き込み領域（第２書き込み領域）として定義される。
【００４４】
図７〜図９は、両書き込み領域における消去動作、書き込み動作の違いを説明する概念図である。書き込み動作完了後においては、データ”１”（消去状態）を示す閾値電圧分布Ｅ’又はデータ”０”を示す閾値電圧分布Ａのいずれかが１つのメモリセルＭＣに与えられているものとする。閾値電圧分布Ｅ’は、消去動作により閾値電圧分布Ｅが得られた後、このような閾値電圧分布Ｅを有するメモリセルに対し弱い書き込み動作を行うことにより得られる分布である。すなわち、閾値電圧分布Ｅは、閾値電圧分布Ｅ’よりも低い分布である。
ここで、閾値電圧分布Ｅ’を与える必要性と、そのような閾値電圧分布Ｅ’を得るための制御方法について説明する。本実施の形態では、メモリセル構造の一例として、電荷蓄積層４４ｂがメモリストリングＭＳの長手方向のメモリセルＭＣ間でも分断されず繋がっているセルアレイ構造を挙げている。このようなセルアレイ構造において、あるメモリセルＭＴｒｉが消去動作を受けた後閾値電圧分布Ｅに維持され、これによりメモリセルＭＴｒｉの電荷蓄積層４４ｂにホール（正孔）がトラップされている一方、それに隣接するメモリセルＭＴｒｉ＋１が書き込み動作の対象とされ電荷蓄積層４４ｂに電子がトラップされている場合を考える。この場合、メモリセルＭＴｒｉ＋１の電荷蓄積層４４ｂにトラップされている電子は、隣接するメモリセルＭｔｒｉの電荷蓄積層４４ｂにトラップされたホールの影響を受けてメモリセルＭＴｒｉ側に引き寄せられメモリセルＭＴｒｉ＋１の電荷蓄積膜から抜け出し易くなる。その結果、書き込み状態にあったメモリセルＭＴｒｉ＋１の閾値電圧が低下しやすくなりデータリテンション特性の悪化に繋がる。そこで、このような現象を緩和する一つの対策として、書き込み状態のメモリセルＭＴｒｉ＋１に隣接するメモリセルＭＴｒｉ＋１の電荷蓄積膜にホールが存在しないようにすることが有効であると考えられる。すなわち、データを書き込んだメモリセルＭＴｒｉ＋１とメモリストリングＭＳの長手方向において隣接するメモリセルＭＴｒｉには、その電荷蓄積層４４ｂにホールが存在しない状態を保証する制御方法を採用する。ここで、メモリセルＭＴｒで、１ビット/セル（２値記憶セル）の記憶方式を実行する場合には、メモリセルＭＴｒは“１”と“０”の２状態のいずれかを保持する。また、２ビット／セル（４値記憶セル）の記憶方式を実行する場合には、メモリセルＭＴｒは“１１”／“１０”／“００”／“０１”の４状態のいずれかを保持する。いずれの記憶方式を実行する場合にも、複数の状態のうちのいずれか一つの状態、例えば最も低い閾値電圧分布を有する状態（例えば“１”状態または“１１”状態）を消去状態に設定するが、その消去状態のメモリセルの閾値電圧分布は、隣接メモリセルのデータリテンションを悪化させないような所定レベルに設定される。そのように制御された消去状態の分布を、以下では閾値電圧分布Ｅ’と称する。
以下に通常書き込み領域、高速書き込み領域のそれぞれにおける書き込み動作、消去動作の制御方法を説明する。通常書き込み領域のメモリセルと高速書き込み領域のメモリセルとが同等のデータリテンション特性をもつように、通常書き込み領域又は高速書き込み領域に存在するメモリセルＭＴｒｉにデータを書き終えた後には、メモリストリングＭＳの長手方向において隣接するメモリセルＭＴｒｉ＋１には閾値電圧分布Ｅ’分布以上の閾値電圧分布が与えられるよう、メモリセルＭＴｒ＋１の電圧印加が制御される。
【００４５】
この場合において、通常書き込み領域における消去動作では、閾値電圧分布Ａ及びＥ’を有するメモリセルの閾値電圧を、閾値電圧分布Ｅ’以下の閾値電圧分布Ｅに移行させる（図７の動作（１））。この積層型不揮発性メモリの消去動作は、セルソースＣＥＬＳＲＣに消去電圧Ｖｅｒａを印加し、ソース側選択ゲート線ＳＧＳのレベルを所定電圧に制御することによってＳＳＴｒのソース端でＧＩＤＬ（Gate Induced Drain Current）を引き起こし、そこで発生したホールによって柱状半導体層５８および５７を充電してメモリセルのチャネル側を消去電圧Ｖｅｒａに高める一方、制御ゲートには電圧Ｖｅｒａよりも低い電圧（例えば接地電圧Ｖｓｓ）を印加することにより行う。ここで、消去動作の単位は、前述した複数のメモリセルユニットＭＵからなるブロックＭＢとなり、これらを基本的にはほぼ同一の消去電圧Ｖｅｒａと選択ワード線電圧の関係で、同時に消去する。後述の書き込み動作で行うようなビット毎制御による個々のメモリセルの精細な制御ができないため、消去後の閾値電圧分布Ｅの分布幅は個々のメモリセルのばらつきを反映した広い分布幅となり、閾値電圧分布Ｅを狭い分布とすることが難しい。この消去動作後の閾値電圧分布Ｅは、データ“１”に相当するものであるが、データ“１”の分布として完成していない状態の分布と考えることができる。
【００４６】
一方、高速書き込み領域における消去動作では、動作（１）に加え、メモリセルの閾値電圧分布が、消去動作後の閾値電圧分布Ｅから、所定の正の値をもった閾値電圧分布Ｅ’に変わるよう弱書き込み動作（図７の動作（２））を行う。この正の閾値電圧分布Ｅ’は、前述の消去動作後の閾値電圧分布Ｅから弱い書きこみ動作を行って、閾値電圧分布Ｅを正方向に移動させて得られる分布である。この閾値電圧分布Ｅ’には、メモリセルの消去状態（データ”１”）が割り当てられており、これが消去状態の閾値電圧分布の完成形となる。閾値電圧分布Ｅ’の書き込み時間は、書き込み方法や閾値電圧分布幅の割り当てに依存するが、図７に示すような２値の動作であれば、ページ毎に３００μＳ程度かかる。したがって、(１)の消去動作自体に１．５ｍｓかかるとすると、消去時間の合計は、高速書き込み領域が２ページある場合には、２．４ｍｓ（=１．５ｍｓ＋（２＋１）＊３００ｕｓ）、１０ページある場合には、４．８ｍｓ（＝１．５ｍｓ+（１０＋１）＊３００ｕｓ）に達する。このように、消去動作に関しては、高速書き込み領域における消去時間は、通常書き込み領域における消去時間よりも長くなる。
【００４７】
通常書き込み領域における書き込み動作は、図８に示すような手順で行われる。書き込み動作の開始前においては、通常書き込み領域内（ＷＬ２〜１５）のメモリセルの殆どは、閾値電圧分布Ｅを有している。この状態から、データ”１”を書き込みたいメモリセルには、閾値電圧分布ＥからＥ’に移行させる書き込み動作を実行する（図８の動作（３）））一方、データ”０”を書き込みたいメモリセルには、閾値電圧分布Ｅから閾値電圧分布Ａに移行させる書き込み動作（図８の動作（４））を実行する。
【００４８】
ここで、図８は、１本の選択ワード線ＷＬ上にある複数のメモリセルの書き込みについて着目した図になっている。このようなデータ書き込みがメモリストリングＭＳの長手方向に隣接する複数のメモリセルに対して連続して行われる場合には問題ない。しかし、１本のワード線のみの書き込みであったり、連続したページ書込みの最後のページへの書き込みである場合には、選択メモリセルに隣接するセルの閾値電圧が閾値電圧分布Ｅとなることがある。前述のように、閾値電圧分布Ｅを書き込まれたメモリセルと、書き込み動作後の閾値電圧分布Ａ，Ｂ，Ｃを書き込まれたメモリセルとが隣接すると、データリテンション特性が悪化して信頼性上問題となる。したがって、上記の場合には、選択メモリセル自身の書き込みだけでなく、何らかの方法で、隣接メモリセルに閾値電圧分布Ｅ’を書き込む手段、制御があるものと仮定する。
【００４９】
一方、高速書き込み領域における書き込み動作は、図９に示すような手順で行われる。書き込み動作の開始前においては、高速書き込み領域内の全てのメモリセルは、閾値電圧分布Ｅよりも大きい閾値電圧分布Ｅ’を有している。この状態から、データ”１”を書き込みたいメモリセルでは、閾値電圧分布Ｅ’を維持するべく、書き込み禁止動作が行われる。一方、データ”０”を書き込みたいメモリセルには、閾値電圧分布Ｅ’から閾値電圧分布Ａに移行させる書き込み動作が実行される。データ”１”を書き込みたいメモリセルにおいて書き込みのための電圧印加動作が不要であるため、書き込み動作の速度は、図８の場合より図９の場合の方が速くなる。つまり、高速書き込み領域における書き込み動作は、通常書き込み領域における書き込み動作に比べ、得るべき閾値電圧分布の数が少ないため（前者は１個、後者は２個）、書き込みスピードがおよそ２倍程度向上する。
なお、メモリストリングＭＳへの書き込み動作は、従来のＮＡＮＤ型フラッシュメモリと同様に、ソース線ＣＥＬＳＲＣ側のメモリセルＭＣ０を最初に書き込みセルとして選択し、以下順にビット線ＢＬに近付く順に書き込みを実行するという順序で実行される。上記のように、１つのメモリセルに１ビットのデータを記憶する場合、１本のワード線ＷＬｉ（ｉ＝０〜１５）に沿った複数のメモリセルＭＣｉに記憶されるデータは、１ページを構成する。これら１つのページには、１つのページデータが割り当てられる。本実施の形態では、図１０に示すように、１本のメモリストリングＭＳ中の高速書き込み領域に対応するワード線ＷＬ０に沿った複数のメモリセルＭＣ０が、１つのページＰＡＧＥ０を構成する。同様に、ワード線ＷＬ１に沿った複数のメモリセルＭＣ１が、１つのページＰＡＧＥ１を構成する。高速書き込み領域のみ選択して書き込みを行う場合には、図１０に示すように、各メモリストリングＭＳ内での書き込み順に従いページ選択をしつつ、その後適宜アドレス入力を行って別のメモリストリングを選択して、同様に高速書き込み領域のページ選択を行う。
なお、ワード線ＷＬ２の沿った複数のメモリセルＭＣ２は、通常書き込み領域（ＷＬ２〜１５）内に存在し且つ高速書き込み領域（ＷＬ０〜１）に隣接するメモリセルである。このメモリセルＭＣ２は、他の通常書き込み領域内のメモリセルＭＣ３〜１５とは異なり（高速書き込み領域内のメモリセルＭＣ０、ＭＣ１と同様に）、消去動作時において、消去動作後に閾値電圧分布Ｅから閾値電圧分布Ｅ’への弱書き込み動作の対象とされる。通常書き込み領域でありながら消去動作時において閾値電圧分布Ｅ’を書き込む必要がある理由は、以下の通りである。高速書き込み領域においては、書き込み時にどのワード線を選択した場合においても、その隣のワード線に沿ったメモリセルにおいて閾値電圧分布ＥからＥ’への書き込みが必要ないようにすることが求められる。そのような書き込みが必要になると、高速書き込み領域における書き込み速度が低下してしまうからである。前述のように、データ書き込みを行ったメモリセルの隣のメモリセルは、データリテンション特性の改善のため、閾値電圧分布ＥでなくＥ’を有している必要がある。しかし、高速書き込み領域の端部のメモリセルＭＣｈｅに書き込みをする場合に、隣接する通常書き込み領域中のメモリセルＭＣｎｅが閾値電圧分布Ｅを有していると、このため高速書き込み領域のメモリセルＭＣｈｅへのデータ書き込みと共に、メモリセルＭＣｎｅでの閾値電圧分布ＥからＥ’への弱書き込み動作も必要になってしまう。これでは、高速書き込み領域での書き込み速度が低下してしまう。このため、メモリセルＭＣｎｅには、消去動作時において、閾値電圧分布ＥをＥ’に変える弱書き込み動作を実行している。
【００５０】
この高速書き込み領域のアドレス空間上の位置及び範囲は、この不揮発性記憶装置を利用するメモリーコントローラを含むメモリシステムの性能がもっとも向上するように設定される。よって、高速書き込み領域は、ブロックの中で、所定の１ページだけ（先頭ページ、最終ページ、あるいは所定のページ）でもよいし、所定ページ連続した領域（先頭ページから所定数、最終ページから所定数、あるいは所定ページから所定数）であってもよい。例えば、ブロックを消去する際に実際に消去動作を行わずに消去可能ブロックとしてフラグを書き込むメモリ制御方法がある。このように、データサイズは大きい必要はないが、所定のメモリアクセス情報を確実には速く書きこみたい場合に、上記先頭ページや最終ページに設定した小領域の高速書き込み領域が有効利用される。高速書き込み領域では、隣接セルの隣接セルも含めてあらかじめ閾値電圧分布Ｅ’が書き込まれているため、特にデータリテンション特性に関しては信頼性を満たし、かつ、書き込みが通常領域よりも速いメリットがある。
また、高速書き込み領域を所望のサイズにすることで、例えば、高いスループットで一時的にメモリセルアレイ内に書き込むデータバッファ領域として活用することができる。
【００５１】
図７〜図９では、１つのメモリセルに１ビット（２値）のデータが記憶される例を説明したが、１つのメモリセルに２ビット以上のデータを記憶させる場合にも、同様の動作が実行可能である。図１１〜図１３は、１つのメモリセルに２ビット（４値）のデータを記憶する場合における、通常書き込み領域と高速書き込み領域とにおける消去動作及び書き込み動作を概念的に示している。
書き込み動作完了後においては、閾値電圧分布Ｅ’、Ａ，Ｂ，Ｃのいずれかが１つのメモリセルに与えられる。閾値電圧分布Ｅ’が２ビットデータ”１１”（消去状態）に対応し、閾値電圧分布Ａ，Ｂ，Ｃがそれぞれ例えばデータ”１０”、”０１”、”００”に対応している。
【００５２】
この場合において、通常書き込み領域における消去動作では、図１１に示すように、閾値電圧分布Ｅ’、Ａ，Ｂ，またはＣを有するメモリセルの閾値電圧を、閾値電圧分布Ｅ’以下の閾値電圧分布Ｅとなるまで消去動作を実行する（図１１の動作（１））。一方、高速書き込み領域における消去動作では、動作（１）に加え、閾値電圧分布Ｅを所定の正の値を有する閾値電圧分布Ｅ’に移行させる弱書き込み動作（図１１の動作（２））を行う。
【００５３】
通常書き込み領域における書き込み動作は、図１２に示すような手順で行われる。書き込み動作の開始前においては、通常書き込み領域内の全てのメモリトランジスタは、閾値電圧分布Ｅ’以下の閾値電圧分布Ｅを有している。この状態から、データ”１１”を書き込みたいメモリセルには、閾値電圧分布ＥからＥ’に移行させる書き込み動作を実行する（図１２の動作（３）））。一方、データ”１０”、”０１”、及び”００”を書き込みたいメモリセルには、閾値電圧分布Ｅから閾値電圧分布Ａ，Ｂ，Ｃに移行させる書き込み動作（図１２の動作（４））を実行する。
【００５４】
一方、高速書き込み領域における書き込み動作は、図１３に示すような手順で行われる。書き込み動作の開始前においては、高速書き込み領域内の全てのメモリセルは、すでに閾値電圧分布Ｅ’を有している。この状態から、データ”１１”を書き込みたいメモリセルでは、閾値電圧分布Ｅ’を維持するべく、書き込み禁止動作が行われる。一方、データ”１０”、”０１”、及び”００”を書き込みたいメモリセルには、閾値電圧分布Ｅ’から閾値電圧分布Ａ，Ｂ，Ｃに移行させる書き込み動作が実行される。データ”１１”を書き込みたいメモリセルにおいて書き込みのための電圧印加動作が不要であるため、書き込み動作の速度は、図１２の場合より図１３の場合の方が速くなる。つまり、高速書き込み領域における書き込み動作は、通常書き込み領域における書き込み動作に比べ、得るべき閾値電圧分布の数が少ないため（前者は３個、後者は４個）、書き込みスピードがおよそ４／３倍程度向上する。
【００５５】
なお、図１２、図１３に示すような２ビット／セルの書き込み動作においては、１本のワード線ＷＬｉ（ｉ＝０〜１５）に沿った複数のメモリセルＭＣｉに記憶されるデータは、２ページを構成する。従って、図１２、図１３に示すような２ビット／セルの書き込み動作においては、図１４に示すように、１本のメモリストリングＭＳ中の高速書き込み領域に対応するワード線ＷＬ０に沿った複数のメモリセルＭＣ０が、２つのページＰＡＧＥ０，１を構成する。同様に、ワード線ＷＬ１に沿った複数のメモリセルＭＣ１が、２つのページＰＡＧＥ２、３を構成する。高速書き込み領域のみに連続して書き込み動作を実行する場合には、図１４に示すように、所望のブロックアドレスおよび所定の高速書き込み領域に対応するページアドレスを指定してアクセスする。
以上説明したように、本実施の形態によれば、１ビット／セル、２ビット／セルまたはそれ以上の多値記憶動作を行う積層型の不揮発性半導体記憶装置において、通常書き込み領域と閾値電圧制御の異なる高速書き込み領域を有することによって、データの信頼性を劣化させずに高速なデータ書き込みを行うことができる。
【００５６】
[第２の実施の形態]
次に、図１５Ａ及び図１５Ｂを参照して、第２の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１に示すのと同様である。ただし、この実施の形態では、図１５Ａに示すように、メモリストリングＭＳの一端とドレイン側選択トランジスタＳＤＴｒ又はソース側選択トランジスタＳＳＴｒとの間にダミーメモリセルＤＭＣＤ、ＤＭＣＳを更に備えている。ダミーメモリセルＤＭＣＤ、ＤＭＣＳは、いずれもメモリセルＭＣと同一の構造を有しているが、データの記憶には用いられない。そのゲートにはダミーワード線ＷＬＤＤ，ＷＬＤＳが接続されている。その他は、第１の実施の形態と同様である。
また、図１５Ｂに示すように、バックゲートトランジスタＢＴｒのドレイン側とソース側の隣接セルがそれぞれダミーメモリセルＤＭＣＢＤ、ＤＭＣＢＳとなって、そのゲートにはそれぞれダミーワード線ＷＬＢＤ、ＷＬＢＳが接続される構成となってもよい。これらのダミーセルもメモリセルと同一の構造を有しているが、データの記憶には用いられないものとする。
ダミーメモリセルＤＭＣＤ、ＤＭＣＳ、ＤＭＣＢＤ，ＤＭＣＢＳは、消去パルス印加動作時において、データを記憶するメモリセルと同様の消去バイアス、または、データを記憶するメモリセルの消去動作のために最適化された所定のバイアス印加を受けて閾値電圧が消去動作後の閾値電圧分布Ｅと同程度までに低下する可能性があるが、高速書き込み領域と同様に、消去動作中に弱書き込み動作が行われて、閾値電圧が分布Ｅ’と同程度になるように制御される。これにより、ダミーセルトランジスタＤＭＣＤ、ＤＭＣＳ、ＤＭＣＢＤ，ＤＭＣＢＳの電荷蓄積膜には、ホールがほとんど存在しない状態に制御されることになる。このようにすることにより、ダミーセルトランジスタの電荷蓄積膜に保持されたホールが流出して隣接するメモリセルＭＣの電荷蓄積膜に保持された電子と打ち消しあうことがなくなり、ダミーセルをメモリユニット内に挿入した場合においても、データ記憶用のメモリセルのデータリテンションの特性を向上させることができる。
【００５７】
[第３の実施の形態]
次に、図１６を参照して、第３の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１に示すのと同様である。また、この実施の形態では、第２の実施の形態と同様のダミーメモリセルＤＭＣＤ、ＤＭＣＳ、および、ＤＭＣＢＤ，ＤＭＣＢＳを備えている。
この第３の実施の形態の特徴は、消去動作時における最小単位が、メモリブロックよりも小さいサブブロックとされている点である。そして、サブブロック単位での消去動作に対応して、高速書き込み領域の配置が前述の実施の形態とは異なっている。
【００５８】
第１及び第２の実施の形態では、一つのメモリブロックが消去単位であることを前提としていたが、図１６に示す第３の実施の形態では、４個のサブブロックＳＢ０〜ＳＢ３のいずれかが最小消去単位として選択可能とされるものとする。また、図１６において、同じワード線ＷＬｉの符号が与えられているものは、配線の共有化によって物理的に直接接続された状態となっているか、もしくは共有はされないが電気的に接続されているものとする。
【００５９】
選択ゲート線については、図１６においては、サブブロックＳＢ０〜３の各々が固有のドレイン側選択ゲート線ＳＧＤ＿０〜３、ソース側選択ゲート線ＳＧＳ（ＳＧＳ＿０〜３）を有し、独立に制御が可能な構成とされている。しかし、これに限らずサブブロックＳＢ０〜３で同一の選択ゲート線ＳＧＤ、ＳＧＳを共有し、回路の制御方法によって、各サブブロックを個別制御とすることも共通制御とすることも可能なように構成してもよい。
【００６０】
本実施の形態において、４個のサブブロックＳＢ０〜３を同時に消去するためには、例えばソース側選択ゲート線ＳＧＳ＿０〜３に消去のためのＧＩＤＬ電流を引き起こす所定電位が同時に印加されることが必要となる。消去動作時において、そのような構成や制御方法によって、複数のサブブロックＳＢ＿０〜３に共通の消去バイアスが印加されると、４個のサブブロックを同時に消去することができる。
【００６１】
サブブロックＳＢを最小消去単位とする場合、サブブロック単位の消去動作に最適なページアドレス割り当てがあり、高速書き込み領域もそのページアドレスの割り当てに沿ったものであることが望ましい。このとき、ＮＡＮＤストリング型構造をもつメモリセルの書込み特性について考えると、主に２種類の書き込みディスターブがある。一つは、選択されたＮＡＮＤストリングの中の非選択メモリセルにおける書き込みパス電圧ＶＰＡＳＳによるストレスであり、もう一つは、書き込み動作時に選択された選択メモリセルが書き込み禁止状態（”１”書き込み）になった場合のストレスである。
【００６２】
第１の書き込みディスターブは、次のようにして生じる。まず、データ書き込みのためにビット線ＢＬに電圧（例えば０Ｖ）が印加される。そして、この０Ｖを選択メモリセルのチャネルに転送するため、ＮＡＮＤストリング内の非選択メモリセルの制御ゲートには、書き込みパス電圧ＶＰＡＳＳ（例えば１０Ｖ）が印加される。第１の書き込みディスターブは、書き込みパス電圧ＶＰＡＳＳとチャネルに印加される電圧０Ｖとにより生じる。
また、第２の書き込みディスターブは、次のようにして生じる。選択メモリセルが最初から書き込み禁止状態であるか、書き込み動作の途中から書き込み状態から書き込み禁止状態に切り替えられる場合に、選択メモリセルの制御ゲートには、書き込み電圧ＶＰＧＭ（例えば２０Ｖ）が印加される。選択されたＮＡＮＤストリングのチャネルは、例えば電源電圧Ｖｄｄまで充電された後、ドレイン側選択ゲートトランジスタＳＤＴｒがカットオフされることにより、フローティング状態となる。選択されたＮＡＮＤストリング内の非選択ワード線に書き込みパス電圧ＶＰＡＳＳが印加されると、この電圧ＶＰＡＳＳによって、フローティング状態であるチャネルの電位が上昇する。この電位の上昇により、書き込みディスターブが引き起こされ得る。
第１、第２の書き込みディスターブともに書込みパス電圧ＶＰＡＳＳの最適化が必要であり、第１の書き込みディスターブにより、書き込みパス電圧ＶＰＡＳＳの上限値が決定され、第２の書き込みディスターブにより、書き込みパス電圧ＶＰＡＳＳの下限値が決定される。
更に、書き込みディスターブは、ＮＡＮＤストリング内のデータの書き込み状態によっても特性が大きく変わる。書き込み禁止状態のＮＡＮＤストリングにおける第２の書き込みディスターブを考慮すると、ＮＡＮＤストリング内のチャネル電位を効率よく、できるだけ高く上昇させることが望ましい。そのためには、書込み電圧Ｖｐｇｍがワード線に印加される場合に、できるだけ多くのメモリセルが消去状態にあることが望ましい。なぜなら、セルの閾値電圧が低いほど、非選択ワード線を書き込みパス電圧ＶＰＡＳＳに立ち上げる際に、非選択ワード線の電位が低い状態からチャネル電位に作用して大きなカップリングを与えられるからである。したがって、ＮＡＮＤストリング内にデータが書き込まれてしまってから、延々と書き込みストレスが印加され続ける状態は、書き込みディスターブの観点で好ましくない。
【００６３】
本実施の形態においては、１本のワード線ＷＬが複数のサブブロックＳＢ間で共有され、あるいは、ワード線ＷＬは複数のサブブロックＳＢ間で共有されないがそれぞれのワード線ＷＬが電気的に同電位となる制御が行われる場合を想定している。上記の書き込みディスターブの観点で望ましいページ割り当てを考えると、複数のサブブロック（ＮＡＮＤストリング）の書き込みが同程度に進行していくことが望ましい。
すなわち、本実施の形態における書き込み動作では、図１６に示すように、メモリブロックＭＢ中の複数のサブブロックＳＢ０〜３の各々のワード線ＷＬ０に沿ったメモリセルＭＣ０が、サブブロック番号の若い順（ＳＢ０→ＳＢ１→ＳＢ２→ＳＢ３）に書き込まれる。全てのサブブロックＳＢにおいてワード線ＷＬ０への書き込みが終了したら、次は各サブブロックＳＢ０〜３のワード線ＷＬ１に沿ったメモリセルＭＣ１が、サブブロック番号の若い順に書き込まれていく。以後、同様にして、書き込みが進められる。
【００６４】
上記の説明は、最小消去単位がサブブロックＳＢにより構成され、かつ、複数のサブブロックＳＢ中でワード線ＷＬが共有されるか、或いは共有はされないが同時に駆動される場合におけるページアドレスの割り当て、及びび書き込み順に関する基本的な考え方を説明したものである。そこで、高速書き込み領域は、割り当てられたページアドレスを考慮して、メモリシステムの性能が最も向上するように設定すればよい。消去ブロックの先頭ページから所定の連続ページを高速書き込み領域に設定する場合、例えば、図１６に示すとおり、サブブロックＳＢ０のＷＬ０からＳＢ３のＷＬ１を高速書き込み領域と定義することができる。
１つのメモリセルに複数ビットのデータを記憶する場合にも、多値記憶になることによる論理ページの増加分を考慮しながら同様にしてページアドレスを割り当てることができる。
【００６５】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６６】
例えば、上記の実施の形態では、１メモリストリング中で、電荷蓄積膜がメモリセル間でも分断されず連続して形成されるものの例として、半導体層がＵ字型の積層型メモリセルアレイを説明したが、本発明はこれに限定されるものではない。例えば、１メモリストリング中で、複数のメモリセルが半導体基板に垂直な積層方向に一直線状に配列されたＩ字型の積層型メモリセルも、本発明とその均等の範囲に含まれ得る。また、全てのメモリセルが半導体基板上に形成された平面型のメモリセルアレイであっても、電荷蓄積層が同様にメモリセル間でも分断されず連続的に形成されているものである場合には、本発明が適用され得る。
【００６７】
また、上記の実施の形態では、通常書き込み領域に対する書き込み動作において、消去状態を維持すべき全てのメモリセルに対し閾値電圧分布ＥからＥ’に移行させる弱書き込み動作を行っている。しかし、必ずしもこの弱書き込み動作（Ｅ→Ｅ’）を全てのメモリセルについて実行する必要はない。例えば、あるメモリセルが消去状態を維持すべきメモリセルＭＣｃがあり、そのメモリセルＭＣｃに隣接するメモリセルも消去状態を維持すべきトランジスタである場合を考える。この場合には、そのメモリセルＭＣｃに対しては弱書き込み動作を実行せず、閾値電圧分布Ｅのまま維持してもよい。すなわち、弱書き込み動作は、閾値電圧分布Ａ，Ｂ、またはＣまで書き込まれるメモリセルに隣接し、且つ消去状態を維持すべきメモリセルにのみ実行することも可能である。
【符号の説明】
【００６８】
ＭＳ…メモリストリング、 ＭＴｒ、ＭＴｒ１〜ＭＴｒ８…メモリセル、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 ２０…基板、 ３０…バックゲート層、 ４０…メモリセル層、 ５０…選択トランジスタ層、 ６０…配線層。
【技術分野】
【０００１】
本実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５２５９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、データリテンションの特性を向上しつつ消去動作や書き込み動作に要する時間を短縮できる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の不揮発性半導体記憶装置は、第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイを備える。制御回路は、複数のメモリセルに対して印加する電圧を制御する。制御回路は、複数のメモリセルに対し消去動作を実行する場合に、第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルを除いた第１書き込み領域のメモリセルに第１閾値電圧を与える一方、第２書き込み領域のメモリセル及び第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルに第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御する。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【図２】図１に示すメモリセルアレイ１１の一部の概略斜視図である。
【図３】メモリセルアレイ１１の等価回路図である。
【図４】図３に示した回路構成を実現するメモリセルアレイ１１の積層構造について説明する。
【図５】図４の一部の拡大図である。
【図６】メモリストリングＭＳ中に定義される通常書き込み領域と高速書き込み領域を説明する概念図である。
【図７】通常書き込み領域、高速書き込み領域においてそれぞれ実行される消去動作を示す。
【図８】通常書き込み領域において実行される書き込み動作を示す。
【図９】高速書き込み領域において実行される書き込み動作を示す。
【図１０】高速書き込み領域において実行される書き込み動作を示す。
【図１１】１つのメモリセルＭＴｒに２ビットのデータを記憶させる場合において、通常書き込み領域、高速書き込み領域においてそれぞれ実行される消去動作を示す。
【図１２】１つのメモリセルＭＴｒに２ビットのデータを記憶させる場合において、通常書き込み領域において実行される書き込み動作を示す。
【図１３】１つのメモリセルＭＴｒに２ビットのデータを記憶させる場合において、高速書き込み領域において実行される書き込み動作を示す。
【図１４】１つのメモリセルＭＴｒに２ビットのデータを記憶させる場合において、高速書き込み領域において実行される書き込み動作を示す。
【図１５Ａ】第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。
【図１５Ｂ】第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。
【図１６】第２実施形態に係る不揮発性半導体記憶装置において、高速書き込み領域で実行される書き込み動作を示す。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【０００９】
［第１の実施の形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、データ回路・ページバッファ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、内部電圧発生回路１８、およびコアドライバ１９を備える。
【００１１】
メモリセルアレイ１１は、図２に示すように、カラム方向に延びた複数のビット線ＢＬと、ビット線ＢＬに交差するロウ方向に延びた複数のソース線ＣＥＬＳＲＣと、電気的に書き換え可能な複数のメモリセルＭＴｒを直列に接続されたメモリストリングＭＳを有する。メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリセルＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリセルＭＴｒは、積層方向にマトリクス状に配列されるとともに、積層方向に直交する水平方向にも配列される。積層方向に並ぶ複数個のメモリセルＭＴｒは直列接続され、メモリストリングＭＳを構成する。
【００１２】
メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。ドレイン側選択トランジスタＳＤＴｒの一端は、ビット線ＢＬに接続される。ソース側選択トランジスタＳＳＴｒの一端は、ソース線ＣＥＬＳＲＣに接続される。
【００１３】
ロウデコーダ１２は、図１に示すように、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、またコアドライバ１９から出力されるワード線制御信号や選択ゲート制御信号を受けて、メモリセルアレイ１１を制御する。データ回路・ページバッファ１３は、読み出し動作時にはメモリセルアレイ１１からデータを読み出し、ページバッファにデータを一時的に保持する。また、書き込み動作時にはチップ外部から書き込みデータがページバッファにロードされた後、ページバッファとデータ回路が連携して選択されたメモリセルにデータを書き込む。カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、データの入出力制御を行う。制御回路１５は、アドレス・コマンドレジスタ１７から読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する内部電圧発生回路１８を制御したり、ワード線やビット線制御の制御を司るコアドライバ１９を制御する。入出力回路１６は、コマンド・アドレス・データの入出力制御を行う。この不揮発性半導体記憶装置には、高速書き込み領域と通常書き込み領域が設けられており、それぞれの領域で行われる消去動作は、互いに異なっている。詳しくは後述する。
【００１４】
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリセルＭＴｒ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及びその周辺回路の等価回路図である。
【００１５】
メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に複数のメモリブロックＭＢに跨るように延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００１６】
メモリブロックＭＢは、図３に示すように、ロウ方向及びロウ方向と直交するカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。ロウ方向において一列に並ぶ複数のメモリユニットＭＵは、１つのサブブロックＳＢを構成する。
【００１７】
メモリストリングＭＳは、直列接続されたメモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒにて構成されている。メモリセルＭＴｒ０〜ＭＴｒ７は、積層方向に直列に接続されている。メモリセルＭＴｒ８〜ＭＴｒ１５も、同様に積層方向に直列に接続されている。メモリセルＭＴｒ０〜ＭＴｒ１５は、電荷蓄積層に電荷を蓄積させることで、情報を記憶する。
【００１８】
バックゲートトランジスタＢＴｒは、最下層のメモリセルＭＴｒ７とメモリセルＭＴｒ８との間に接続されている。従って、メモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリセルＭＴｒ０のソース）に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリセルＭＴｒ１５のドレイン）に接続されている。
【００１９】
メモリユニットＭＵにおいて、１つのメモリブロックＭＢ中のメモリセルＭＴｒ０のゲートは、ワード線ＷＬ０に共通接続されている。同様に、１つのメモリブロックＭＢ中のメモリセルＭＴｒ１〜ＭＴｒ１５のゲートは、ワード線ＷＬ１〜ＷＬ１５に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
【００２０】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。
【００２１】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＣＥＬＳＲＣに共通に接続されている。
【００２２】
次に、図４を参照して、図３に示した回路構成を実現するメモリセルアレイ１１の積層構造について説明する。図４は、第１実施形態に係るメモリセルアレイ１１の断面図であり、図５は、図４の一部の拡大図である。
【００２３】
メモリセルアレイ１１は、図４に示すように、基板２０、下層から順に、バックゲート層３０、メモリセル層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリセル層４０は、メモリセルＭＴｒ０〜ＭＴｒ１５として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＣＥＬＳＲＣ及びビット線ＢＬとして機能する。
【００２４】
バックゲート層３０は、図４に示すように、基板２０の上に絶縁層２１を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成されている。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆い且つ連結部４５Ｂの上面と同じ高さまで形成されている。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２５】
また、バックゲート層３０は、図４に示すように、バックゲート導電層３１を堀込むように形成されたバックゲート溝３２を有する。バックゲート溝３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲート溝３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成されている。
【００２６】
メモリセル層４０は、図４に示すように、積層方向に絶縁層４２を介して形成されたワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａ〜４１ｄは、ワード線ＷＬ０〜ＷＬ１５、及びメモリセルＭＴｒ０〜ＭＴｒ１５の制御ゲートとして機能する。ワード線導電層４１ａ〜４１ｄは、メモリブロックＭＢ毎に分断され、ロウ方向に対向する一対の櫛歯状に形成されている。あるいは、メモリユニットＭＵ毎に、ワード線ＷＬが独立に駆動になるよう、ワード線導電層４１ａ〜４１ｄも１つのメモリユニット毎に独立のコンタクトに接続されていてもよい。
ワード線導電層４１ａ〜４１ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成された部分を有する。ワード線導電層４１ａ〜４１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）あるいはポリサイドにて構成されている。
【００２７】
また、メモリセル層４０は、図４に示すように、ワード線導電層４１ａ〜４１ｄ、及び絶縁層４２を貫通するように形成されたメモリホール４３を有する。
【００２８】
メモリホール４３は、各バックゲート溝３２のカラム方向の両端近傍の位置に整合するように形成されている。メモリホール４３は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００２９】
また、上記バックゲートトランジスタ層３０及びメモリセル層４０は、図４に示すように、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリセルＭＴｒ０〜ＭＴｒ１５及びバックゲートトランジスタＢＴｒのボディとして機能する。
【００３０】
メモリゲート絶縁層４４は、図４に示すように、メモリホール４３、及びバックゲート溝３２に面する側面に、メモリセル間においても分断されず、連続的に形成されている。メモリゲート絶縁層４４は、図５に示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃにて構成されている。ブロック絶縁層４４ａは、メモリホール４３、及びバックゲート溝３２に面する側面に亘ってワード線導電層４１ａ〜４１ｄ及びバックゲート導電層３１と接するように形成されている。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａの側面に形成されている。電荷絶縁層４４ｂは、電荷を蓄積し、メモリセルＭＴｒ０〜ＭＴｒ１５のデータを保有するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂの側面に形成されている。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３１】
Ｕ字状半導体層４５は、図４に示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層４５は、図５に示すように、トンネル絶縁層４４ｃに接し且つバックゲート溝３２及びメモリホール４３を埋めるように形成されている。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３２】
上記メモリセル層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成されている。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成されている。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成されている。ワード線導電層４１ａ〜４１ｄは、ブロック絶縁層４４ａの側面を取り囲むように形成されている。なお、電荷蓄積層４４ｂは、ワード線導電層４１ａ〜４１ｄの側面だけでなく、それらの間の層間絶縁膜の側面にも形成され、柱状部４５ａの側面に上下方向に連続的に形成されている。ブロック絶縁層４４ａ、トンネル絶縁層４４ｃも同様である。
【００３３】
選択トランジスタ層５０は、図４に示すように、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲート電極として機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲート電極として機能する。
【００３４】
ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３５】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、ドレイン側導電層５１を貫通するように形成されている。ソース側ホール５４は、ソース側導電層５２を貫通するように形成されている。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成されている。
【００３６】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を有する。ドレイン側柱状半導体層５７は、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。ソース側柱状半導体層５８は、ソース側選択トランジスタＳＳＴｒのボディと機能する。
【００３７】
ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３に面する側面に形成されている。ソース側ゲート絶縁層５６は、ソース側ホール５４に面する側面に形成されている。ドレイン側ゲート絶縁層５５及びソース側ゲート絶縁層５６は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３８】
ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成されている。ソース側柱状半導体層５８は、ソース側ホール５４を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３９】
上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成されている。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成されている。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成されている。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成されている。
【００４０】
配線層６０は、図４に示すように、第１配線層６１、第２配線層６２、及びプラグ層６３を有する。第１配線層６１は、ソース線ＣＥＬＳＲＣとして機能する。第２配線層６２は、ビット線ＢＬとして機能する。
【００４１】
第１配線層６１は、図４に示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成されている。第１配線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１配線層６１は、タングステン（Ｗ）等の金属にて構成されている。
【００４２】
第２配線層６２は、図４に示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。第２配線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。第２配線層６２は、銅（Ｃｕ）、プラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。
【００４３】
この不揮発性半導体記憶装置では、メモリセルアレイ１１中において、通常書き込み領域と、高速書き込み領域とが定義されている。例えば図６に示すように、１メモリストリングＭＳ中で、ワード線ＷＬ０およびＷＬ１に沿ったメモリセルＭＣ０およびＭＣ１が高速書き込み領域（第１書込み領域）として定義され、ワード線ＷＬ２〜１５に沿ったメモリセルＭＣ２〜ＭＣ１５が通常書き込み領域（第２書き込み領域）として定義される。
【００４４】
図７〜図９は、両書き込み領域における消去動作、書き込み動作の違いを説明する概念図である。書き込み動作完了後においては、データ”１”（消去状態）を示す閾値電圧分布Ｅ’又はデータ”０”を示す閾値電圧分布Ａのいずれかが１つのメモリセルＭＣに与えられているものとする。閾値電圧分布Ｅ’は、消去動作により閾値電圧分布Ｅが得られた後、このような閾値電圧分布Ｅを有するメモリセルに対し弱い書き込み動作を行うことにより得られる分布である。すなわち、閾値電圧分布Ｅは、閾値電圧分布Ｅ’よりも低い分布である。
ここで、閾値電圧分布Ｅ’を与える必要性と、そのような閾値電圧分布Ｅ’を得るための制御方法について説明する。本実施の形態では、メモリセル構造の一例として、電荷蓄積層４４ｂがメモリストリングＭＳの長手方向のメモリセルＭＣ間でも分断されず繋がっているセルアレイ構造を挙げている。このようなセルアレイ構造において、あるメモリセルＭＴｒｉが消去動作を受けた後閾値電圧分布Ｅに維持され、これによりメモリセルＭＴｒｉの電荷蓄積層４４ｂにホール（正孔）がトラップされている一方、それに隣接するメモリセルＭＴｒｉ＋１が書き込み動作の対象とされ電荷蓄積層４４ｂに電子がトラップされている場合を考える。この場合、メモリセルＭＴｒｉ＋１の電荷蓄積層４４ｂにトラップされている電子は、隣接するメモリセルＭｔｒｉの電荷蓄積層４４ｂにトラップされたホールの影響を受けてメモリセルＭＴｒｉ側に引き寄せられメモリセルＭＴｒｉ＋１の電荷蓄積膜から抜け出し易くなる。その結果、書き込み状態にあったメモリセルＭＴｒｉ＋１の閾値電圧が低下しやすくなりデータリテンション特性の悪化に繋がる。そこで、このような現象を緩和する一つの対策として、書き込み状態のメモリセルＭＴｒｉ＋１に隣接するメモリセルＭＴｒｉ＋１の電荷蓄積膜にホールが存在しないようにすることが有効であると考えられる。すなわち、データを書き込んだメモリセルＭＴｒｉ＋１とメモリストリングＭＳの長手方向において隣接するメモリセルＭＴｒｉには、その電荷蓄積層４４ｂにホールが存在しない状態を保証する制御方法を採用する。ここで、メモリセルＭＴｒで、１ビット/セル（２値記憶セル）の記憶方式を実行する場合には、メモリセルＭＴｒは“１”と“０”の２状態のいずれかを保持する。また、２ビット／セル（４値記憶セル）の記憶方式を実行する場合には、メモリセルＭＴｒは“１１”／“１０”／“００”／“０１”の４状態のいずれかを保持する。いずれの記憶方式を実行する場合にも、複数の状態のうちのいずれか一つの状態、例えば最も低い閾値電圧分布を有する状態（例えば“１”状態または“１１”状態）を消去状態に設定するが、その消去状態のメモリセルの閾値電圧分布は、隣接メモリセルのデータリテンションを悪化させないような所定レベルに設定される。そのように制御された消去状態の分布を、以下では閾値電圧分布Ｅ’と称する。
以下に通常書き込み領域、高速書き込み領域のそれぞれにおける書き込み動作、消去動作の制御方法を説明する。通常書き込み領域のメモリセルと高速書き込み領域のメモリセルとが同等のデータリテンション特性をもつように、通常書き込み領域又は高速書き込み領域に存在するメモリセルＭＴｒｉにデータを書き終えた後には、メモリストリングＭＳの長手方向において隣接するメモリセルＭＴｒｉ＋１には閾値電圧分布Ｅ’分布以上の閾値電圧分布が与えられるよう、メモリセルＭＴｒ＋１の電圧印加が制御される。
【００４５】
この場合において、通常書き込み領域における消去動作では、閾値電圧分布Ａ及びＥ’を有するメモリセルの閾値電圧を、閾値電圧分布Ｅ’以下の閾値電圧分布Ｅに移行させる（図７の動作（１））。この積層型不揮発性メモリの消去動作は、セルソースＣＥＬＳＲＣに消去電圧Ｖｅｒａを印加し、ソース側選択ゲート線ＳＧＳのレベルを所定電圧に制御することによってＳＳＴｒのソース端でＧＩＤＬ（Gate Induced Drain Current）を引き起こし、そこで発生したホールによって柱状半導体層５８および５７を充電してメモリセルのチャネル側を消去電圧Ｖｅｒａに高める一方、制御ゲートには電圧Ｖｅｒａよりも低い電圧（例えば接地電圧Ｖｓｓ）を印加することにより行う。ここで、消去動作の単位は、前述した複数のメモリセルユニットＭＵからなるブロックＭＢとなり、これらを基本的にはほぼ同一の消去電圧Ｖｅｒａと選択ワード線電圧の関係で、同時に消去する。後述の書き込み動作で行うようなビット毎制御による個々のメモリセルの精細な制御ができないため、消去後の閾値電圧分布Ｅの分布幅は個々のメモリセルのばらつきを反映した広い分布幅となり、閾値電圧分布Ｅを狭い分布とすることが難しい。この消去動作後の閾値電圧分布Ｅは、データ“１”に相当するものであるが、データ“１”の分布として完成していない状態の分布と考えることができる。
【００４６】
一方、高速書き込み領域における消去動作では、動作（１）に加え、メモリセルの閾値電圧分布が、消去動作後の閾値電圧分布Ｅから、所定の正の値をもった閾値電圧分布Ｅ’に変わるよう弱書き込み動作（図７の動作（２））を行う。この正の閾値電圧分布Ｅ’は、前述の消去動作後の閾値電圧分布Ｅから弱い書きこみ動作を行って、閾値電圧分布Ｅを正方向に移動させて得られる分布である。この閾値電圧分布Ｅ’には、メモリセルの消去状態（データ”１”）が割り当てられており、これが消去状態の閾値電圧分布の完成形となる。閾値電圧分布Ｅ’の書き込み時間は、書き込み方法や閾値電圧分布幅の割り当てに依存するが、図７に示すような２値の動作であれば、ページ毎に３００μＳ程度かかる。したがって、(１)の消去動作自体に１．５ｍｓかかるとすると、消去時間の合計は、高速書き込み領域が２ページある場合には、２．４ｍｓ（=１．５ｍｓ＋（２＋１）＊３００ｕｓ）、１０ページある場合には、４．８ｍｓ（＝１．５ｍｓ+（１０＋１）＊３００ｕｓ）に達する。このように、消去動作に関しては、高速書き込み領域における消去時間は、通常書き込み領域における消去時間よりも長くなる。
【００４７】
通常書き込み領域における書き込み動作は、図８に示すような手順で行われる。書き込み動作の開始前においては、通常書き込み領域内（ＷＬ２〜１５）のメモリセルの殆どは、閾値電圧分布Ｅを有している。この状態から、データ”１”を書き込みたいメモリセルには、閾値電圧分布ＥからＥ’に移行させる書き込み動作を実行する（図８の動作（３）））一方、データ”０”を書き込みたいメモリセルには、閾値電圧分布Ｅから閾値電圧分布Ａに移行させる書き込み動作（図８の動作（４））を実行する。
【００４８】
ここで、図８は、１本の選択ワード線ＷＬ上にある複数のメモリセルの書き込みについて着目した図になっている。このようなデータ書き込みがメモリストリングＭＳの長手方向に隣接する複数のメモリセルに対して連続して行われる場合には問題ない。しかし、１本のワード線のみの書き込みであったり、連続したページ書込みの最後のページへの書き込みである場合には、選択メモリセルに隣接するセルの閾値電圧が閾値電圧分布Ｅとなることがある。前述のように、閾値電圧分布Ｅを書き込まれたメモリセルと、書き込み動作後の閾値電圧分布Ａ，Ｂ，Ｃを書き込まれたメモリセルとが隣接すると、データリテンション特性が悪化して信頼性上問題となる。したがって、上記の場合には、選択メモリセル自身の書き込みだけでなく、何らかの方法で、隣接メモリセルに閾値電圧分布Ｅ’を書き込む手段、制御があるものと仮定する。
【００４９】
一方、高速書き込み領域における書き込み動作は、図９に示すような手順で行われる。書き込み動作の開始前においては、高速書き込み領域内の全てのメモリセルは、閾値電圧分布Ｅよりも大きい閾値電圧分布Ｅ’を有している。この状態から、データ”１”を書き込みたいメモリセルでは、閾値電圧分布Ｅ’を維持するべく、書き込み禁止動作が行われる。一方、データ”０”を書き込みたいメモリセルには、閾値電圧分布Ｅ’から閾値電圧分布Ａに移行させる書き込み動作が実行される。データ”１”を書き込みたいメモリセルにおいて書き込みのための電圧印加動作が不要であるため、書き込み動作の速度は、図８の場合より図９の場合の方が速くなる。つまり、高速書き込み領域における書き込み動作は、通常書き込み領域における書き込み動作に比べ、得るべき閾値電圧分布の数が少ないため（前者は１個、後者は２個）、書き込みスピードがおよそ２倍程度向上する。
なお、メモリストリングＭＳへの書き込み動作は、従来のＮＡＮＤ型フラッシュメモリと同様に、ソース線ＣＥＬＳＲＣ側のメモリセルＭＣ０を最初に書き込みセルとして選択し、以下順にビット線ＢＬに近付く順に書き込みを実行するという順序で実行される。上記のように、１つのメモリセルに１ビットのデータを記憶する場合、１本のワード線ＷＬｉ（ｉ＝０〜１５）に沿った複数のメモリセルＭＣｉに記憶されるデータは、１ページを構成する。これら１つのページには、１つのページデータが割り当てられる。本実施の形態では、図１０に示すように、１本のメモリストリングＭＳ中の高速書き込み領域に対応するワード線ＷＬ０に沿った複数のメモリセルＭＣ０が、１つのページＰＡＧＥ０を構成する。同様に、ワード線ＷＬ１に沿った複数のメモリセルＭＣ１が、１つのページＰＡＧＥ１を構成する。高速書き込み領域のみ選択して書き込みを行う場合には、図１０に示すように、各メモリストリングＭＳ内での書き込み順に従いページ選択をしつつ、その後適宜アドレス入力を行って別のメモリストリングを選択して、同様に高速書き込み領域のページ選択を行う。
なお、ワード線ＷＬ２の沿った複数のメモリセルＭＣ２は、通常書き込み領域（ＷＬ２〜１５）内に存在し且つ高速書き込み領域（ＷＬ０〜１）に隣接するメモリセルである。このメモリセルＭＣ２は、他の通常書き込み領域内のメモリセルＭＣ３〜１５とは異なり（高速書き込み領域内のメモリセルＭＣ０、ＭＣ１と同様に）、消去動作時において、消去動作後に閾値電圧分布Ｅから閾値電圧分布Ｅ’への弱書き込み動作の対象とされる。通常書き込み領域でありながら消去動作時において閾値電圧分布Ｅ’を書き込む必要がある理由は、以下の通りである。高速書き込み領域においては、書き込み時にどのワード線を選択した場合においても、その隣のワード線に沿ったメモリセルにおいて閾値電圧分布ＥからＥ’への書き込みが必要ないようにすることが求められる。そのような書き込みが必要になると、高速書き込み領域における書き込み速度が低下してしまうからである。前述のように、データ書き込みを行ったメモリセルの隣のメモリセルは、データリテンション特性の改善のため、閾値電圧分布ＥでなくＥ’を有している必要がある。しかし、高速書き込み領域の端部のメモリセルＭＣｈｅに書き込みをする場合に、隣接する通常書き込み領域中のメモリセルＭＣｎｅが閾値電圧分布Ｅを有していると、このため高速書き込み領域のメモリセルＭＣｈｅへのデータ書き込みと共に、メモリセルＭＣｎｅでの閾値電圧分布ＥからＥ’への弱書き込み動作も必要になってしまう。これでは、高速書き込み領域での書き込み速度が低下してしまう。このため、メモリセルＭＣｎｅには、消去動作時において、閾値電圧分布ＥをＥ’に変える弱書き込み動作を実行している。
【００５０】
この高速書き込み領域のアドレス空間上の位置及び範囲は、この不揮発性記憶装置を利用するメモリーコントローラを含むメモリシステムの性能がもっとも向上するように設定される。よって、高速書き込み領域は、ブロックの中で、所定の１ページだけ（先頭ページ、最終ページ、あるいは所定のページ）でもよいし、所定ページ連続した領域（先頭ページから所定数、最終ページから所定数、あるいは所定ページから所定数）であってもよい。例えば、ブロックを消去する際に実際に消去動作を行わずに消去可能ブロックとしてフラグを書き込むメモリ制御方法がある。このように、データサイズは大きい必要はないが、所定のメモリアクセス情報を確実には速く書きこみたい場合に、上記先頭ページや最終ページに設定した小領域の高速書き込み領域が有効利用される。高速書き込み領域では、隣接セルの隣接セルも含めてあらかじめ閾値電圧分布Ｅ’が書き込まれているため、特にデータリテンション特性に関しては信頼性を満たし、かつ、書き込みが通常領域よりも速いメリットがある。
また、高速書き込み領域を所望のサイズにすることで、例えば、高いスループットで一時的にメモリセルアレイ内に書き込むデータバッファ領域として活用することができる。
【００５１】
図７〜図９では、１つのメモリセルに１ビット（２値）のデータが記憶される例を説明したが、１つのメモリセルに２ビット以上のデータを記憶させる場合にも、同様の動作が実行可能である。図１１〜図１３は、１つのメモリセルに２ビット（４値）のデータを記憶する場合における、通常書き込み領域と高速書き込み領域とにおける消去動作及び書き込み動作を概念的に示している。
書き込み動作完了後においては、閾値電圧分布Ｅ’、Ａ，Ｂ，Ｃのいずれかが１つのメモリセルに与えられる。閾値電圧分布Ｅ’が２ビットデータ”１１”（消去状態）に対応し、閾値電圧分布Ａ，Ｂ，Ｃがそれぞれ例えばデータ”１０”、”０１”、”００”に対応している。
【００５２】
この場合において、通常書き込み領域における消去動作では、図１１に示すように、閾値電圧分布Ｅ’、Ａ，Ｂ，またはＣを有するメモリセルの閾値電圧を、閾値電圧分布Ｅ’以下の閾値電圧分布Ｅとなるまで消去動作を実行する（図１１の動作（１））。一方、高速書き込み領域における消去動作では、動作（１）に加え、閾値電圧分布Ｅを所定の正の値を有する閾値電圧分布Ｅ’に移行させる弱書き込み動作（図１１の動作（２））を行う。
【００５３】
通常書き込み領域における書き込み動作は、図１２に示すような手順で行われる。書き込み動作の開始前においては、通常書き込み領域内の全てのメモリトランジスタは、閾値電圧分布Ｅ’以下の閾値電圧分布Ｅを有している。この状態から、データ”１１”を書き込みたいメモリセルには、閾値電圧分布ＥからＥ’に移行させる書き込み動作を実行する（図１２の動作（３）））。一方、データ”１０”、”０１”、及び”００”を書き込みたいメモリセルには、閾値電圧分布Ｅから閾値電圧分布Ａ，Ｂ，Ｃに移行させる書き込み動作（図１２の動作（４））を実行する。
【００５４】
一方、高速書き込み領域における書き込み動作は、図１３に示すような手順で行われる。書き込み動作の開始前においては、高速書き込み領域内の全てのメモリセルは、すでに閾値電圧分布Ｅ’を有している。この状態から、データ”１１”を書き込みたいメモリセルでは、閾値電圧分布Ｅ’を維持するべく、書き込み禁止動作が行われる。一方、データ”１０”、”０１”、及び”００”を書き込みたいメモリセルには、閾値電圧分布Ｅ’から閾値電圧分布Ａ，Ｂ，Ｃに移行させる書き込み動作が実行される。データ”１１”を書き込みたいメモリセルにおいて書き込みのための電圧印加動作が不要であるため、書き込み動作の速度は、図１２の場合より図１３の場合の方が速くなる。つまり、高速書き込み領域における書き込み動作は、通常書き込み領域における書き込み動作に比べ、得るべき閾値電圧分布の数が少ないため（前者は３個、後者は４個）、書き込みスピードがおよそ４／３倍程度向上する。
【００５５】
なお、図１２、図１３に示すような２ビット／セルの書き込み動作においては、１本のワード線ＷＬｉ（ｉ＝０〜１５）に沿った複数のメモリセルＭＣｉに記憶されるデータは、２ページを構成する。従って、図１２、図１３に示すような２ビット／セルの書き込み動作においては、図１４に示すように、１本のメモリストリングＭＳ中の高速書き込み領域に対応するワード線ＷＬ０に沿った複数のメモリセルＭＣ０が、２つのページＰＡＧＥ０，１を構成する。同様に、ワード線ＷＬ１に沿った複数のメモリセルＭＣ１が、２つのページＰＡＧＥ２、３を構成する。高速書き込み領域のみに連続して書き込み動作を実行する場合には、図１４に示すように、所望のブロックアドレスおよび所定の高速書き込み領域に対応するページアドレスを指定してアクセスする。
以上説明したように、本実施の形態によれば、１ビット／セル、２ビット／セルまたはそれ以上の多値記憶動作を行う積層型の不揮発性半導体記憶装置において、通常書き込み領域と閾値電圧制御の異なる高速書き込み領域を有することによって、データの信頼性を劣化させずに高速なデータ書き込みを行うことができる。
【００５６】
[第２の実施の形態]
次に、図１５Ａ及び図１５Ｂを参照して、第２の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１に示すのと同様である。ただし、この実施の形態では、図１５Ａに示すように、メモリストリングＭＳの一端とドレイン側選択トランジスタＳＤＴｒ又はソース側選択トランジスタＳＳＴｒとの間にダミーメモリセルＤＭＣＤ、ＤＭＣＳを更に備えている。ダミーメモリセルＤＭＣＤ、ＤＭＣＳは、いずれもメモリセルＭＣと同一の構造を有しているが、データの記憶には用いられない。そのゲートにはダミーワード線ＷＬＤＤ，ＷＬＤＳが接続されている。その他は、第１の実施の形態と同様である。
また、図１５Ｂに示すように、バックゲートトランジスタＢＴｒのドレイン側とソース側の隣接セルがそれぞれダミーメモリセルＤＭＣＢＤ、ＤＭＣＢＳとなって、そのゲートにはそれぞれダミーワード線ＷＬＢＤ、ＷＬＢＳが接続される構成となってもよい。これらのダミーセルもメモリセルと同一の構造を有しているが、データの記憶には用いられないものとする。
ダミーメモリセルＤＭＣＤ、ＤＭＣＳ、ＤＭＣＢＤ，ＤＭＣＢＳは、消去パルス印加動作時において、データを記憶するメモリセルと同様の消去バイアス、または、データを記憶するメモリセルの消去動作のために最適化された所定のバイアス印加を受けて閾値電圧が消去動作後の閾値電圧分布Ｅと同程度までに低下する可能性があるが、高速書き込み領域と同様に、消去動作中に弱書き込み動作が行われて、閾値電圧が分布Ｅ’と同程度になるように制御される。これにより、ダミーセルトランジスタＤＭＣＤ、ＤＭＣＳ、ＤＭＣＢＤ，ＤＭＣＢＳの電荷蓄積膜には、ホールがほとんど存在しない状態に制御されることになる。このようにすることにより、ダミーセルトランジスタの電荷蓄積膜に保持されたホールが流出して隣接するメモリセルＭＣの電荷蓄積膜に保持された電子と打ち消しあうことがなくなり、ダミーセルをメモリユニット内に挿入した場合においても、データ記憶用のメモリセルのデータリテンションの特性を向上させることができる。
【００５７】
[第３の実施の形態]
次に、図１６を参照して、第３の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１に示すのと同様である。また、この実施の形態では、第２の実施の形態と同様のダミーメモリセルＤＭＣＤ、ＤＭＣＳ、および、ＤＭＣＢＤ，ＤＭＣＢＳを備えている。
この第３の実施の形態の特徴は、消去動作時における最小単位が、メモリブロックよりも小さいサブブロックとされている点である。そして、サブブロック単位での消去動作に対応して、高速書き込み領域の配置が前述の実施の形態とは異なっている。
【００５８】
第１及び第２の実施の形態では、一つのメモリブロックが消去単位であることを前提としていたが、図１６に示す第３の実施の形態では、４個のサブブロックＳＢ０〜ＳＢ３のいずれかが最小消去単位として選択可能とされるものとする。また、図１６において、同じワード線ＷＬｉの符号が与えられているものは、配線の共有化によって物理的に直接接続された状態となっているか、もしくは共有はされないが電気的に接続されているものとする。
【００５９】
選択ゲート線については、図１６においては、サブブロックＳＢ０〜３の各々が固有のドレイン側選択ゲート線ＳＧＤ＿０〜３、ソース側選択ゲート線ＳＧＳ（ＳＧＳ＿０〜３）を有し、独立に制御が可能な構成とされている。しかし、これに限らずサブブロックＳＢ０〜３で同一の選択ゲート線ＳＧＤ、ＳＧＳを共有し、回路の制御方法によって、各サブブロックを個別制御とすることも共通制御とすることも可能なように構成してもよい。
【００６０】
本実施の形態において、４個のサブブロックＳＢ０〜３を同時に消去するためには、例えばソース側選択ゲート線ＳＧＳ＿０〜３に消去のためのＧＩＤＬ電流を引き起こす所定電位が同時に印加されることが必要となる。消去動作時において、そのような構成や制御方法によって、複数のサブブロックＳＢ＿０〜３に共通の消去バイアスが印加されると、４個のサブブロックを同時に消去することができる。
【００６１】
サブブロックＳＢを最小消去単位とする場合、サブブロック単位の消去動作に最適なページアドレス割り当てがあり、高速書き込み領域もそのページアドレスの割り当てに沿ったものであることが望ましい。このとき、ＮＡＮＤストリング型構造をもつメモリセルの書込み特性について考えると、主に２種類の書き込みディスターブがある。一つは、選択されたＮＡＮＤストリングの中の非選択メモリセルにおける書き込みパス電圧ＶＰＡＳＳによるストレスであり、もう一つは、書き込み動作時に選択された選択メモリセルが書き込み禁止状態（”１”書き込み）になった場合のストレスである。
【００６２】
第１の書き込みディスターブは、次のようにして生じる。まず、データ書き込みのためにビット線ＢＬに電圧（例えば０Ｖ）が印加される。そして、この０Ｖを選択メモリセルのチャネルに転送するため、ＮＡＮＤストリング内の非選択メモリセルの制御ゲートには、書き込みパス電圧ＶＰＡＳＳ（例えば１０Ｖ）が印加される。第１の書き込みディスターブは、書き込みパス電圧ＶＰＡＳＳとチャネルに印加される電圧０Ｖとにより生じる。
また、第２の書き込みディスターブは、次のようにして生じる。選択メモリセルが最初から書き込み禁止状態であるか、書き込み動作の途中から書き込み状態から書き込み禁止状態に切り替えられる場合に、選択メモリセルの制御ゲートには、書き込み電圧ＶＰＧＭ（例えば２０Ｖ）が印加される。選択されたＮＡＮＤストリングのチャネルは、例えば電源電圧Ｖｄｄまで充電された後、ドレイン側選択ゲートトランジスタＳＤＴｒがカットオフされることにより、フローティング状態となる。選択されたＮＡＮＤストリング内の非選択ワード線に書き込みパス電圧ＶＰＡＳＳが印加されると、この電圧ＶＰＡＳＳによって、フローティング状態であるチャネルの電位が上昇する。この電位の上昇により、書き込みディスターブが引き起こされ得る。
第１、第２の書き込みディスターブともに書込みパス電圧ＶＰＡＳＳの最適化が必要であり、第１の書き込みディスターブにより、書き込みパス電圧ＶＰＡＳＳの上限値が決定され、第２の書き込みディスターブにより、書き込みパス電圧ＶＰＡＳＳの下限値が決定される。
更に、書き込みディスターブは、ＮＡＮＤストリング内のデータの書き込み状態によっても特性が大きく変わる。書き込み禁止状態のＮＡＮＤストリングにおける第２の書き込みディスターブを考慮すると、ＮＡＮＤストリング内のチャネル電位を効率よく、できるだけ高く上昇させることが望ましい。そのためには、書込み電圧Ｖｐｇｍがワード線に印加される場合に、できるだけ多くのメモリセルが消去状態にあることが望ましい。なぜなら、セルの閾値電圧が低いほど、非選択ワード線を書き込みパス電圧ＶＰＡＳＳに立ち上げる際に、非選択ワード線の電位が低い状態からチャネル電位に作用して大きなカップリングを与えられるからである。したがって、ＮＡＮＤストリング内にデータが書き込まれてしまってから、延々と書き込みストレスが印加され続ける状態は、書き込みディスターブの観点で好ましくない。
【００６３】
本実施の形態においては、１本のワード線ＷＬが複数のサブブロックＳＢ間で共有され、あるいは、ワード線ＷＬは複数のサブブロックＳＢ間で共有されないがそれぞれのワード線ＷＬが電気的に同電位となる制御が行われる場合を想定している。上記の書き込みディスターブの観点で望ましいページ割り当てを考えると、複数のサブブロック（ＮＡＮＤストリング）の書き込みが同程度に進行していくことが望ましい。
すなわち、本実施の形態における書き込み動作では、図１６に示すように、メモリブロックＭＢ中の複数のサブブロックＳＢ０〜３の各々のワード線ＷＬ０に沿ったメモリセルＭＣ０が、サブブロック番号の若い順（ＳＢ０→ＳＢ１→ＳＢ２→ＳＢ３）に書き込まれる。全てのサブブロックＳＢにおいてワード線ＷＬ０への書き込みが終了したら、次は各サブブロックＳＢ０〜３のワード線ＷＬ１に沿ったメモリセルＭＣ１が、サブブロック番号の若い順に書き込まれていく。以後、同様にして、書き込みが進められる。
【００６４】
上記の説明は、最小消去単位がサブブロックＳＢにより構成され、かつ、複数のサブブロックＳＢ中でワード線ＷＬが共有されるか、或いは共有はされないが同時に駆動される場合におけるページアドレスの割り当て、及びび書き込み順に関する基本的な考え方を説明したものである。そこで、高速書き込み領域は、割り当てられたページアドレスを考慮して、メモリシステムの性能が最も向上するように設定すればよい。消去ブロックの先頭ページから所定の連続ページを高速書き込み領域に設定する場合、例えば、図１６に示すとおり、サブブロックＳＢ０のＷＬ０からＳＢ３のＷＬ１を高速書き込み領域と定義することができる。
１つのメモリセルに複数ビットのデータを記憶する場合にも、多値記憶になることによる論理ページの増加分を考慮しながら同様にしてページアドレスを割り当てることができる。
【００６５】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６６】
例えば、上記の実施の形態では、１メモリストリング中で、電荷蓄積膜がメモリセル間でも分断されず連続して形成されるものの例として、半導体層がＵ字型の積層型メモリセルアレイを説明したが、本発明はこれに限定されるものではない。例えば、１メモリストリング中で、複数のメモリセルが半導体基板に垂直な積層方向に一直線状に配列されたＩ字型の積層型メモリセルも、本発明とその均等の範囲に含まれ得る。また、全てのメモリセルが半導体基板上に形成された平面型のメモリセルアレイであっても、電荷蓄積層が同様にメモリセル間でも分断されず連続的に形成されているものである場合には、本発明が適用され得る。
【００６７】
また、上記の実施の形態では、通常書き込み領域に対する書き込み動作において、消去状態を維持すべき全てのメモリセルに対し閾値電圧分布ＥからＥ’に移行させる弱書き込み動作を行っている。しかし、必ずしもこの弱書き込み動作（Ｅ→Ｅ’）を全てのメモリセルについて実行する必要はない。例えば、あるメモリセルが消去状態を維持すべきメモリセルＭＣｃがあり、そのメモリセルＭＣｃに隣接するメモリセルも消去状態を維持すべきトランジスタである場合を考える。この場合には、そのメモリセルＭＣｃに対しては弱書き込み動作を実行せず、閾値電圧分布Ｅのまま維持してもよい。すなわち、弱書き込み動作は、閾値電圧分布Ａ，Ｂ、またはＣまで書き込まれるメモリセルに隣接し、且つ消去状態を維持すべきメモリセルにのみ実行することも可能である。
【符号の説明】
【００６８】
ＭＳ…メモリストリング、 ＭＴｒ、ＭＴｒ１〜ＭＴｒ８…メモリセル、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 ２０…基板、 ３０…バックゲート層、 ４０…メモリセル層、 ５０…選択トランジスタ層、 ６０…配線層。
【特許請求の範囲】
【請求項１】
第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイと、
複数の前記メモリセルに対して印加する電圧を制御する制御回路と
を備え、
前記制御回路は、複数の前記メモリセルに対し消去動作を実行する場合に、前記第２書き込み領域のメモリセルに隣接する前記第１書き込み領域のメモリセルを除いた前記第１書き込み領域のメモリセルに第１閾値電圧を与える一方、前記第２書き込み領域のメモリセル及び前記第２書き込み領域のメモリセルに隣接する前記第１書き込み領域のメモリセルに前記第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御するよう構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記第１書き込み領域のメモリセルに、前記第２閾値電圧より大きな第３閾値電圧を与える書き込み動作を実行する場合、消去状態を維持すべきメモリセルに前記第２閾値電圧を与えるよう制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記メモリセルに対し消去動作を実行する場合、
前記第２書き込み領域においては、前記第１閾値電圧を前記メモリセルに与える消去動作を行った後、前記第１閾値電圧より電圧値が大きい消去状態を示す前記第２閾値電圧を与える弱書き込み動作を実行する一方、
前記第１書き込み領域においては、前記第１閾値電圧を前記メモリセルに与える消去動作を行った後、前記弱書き込み動作を実行せず前記メモリセルに前記第１閾値電圧を与えた状態のまま保持するよう構成されていることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
複数のメモリブロックを有するメモリセルアレイと、
前記複数のメモリブロックの各々に配置されそれぞれ電気的に書き換え可能な複数のメモリセルを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第１の端部に接続されるドレイン側選択トランジスタと、
前記メモリストリングの第２の端部に接続されるソース側選択トランジスタと、
前記複数のメモリブロックの１つに配置される複数の前記メモリストリングに共通に接続されるように配置される複数のワード線と、
第１方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの一端に接続される複数のビット線と、
前記ソース側選択トランジスタの一端に共通に接続されるソース線と、
前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるソース側選択ゲート線と、
を更に備えることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
複数の前記メモリストリングの各々は、
前記メモリセルのボディとして機能する半導体層と、
前記半導体層に沿って複数のメモリセルが並ぶ方向において、複数の前記メモリセル間も含めて連続的に形成され電荷を蓄積可能電荷蓄積層を含むメモリゲート絶縁膜と、
前記メモリゲート絶縁膜を挟んで前記半導体層と対向するよう形成され前記メモリセルのゲート及び前記ワード線として機能するワード線導電層とを備えることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１】
第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイと、
複数の前記メモリセルに対して印加する電圧を制御する制御回路と
を備え、
前記制御回路は、複数の前記メモリセルに対し消去動作を実行する場合に、前記第２書き込み領域のメモリセルに隣接する前記第１書き込み領域のメモリセルを除いた前記第１書き込み領域のメモリセルに第１閾値電圧を与える一方、前記第２書き込み領域のメモリセル及び前記第２書き込み領域のメモリセルに隣接する前記第１書き込み領域のメモリセルに前記第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御するよう構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記第１書き込み領域のメモリセルに、前記第２閾値電圧より大きな第３閾値電圧を与える書き込み動作を実行する場合、消去状態を維持すべきメモリセルに前記第２閾値電圧を与えるよう制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記メモリセルに対し消去動作を実行する場合、
前記第２書き込み領域においては、前記第１閾値電圧を前記メモリセルに与える消去動作を行った後、前記第１閾値電圧より電圧値が大きい消去状態を示す前記第２閾値電圧を与える弱書き込み動作を実行する一方、
前記第１書き込み領域においては、前記第１閾値電圧を前記メモリセルに与える消去動作を行った後、前記弱書き込み動作を実行せず前記メモリセルに前記第１閾値電圧を与えた状態のまま保持するよう構成されていることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
複数のメモリブロックを有するメモリセルアレイと、
前記複数のメモリブロックの各々に配置されそれぞれ電気的に書き換え可能な複数のメモリセルを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第１の端部に接続されるドレイン側選択トランジスタと、
前記メモリストリングの第２の端部に接続されるソース側選択トランジスタと、
前記複数のメモリブロックの１つに配置される複数の前記メモリストリングに共通に接続されるように配置される複数のワード線と、
第１方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの一端に接続される複数のビット線と、
前記ソース側選択トランジスタの一端に共通に接続されるソース線と、
前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるソース側選択ゲート線と、
を更に備えることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
複数の前記メモリストリングの各々は、
前記メモリセルのボディとして機能する半導体層と、
前記半導体層に沿って複数のメモリセルが並ぶ方向において、複数の前記メモリセル間も含めて連続的に形成され電荷を蓄積可能電荷蓄積層を含むメモリゲート絶縁膜と、
前記メモリゲート絶縁膜を挟んで前記半導体層と対向するよう形成され前記メモリセルのゲート及び前記ワード線として機能するワード線導電層とを備えることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【公開番号】特開２０１２−６９２２４（Ｐ２０１２−６９２２４Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１４２４３（Ｐ２０１０−２１４２４３）
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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