【課題】半導体記憶装置の回路面積を削減する。
【解決手段】半導体記憶装置１０は、複数のメモリセルを有する第１のブロックを含むメモリセルアレイ１１−１と、複数のメモリセルを有する第２のブロックを含むメモリセルアレイ１１−２と、メモリセルアレイ１１−１及び１１−２に配設された複数のワード線と、複数のワード線のそれぞれに電圧を転送する複数の転送ゲートＳＷを有するロウデコーダ１２とを含む。第１のブロックに配設された複数のワード線は、第１及び第２のグループを有し、第２のブロックに配設された複数のワード線は、第３及び第４のグループを有する。上記第１及び第３のグループは、転送ゲートＳＷを共有する。 （もっと読む）

【課題】インタリーブ動作を実行可能に構成され且つＬＭアドレススキャン動作を実行する半導体記憶装置における消費電力の削減、及び動作の高速化を図る。
【解決手段】複数のカラムのうちの少なくとも１つは、複数ビットのデータの書き込み動作の進行状況を示すＬＭフラグデータを記憶するためのＬＭカラムである。カラム制御回路の各々は、対応するメモリコアにＬＭカラムが存在するか否かを確認するためのＬＭアドレススキャン動作をする。そのＬＭアドレススキャン動作の結果をレジスタに格納し、その後の各種動作においては、前記データラッチ回路に保持されたデータが第１のデータである場合、そのメモリコアにおいて前記ＬＭカラムからＬＭフラグデータを読み出す動作を実行する一方、前記レジスタに保持されたデータが第２のデータである場合、そのメモリコアにおいて前記ＬＭカラムからＬＭフラグデータを読み出す動作を実行しない。 （もっと読む）

【課題】消費電力を低減出来る半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、選択トランジスタ、メモリセル、ワード線、セレクトゲート線、ドライバ回路１２、ロウデコーダ１１−０、及び検知回路１６を備える。ドライバ回路１２は、第１電圧Ｖｓｓ，Ｖｃｃを出力する。ロウデコーダ１１−０内の第１転送トランジスタは、ワード線及びセレクトゲート線の各々に関連付けられ、ドライバ回路１２から出力された第１電圧を、ワード線及びセレクトゲート線に転送する。検知回路１６は、データの消去時において、ビット線及び／またはソース線に印加される第２電圧を検知して、検知結果に応じてフラグを生成する。ドライバ回路１２は、フラグが生成されたことに応答して第１電圧の値を変更して、第１転送トランジスタをカットオフさせる。 （もっと読む）

【課題】ＮＡＮＤフラッシュメモリにおいてにおいて完全なフルブロックよりも小さい１つもしくはそれ以上のページ単位での消去を可能とする。
【解決手段】消去動作時、選択電圧は、パストランジスタを介して複数の選択されたワードラインの各々に印加され、非選択電圧は、パストランジスタを介して選択されたブロックの複数の非選択ワードラインの各々に印加される。基板電圧は、選択されたブロックの基板に印加される。共通選択電圧は、各選択されたワードラインに印加され、共通非選択電圧は、各非選択されたワードラインに印加される。選択および非選択電圧は、選択されたブロックのいずれかのワードラインに印加することができる。ページ消去ベリファイ動作は、複数の消去されたページと複数の消去されていないページをもつブロックに適用することができる。 （もっと読む）

【課題】新たなリードパラメータで不揮発性メモリ装置をリードするリードリトライを行う方法、該方法を行う装置を提供する。
【解決手段】リードリトライ動作及び／またはその部属的なリードリトライ動作は、リードリトライ動作が保証（ｗａｒｒａｎｔｅｄ）されるか否かを判断する前に初期化されるか、完了することができる。例えば、ＮＡＮＤフラッシュメモリ装置のページは、新たなリード電圧レベルをページのワードラインに印加して、リードリトライ動作でリードされうる。例えば、リードリトライ動作は、エラー訂正動作でターゲットページのデータの以前リードページのエラーを訂正不能と判断される前に、ターゲットページで行われる。 （もっと読む）

【課題】周辺回路の面積を縮小する。
【解決手段】
複数のメモリブロックの各々には、基板に対し垂直な方向に延びるように複数のメモリストリングが配列される。各メモリストリングは、複数のメモリトランジスタ及びダミートランジスタを直列接続してなる。ドレイン側選択ゲート線及びソース側選択ゲート線は、メモリブロックが選択されるときには転送トランジスタが導通することにより電圧を制御回路から供給される一方、メモリブロックが非選択とされるときは転送トランジスタが非導通状態となることによりフローティング状態とされる。ダミーワード線は、メモリブロックが選択されるときには第１の転送トランジスタが導通することにより制御回路から電圧を供給される一方、メモリブロックが非選択とされるときは第１の転送トランジスタとは別の第２の転送トランジスタにより電圧を供給される。 （もっと読む）

【課題】選択メモリセルに与える影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、選択メモリセルに書き込みパルス電圧を印加するとともに非選択メモリセルに中間電圧を印加する書き込み動作、書き込みベリファイ動作及び書き込みパルス電圧を第１のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を実行する制御部とを備える。制御部は、書き込みパルス電圧の印加回数が第１の回数より少ない第１期間では中間電圧を一定の値に保ち、書き込みパルス電圧の印加回数が第１の回数以上である第２期間では中間電圧を第２のステップアップ値だけ上昇させるようにステップアップ動作を制御し、且つ、第２のステップアップ値に基づき第１のステップアップ値を決定する。 （もっと読む）

【課題】セル間干渉によるしきい値電圧の変動を低減させる。
【解決手段】不揮発性半導体記憶装置は、第１及び第２の選択ゲートトランジスタ、並びに第１及び第２の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングからなるセルユニットと、メモリセルに第１の選択ゲートトランジスタ側から第２の選択ゲートトランジスタ側へ下位ページデータ及び下位ページデータに応じた上位ページデータを順次書き込むデータ書き込み手段とを備える。データ書き込み手段は、選択メモリセルに対して下位ページデータを書き込む第１の書き込み動作と、選択メモリセルに対して第２の選択ゲートトランジスタ側に隣接するｎ個（ｎは２以上の整数）の非選択メモリセルに対する第１の書き込み動作が終了した後に、選択メモリセルに対して上位ページデータを書き込む第２の書き込み動作とを行う。 （もっと読む）

【課題】データ書き込みを高速化した不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、プログラム動作並びにベリファイ動作を有する書き込みループを繰り返し実行する制御回路とを備え、ベリファイ動作は、メモリセルの閾値電圧が、メモリセルの所望の閾値電圧の下限を示す本ベリファイ電圧よりも低い値で設定された予備ベリファイ電圧まで遷移したことを確認する予備ベリファイステップ、並びに、メモリセルの閾値電圧が本ベリファイ電圧まで遷移したことを確認する本ベリファイステップからなり、書き込みループは、各データに対応した１又は２以上のベリファイ動作からなり、制御回路は、所定の第１条件を具備した後、所定のデータに対応したベリファイ動作の予備ベリファイステップを省略させた書き込みループを実行する。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置１は、メモリセルアレイ１０と、ビット線ＢＬと、ソース線ＳＬと、センス回路１３とを備える。メモリセルアレイ１０は、半導体基板４０上に積層されたメモリセルＭＴが直列接続されたメモリストリング１６を有する。ビット線ＢＬは、いずれかのメモリストリング１６に接続され、データを転送可能である。ソース線ＳＬは、いずれかのメモリストリング１６に接続され、データの読み出し時において、ビット線ＢＬから読み出し電流が流れ込む。センス回路１３は、ビット線ＢＬに接続され、読み出しデータをセンスする。センス回路１３の動作タイミングは、ソース線ＳＬに流れる電流に基づいて決定される。 （もっと読む）

【課題】容量素子が占有する回路面積の増大を抑制する。
【解決手段】メモリストリングは、複数の第１導電層、メモリゲート絶縁層、及び半導体層を有する。複数の第１導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、メモリトランジスタのゲートとして機能する。半導体層は、複数の第１導電層と共にメモリゲート絶縁層を一方の側面で挟み、半導体基板に対して実質的に垂直方向に延び、メモリトランジスタのボディとして機能する。第１キャパシタは、複数の第２導電層を有する。複数の第２導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、第１キャパシタの電極として機能する。制御回路は、複数の第１導電層に印加される電圧に応じて、複数の第２導電層の各々に印加する電圧を制御し、これにより第１キャパシタの容量を変化させる。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置１は、メモリセルＭＴと、複数のワード線ＷＬと、ドライバ回路１２と、制御回路１５とを備える。メモリセルＭＴは、半導体基板２０上に積層されると共に、電流経路が直列接続され、電荷蓄積層２５ｂと制御ゲート２３ａ〜２３ｄとを含む。ワード線ＷＬは、制御ゲートにそれぞれ接続される。ドライバ回路１２は、選択ワード線に第１電圧ＶＰＧＭを印加すると共に、第１非選択ワード線に第２電圧ＶＰＡＳＳＡを印加し、第２非選択ワード線に第３電圧ＶＰＡＳＳ、ＶＩＳＯを印加するプログラム動作を繰り返すことにより、選択ワード線に接続されたメモリセルＭＴにデータを書き込む。制御回路１５は、プログラム動作が繰り返される過程において、第１電圧ＶＰＧＭを上昇させ、第２電圧ＶＰＡＳＳＡを低下させる。 （もっと読む）

【課題】メモリセルの過消去を防止し、データの誤書き込みを低減した不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、メモリストリングに隣接するダミーに接続された第１配線、並びに、メモリセル毎に接続された第２配線を有するセルアレイを備え、ダミーセルに隣接する前記メモリセルを第１対象メモリセル、第１対象メモリセルに隣接する前記メモリセルを第２対象メモリセルとし、第１配線に印加される電圧を隣接第１配線電圧とし、第１対象メモリセルに接続された第２配線に印加される電圧を第２配線電圧とし、第２対象メモリセルに接続された第２配線に印加される電圧を第３配線電圧とした場合、駆動回路は、消去動作時において、第１配線電圧よりも第３配線電圧が小さい場合、第１配線電圧と第３配線電圧の差を第１配線電圧と第２配線電圧の差よりも小さくする。 （もっと読む）

【課題】メモリセル３１が劣化した場合にも、誤り訂正回路２０の回路面積を増大させることなく誤り訂正を行うことができるメモリ装置２を提供する。
【解決手段】実施の形態のメモリ装置２は、メモリ部３０と、制御部１１と、補正部４１と、誤り検出訂正部４０とを具備する。メモリ部３０は、データを記憶する複数のメモリセル３１からなる。制御部１１は、電荷量に対応した閾値電圧を読み出すためにメモリセル３１にＨＢ読出電圧ＨＶと、補間読出電圧ＡＶと、を印加する制御を行う。補正部４１は読み出された、閾値電圧Ｖｔｈから決定されたビットデータを反転する。誤り検出訂正部４０は、補正部４１で反転されたビットデータを含めた所定長のデータ列を、硬判定復号符号により復号処理を行う。 （もっと読む）

【課題】ＮＡＮＤフラッシュメモリ構造において、各セルについてのライン数を削減して、不揮発性メモリデバイスのピッチを改善すること。
【解決手段】分割ゲートＮＡＮＤフラッシュメモリ構造が、第１伝導型の半導体基板上に形成される。このＮＡＮＤ構造は、第２伝導型の第１領域と、基板内にこの第１領域から間隔をおいて配置されてこの第１領域との間にチャネル領域を定める、第２伝導型の第２領域と、を備える。各々が上記チャネル領域から絶縁された複数の浮動ゲートが、互いに間隔をおいて配置される。各々が上記チャネル領域から絶縁された複数の制御ゲートが、互いに間隔をおいて配置される。該制御ゲートの各々は、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続される。各々が上記チャネル領域から絶縁された複数の選択ゲートが、互いに間隔をおいて配置される。該選択ゲートの各々は、１対の浮動ゲートの間にある。 （もっと読む）

【課題】データ読み出しの処理時間を短縮する共にデータの信頼性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のＮＡＮＤストリングを有するメモリセルアレイと、複数のメモリセルのうちデータ読み出し対象となる着目メモリセルからデータを読み出す読み出しシーケンスにおいて、複数のワード線のうち着目メモリセルに接続された選択ワード線に隣接する隣接ワード線に一定の読み出しパス電圧を供給し、その間に、ビット線に現れる着目メモリセルの状況に応じた複数の電気的物理量を検知する主読み出し動作を実行する読み出し回路とを備える。 （もっと読む）

【課題】複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、選択メモリストリング内の選択メモリトランジスタのデータを選択的に消去し、選択メモリストリング内の非選択メモリトランジスタ及び非選択メモリストリングに対する消去動作を禁止する。制御回路は、選択メモリストリングの半導体層をフローティング状態としたのち、選択メモリストリング内の非選択メモリトランジスタのゲートに接続される非選択ワード線に第１電圧を印加し、選択メモリストリング内の選択メモリトランジスタのゲートに接続される選択ワード線に前記第１電圧よりも小さい第２電圧を印加する。 （もっと読む）

【課題】消去動作の実行単位を小さくすると共に正確な読出動作を実現可能な不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、複数のメモリストリング、複数のメモリブロック、複数のソース線、及び制御回路を有する。複数のメモリストリングは、積層された複数のメモリトランジスタを含む。複数のメモリブロックは、複数のメモリストリングを含む。複数のソース線は、複数のメモリストリングそれぞれに接続される。制御回路は、複数のソース線に供給する信号を制御する。複数のメモリストリングは、各々、半導体層、電荷蓄積層、及び導電層を有する。制御回路は、メモリトランジスタに対する動作の種類に基づいて、複数のソース線を電気的に共通接続するか否かを切り替える。 （もっと読む）

【課題】
バイト、ページおよびブロックで書き込むことができる新単体式複合型不揮発メモリを提供する。
【解決手段】
不揮発メモリアレイは、シングルトランジスタフラッシュメモリセルおよびダブルトランジスタＥＥＰＲＯＭメモリセルを備え、同じ基板上に整合することができ、該不揮発メモリセルは低いカップリング係数の浮遊ゲートを備えて、メモリセル体積を減少でき、該浮遊ゲートをトンネル絶縁層の上に配置し、該浮遊ゲートは該ソース領域の辺縁および該ドレイン領域の辺縁に揃って、且つ該ソース領域辺縁および該ドレイン領域辺縁の幅に画定される幅を備え、該浮遊ゲートと該制御ゲートは５０％より小さい相対的に小さなカップリング係数を備えて、該不揮発メモリセルを縮小できるようにし、該不揮発メモリセルのプログラムはチャネル熱電子方式で達成し、消去は高電圧でＦＮトンネル方式で達成する。 （もっと読む）