双方向分割ゲートＮＡＮＤフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法
【課題】ＮＡＮＤフラッシュメモリ構造において、各セルについてのライン数を削減して、不揮発性メモリデバイスのピッチを改善すること。
【解決手段】分割ゲートＮＡＮＤフラッシュメモリ構造が、第１伝導型の半導体基板上に形成される。このＮＡＮＤ構造は、第２伝導型の第１領域と、基板内にこの第１領域から間隔をおいて配置されてこの第１領域との間にチャネル領域を定める、第２伝導型の第２領域と、を備える。各々が上記チャネル領域から絶縁された複数の浮動ゲートが、互いに間隔をおいて配置される。各々が上記チャネル領域から絶縁された複数の制御ゲートが、互いに間隔をおいて配置される。該制御ゲートの各々は、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続される。各々が上記チャネル領域から絶縁された複数の選択ゲートが、互いに間隔をおいて配置される。該選択ゲートの各々は、１対の浮動ゲートの間にある。
【解決手段】分割ゲートＮＡＮＤフラッシュメモリ構造が、第１伝導型の半導体基板上に形成される。このＮＡＮＤ構造は、第２伝導型の第１領域と、基板内にこの第１領域から間隔をおいて配置されてこの第１領域との間にチャネル領域を定める、第２伝導型の第２領域と、を備える。各々が上記チャネル領域から絶縁された複数の浮動ゲートが、互いに間隔をおいて配置される。各々が上記チャネル領域から絶縁された複数の制御ゲートが、互いに間隔をおいて配置される。該制御ゲートの各々は、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続される。各々が上記チャネル領域から絶縁された複数の選択ゲートが、互いに間隔をおいて配置される。該選択ゲートの各々は、１対の浮動ゲートの間にある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分割ゲートＮＡＮＤフラッシュメモリ構造に関し、より詳細には、ＮＡＮＤフラッシュメモリ構造の端部にソース及びドレインのみを有する双方向分割ゲートＮＡＮＤフラッシュメモリ構造に関する。
【背景技術】
【０００２】
不揮発性メモリを集積化した回路チップが、当業技術において周知である。例として、米国特許第５,０２９,１３０号および米国特許第６,１５１,２４８号を参照されたい。不揮発性メモリを集積化した回路チップの１つの形態は、一連の直列接続された不揮発性メモリセルがＮＡＮＤフラッシュメモリ構造にまとめられた「ＮＡＮＤ」フラッシュメモリデバイスである。
【０００３】
図１Ａを参照すると、従来技術に係る分割ゲートＮＡＮＤフラッシュメモリ構造１０の断面図が示されている（「高速プログラミング及び消去を特徴とした１２０ｎｍテクノロジによる分割ゲートＮＡＮＤフラッシュメモリ」、Ｃ.Ｙ.Ｓｈｕら、技術論文のＶＬＳＩテクノロジの要約に関する２００４年シンポジウム、第７８頁及び７９頁を参照）。このＮＡＮＤフラッシュメモリ構造１０は、第１伝導型の半導体基板１２の上に形成されている。このＮＡＮＤフラッシュメモリ構造１０は、基板１２に、第２伝導型の第１領域１４及び第２伝導型の第２領域１６を有する。第１領域１４及び第２領域１６は、互いに間隔をおいて配置されて、この第１領域１４と第２領域１６との間に連続したチャネル領域を定めている。複数の浮動ゲート（１８Ａ〜１８Ｎ）が、互いに間隔をおいて配置されており、各浮動ゲート１８は、上記チャネル領域における別々の部分上に配置され、該部分から分離され絶縁されている。構造１０は、さらに、各浮動ゲート１８に関連する選択ゲート２０を有する。この選択ゲート２０は、上記チャネル領域における別の部分上に配置され、関連する浮動ゲート１８の直ぐ隣にあり、さらにこの浮動ゲート１８から絶縁されている。最後に、この構造１０は、複数の制御ゲート２２を有しており、各制御ゲート２２は、浮動ゲート１８に関連しており、この関連する浮動ゲート１８とともに堆積ゲート構造を形成している。
【０００４】
典型的には、このＮＡＮＤゲート構造１０は列方向に形成されており、選択ゲート２０及び制御ゲート２２が、それぞれの選択ゲート及び制御ゲートを行方向に接続している。このようなＮＡＮＤ構造１０の平面図が、図１Ｂに示されている。
【０００５】
従来技術に係るＮＡＮＤ構造１０に付随する問題は、各セルについて２つの行ライン、すなわち、選択ゲート２０についての１つの行ラインと制御ゲート２２についての１つの行ラインとを必要とすることである。各セルについて２つのラインがあり、また、その２つのラインが不揮発性メモリセルのために高電圧を負担しなければならない場合には、各セルのピッチごとに、非常に多くの高電圧制御ラインを必要とすることになる。加えて、このＮＡＮＤ構造１０では、動作が単一方向性である。
【０００６】
隣接する行／列が端部で電気的に接続されるメモリアレイは周知である。例として米国特許第６,８２５,０８４号（図２）を参照されたい。最後に、１対の浮動ゲートの間に配置され、チャネル領域上に一部分を有し、上記１対の浮動ゲートに容量的に接続された、実質的にＴ字形状である制御ゲートもまた、当該技術において周知である。例として米国特許第６,１５１,２４８号を参照されたい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５,０２９,１３０号
【特許文献２】米国特許第６,１５１,２４８号
【特許文献３】米国特許第６,８２５,０８４号（図２）
【非特許文献】
【０００８】
【非特許文献１】「高速プログラミング及び消去を特徴とした１２０ｎｍテクノロジによる分割ゲートＮＡＮＤフラッシュメモリ」、Ｃ.Ｙ.Ｓｈｕら、技術論文のＶＬＳＩテクノロジの要約に関する２００４年シンポジウム（"Split-Gate NAND Flash Memory At 120nm Technology Node Featuring Fast Programming and Erase" by C.Y.Shu et al, 2004 symposium on VLSI Technology Digest of Technical Papers）、第７８頁及び７９頁
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、各セルについてライン数を削減して、上記不揮発性メモリデバイスのピッチを改善する必要がある。
【課題を解決するための手段】
【００１０】
そこで、本発明では、ＮＡＮＤフラッシュメモリ構造が、第１伝導型の半導体基板の上に形成される。このＮＡＮＤフラッシュメモリ構造は、前記基板内の第２伝導型の第１領域と、該第１領域から間隔をおいて配置された、上記基板内の前記第２伝導型の第２領域と、を備える。よって、上記第１領域と上記第２領域との間にチャネル領域が定められる。複数の浮動ゲートが、上記チャネル領域から絶縁され、互いに間隔をおいて配置される。複数の制御ゲートが、上記チャネル領域から絶縁され、互いに間隔をおいて配置される。各制御ゲートは、１対の浮動ゲートの間にあって、該１対の浮動ゲートに容量的に接続される。複数の選択ゲートが、上記チャネル領域から絶縁され、互いに間隔をおいて配置される。各選択ゲートは１対の浮動ゲートの間にある。
【図面の簡単な説明】
【００１１】
【図１Ａ】従来技術に係るＮＡＮＤフラッシュメモリ構造を示す概略断面図である。
【図１Ｂ】図１Ａに示した従来技術に係るＮＡＮＤフラッシュメモリ構造を複数用いたＮＡＮＤフラッシュメモリデバイスの上面図であり、１つのＮＡＮＤフラッシュメモリ構造と１つの隣接するＮＡＮＤフラッシュメモリ構造との内部接続を示す図である。
【図２】本発明の一実施形態に係るＮＡＮＤフラッシュメモリ構造の概略断面図である。
【図３】図２に示したタイプのＮＡＮＤフラッシュメモリ構造を複数用いたＮＡＮＤアレイの上面図である。
【図４】図３に示したＮＡＮＤアレイの概略回路図である。
【図５】図２に示した本発明のＮＡＮＤフラッシュメモリ構造の一部分の断面図である。
【図６Ａ】図５に示した本発明のＮＡＮＤフラッシュメモリ構造の上記部分を作製するステップを示す図である。
【図６Ｂ】図５に示した本発明のＮＡＮＤフラッシュメモリ構造の上記部分を作製するステップを示す図である。
【図６Ｃ】図５に示した本発明のＮＡＮＤフラッシュメモリ構造の上記部分を作製するステップを示す図である。
【図６Ｄ】図５に示した本発明のＮＡＮＤフラッシュメモリ構造の上記部分を作製するステップを示す図である。
【図６Ｅ】図５に示した本発明のＮＡＮＤフラッシュメモリ構造の上記部分を作製するステップを示す図である。
【図７】図２に示した本発明のＮＡＮＤフラッシュメモリ構造の変形例の概略断面図である。
【図８】本発明の図２に示した実施形態の別の変形例である、別の実施形態に係るＮＡＮＤフラッシュメモリ構造の概略断面図である。
【図９】図７及び図８に示したＮＡＮＤフラッシュメモリ構造と類似する、一実施形態に係るＮＡＮＤフラッシュメモリ構造の概略断面図である。
【図１０】本発明のさらに別の実施形態に係るＮＡＮＤフラッシュメモリ構造の概略断面図である。
【図１１】図１０に示した本発明の実施形態に係るＮＡＮＤフラッシュメモリ構造の変形例の概略断面図である。
【図１２】図１０に示した本発明の実施形態に係るＮＡＮＤフラッシュメモリ構造の変形例の概略断面図である。
【図１３】図１１及び図１２に示した本発明の実施形態に係るＮＡＮＤフラッシュメモリ構造の変形例の概略断面図である。
【発明を実施するための形態】
【００１２】
図２を参照すると、本発明の第１実施形態に係るＮＡＮＤフラッシュメモリ構造３０の断面図が示されている。図２に示すこのＮＡＮＤフラッシュメモリ構造３０は、Ｐ型のような第１伝導型の半導体基板１２の上に形成される。この構造３０は、基板１２に、ソースとして、Ｎ型のような第２伝導型の第１領域１４を有する。基板１２には、ドレインとして第２領域１６が、上記第１領域１４すなわちソース１４から間隔をおいて配置されており、この第２領域もまた、第２伝導型である。本明細書で用いられる「ソース」及び「ドレイン」という用語は、互換性があるものとして使用される。後述するように、本発明のＮＡＮＤフラッシュメモリ３０の動作は、ソース１４とドレイン１６とを互いに入れ換えても実行可能である、すなわち、構造３０は双方向性の動作をするものである。第１領域１４及び第２領域１６は、互いに間隔をおいて配置されて、両者の間に連続したチャネル領域３２を定める。複数の浮動ゲート１８が、互いに間隔をおいてチャネル領域３２の上に配置され、このチャネル領域３２から絶縁されている。各浮動ゲート１８は、チャネル領域３２における別々の部分の上に配置され、上記チャネル領域部分のうちその上に浮動ゲート１８が配置される部分における電流の導電率を制御する。ＮＡＮＤフラッシュメモリ構造３０はまた、複数の制御ゲート３４を備える。各制御ゲート３４は、１対の浮動ゲートに関連し、かつ、この１対の浮動ゲートの間に配置される。各制御ゲート３４は、２つの部分、すなわち、関連する浮動ゲート１８に隣接するチャネル領域３２の一部分上にある第１部分３６と、関連する浮動ゲート１８の上にあり、この浮動ゲート１８から絶縁され該浮動ゲート１８に容量的に接続された第２部分と、を有する。制御ゲート３４は、図２に示すような一体構造にすることができ、或いは、上記２つの部分３６及び３８は、分離した部分とし、エクスシチュー法（ex situ）により、すなわち、ＮＡＮＤフラッシュメモリ３０の外部において電気的に接続されるようにしてもよい。図２に示す実施形態では、ＮＡＮＤフラッシュメモリ構造３０は、また、チャネル領域３２の一部分の上に配置されかつ該部分から絶縁された第１選択ゲート４０を備える。各第１選択ゲート４０は、１対の浮動ゲート１８に関連し、かつ、該１対の浮動ゲート１８の間に配置される。よって、各浮動ゲート１８は、一方の側に、関連する制御ゲート３４を有し、他方の側に、関連する選択ゲート４０を有する。各選択ゲート４０は、実質的に直線形状である。選択ゲート４０は、通常のＭＯＳトランジスタのゲートとして機能する。最後に、ＮＡＮＤフラッシュメモリ構造３０はまた、各々が、チャネル領域３２の一部分の上に配置され、該部分から絶縁され、かつ、それぞれソース領域１４及びドレイン領域１６の直ぐ隣にある、２つの第２選択ゲート４２を有する。第２選択ゲート４２の各々は、実質的に「Ｌ」字形状である。
【００１３】
（ＮＡＮＤフラッシュメモリ構造のアレイ）
図３を参照すると、ＮＡＮＤフラッシュメモリ構造３０のアレイ５０の上面図が示されている。このアレイ５０は、複数の行及び列に配置した複数のＮＡＮＤフラッシュメモリ構造３０を備える。当業者に周知であるように、行及び列という用語は互換性のあるものとして使用することができる。図３に示す実施形態では、各ＮＡＮＤフラッシュメモリ構造３０は、一端にソース領域１４を有し、他端にドレイン領域１６を有するように、列方向に配置されている。さらに、１つの列における各ＮＡＮＤフラッシュメモリ構造３０は、一端において別のＮＡＮＤフラッシュメモリ構造とともに共通のドレイン領域１６を共有し、他端において共通のソース領域１４を共有する。最後に、図３に見られるように、行方向に互いに隣接する複数のＮＡＮＤフラッシュメモリ構造はまた、共通のソース領域１４を共有する。例えば、ＮＡＮＤ構造３０ａは、ソース領域１４ａ及びドレイン領域１６ａを有する。行方向に構造３０ａの直ぐ隣にあるＮＡＮＤ構造３０ｂは、共通のドレイン領域１６ａを共有し、ソース領域１４ｃを有する。しかしながら、ソース領域１４ｃはまた、行方向に隣接する構造３０ｃとともに共有される。最後に、第１選択ゲート４０、第２選択ゲート４２及び制御ゲート３４が、行方向に配置される。
【００１４】
このアレイ５０の概略回路図が図４に示されている。各第１選択ゲート４０及び第２選択ゲート４２は、ゲートに印加された電圧が該ゲートの下にあるチャネル領域の部分をオン動作させるという点において、通常のＭＯＳトランジスタのゲートとして動作する。各制御ゲート３４は、堆積浮動ゲートトランジスタの制御ゲートとして動作する。この制御ゲートに印加された電圧は、関連する浮動ゲートに蓄えられた電荷を制御するのに十分であれば、この関連する浮動ゲートの下にあるチャネル領域の部分をオン動作させることができる。
【００１５】
（製造方法）
図５を参照すると、本発明のＮＡＮＤフラッシュメモリ構造３０の一部分の断面図が示されている。この構造３０は、典型的にはＰ型である珪素の基板１２を備える。しかしながら、当業者に周知であるように、この基板はまたＮ型にすることもできる。構造３０の上記一部分は、基板１２の上に浮動ゲート酸化物層６０を備える。この酸化物層６０の上には、１対の浮動ゲート１８がある。この１対の浮動ゲートの間には、制御ゲート３４の第１部分３６がある。制御ゲート３４の第１部分３６はまた、基板１２から絶縁されている。制御ゲート３４の２つの第２部分３８の各々は、上記１対の浮動ゲート１８の上に延びており、該１対の浮動ゲートに容量的に接続されている。１対の浮動ゲート１８の間には、選択ゲート４０がある。図５に示したＮＡＮＤフラッシュメモリ３０の上記一部分は、以下に説明するプロセスステップにより作製することができる。図６Ａを参照すると、二酸化珪素の層７０を堆積させる単結晶珪素の基板１２が示されている。この二酸化珪素の層の厚さは、約９０オングストロームである。当業者には明らかであるように、本明細書で記載する寸法は、ある一定の幾何学的サイズのＮＡＮＤ構造３０のためのものである。ここでは、１３０ｎｍ特徴サイズを有するデバイスについて説明する。二酸化珪素の層７０は、珪素の熱酸化により成長させることができ、或いは、堆積させた誘電体とすることができる。次に、約５００オングストロームのポリシリコンの層７２が、二酸化珪素の層７０の上に堆積される。ポリシリコンの層７２は、低圧化学蒸着法（ＬＰＣＶＤ）により堆積させることができる。次に、ポリシリコン７２に対して高温酸化（ＨＴＯ）処理が遂行され、二酸化珪素の層７４が堆積される。約１５０オングストロームの二酸化珪素７４が堆積される。最後に、約２０００オングストロームの厚さの窒化珪素の層７６が、二酸化珪素の層７４の上に堆積される。この窒化珪素の層７６は、ＬＰＣＶＤにより堆積させることができる。この結果得られた構造が図６Ａに示されている。
【００１６】
次に、図６Ａに示した構造に対してフォトマスキング工程が遂行され、窒化珪素の層７６のうちの選択された部分が、フォトレジストにより覆われ、次に、適当なマスクによって露光される。マスクが除去され、露光されなかったフォトレジストも除去される。次に、この構造に対して窒化珪素反応性イオンエッチング（ＲＩＥ）が遂行されて、フォトレジストによって覆われていない窒化珪素７６が除去される。このエッチングは、二酸化珪素の層７４に到達するまで続く。次に、窒化珪素７６を覆ったままになっているフォトレジストが除去される。次に、二酸化珪素の層７８（ＴＥＯＳ）がこの構造に堆積される。ＴＥＯＳの層７８は、約１０００オングストロームの厚さである。次に、この構造に対してＲＩＥ ＴＥＯＳエッチングが遂行され、このエッチングはポリシリコンの層７２で終了する。このような工程によって、露光されない窒化珪素７６のストライプに接するＴＥＯＳスペーサ７８が形成される。この結果得られた構造が図６Ｂに示されている。
【００１７】
次に、図６Ｂに示した構造に対して、ＲＩＥポリシリコンエッチングプロセスが遂行される。ＲＩＥポリシリコンエッチングは、ポリシリコンの層７２の露出した部分を除去し、下にある二酸化珪素の層７０を露出させる。次に、この構造は、フッ化水素（ＨＦ）酸に浸され、ＴＥＯＳ酸化物スペーサ７８及び該スペーサの下にある二酸化珪素の層７４の部分が除去される。次に、ＨＴＯの層８０が、あらゆるところに堆積される。この結果得られた構造が図６Ｃに示されている。
【００１８】
次に、ポリシリコン８２が図６Ｃに示した構造のあらゆるところに堆積される。具体的には、ポリシリコン８２は、ＨＴＯ酸化物８０によって覆われた、隣接する窒化珪素７６のストライプの間の領域に堆積される。次に、この構造は平坦化され、また、この構造は、窒化珪素７６が露出され、この窒化珪素７６が堆積させたポリシリコン８２の露出した表面に対して同一平面になるまで、ＣＭＰを用いて研磨され、窒化珪素７６の上のＨＴＯ酸化物８０が除去される。次に、この構造は酸化される。この露出させられたポリシリコン８２の領域が唯一の露出されるポリシリコンであるので、酸化物８４はこのポリシリコン８２の上に形成される。次に、この構造はフッ化水素酸に浸される。この結果得られた構造が、図６Ｄに示されている。
【００１９】
図６Ｄに示した構造は、露出した窒化珪素６７を除去する熱いリン酸に浸される。次に、この構造に対してＲＩＥ酸化物エッチングが遂行されて、二酸化珪素の層７４の露出した部分が除去される。次に、この構造に対して、ＲＩＥポリシリコンエッチングが遂行されて、ポリシリコン７２の露出した部分が除去され、第１選択ゲートに隣接する１対の浮動ゲートとなる、ポリシリコン７２の２つの別々の部分が残される。次に、この構造に対してＲＩＥ酸化物エッチングが遂行されて、二酸化珪素の層７０の露出した部分が除去され、このエッチングは基板１２に到達する。酸化物の層８６が、露出した珪素の基板１２の上に、成長又は堆積される。二酸化珪素の層８６は、第１選択ゲートのためのゲート酸化物層を形成する。例えば、第１選択ゲート４０のためのゲート酸化物８６の厚さは、浮動ゲート７２のためのゲート酸化物７０の厚さと異ならせることができる。最後に、第１選択ゲート４０を形成するポリシリコン８８が堆積される。次に、この構造に対してポリエッチバック工程が遂行される。この結果得られた構造が図６Ｅに示されている。
【００２０】
（動作方法）
[消去動作１]
本発明のＮＡＮＤフラッシュメモリ構造３０を消去する第１の方法では、同一の行にある複数の浮動ゲート１８が同時に消去される。これは、次のようにして達成される。浮動ゲート１８ｃと、該浮動ゲートと同一の行にある複数の浮動ゲートとを、一緒に消去する場合を考える。この場合、次のような電圧が印加される。ソース領域１４及びドレイン領域１６は、すべて接地状態に保持される。第２選択ゲート４２もまた、接地状態に保持される。選択された浮動ゲート１８ｃの直ぐ隣にある第１選択ゲート４０ａには、＋８ボルト（＋８Ｖ）のような正電圧が印加され、一方、その他のすべての第１選択ゲート４０は接地状態に保持される。最後に、選択された浮動ゲート１８ｃの直ぐ隣にあって、第１選択ゲート４０ａの他方の側にある制御ゲート３４ｂには、接地電圧又は−１０ボルト（−１０Ｖ）のような負電圧が印加され、一方、その他のすべての制御ゲート３４には接地電圧が印加される。この結果、制御ゲート３４ｂからの負電圧が、浮動ゲート１８ｃにいる電子を追い払い、一方、第１選択ゲート４０ａに対する正電圧が、浮動ゲート１８ｃに蓄えられた電子を引き付ける。これらの電子は、ファウラーノルドハイム機構によって、浮動ゲート１８ｃから第１選択ゲート４０ａにトンネリングする。第１選択ゲート４０ａ及び選択ゲート３４ｂの各々は、行方向に延びているので、同一の行にあるすべての浮動ゲート１８は、同時に消去される。
【００２１】
上述した方法の１つの変形例では、浮動ゲート１８ｂの他方の側にあって、第１選択ゲート４０ａの直ぐ隣にある制御ゲート３４ａに、−１０ボルト（−１０Ｖ）のような負電圧を印加すれば、浮動ゲート１８ｂと同一の行にあるすべての浮動ゲートを消去することができる。すなわち、この変形例によれば、２つの行の浮動ゲート（１８ａ及び１８ｂ）を同時に消去することができる。
【００２２】
[消去動作２]
ＮＡＮＤ構造３０を消去する本方法では、ソース領域１４及びドレイン領域１６は、すべて接地状態に保持される。第２選択ゲート４２もまた、接地状態に保持される。すべての第１選択ゲート４０は、接地状態に保持される。各ＮＡＮＤ構造３０の制御ゲート３４には、−１０ボルト（−１０Ｖ）のような負電圧が印加される。基板１２には、＋１０ボルト（＋１０Ｖ）のような正電圧が印加される。次に、このＮＡＮＤ構造のすべての浮動ゲート１８が同時に消去される。しかしながら、このモードの動作では、この構造は、基板１２に別個の井戸を形成してアレイ５０の部分のみを同時に消去するために、３重井戸構造でなければならない。例えば、図３に示した左側にあるＮＡＮＤ構造３０（３０ａ−３０ｐ）が、１つの３重井戸に作製され、図３に示した右側にあるＮＡＮＤ構造（３０ｑ−３０ａｆ）が、別の３重井戸に作製された場合には、その井戸に正電圧を印加することにより、ＮＡＮＤ構造（３０ｑ−３０ａｆ）のための上記井戸に対する電圧を接地電圧に保持しつつ、ＮＡＮＤ構造（３０ａ−３０ｐ）内のすべての浮動ゲート１８を同時に消去することができる。この消去方法によれば、浮動ゲート１８からの電子は、ゲート酸化物７０を通って、基板１２（すなわち基板１２の井戸）にトンネリングする。
【００２３】
[プログラミング]
本発明のＮＡＮＤフラッシュメモリ構造３０の基本的なメカニズムは、ソース側ホット電子注入又は中間チャネルホット電子注入のメカニズムによるものである。ここで、浮動ゲート１８ｃをプログラミングする場合を考える。この場合には、印加される電圧は以下の通りである。ソース領域１４は接地状態に保持される。ドレイン領域１６には、＋４．５Ｖのような正電圧が印加される。第２選択ゲート４２ａ及び４２ｂには、＋６Ｖのような正電圧が印加されるので、これらの第２選択ゲートの下にあるチャネル領域がオン動作する。選択された浮動ゲート１８ｃの直ぐ隣にある制御ゲート３４ｂには、７ボルトから１１ボルトの電圧が印加され、一方、残りの制御ゲートのすべてには、＋１０ボルトが印加される。３４ａ、３４ｃ、３４ｄ等のようなその他すべての制御ゲートに印加される＋１０ボルトは、これらの制御ゲートが容量的に接続される浮動ゲートの下にあるチャネル領域をオン動作させるのに、これらの浮動ゲートが帯電しているか否かに関係なく、十分である。選択された浮動ゲート１８ｃの直ぐ隣にある第１選択ゲート４０ａには、＋１．５ボルトの正電圧が印加され、一方、その他の第１選択ゲート４０のすべてには、＋６ボルトが印加される。１．５ボルトを印加することは、第１選択ゲート４０ａの下にあるチャネル領域を弱くオン動作させる一方、その他の第１選択ゲート４０のすべてに＋６ボルトを印加することは、これら第１選択ゲート４０の下にあるチャネル領域を強くオン動作させる。この結果、選択された浮動ゲート１８ｃに対するプログラミングは、以下に説明する方法により実行される。
【００２４】
チャネル領域３２のすべてがオン動作しているので、電子は、ソース領域１４から引き付けられてドレイン領域１６に向かう。第１選択ゲート４０ａの下にあるチャネル領域３２の部分に近づくと、チャネル領域３２のその部分は、弱くオン動作する。しかしながら、浮動ゲート１８ｃと制御ゲート３４ｂとの間の容量的な結合が強力であり、また、制御ゲート３４ｂに対して大きな電圧が印加されていることによって、選択ゲート４０ａの下にあるチャネル領域３２にいる電子は、選択された浮動ゲート１８ｃに対する強力な正電圧を「見る」。よって、電子は、浮動ゲート１８ｃに向かって加速し、ゲート酸化物領域６０を越えて注入されて、選択された浮動ゲート１８ｃがプログラミングされる。
【００２５】
図３に見られるように、行方向に隣接するＮＡＮＤフラッシュメモリ構造３０は、一方の側に向けられた共通のソース領域１４と、他方の側に向けられた共通のドレイン領域１６とを共有する。隣接するＮＡＮＤフラッシュメモリ構造３０上のプログラム外乱を最小限に抑えるために、その他のソース領域１４及びドレイン領域１６に印加される電圧は、以下の通りである。選択される浮動ゲート１８ｃは、選択されたＮＡＮＤフラッシュメモリ構造３０ｃから選ばれる場合を考える。この場合、次のような電圧が印加される。すなわち、ソース領域１４ｃには接地電圧が印加され、ドレイン領域１６ｃには＋４．５Ｖが印加され、ソース領域１４ｅには２．５Ｖが印加される。ソース領域１４ｅに対して＋２．５Ｖを印加することによって、ＮＡＮＤフラッシュメモリ構造３０ｄに対するプログラム外乱が最小限に抑えられる。最後に、その他のソース領域１４及びドレイン領域１６のすべては、接地状態に保持される。
【００２６】
ＮＡＮＤフラッシュメモリ構造３０は、双方向性のものである。すなわち、例えば、浮動ゲート１８ｄをプログラムするために、プログラミングは、上述したものとは反対の方向に実行することもできる。浮動ゲート１８ｄをプログラムするためには、以下に示す電圧が印加される。すなわち、ドレイン領域１６は、接地状態に保持される。ソース領域１４には、＋４．５ボルトのような正電圧が印加される。第２ゲート４２ａ及び４２ｂには、＋６ボルトのような正電圧が印加されるので、これらの第２選択ゲートの下にあるチャネル領域がオン動作する。選択された浮動ゲート１８ｄの直ぐ隣にある制御ゲート３４ｂには、７ボルトから１１ボルトの電圧が印加され、一方、残りの制御ゲートのすべてには、＋１０ボルトが印加される。３４ａ、３４ｃ、３４ｄ等のようなその他の制御ゲートのすべてに印加される＋１０ボルトは、これらの制御ゲートが容量的に接続される浮動ゲートの下にあるチャネル領域をオン動作させるのに、これらの浮動ゲートが帯電しているか否かに関係なく、十分である。選択された浮動ゲート１８ｄの直ぐ隣にある第１選択ゲート４０ｂには、＋１．５ボルトの正電圧が印加され、一方、その他の第１選択ゲート４０のすべてには、＋６ボルトが印加される。＋１．５ボルトを印加することは、第１選択ゲート４０ｂの下にあるチャネル領域を弱くオン動作させ、一方、その他の第１選択ゲート４０のすべてに＋６ボルトを印加することは、これら第１選択ゲート４０の下にあるチャネル領域を強くオン動作させる。次に、上述したものと同一である、中間チャネル（mid-channel）のホット電子注入の作用によって、ドレイン領域１６からの電子は、浮動ゲート１８ｄに注入されることになる。
【００２７】
[読み出し動作]
[読み出し方法１]
選択された浮動ゲートを読み出す第１の方法は、電圧検出のメカニズムにより行われる。ここでは、浮動ゲート１８ｃを読み出すことが望まれている場合を考える。印加される電圧は、以下の通りである。ドレイン領域１６には、＋１．５ボルトのような正電圧が印加される。ソース１４の電圧は、−１００ナノアンペアの負荷電流のもとで検出される。第２選択ゲート４２ａ及び４２ｂには、＋４ボルトの正電圧が印加される。選択された浮動ゲート１８ｃの直ぐ隣にある制御ゲート３４ｂには、例えば＋１．５ボルトの正電圧が印加され、一方、その他の制御ゲート３４のすべてには、＋４．０ボルトの正電圧が印加される。＋４ボルトの電圧は、制御ゲート３４が関連する浮動ゲート１８の下にあるチャネル領域の部分をオン動作させるのに、この浮動ゲート１８の帯電状態に関係なく、十分である。＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃをプログラムしない場合には、この選択された浮動ゲート１８ｃの下にあるチャネル領域３２の部分をオン動作させるのに十分である。しかしながら、選択された浮動ゲート１８ｃをプログラムする場合には、＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃの下にあるチャネル領域３２の部分をオン動作させるのに十分ではないか、或いは、このチャネル領域３２の部分を非常に弱くオン動作させる。選択された浮動ゲート１８ｃとともに制御ゲート３４ｂに容量的に接続されている浮動ゲート１８ｄの直ぐ隣にある、第１選択ゲート４０ｂには、＋７ボルトのような大きな正電圧が印加される。第１選択ゲート４０ｂに対する大きな正電圧は、浮動ゲート１８ｄをプログラムする場合であっても、この浮動ゲート１８ｄの下にあるチャネル領域の部分をオン動作させるのに十分である。その他の第１選択ゲート４０のすべてには、これら第１選択ゲート４０の下にあるチャネル領域３２の部分をオン動作させるのに十分である＋１．５ボルトの電圧が供給される。
【００２８】
動作中には、ソース領域１４の電圧が検出される。この電圧は、選択された浮動ゲート１８ｃをプログラムするか否かに依存する。
【００２９】
隣接するＮＡＮＤフラッシュメモリ構造３０に対する読み出し外乱を最小限に抑えるための電圧は、以下の通りである。選択されたＮＡＮＤ構造が構造３０ｃである場合を考える。この場合には、印加される電圧は以下の通りである。すなわち、電圧検出は、ソース領域１４ｃで実行され、ドレイン領域１６ｃには＋１．５ボルトが印加され、その他のすべてのドレイン領域１６には、０ボルトが印加され、ソース領域１４ｅは浮動状態に保持され、その他のすべてのソース領域１４には、接地電圧が印加される。
【００３０】
ＮＡＮＤフラッシュメモリ構造３０は、双方向に読み出すことができるものである。すなわち、浮動ゲート１８ｄを読み出すための印加電圧は、以下の通りである。＋１．５ボルトのような正電圧がソース領域１４に印加される。ドレイン領域１６の電圧は、−１００ナノアンペアの負荷電流のもとで検出される。第２選択ゲート４２ａ及び４２ｂには、＋４ボルトの正電圧が印加される。選択された浮動ゲート１８ｄの直ぐ隣にある制御ゲート３４ｂには、例えば＋１．５ボルトのような正電圧が印加され、その他の制御ゲート３４のすべてには、＋４．０ボルトのような正電圧が印加される。＋４ボルトの電圧は、制御ゲート３４が関連する浮動ゲート１８の下にあるチャネル領域３２の部分をオン動作させるのに、この浮動ゲート１８の帯電状態に関係なく、十分である。＋１．５ボルトの電圧は、選択された浮動ゲート１８ｄをプログラミングしない場合には、この選択された浮動ゲート１８ｄの下にあるチャネル領域３２の部分をオン動作させるのに十分である。しかしながら、選択された浮動ゲート１８ｄをプログラムする場合には、＋１．５ボルトの電圧は、選択された浮動ゲート１８ｄの下にあるチャネル領域３２の部分をオン動作させるのに不十分であるか、或いは、このチャネル領域３２の部分を非常に弱くオン動作させる。選択された浮動ゲート１８ｃとともに制御ゲート３４ｂに容量的に接続されている浮動ゲート１８ｃの直ぐ隣にある、第１選択ゲート４０ａには、＋７ボルトのような大きな正電圧が印加される。第１選択ゲート４０ａに対する大きな正電圧は、浮動ゲート１８ｃをプログラムする場合であっても、この浮動ゲート１８ｃの下にあるチャネル領域の部分をオン動作させるのに十分である。その他の第１選択ゲート４０のすべてには、これら第１選択ゲート４０の下にあるチャネル領域３２の部分をオン動作させるのに十分である＋１．５ボルトの電圧が印加される。
【００３１】
[読み出し方法２]
選択された浮動ゲートを読み出す第２の方法は、電流検出のメカニズムにより行われる。ここでは、浮動ゲート１８ｃを読み出すことが望まれている場合を考える。印加される電圧は、以下の通りである。ドレイン領域１６には、＋１．０ボルトのような正電圧が印加され、ソース領域１４の電圧は０ボルトである。ドレイン領域１６に流れる電流が検出される。第２選択ゲート４２ａ及び４２ｂには、＋３ボルトの正電圧が印加される。選択された浮動ゲート１８ｃの直ぐ隣にある制御ゲート３４ｂには、例えば＋１．５ボルトの正電圧が印加され、一方、その他の制御ゲート３４のすべてには、＋４．０ボルトの正電圧が印加される。＋４ボルトの電圧は、制御ゲート３４が関連する浮動ゲート１８の下にあるチャネル領域３２の部分をオン動作させるのに、この浮動ゲート１８の帯電状態に関係なく、十分である。＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃをプログラムしない場合には、この選択された浮動ゲート１８ｃの下にあるチャネル領域３２の部分をオン動作させるのに十分である。しかしながら、選択された浮動ゲート１８ｃをプログラムする場合には、＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃの下にあるチャネル領域３２の部分をオン動作させるのに十分でないか、或いは、このチャネル領域３２の部分を非常に弱くオン動作させる。選択された浮動ゲート１８ｃとともに制御ゲート３４ｂに容量的に接続されている浮動ゲート１８ｄの直ぐ隣にある、第１選択ゲート４０ｂには、＋５ボルトのような大きな正電圧が印加される。第１選択ゲート４０ｂに対する大きな正電圧は、浮動ゲート１８ｄをプログラムする場合であっても、この浮動ゲート１８ｄの下にあるチャネル領域３２の部分をオン動作させるのに十分である。その他の第１選択ゲート４０のすべてには、これら第１選択ゲート４０の下にあるチャネル領域３２の部分をオン動作させるのに十分である＋１．５ボルトの電圧が印加される。
【００３２】
動作中には、ソース領域１６の電流が検出される。この電流は、選択された浮動ゲート１８ｃをプログラムするか否かに依存する。
【００３３】
隣接するＮＡＮＤフラッシュメモリ構造３０に対する読み出し外乱を最小限に抑えるための電圧は、以下の通りである。選択されたＮＡＮＤ構造が構造３０ｃである場合を考える。この場合には、印加される電圧は以下の通りである。すなわち、ドレイン領域１６ｃには＋１．０ボルトが印加され、その他のドレイン領域１６のすべてには、０ボルトが印加され、ソース領域１４ｃは接地状態に保持され、一方、ソース領域１４ｅには、＋１．５ボルトが印加される。よって、ＮＡＮＤ構造３０ｄには、電流は流れない。その他のソース領域１４のすべてには、接地電圧が印加される。
【００３４】
ＮＡＮＤフラッシュメモリ構造３０は、双方向に読み出すことができるものである。例えば、浮動ゲート１８ｄを読み出すための印加電圧は、以下の通りである。すなわち、＋１．０ボルトのような正電圧がソース領域１４に印加され、ドレイン領域１６の電圧は０ボルトである。ソース領域１４に流れる電流が検出される。第２選択ゲート４２ａ及び４２ｂには、＋３ボルトの正電圧が印加される。選択された浮動ゲート１８ｄの直ぐ隣にある制御ゲート３４ｂには、例えば＋１．５ボルトのような正電圧が印加され、その他の制御ゲート３４のすべてには、＋４．０ボルトのような正電圧が印加される。＋４ボルトの電圧は、制御ゲート３４が関連する浮動ゲート１８の下にあるチャネル領域３２の部分をオン動作させるのに、この浮動ゲート１８の帯電状態に関係なく、十分である。＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃをプログラミングしない場合には、選択された浮動ゲート１８ｄの下にあるチャネル領域３２の部分をオン動作させるのに十分である。しかしながら、選択された浮動ゲート１８ｄをプログラムする場合には、＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃの下にあるチャネル領域３２の部分をオン動作させるのに不十分であるか、或いは、このチャネル領域３２の部分を非常に弱くオン動作させる。選択された浮動ゲート１８ｄとともに制御ゲート３４ｂに容量的に接続されている浮動ゲート１８ｃの直ぐ隣にある、第１選択ゲート４０ａには、＋５ボルトのような大きな正電圧が印加される。第１選択ゲート４０ａに対する大きな正電圧は、浮動ゲート１８ｃをプログラムする場合であっても、この浮動ゲート１８ｃの下にあるチャネル領域の部分をオン動作させるのに十分である。その他の第１選択ゲート４０のすべてには、これら第１選択ゲート４０の下にあるチャネル領域３２の部分をオン動作させるのに十分である＋１．５ボルトの電圧が印加される。
【００３５】
（その他の実施形態に係るＮＡＮＤ構造）
図７を参照すると、本発明の別の実施形態に係るＮＡＮＤフラッシュメモリ構造１３０の断面図が示されている。この構造１３０は、図２に示して説明した構造３０と類似している。構造１３０と構造３０との間の唯一の違いは、構造１３０では、付加的な第２領域９０（ａ−ｎ）が、ソース領域１４とドレイン領域１６との間にあるチャネル領域３２に設けられている点である。これらの付加的な領域９０（ａ−ｎ）の各々は、制御ゲート３４の第１部分３６の下にある。しかしながら、制御ゲート３４は、基板１２及びチャネル領域３２から絶縁されたままとなっている。これらの付加的な第２領域９０を設けることによって、ソース領域１４とドレイン領域１６との間にあるチャネル領域３２における電子の流れを、より正確に制御することができる。これらの第２領域は、制御ゲート３４及び第１選択ゲート４０と平行な行方向に延びるようにすることができる。
【００３６】
図８を参照すると、本発明のさらに別の実施形態に係るＮＡＮＤフラッシュメモリ構造２３０の断面図が示されている。構造２３０は、図２に示して説明した構造３０と類似している。構造２３０と構造３０との間の唯一の違いは、構造２３０では、ソース領域１４及びドレイン領域１６の直ぐ隣にある第２制御ゲート４２もまた、第１制御ゲート４０と同様に直線形状となっている点である。
【００３７】
図９を参照すると、本発明のさらに別の実施形態に係るＮＡＮＤフラッシュメモリ構造３３０の断面図が示されている。構造３３０は、図２、７、８に示して説明した構造３０、１３０、２３０と類似する。図７に示して説明した構造１３０と同様に、構造３３０は、ソース領域１４とドレイン領域１６との間に複数の第２領域９０（ａ−ｎ）を有する。さらに、図８に示して説明した構造２３０と同様に、構造３３０は、実質的に直線形状である第２選択ゲート４２を有する。
【００３８】
図１０を参照すると、本発明のさらに別の実施形態に係るＮＡＮＤフラッシュメモリ構造４３０の断面図が示されている。構造４３０は、図８に示して説明した構造２３０と類似する。構造４３０と構造２３０との間の唯一の違いは、浮動ゲート１８及び関連する制御ゲート３４が１つのトレンチにある点である。対照的に、構造２３０では、すべての、制御ゲート、第１及び第２選択ゲート並びに浮動ゲートが、珪素基板の平坦な表面上にある。
【００３９】
図１１を参照すると、本発明の別の実施形態に係るＮＡＮＤフラッシュメモリ構造５３０の断面図が示されている。構造５３０は、図１０に示して説明した構造４３０及び図７に示した構造１３０と類似する。構造５３０は、構造４３０と同様に、トレンチ内に、浮動ゲート１８及び関連する制御ゲート３４を有する。加えて、構造５３０は、図７に示して説明した、制御ゲート３４の第１部分３６の底部に沿った第２領域９０と同様に、各々が各トレンチの底部に沿った複数の第２領域９０を有する。
【００４０】
図１２を参照すると、本発明の別の実施形態に係るＮＡＮＤフラッシュメモリ構造６３０の断面図が示されている。構造６３０は、図１０に示して説明した構造４３０と類似している。唯一の違いは、構造６３０では、第２選択ゲート４２が「Ｌ」字形状となっており、一方、図１０に示した構造４３０における第２選択ゲート４２が直線形状となっている点である。
【００４１】
図１３を参照すると、本発明の別の実施形態に係るＮＡＮＤフラッシュメモリ構造７３０の断面図が示されている。構造７３０は、図１２に示して説明した構造６３０及び図１１に示して説明した構造５３０と類似する。構造７３０と構造６３０との間の唯一の違いは、構造５３０と同様に、各トレンチの底部に複数の第２領域９０を付加した点である。
【００４２】
上記説明から明らかなように、分割ゲートメモリセルを備えた、双方向高密度ＮＡＮＤフラッシュメモリ構造及びアレイが、開示されている。
【符号の説明】
【００４３】
１４ 第１領域
１６ 第２領域
１８ 浮動ゲート
２０ 選択ゲート
３０ ＮＡＮＤフラッシュメモリ構造
３４ 制御ゲート
【技術分野】
【０００１】
本発明は、分割ゲートＮＡＮＤフラッシュメモリ構造に関し、より詳細には、ＮＡＮＤフラッシュメモリ構造の端部にソース及びドレインのみを有する双方向分割ゲートＮＡＮＤフラッシュメモリ構造に関する。
【背景技術】
【０００２】
不揮発性メモリを集積化した回路チップが、当業技術において周知である。例として、米国特許第５,０２９,１３０号および米国特許第６,１５１,２４８号を参照されたい。不揮発性メモリを集積化した回路チップの１つの形態は、一連の直列接続された不揮発性メモリセルがＮＡＮＤフラッシュメモリ構造にまとめられた「ＮＡＮＤ」フラッシュメモリデバイスである。
【０００３】
図１Ａを参照すると、従来技術に係る分割ゲートＮＡＮＤフラッシュメモリ構造１０の断面図が示されている（「高速プログラミング及び消去を特徴とした１２０ｎｍテクノロジによる分割ゲートＮＡＮＤフラッシュメモリ」、Ｃ.Ｙ.Ｓｈｕら、技術論文のＶＬＳＩテクノロジの要約に関する２００４年シンポジウム、第７８頁及び７９頁を参照）。このＮＡＮＤフラッシュメモリ構造１０は、第１伝導型の半導体基板１２の上に形成されている。このＮＡＮＤフラッシュメモリ構造１０は、基板１２に、第２伝導型の第１領域１４及び第２伝導型の第２領域１６を有する。第１領域１４及び第２領域１６は、互いに間隔をおいて配置されて、この第１領域１４と第２領域１６との間に連続したチャネル領域を定めている。複数の浮動ゲート（１８Ａ〜１８Ｎ）が、互いに間隔をおいて配置されており、各浮動ゲート１８は、上記チャネル領域における別々の部分上に配置され、該部分から分離され絶縁されている。構造１０は、さらに、各浮動ゲート１８に関連する選択ゲート２０を有する。この選択ゲート２０は、上記チャネル領域における別の部分上に配置され、関連する浮動ゲート１８の直ぐ隣にあり、さらにこの浮動ゲート１８から絶縁されている。最後に、この構造１０は、複数の制御ゲート２２を有しており、各制御ゲート２２は、浮動ゲート１８に関連しており、この関連する浮動ゲート１８とともに堆積ゲート構造を形成している。
【０００４】
典型的には、このＮＡＮＤゲート構造１０は列方向に形成されており、選択ゲート２０及び制御ゲート２２が、それぞれの選択ゲート及び制御ゲートを行方向に接続している。このようなＮＡＮＤ構造１０の平面図が、図１Ｂに示されている。
【０００５】
従来技術に係るＮＡＮＤ構造１０に付随する問題は、各セルについて２つの行ライン、すなわち、選択ゲート２０についての１つの行ラインと制御ゲート２２についての１つの行ラインとを必要とすることである。各セルについて２つのラインがあり、また、その２つのラインが不揮発性メモリセルのために高電圧を負担しなければならない場合には、各セルのピッチごとに、非常に多くの高電圧制御ラインを必要とすることになる。加えて、このＮＡＮＤ構造１０では、動作が単一方向性である。
【０００６】
隣接する行／列が端部で電気的に接続されるメモリアレイは周知である。例として米国特許第６,８２５,０８４号（図２）を参照されたい。最後に、１対の浮動ゲートの間に配置され、チャネル領域上に一部分を有し、上記１対の浮動ゲートに容量的に接続された、実質的にＴ字形状である制御ゲートもまた、当該技術において周知である。例として米国特許第６,１５１,２４８号を参照されたい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５,０２９,１３０号
【特許文献２】米国特許第６,１５１,２４８号
【特許文献３】米国特許第６,８２５,０８４号（図２）
【非特許文献】
【０００８】
【非特許文献１】「高速プログラミング及び消去を特徴とした１２０ｎｍテクノロジによる分割ゲートＮＡＮＤフラッシュメモリ」、Ｃ.Ｙ.Ｓｈｕら、技術論文のＶＬＳＩテクノロジの要約に関する２００４年シンポジウム（"Split-Gate NAND Flash Memory At 120nm Technology Node Featuring Fast Programming and Erase" by C.Y.Shu et al, 2004 symposium on VLSI Technology Digest of Technical Papers）、第７８頁及び７９頁
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、各セルについてライン数を削減して、上記不揮発性メモリデバイスのピッチを改善する必要がある。
【課題を解決するための手段】
【００１０】
そこで、本発明では、ＮＡＮＤフラッシュメモリ構造が、第１伝導型の半導体基板の上に形成される。このＮＡＮＤフラッシュメモリ構造は、前記基板内の第２伝導型の第１領域と、該第１領域から間隔をおいて配置された、上記基板内の前記第２伝導型の第２領域と、を備える。よって、上記第１領域と上記第２領域との間にチャネル領域が定められる。複数の浮動ゲートが、上記チャネル領域から絶縁され、互いに間隔をおいて配置される。複数の制御ゲートが、上記チャネル領域から絶縁され、互いに間隔をおいて配置される。各制御ゲートは、１対の浮動ゲートの間にあって、該１対の浮動ゲートに容量的に接続される。複数の選択ゲートが、上記チャネル領域から絶縁され、互いに間隔をおいて配置される。各選択ゲートは１対の浮動ゲートの間にある。
【図面の簡単な説明】
【００１１】
【図１Ａ】従来技術に係るＮＡＮＤフラッシュメモリ構造を示す概略断面図である。
【図１Ｂ】図１Ａに示した従来技術に係るＮＡＮＤフラッシュメモリ構造を複数用いたＮＡＮＤフラッシュメモリデバイスの上面図であり、１つのＮＡＮＤフラッシュメモリ構造と１つの隣接するＮＡＮＤフラッシュメモリ構造との内部接続を示す図である。
【図２】本発明の一実施形態に係るＮＡＮＤフラッシュメモリ構造の概略断面図である。
【図３】図２に示したタイプのＮＡＮＤフラッシュメモリ構造を複数用いたＮＡＮＤアレイの上面図である。
【図４】図３に示したＮＡＮＤアレイの概略回路図である。
【図５】図２に示した本発明のＮＡＮＤフラッシュメモリ構造の一部分の断面図である。
【図６Ａ】図５に示した本発明のＮＡＮＤフラッシュメモリ構造の上記部分を作製するステップを示す図である。
【図６Ｂ】図５に示した本発明のＮＡＮＤフラッシュメモリ構造の上記部分を作製するステップを示す図である。
【図６Ｃ】図５に示した本発明のＮＡＮＤフラッシュメモリ構造の上記部分を作製するステップを示す図である。
【図６Ｄ】図５に示した本発明のＮＡＮＤフラッシュメモリ構造の上記部分を作製するステップを示す図である。
【図６Ｅ】図５に示した本発明のＮＡＮＤフラッシュメモリ構造の上記部分を作製するステップを示す図である。
【図７】図２に示した本発明のＮＡＮＤフラッシュメモリ構造の変形例の概略断面図である。
【図８】本発明の図２に示した実施形態の別の変形例である、別の実施形態に係るＮＡＮＤフラッシュメモリ構造の概略断面図である。
【図９】図７及び図８に示したＮＡＮＤフラッシュメモリ構造と類似する、一実施形態に係るＮＡＮＤフラッシュメモリ構造の概略断面図である。
【図１０】本発明のさらに別の実施形態に係るＮＡＮＤフラッシュメモリ構造の概略断面図である。
【図１１】図１０に示した本発明の実施形態に係るＮＡＮＤフラッシュメモリ構造の変形例の概略断面図である。
【図１２】図１０に示した本発明の実施形態に係るＮＡＮＤフラッシュメモリ構造の変形例の概略断面図である。
【図１３】図１１及び図１２に示した本発明の実施形態に係るＮＡＮＤフラッシュメモリ構造の変形例の概略断面図である。
【発明を実施するための形態】
【００１２】
図２を参照すると、本発明の第１実施形態に係るＮＡＮＤフラッシュメモリ構造３０の断面図が示されている。図２に示すこのＮＡＮＤフラッシュメモリ構造３０は、Ｐ型のような第１伝導型の半導体基板１２の上に形成される。この構造３０は、基板１２に、ソースとして、Ｎ型のような第２伝導型の第１領域１４を有する。基板１２には、ドレインとして第２領域１６が、上記第１領域１４すなわちソース１４から間隔をおいて配置されており、この第２領域もまた、第２伝導型である。本明細書で用いられる「ソース」及び「ドレイン」という用語は、互換性があるものとして使用される。後述するように、本発明のＮＡＮＤフラッシュメモリ３０の動作は、ソース１４とドレイン１６とを互いに入れ換えても実行可能である、すなわち、構造３０は双方向性の動作をするものである。第１領域１４及び第２領域１６は、互いに間隔をおいて配置されて、両者の間に連続したチャネル領域３２を定める。複数の浮動ゲート１８が、互いに間隔をおいてチャネル領域３２の上に配置され、このチャネル領域３２から絶縁されている。各浮動ゲート１８は、チャネル領域３２における別々の部分の上に配置され、上記チャネル領域部分のうちその上に浮動ゲート１８が配置される部分における電流の導電率を制御する。ＮＡＮＤフラッシュメモリ構造３０はまた、複数の制御ゲート３４を備える。各制御ゲート３４は、１対の浮動ゲートに関連し、かつ、この１対の浮動ゲートの間に配置される。各制御ゲート３４は、２つの部分、すなわち、関連する浮動ゲート１８に隣接するチャネル領域３２の一部分上にある第１部分３６と、関連する浮動ゲート１８の上にあり、この浮動ゲート１８から絶縁され該浮動ゲート１８に容量的に接続された第２部分と、を有する。制御ゲート３４は、図２に示すような一体構造にすることができ、或いは、上記２つの部分３６及び３８は、分離した部分とし、エクスシチュー法（ex situ）により、すなわち、ＮＡＮＤフラッシュメモリ３０の外部において電気的に接続されるようにしてもよい。図２に示す実施形態では、ＮＡＮＤフラッシュメモリ構造３０は、また、チャネル領域３２の一部分の上に配置されかつ該部分から絶縁された第１選択ゲート４０を備える。各第１選択ゲート４０は、１対の浮動ゲート１８に関連し、かつ、該１対の浮動ゲート１８の間に配置される。よって、各浮動ゲート１８は、一方の側に、関連する制御ゲート３４を有し、他方の側に、関連する選択ゲート４０を有する。各選択ゲート４０は、実質的に直線形状である。選択ゲート４０は、通常のＭＯＳトランジスタのゲートとして機能する。最後に、ＮＡＮＤフラッシュメモリ構造３０はまた、各々が、チャネル領域３２の一部分の上に配置され、該部分から絶縁され、かつ、それぞれソース領域１４及びドレイン領域１６の直ぐ隣にある、２つの第２選択ゲート４２を有する。第２選択ゲート４２の各々は、実質的に「Ｌ」字形状である。
【００１３】
（ＮＡＮＤフラッシュメモリ構造のアレイ）
図３を参照すると、ＮＡＮＤフラッシュメモリ構造３０のアレイ５０の上面図が示されている。このアレイ５０は、複数の行及び列に配置した複数のＮＡＮＤフラッシュメモリ構造３０を備える。当業者に周知であるように、行及び列という用語は互換性のあるものとして使用することができる。図３に示す実施形態では、各ＮＡＮＤフラッシュメモリ構造３０は、一端にソース領域１４を有し、他端にドレイン領域１６を有するように、列方向に配置されている。さらに、１つの列における各ＮＡＮＤフラッシュメモリ構造３０は、一端において別のＮＡＮＤフラッシュメモリ構造とともに共通のドレイン領域１６を共有し、他端において共通のソース領域１４を共有する。最後に、図３に見られるように、行方向に互いに隣接する複数のＮＡＮＤフラッシュメモリ構造はまた、共通のソース領域１４を共有する。例えば、ＮＡＮＤ構造３０ａは、ソース領域１４ａ及びドレイン領域１６ａを有する。行方向に構造３０ａの直ぐ隣にあるＮＡＮＤ構造３０ｂは、共通のドレイン領域１６ａを共有し、ソース領域１４ｃを有する。しかしながら、ソース領域１４ｃはまた、行方向に隣接する構造３０ｃとともに共有される。最後に、第１選択ゲート４０、第２選択ゲート４２及び制御ゲート３４が、行方向に配置される。
【００１４】
このアレイ５０の概略回路図が図４に示されている。各第１選択ゲート４０及び第２選択ゲート４２は、ゲートに印加された電圧が該ゲートの下にあるチャネル領域の部分をオン動作させるという点において、通常のＭＯＳトランジスタのゲートとして動作する。各制御ゲート３４は、堆積浮動ゲートトランジスタの制御ゲートとして動作する。この制御ゲートに印加された電圧は、関連する浮動ゲートに蓄えられた電荷を制御するのに十分であれば、この関連する浮動ゲートの下にあるチャネル領域の部分をオン動作させることができる。
【００１５】
（製造方法）
図５を参照すると、本発明のＮＡＮＤフラッシュメモリ構造３０の一部分の断面図が示されている。この構造３０は、典型的にはＰ型である珪素の基板１２を備える。しかしながら、当業者に周知であるように、この基板はまたＮ型にすることもできる。構造３０の上記一部分は、基板１２の上に浮動ゲート酸化物層６０を備える。この酸化物層６０の上には、１対の浮動ゲート１８がある。この１対の浮動ゲートの間には、制御ゲート３４の第１部分３６がある。制御ゲート３４の第１部分３６はまた、基板１２から絶縁されている。制御ゲート３４の２つの第２部分３８の各々は、上記１対の浮動ゲート１８の上に延びており、該１対の浮動ゲートに容量的に接続されている。１対の浮動ゲート１８の間には、選択ゲート４０がある。図５に示したＮＡＮＤフラッシュメモリ３０の上記一部分は、以下に説明するプロセスステップにより作製することができる。図６Ａを参照すると、二酸化珪素の層７０を堆積させる単結晶珪素の基板１２が示されている。この二酸化珪素の層の厚さは、約９０オングストロームである。当業者には明らかであるように、本明細書で記載する寸法は、ある一定の幾何学的サイズのＮＡＮＤ構造３０のためのものである。ここでは、１３０ｎｍ特徴サイズを有するデバイスについて説明する。二酸化珪素の層７０は、珪素の熱酸化により成長させることができ、或いは、堆積させた誘電体とすることができる。次に、約５００オングストロームのポリシリコンの層７２が、二酸化珪素の層７０の上に堆積される。ポリシリコンの層７２は、低圧化学蒸着法（ＬＰＣＶＤ）により堆積させることができる。次に、ポリシリコン７２に対して高温酸化（ＨＴＯ）処理が遂行され、二酸化珪素の層７４が堆積される。約１５０オングストロームの二酸化珪素７４が堆積される。最後に、約２０００オングストロームの厚さの窒化珪素の層７６が、二酸化珪素の層７４の上に堆積される。この窒化珪素の層７６は、ＬＰＣＶＤにより堆積させることができる。この結果得られた構造が図６Ａに示されている。
【００１６】
次に、図６Ａに示した構造に対してフォトマスキング工程が遂行され、窒化珪素の層７６のうちの選択された部分が、フォトレジストにより覆われ、次に、適当なマスクによって露光される。マスクが除去され、露光されなかったフォトレジストも除去される。次に、この構造に対して窒化珪素反応性イオンエッチング（ＲＩＥ）が遂行されて、フォトレジストによって覆われていない窒化珪素７６が除去される。このエッチングは、二酸化珪素の層７４に到達するまで続く。次に、窒化珪素７６を覆ったままになっているフォトレジストが除去される。次に、二酸化珪素の層７８（ＴＥＯＳ）がこの構造に堆積される。ＴＥＯＳの層７８は、約１０００オングストロームの厚さである。次に、この構造に対してＲＩＥ ＴＥＯＳエッチングが遂行され、このエッチングはポリシリコンの層７２で終了する。このような工程によって、露光されない窒化珪素７６のストライプに接するＴＥＯＳスペーサ７８が形成される。この結果得られた構造が図６Ｂに示されている。
【００１７】
次に、図６Ｂに示した構造に対して、ＲＩＥポリシリコンエッチングプロセスが遂行される。ＲＩＥポリシリコンエッチングは、ポリシリコンの層７２の露出した部分を除去し、下にある二酸化珪素の層７０を露出させる。次に、この構造は、フッ化水素（ＨＦ）酸に浸され、ＴＥＯＳ酸化物スペーサ７８及び該スペーサの下にある二酸化珪素の層７４の部分が除去される。次に、ＨＴＯの層８０が、あらゆるところに堆積される。この結果得られた構造が図６Ｃに示されている。
【００１８】
次に、ポリシリコン８２が図６Ｃに示した構造のあらゆるところに堆積される。具体的には、ポリシリコン８２は、ＨＴＯ酸化物８０によって覆われた、隣接する窒化珪素７６のストライプの間の領域に堆積される。次に、この構造は平坦化され、また、この構造は、窒化珪素７６が露出され、この窒化珪素７６が堆積させたポリシリコン８２の露出した表面に対して同一平面になるまで、ＣＭＰを用いて研磨され、窒化珪素７６の上のＨＴＯ酸化物８０が除去される。次に、この構造は酸化される。この露出させられたポリシリコン８２の領域が唯一の露出されるポリシリコンであるので、酸化物８４はこのポリシリコン８２の上に形成される。次に、この構造はフッ化水素酸に浸される。この結果得られた構造が、図６Ｄに示されている。
【００１９】
図６Ｄに示した構造は、露出した窒化珪素６７を除去する熱いリン酸に浸される。次に、この構造に対してＲＩＥ酸化物エッチングが遂行されて、二酸化珪素の層７４の露出した部分が除去される。次に、この構造に対して、ＲＩＥポリシリコンエッチングが遂行されて、ポリシリコン７２の露出した部分が除去され、第１選択ゲートに隣接する１対の浮動ゲートとなる、ポリシリコン７２の２つの別々の部分が残される。次に、この構造に対してＲＩＥ酸化物エッチングが遂行されて、二酸化珪素の層７０の露出した部分が除去され、このエッチングは基板１２に到達する。酸化物の層８６が、露出した珪素の基板１２の上に、成長又は堆積される。二酸化珪素の層８６は、第１選択ゲートのためのゲート酸化物層を形成する。例えば、第１選択ゲート４０のためのゲート酸化物８６の厚さは、浮動ゲート７２のためのゲート酸化物７０の厚さと異ならせることができる。最後に、第１選択ゲート４０を形成するポリシリコン８８が堆積される。次に、この構造に対してポリエッチバック工程が遂行される。この結果得られた構造が図６Ｅに示されている。
【００２０】
（動作方法）
[消去動作１]
本発明のＮＡＮＤフラッシュメモリ構造３０を消去する第１の方法では、同一の行にある複数の浮動ゲート１８が同時に消去される。これは、次のようにして達成される。浮動ゲート１８ｃと、該浮動ゲートと同一の行にある複数の浮動ゲートとを、一緒に消去する場合を考える。この場合、次のような電圧が印加される。ソース領域１４及びドレイン領域１６は、すべて接地状態に保持される。第２選択ゲート４２もまた、接地状態に保持される。選択された浮動ゲート１８ｃの直ぐ隣にある第１選択ゲート４０ａには、＋８ボルト（＋８Ｖ）のような正電圧が印加され、一方、その他のすべての第１選択ゲート４０は接地状態に保持される。最後に、選択された浮動ゲート１８ｃの直ぐ隣にあって、第１選択ゲート４０ａの他方の側にある制御ゲート３４ｂには、接地電圧又は−１０ボルト（−１０Ｖ）のような負電圧が印加され、一方、その他のすべての制御ゲート３４には接地電圧が印加される。この結果、制御ゲート３４ｂからの負電圧が、浮動ゲート１８ｃにいる電子を追い払い、一方、第１選択ゲート４０ａに対する正電圧が、浮動ゲート１８ｃに蓄えられた電子を引き付ける。これらの電子は、ファウラーノルドハイム機構によって、浮動ゲート１８ｃから第１選択ゲート４０ａにトンネリングする。第１選択ゲート４０ａ及び選択ゲート３４ｂの各々は、行方向に延びているので、同一の行にあるすべての浮動ゲート１８は、同時に消去される。
【００２１】
上述した方法の１つの変形例では、浮動ゲート１８ｂの他方の側にあって、第１選択ゲート４０ａの直ぐ隣にある制御ゲート３４ａに、−１０ボルト（−１０Ｖ）のような負電圧を印加すれば、浮動ゲート１８ｂと同一の行にあるすべての浮動ゲートを消去することができる。すなわち、この変形例によれば、２つの行の浮動ゲート（１８ａ及び１８ｂ）を同時に消去することができる。
【００２２】
[消去動作２]
ＮＡＮＤ構造３０を消去する本方法では、ソース領域１４及びドレイン領域１６は、すべて接地状態に保持される。第２選択ゲート４２もまた、接地状態に保持される。すべての第１選択ゲート４０は、接地状態に保持される。各ＮＡＮＤ構造３０の制御ゲート３４には、−１０ボルト（−１０Ｖ）のような負電圧が印加される。基板１２には、＋１０ボルト（＋１０Ｖ）のような正電圧が印加される。次に、このＮＡＮＤ構造のすべての浮動ゲート１８が同時に消去される。しかしながら、このモードの動作では、この構造は、基板１２に別個の井戸を形成してアレイ５０の部分のみを同時に消去するために、３重井戸構造でなければならない。例えば、図３に示した左側にあるＮＡＮＤ構造３０（３０ａ−３０ｐ）が、１つの３重井戸に作製され、図３に示した右側にあるＮＡＮＤ構造（３０ｑ−３０ａｆ）が、別の３重井戸に作製された場合には、その井戸に正電圧を印加することにより、ＮＡＮＤ構造（３０ｑ−３０ａｆ）のための上記井戸に対する電圧を接地電圧に保持しつつ、ＮＡＮＤ構造（３０ａ−３０ｐ）内のすべての浮動ゲート１８を同時に消去することができる。この消去方法によれば、浮動ゲート１８からの電子は、ゲート酸化物７０を通って、基板１２（すなわち基板１２の井戸）にトンネリングする。
【００２３】
[プログラミング]
本発明のＮＡＮＤフラッシュメモリ構造３０の基本的なメカニズムは、ソース側ホット電子注入又は中間チャネルホット電子注入のメカニズムによるものである。ここで、浮動ゲート１８ｃをプログラミングする場合を考える。この場合には、印加される電圧は以下の通りである。ソース領域１４は接地状態に保持される。ドレイン領域１６には、＋４．５Ｖのような正電圧が印加される。第２選択ゲート４２ａ及び４２ｂには、＋６Ｖのような正電圧が印加されるので、これらの第２選択ゲートの下にあるチャネル領域がオン動作する。選択された浮動ゲート１８ｃの直ぐ隣にある制御ゲート３４ｂには、７ボルトから１１ボルトの電圧が印加され、一方、残りの制御ゲートのすべてには、＋１０ボルトが印加される。３４ａ、３４ｃ、３４ｄ等のようなその他すべての制御ゲートに印加される＋１０ボルトは、これらの制御ゲートが容量的に接続される浮動ゲートの下にあるチャネル領域をオン動作させるのに、これらの浮動ゲートが帯電しているか否かに関係なく、十分である。選択された浮動ゲート１８ｃの直ぐ隣にある第１選択ゲート４０ａには、＋１．５ボルトの正電圧が印加され、一方、その他の第１選択ゲート４０のすべてには、＋６ボルトが印加される。１．５ボルトを印加することは、第１選択ゲート４０ａの下にあるチャネル領域を弱くオン動作させる一方、その他の第１選択ゲート４０のすべてに＋６ボルトを印加することは、これら第１選択ゲート４０の下にあるチャネル領域を強くオン動作させる。この結果、選択された浮動ゲート１８ｃに対するプログラミングは、以下に説明する方法により実行される。
【００２４】
チャネル領域３２のすべてがオン動作しているので、電子は、ソース領域１４から引き付けられてドレイン領域１６に向かう。第１選択ゲート４０ａの下にあるチャネル領域３２の部分に近づくと、チャネル領域３２のその部分は、弱くオン動作する。しかしながら、浮動ゲート１８ｃと制御ゲート３４ｂとの間の容量的な結合が強力であり、また、制御ゲート３４ｂに対して大きな電圧が印加されていることによって、選択ゲート４０ａの下にあるチャネル領域３２にいる電子は、選択された浮動ゲート１８ｃに対する強力な正電圧を「見る」。よって、電子は、浮動ゲート１８ｃに向かって加速し、ゲート酸化物領域６０を越えて注入されて、選択された浮動ゲート１８ｃがプログラミングされる。
【００２５】
図３に見られるように、行方向に隣接するＮＡＮＤフラッシュメモリ構造３０は、一方の側に向けられた共通のソース領域１４と、他方の側に向けられた共通のドレイン領域１６とを共有する。隣接するＮＡＮＤフラッシュメモリ構造３０上のプログラム外乱を最小限に抑えるために、その他のソース領域１４及びドレイン領域１６に印加される電圧は、以下の通りである。選択される浮動ゲート１８ｃは、選択されたＮＡＮＤフラッシュメモリ構造３０ｃから選ばれる場合を考える。この場合、次のような電圧が印加される。すなわち、ソース領域１４ｃには接地電圧が印加され、ドレイン領域１６ｃには＋４．５Ｖが印加され、ソース領域１４ｅには２．５Ｖが印加される。ソース領域１４ｅに対して＋２．５Ｖを印加することによって、ＮＡＮＤフラッシュメモリ構造３０ｄに対するプログラム外乱が最小限に抑えられる。最後に、その他のソース領域１４及びドレイン領域１６のすべては、接地状態に保持される。
【００２６】
ＮＡＮＤフラッシュメモリ構造３０は、双方向性のものである。すなわち、例えば、浮動ゲート１８ｄをプログラムするために、プログラミングは、上述したものとは反対の方向に実行することもできる。浮動ゲート１８ｄをプログラムするためには、以下に示す電圧が印加される。すなわち、ドレイン領域１６は、接地状態に保持される。ソース領域１４には、＋４．５ボルトのような正電圧が印加される。第２ゲート４２ａ及び４２ｂには、＋６ボルトのような正電圧が印加されるので、これらの第２選択ゲートの下にあるチャネル領域がオン動作する。選択された浮動ゲート１８ｄの直ぐ隣にある制御ゲート３４ｂには、７ボルトから１１ボルトの電圧が印加され、一方、残りの制御ゲートのすべてには、＋１０ボルトが印加される。３４ａ、３４ｃ、３４ｄ等のようなその他の制御ゲートのすべてに印加される＋１０ボルトは、これらの制御ゲートが容量的に接続される浮動ゲートの下にあるチャネル領域をオン動作させるのに、これらの浮動ゲートが帯電しているか否かに関係なく、十分である。選択された浮動ゲート１８ｄの直ぐ隣にある第１選択ゲート４０ｂには、＋１．５ボルトの正電圧が印加され、一方、その他の第１選択ゲート４０のすべてには、＋６ボルトが印加される。＋１．５ボルトを印加することは、第１選択ゲート４０ｂの下にあるチャネル領域を弱くオン動作させ、一方、その他の第１選択ゲート４０のすべてに＋６ボルトを印加することは、これら第１選択ゲート４０の下にあるチャネル領域を強くオン動作させる。次に、上述したものと同一である、中間チャネル（mid-channel）のホット電子注入の作用によって、ドレイン領域１６からの電子は、浮動ゲート１８ｄに注入されることになる。
【００２７】
[読み出し動作]
[読み出し方法１]
選択された浮動ゲートを読み出す第１の方法は、電圧検出のメカニズムにより行われる。ここでは、浮動ゲート１８ｃを読み出すことが望まれている場合を考える。印加される電圧は、以下の通りである。ドレイン領域１６には、＋１．５ボルトのような正電圧が印加される。ソース１４の電圧は、−１００ナノアンペアの負荷電流のもとで検出される。第２選択ゲート４２ａ及び４２ｂには、＋４ボルトの正電圧が印加される。選択された浮動ゲート１８ｃの直ぐ隣にある制御ゲート３４ｂには、例えば＋１．５ボルトの正電圧が印加され、一方、その他の制御ゲート３４のすべてには、＋４．０ボルトの正電圧が印加される。＋４ボルトの電圧は、制御ゲート３４が関連する浮動ゲート１８の下にあるチャネル領域の部分をオン動作させるのに、この浮動ゲート１８の帯電状態に関係なく、十分である。＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃをプログラムしない場合には、この選択された浮動ゲート１８ｃの下にあるチャネル領域３２の部分をオン動作させるのに十分である。しかしながら、選択された浮動ゲート１８ｃをプログラムする場合には、＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃの下にあるチャネル領域３２の部分をオン動作させるのに十分ではないか、或いは、このチャネル領域３２の部分を非常に弱くオン動作させる。選択された浮動ゲート１８ｃとともに制御ゲート３４ｂに容量的に接続されている浮動ゲート１８ｄの直ぐ隣にある、第１選択ゲート４０ｂには、＋７ボルトのような大きな正電圧が印加される。第１選択ゲート４０ｂに対する大きな正電圧は、浮動ゲート１８ｄをプログラムする場合であっても、この浮動ゲート１８ｄの下にあるチャネル領域の部分をオン動作させるのに十分である。その他の第１選択ゲート４０のすべてには、これら第１選択ゲート４０の下にあるチャネル領域３２の部分をオン動作させるのに十分である＋１．５ボルトの電圧が供給される。
【００２８】
動作中には、ソース領域１４の電圧が検出される。この電圧は、選択された浮動ゲート１８ｃをプログラムするか否かに依存する。
【００２９】
隣接するＮＡＮＤフラッシュメモリ構造３０に対する読み出し外乱を最小限に抑えるための電圧は、以下の通りである。選択されたＮＡＮＤ構造が構造３０ｃである場合を考える。この場合には、印加される電圧は以下の通りである。すなわち、電圧検出は、ソース領域１４ｃで実行され、ドレイン領域１６ｃには＋１．５ボルトが印加され、その他のすべてのドレイン領域１６には、０ボルトが印加され、ソース領域１４ｅは浮動状態に保持され、その他のすべてのソース領域１４には、接地電圧が印加される。
【００３０】
ＮＡＮＤフラッシュメモリ構造３０は、双方向に読み出すことができるものである。すなわち、浮動ゲート１８ｄを読み出すための印加電圧は、以下の通りである。＋１．５ボルトのような正電圧がソース領域１４に印加される。ドレイン領域１６の電圧は、−１００ナノアンペアの負荷電流のもとで検出される。第２選択ゲート４２ａ及び４２ｂには、＋４ボルトの正電圧が印加される。選択された浮動ゲート１８ｄの直ぐ隣にある制御ゲート３４ｂには、例えば＋１．５ボルトのような正電圧が印加され、その他の制御ゲート３４のすべてには、＋４．０ボルトのような正電圧が印加される。＋４ボルトの電圧は、制御ゲート３４が関連する浮動ゲート１８の下にあるチャネル領域３２の部分をオン動作させるのに、この浮動ゲート１８の帯電状態に関係なく、十分である。＋１．５ボルトの電圧は、選択された浮動ゲート１８ｄをプログラミングしない場合には、この選択された浮動ゲート１８ｄの下にあるチャネル領域３２の部分をオン動作させるのに十分である。しかしながら、選択された浮動ゲート１８ｄをプログラムする場合には、＋１．５ボルトの電圧は、選択された浮動ゲート１８ｄの下にあるチャネル領域３２の部分をオン動作させるのに不十分であるか、或いは、このチャネル領域３２の部分を非常に弱くオン動作させる。選択された浮動ゲート１８ｃとともに制御ゲート３４ｂに容量的に接続されている浮動ゲート１８ｃの直ぐ隣にある、第１選択ゲート４０ａには、＋７ボルトのような大きな正電圧が印加される。第１選択ゲート４０ａに対する大きな正電圧は、浮動ゲート１８ｃをプログラムする場合であっても、この浮動ゲート１８ｃの下にあるチャネル領域の部分をオン動作させるのに十分である。その他の第１選択ゲート４０のすべてには、これら第１選択ゲート４０の下にあるチャネル領域３２の部分をオン動作させるのに十分である＋１．５ボルトの電圧が印加される。
【００３１】
[読み出し方法２]
選択された浮動ゲートを読み出す第２の方法は、電流検出のメカニズムにより行われる。ここでは、浮動ゲート１８ｃを読み出すことが望まれている場合を考える。印加される電圧は、以下の通りである。ドレイン領域１６には、＋１．０ボルトのような正電圧が印加され、ソース領域１４の電圧は０ボルトである。ドレイン領域１６に流れる電流が検出される。第２選択ゲート４２ａ及び４２ｂには、＋３ボルトの正電圧が印加される。選択された浮動ゲート１８ｃの直ぐ隣にある制御ゲート３４ｂには、例えば＋１．５ボルトの正電圧が印加され、一方、その他の制御ゲート３４のすべてには、＋４．０ボルトの正電圧が印加される。＋４ボルトの電圧は、制御ゲート３４が関連する浮動ゲート１８の下にあるチャネル領域３２の部分をオン動作させるのに、この浮動ゲート１８の帯電状態に関係なく、十分である。＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃをプログラムしない場合には、この選択された浮動ゲート１８ｃの下にあるチャネル領域３２の部分をオン動作させるのに十分である。しかしながら、選択された浮動ゲート１８ｃをプログラムする場合には、＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃの下にあるチャネル領域３２の部分をオン動作させるのに十分でないか、或いは、このチャネル領域３２の部分を非常に弱くオン動作させる。選択された浮動ゲート１８ｃとともに制御ゲート３４ｂに容量的に接続されている浮動ゲート１８ｄの直ぐ隣にある、第１選択ゲート４０ｂには、＋５ボルトのような大きな正電圧が印加される。第１選択ゲート４０ｂに対する大きな正電圧は、浮動ゲート１８ｄをプログラムする場合であっても、この浮動ゲート１８ｄの下にあるチャネル領域３２の部分をオン動作させるのに十分である。その他の第１選択ゲート４０のすべてには、これら第１選択ゲート４０の下にあるチャネル領域３２の部分をオン動作させるのに十分である＋１．５ボルトの電圧が印加される。
【００３２】
動作中には、ソース領域１６の電流が検出される。この電流は、選択された浮動ゲート１８ｃをプログラムするか否かに依存する。
【００３３】
隣接するＮＡＮＤフラッシュメモリ構造３０に対する読み出し外乱を最小限に抑えるための電圧は、以下の通りである。選択されたＮＡＮＤ構造が構造３０ｃである場合を考える。この場合には、印加される電圧は以下の通りである。すなわち、ドレイン領域１６ｃには＋１．０ボルトが印加され、その他のドレイン領域１６のすべてには、０ボルトが印加され、ソース領域１４ｃは接地状態に保持され、一方、ソース領域１４ｅには、＋１．５ボルトが印加される。よって、ＮＡＮＤ構造３０ｄには、電流は流れない。その他のソース領域１４のすべてには、接地電圧が印加される。
【００３４】
ＮＡＮＤフラッシュメモリ構造３０は、双方向に読み出すことができるものである。例えば、浮動ゲート１８ｄを読み出すための印加電圧は、以下の通りである。すなわち、＋１．０ボルトのような正電圧がソース領域１４に印加され、ドレイン領域１６の電圧は０ボルトである。ソース領域１４に流れる電流が検出される。第２選択ゲート４２ａ及び４２ｂには、＋３ボルトの正電圧が印加される。選択された浮動ゲート１８ｄの直ぐ隣にある制御ゲート３４ｂには、例えば＋１．５ボルトのような正電圧が印加され、その他の制御ゲート３４のすべてには、＋４．０ボルトのような正電圧が印加される。＋４ボルトの電圧は、制御ゲート３４が関連する浮動ゲート１８の下にあるチャネル領域３２の部分をオン動作させるのに、この浮動ゲート１８の帯電状態に関係なく、十分である。＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃをプログラミングしない場合には、選択された浮動ゲート１８ｄの下にあるチャネル領域３２の部分をオン動作させるのに十分である。しかしながら、選択された浮動ゲート１８ｄをプログラムする場合には、＋１．５ボルトの電圧は、選択された浮動ゲート１８ｃの下にあるチャネル領域３２の部分をオン動作させるのに不十分であるか、或いは、このチャネル領域３２の部分を非常に弱くオン動作させる。選択された浮動ゲート１８ｄとともに制御ゲート３４ｂに容量的に接続されている浮動ゲート１８ｃの直ぐ隣にある、第１選択ゲート４０ａには、＋５ボルトのような大きな正電圧が印加される。第１選択ゲート４０ａに対する大きな正電圧は、浮動ゲート１８ｃをプログラムする場合であっても、この浮動ゲート１８ｃの下にあるチャネル領域の部分をオン動作させるのに十分である。その他の第１選択ゲート４０のすべてには、これら第１選択ゲート４０の下にあるチャネル領域３２の部分をオン動作させるのに十分である＋１．５ボルトの電圧が印加される。
【００３５】
（その他の実施形態に係るＮＡＮＤ構造）
図７を参照すると、本発明の別の実施形態に係るＮＡＮＤフラッシュメモリ構造１３０の断面図が示されている。この構造１３０は、図２に示して説明した構造３０と類似している。構造１３０と構造３０との間の唯一の違いは、構造１３０では、付加的な第２領域９０（ａ−ｎ）が、ソース領域１４とドレイン領域１６との間にあるチャネル領域３２に設けられている点である。これらの付加的な領域９０（ａ−ｎ）の各々は、制御ゲート３４の第１部分３６の下にある。しかしながら、制御ゲート３４は、基板１２及びチャネル領域３２から絶縁されたままとなっている。これらの付加的な第２領域９０を設けることによって、ソース領域１４とドレイン領域１６との間にあるチャネル領域３２における電子の流れを、より正確に制御することができる。これらの第２領域は、制御ゲート３４及び第１選択ゲート４０と平行な行方向に延びるようにすることができる。
【００３６】
図８を参照すると、本発明のさらに別の実施形態に係るＮＡＮＤフラッシュメモリ構造２３０の断面図が示されている。構造２３０は、図２に示して説明した構造３０と類似している。構造２３０と構造３０との間の唯一の違いは、構造２３０では、ソース領域１４及びドレイン領域１６の直ぐ隣にある第２制御ゲート４２もまた、第１制御ゲート４０と同様に直線形状となっている点である。
【００３７】
図９を参照すると、本発明のさらに別の実施形態に係るＮＡＮＤフラッシュメモリ構造３３０の断面図が示されている。構造３３０は、図２、７、８に示して説明した構造３０、１３０、２３０と類似する。図７に示して説明した構造１３０と同様に、構造３３０は、ソース領域１４とドレイン領域１６との間に複数の第２領域９０（ａ−ｎ）を有する。さらに、図８に示して説明した構造２３０と同様に、構造３３０は、実質的に直線形状である第２選択ゲート４２を有する。
【００３８】
図１０を参照すると、本発明のさらに別の実施形態に係るＮＡＮＤフラッシュメモリ構造４３０の断面図が示されている。構造４３０は、図８に示して説明した構造２３０と類似する。構造４３０と構造２３０との間の唯一の違いは、浮動ゲート１８及び関連する制御ゲート３４が１つのトレンチにある点である。対照的に、構造２３０では、すべての、制御ゲート、第１及び第２選択ゲート並びに浮動ゲートが、珪素基板の平坦な表面上にある。
【００３９】
図１１を参照すると、本発明の別の実施形態に係るＮＡＮＤフラッシュメモリ構造５３０の断面図が示されている。構造５３０は、図１０に示して説明した構造４３０及び図７に示した構造１３０と類似する。構造５３０は、構造４３０と同様に、トレンチ内に、浮動ゲート１８及び関連する制御ゲート３４を有する。加えて、構造５３０は、図７に示して説明した、制御ゲート３４の第１部分３６の底部に沿った第２領域９０と同様に、各々が各トレンチの底部に沿った複数の第２領域９０を有する。
【００４０】
図１２を参照すると、本発明の別の実施形態に係るＮＡＮＤフラッシュメモリ構造６３０の断面図が示されている。構造６３０は、図１０に示して説明した構造４３０と類似している。唯一の違いは、構造６３０では、第２選択ゲート４２が「Ｌ」字形状となっており、一方、図１０に示した構造４３０における第２選択ゲート４２が直線形状となっている点である。
【００４１】
図１３を参照すると、本発明の別の実施形態に係るＮＡＮＤフラッシュメモリ構造７３０の断面図が示されている。構造７３０は、図１２に示して説明した構造６３０及び図１１に示して説明した構造５３０と類似する。構造７３０と構造６３０との間の唯一の違いは、構造５３０と同様に、各トレンチの底部に複数の第２領域９０を付加した点である。
【００４２】
上記説明から明らかなように、分割ゲートメモリセルを備えた、双方向高密度ＮＡＮＤフラッシュメモリ構造及びアレイが、開示されている。
【符号の説明】
【００４３】
１４ 第１領域
１６ 第２領域
１８ 浮動ゲート
２０ 選択ゲート
３０ ＮＡＮＤフラッシュメモリ構造
３４ 制御ゲート
【特許請求の範囲】
【請求項１】
第１伝導型の半導体基板の上に形成されたＮＡＮＤフラッシュメモリ構造であって、
前記基板内の第２伝導型の第１領域と、
前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める、前記基板内の前記第２伝導型の第２領域と、
各々が前記チャネル領域から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、
互いに間隔をおいて配置され、各々が、前記チャネル領域から絶縁され１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された、複数の制御ゲートと、
各々が前記チャネル領域から絶縁され互いに間隔をおいて配置された複数の選択ゲートと、を備え、
前記複数の選択ゲートの各々が１対の浮動ゲートの間にある、ＮＡＮＤフラッシュメモリ構造。
【請求項２】
各浮動ゲートが１つの制御ゲートと１つの選択ゲートとの間にある、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項３】
各浮動ゲートが、前記基板内の１つのトレンチ内にあって該トレンチの側壁から間隔をおいて配置されている、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項４】
各制御ゲートが、１つのトレンチ内において該トレンチ内の１対の浮動ゲートに容量的に接続されかつ実質的にＴ字形状である、請求項３に記載のＮＡＮＤフラッシュメモリ構造。
【請求項５】
第１選択ゲートが、前記チャネル領域から絶縁され、前記第１領域の直ぐ隣にあり、第２選択ゲートが、前記チャネル領域から絶縁され、前記第２領域の直ぐ隣にある、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項６】
前記第１選択ゲート及び前記第２選択ゲートの各々が実質的に直線形状である、請求項５に記載のＮＡＮＤフラッシュメモリ構造。
【請求項７】
前記第１選択ゲート及び前記第２選択ゲートの各々が実質的に「Ｌ」字形状である、請求項５に記載のＮＡＮＤフラッシュメモリ構造。
【請求項８】
前記基板内の複数の第３領域をさらに備え、
前記複数の第３領域の各々が前記第２伝導型であって前記制御ゲートに容量的に接続されている、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項９】
前記第１領域と前記第２領域との間にある前記チャネル領域が、該第１領域と該第２領域との間にある連続したチャネル領域であり、各制御ゲートが実質的にＴ字形状である、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項１０】
第１伝導型の半導体基板と複数のＮＡＮＤ構造とを備えたＮＡＮＤフラッシュメモリ構造のアレイであって、
前記複数のＮＡＮＤ構造の各々が、
前記基板内の第２伝導型の第１領域と、
第１の方向に前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める、前記基板内の前記第２伝導型の第２領域と、
各々が前記チャネル領域から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、
互いに間隔をおいて配置され、各々が、前記チャネル領域から絶縁され１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された、複数の制御ゲートと、
各々が、前記チャネル領域から絶縁され１対の浮動ゲートの間にあって互いに間隔をおいて配置された複数の選択ゲートと、
を含み、
前記第１の方向に対して実質的に垂直な第２の方向に互いに隣接する複数のＮＡＮＤ構造が、前記第２の方向に互いに接続された前記選択ゲートと、前記第２の方向に互いに接続された前記制御ゲートと、を有する、ＮＡＮＤフラッシュメモリ構造のアレイ。
【請求項１１】
各対の隣接する活性領域を分離する絶縁領域を有する、前記第１の方向に互いに平行な連続したストライプ状の複数の活性領域をさらに備え、
前記選択ゲートの各々が、１つのＮＡＮＤ構造を１つの絶縁領域を越えて前記第２の方向にある１つの隣接するＮＡＮＤ構造に接続し、
前記制御ゲートの各々が、１つのＮＡＮＤ構造を１つの絶縁領域を越えて前記第２の方向にある１つの隣接するＮＡＮＤ構造に接続する、請求項１０に記載のアレイ。
【請求項１２】
第１のＮＡＮＤ構造の前記第１領域が、前記第１の方向において前記第１のＮＡＮＤ構造の一方の側に隣接する第２のＮＡＮＤ構造の前記第１領域に対して電気的に接続され、
第１のＮＡＮＤ構造の前記第２領域が、前記第１の方向において前記第１のＮＡＮＤ構造の他方の側に隣接する第３のＮＡＮＤ構造の前記第２領域に対して電気的に接続された、請求項１１に記載のアレイ。
【請求項１３】
各浮動ゲートが１つの制御ゲートと１つの選択ゲートとの間にある、請求項１０に記載のアレイ。
【請求項１４】
各浮動ゲートが、前記基板内の１つのトレンチ内にあって該トレンチの側壁から間隔をおいて配置されている、請求項１０に記載のアレイ。
【請求項１５】
各制御ゲートが、１つのトレンチ内において該トレンチ内の１対の浮動ゲートに容量的に接続されかつ実質的にＴ字形状である、請求項１４に記載のアレイ。
【請求項１６】
前記基板内の複数の第３領域をさらに備え、
前記複数の第３領域の各々が、前記第２伝導型であって前記制御ゲートに容量的に接続される、請求項１０に記載のアレイ。
【請求項１７】
前記第１領域と前記第２領域との間にある前記チャネル領域が、該第１領域と該第２領域との間にある連続したチャネル領域であり、各制御ゲートが実質的にＴ字形状である、
請求項１０に記載のアレイ。
【請求項１８】
互いに電気的に直列に、かつ、共直線性をもつように接続された複数のＮＡＮＤ構造が、第１アドレスによりアドレス指定される第１端及び前記第１アドレスとは異なる第２アドレスによりアドレス指定される第２端で終わる、請求項１０に記載のアレイ。
【請求項１９】
第１伝導型の半導体基板に形成され、
各々が、前記基板内の第２伝導型の第１領域と、第１の行方向に対して実質的に垂直な列方向に前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める前記基板内の前記第２伝導型の第２領域と、各々が前記基板から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、１対の浮動ゲートの間にある選択ゲートと、を有し、１つの浮動ゲートが１つの選択ゲートと１つの制御ゲートとの間にある、複数のＮＡＮＤ構造を有し、
前記行方向に互いに隣接するＮＡＮＤ構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続された、
ＮＡＮＤフラッシュメモリ構造のアレイにおいて、前記第１の行方向に配置された複数の浮動ゲートを消去する方法であって、
選択された行にある選択された複数の浮動ゲートの一方の側の直ぐ隣にある、前記選択された行の制御ゲートに対して、負電圧を印加し、
選択された行にある選択された複数の浮動ゲートの他方の側の直ぐ隣にある、前記選択された行の選択ゲートに対して、正電圧を印加して、前記選択された行の制御ゲートと前記選択された行の選択ゲートとの間にある前記第１行の浮動ゲートの電荷を前記選択された行の選択ゲートにトンネリングさせることによって該第１の行の浮動ゲートが消去される、
ことを特徴とする方法。
【請求項２０】
さらに、すべての行の選択されていない制御ゲートに対して接地電圧を印加し、すべての行の選択されていない選択ゲートに対して接地電圧を印加する、請求項１９に記載の方法。
【請求項２１】
さらに、前記第１領域に対して接地電圧を印加し、前記第２領域に対して接地電圧を印加する、請求項２０に記載の方法。
【請求項２２】
さらに、正電圧が印加される行の選択ゲートの直ぐ隣にある第２の行の浮動ゲートの一方の側に対し直ぐ隣に位置する第１の行の、浮動ゲート以外の制御ゲートに対して、負電圧を印加し、
前記第１の行の浮動ゲート及び前記第２の行の浮動ゲートからの電荷が前記選択された行の選択ゲートにトンネリングすることによって、前記第１及び第２の行の浮動ゲートが同時に消去される、請求項１９に記載の方法。
【請求項２３】
第１伝導型の半導体基板に形成され、
各々が、前記基板内の第２伝導型の第１領域と、第１の行方向に対して実質的に垂直な列方向に前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める前記基板内の前記第２伝導型の第２領域と、各々が前記基板から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、１対の浮動ゲートの間にある選択ゲートと、を有し、１つの浮動ゲートが１つの選択ゲートと１つの制御ゲートとの間にある、複数のＮＡＮＤ構造を有し、
前記行方向に互いに隣接するＮＡＮＤ構造における前記選択ゲートが、前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続された、
ＮＡＮＤフラッシュメモリ構造のアレイにおいて、前記第１の行方向に配置された複数の浮動ゲートを消去する方法であって、
選択された行にある選択された複数の浮動ゲートの一方の側の直ぐ隣にある、前記選択された行の制御ゲートに対して、負電圧を印加し、
前記基板に正電圧を印加して、
前記選択された行の制御ゲートに隣接する前記第１の行の浮動ゲートからの電荷を前記基板にトンネリングさせることによって、前記第１の行の浮動ゲートが消去される、
ことを特徴とする方法。
【請求項２４】
さらに、すべての行の選択されていない制御ゲートに対して接地電圧を印加し、すべての行の選択されていない選択ゲートに対して接地電圧を印加する、請求項２３に記載の方法。
【請求項２５】
さらに、前記第１領域に対して接地電圧を印加し、前記第２領域に対して接地電圧を印加する、請求項２４に記載の方法。
【請求項２６】
第１伝導型の半導体基板に形成され、
各々が、前記基板内の第２伝導型の第１領域と、列方向に前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める前記基板内の前記第２伝導型の第２領域と、各々が前記基板から絶縁され、互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、１対の浮動ゲートの間にある選択ゲートと、を有し、１つの浮動ゲートが１つの選択ゲートと１つの制御ゲートとの間にある、複数のＮＡＮＤ構造を有し、
行方向に互いに隣接するＮＡＮＤ構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続され、前記行方向が、前記列方向に対して実質的に垂直である、ＮＡＮＤフラッシュメモリ構造のアレイにおいて、選択された浮動ゲートを読み出す方法であって、
前記第１領域に対して第１電圧を印加し、
一方が前記選択された浮動ゲートである２つの浮動ゲートの間にある第１制御ゲート以外の制御ゲートの各々に対して、前記チャネル領域のうちその上に前記制御ゲートに関連する前記２つの浮動ゲートが配置されるチャネル領域の部分を、該浮動ゲートの状態とは無関係にオン動作させるのに十分な第２電圧を印加し、
前記第１制御ゲートが間に位置している前記２つの浮動ゲートの直ぐ隣にある前記２つの選択ゲート以外の選択ゲートの各々に対して、前記第２電圧を印加し、
前記チャネル領域のうちその上に前記選択された浮動ゲートが配置されるチャネル領域の部分を、前記選択された浮動ゲートを消去するか又はプログラムするかに依存して強く又は弱くオン動作させるのに十分な第３電圧を、前記第１制御ゲートに印加し、
前記選択された浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記第３電圧を印加し、
前記第１制御ゲートの直ぐ隣にある前記選択された浮動ゲート以外の浮動ゲートである、選択されていない浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記チャネル領域のうちその上に前記選択されていない浮動ゲートが配置されるチャネル領域の部分を、前記選択されていない浮動ゲートをプログラムするか又は消去するかに関係なく、オン動作させるのに十分な第４電圧を印加し、
前記第２領域の電圧を検出して、前記選択された浮動ゲートの状態を判断する、
ことを特徴とする方法。
【請求項２７】
第１伝導型の半導体基板に形成され、
各々が、前記基板内の第２伝導型の第１領域と、列方向に前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める前記基板内の前記第２伝導型の第２領域と、各々が前記基板から絶縁され、互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、１対の浮動ゲートの間にある選択ゲートと、を有し、１つの浮動ゲートが１つの選択ゲートと１つの制御ゲートとの間にある、複数のＮＡＮＤ構造を有し、
行方向に互いに隣接するＮＡＮＤ構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続され、前記行方向が、前記列方向に対して実質的に垂直である、ＮＡＮＤフラッシュメモリ構造のアレイにおいて、選択された浮動ゲートを読み出す方法であって、
前記第１領域に対して第１電圧を印加し、
前記第２領域に対して第２電圧を印加し、
一方が前記選択された浮動ゲートである２つの浮動ゲートの間にある第１制御ゲート以外の制御ゲートの各々に対して、前記チャネル領域のうちその上に前記制御ゲートと関連する前記２つの浮動ゲートが配置されるチャネル領域の部分を、該浮動ゲートの状態とは無関係にオン動作させるのに十分な第３電圧を印加し、
前記第１制御ゲートが間に位置させられた前記２つの浮動ゲートの直ぐ隣にある２つの選択ゲート以外の選択ゲートの各々に対して、第４電圧を印加し、
前記第１制御ゲートに対して、前記チャネル領域のうちその上に前記選択された浮動ゲートが配置されるチャネル領域の部分を、前記選択された浮動ゲートを消去するか又はプログラムするかに依存して強く又は弱くオン動作させるのに十分な第５電圧を印加し、
前記選択された浮動ゲートの直ぐ隣にある前記選択ゲートに対して、第５電圧を印加し、
前記第１制御ゲートの直ぐ隣にある前記選択された浮動ゲート以外の浮動ゲートである、選択されていない浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記チャネル領域のうちその上に前記選択されていない浮動ゲートが配置されるチャネル領域の部分を、前記選択されていない浮動ゲートをプログラムするか又は消去するかに関係なく、オン動作させるのに十分な第６電圧を印加し、
前記第２領域の電流を検出して、前記選択された浮動ゲートの状態を判断する、
ことを特徴とする方法。
【請求項２８】
第１伝導型の半導体基板に設けられ、
前記基板内の第２伝導型の第１領域と、前記列方向に前記第１領域から間隔をおいて配置されて該第１領域との間に連続したチャネル領域を定める前記基板内の第２伝導型の第２領域と、各々が前記基板から絶縁され、互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、１対の浮動ゲートの間にある選択ゲートと、を有し、１つの浮動ゲートが１つの選択ゲートと１つの制御ゲートとの間にある、第１ＮＡＮＤ構造を含む複数の等しいＮＡＮＤ構造を有し、
行方向に互いに隣接するＮＡＮＤ構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続され、
前記行方向が前記列方向に対して実質的に垂直である、ＮＡＮＤフラッシュメモリ構造のアレイにおける前記第１ＮＡＮＤ構造の選択された浮動ゲートをプログラミングする方法であって、
前記第１領域に対して第１電圧を印加し、
前記第２領域に対して第２電圧を印加し、
一方が前記選択された浮動ゲートである２つの浮動ゲートの間にある第１制御ゲート以外の制御ゲートの各々に対して、前記チャネル領域のうちその上に前記制御ゲートに関連する前記２つの浮動ゲートが配置されるチャネル領域の部分を、該浮動ゲートの状態とは無関係にオン動作させるのに十分な第３電圧を印加し、
前記第１制御ゲートが間に位置させられた前記２つの浮動ゲートの直ぐ隣にある２つの選択ゲート以外の選択ゲートの各々に対して、前記チャネル領域のうちその上に前記２つの選択ゲートが配置されるチャネル領域の部分をオン動作させるのに十分な第４電圧を印加し、
前記第１制御ゲートに対して、前記チャネル領域のうちその上に前記選択された浮動ゲートが配置されるチャネル領域の部分をオン動作するのに十分な第５電圧を印加し、
前記選択された浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記チャネル領域のうちその上に前記選択ゲートが配置されるチャネル領域の部分をオン動作させるのに十分である、前記第４電圧より小さい第６電圧を印加し、
前記第１制御ゲートの直ぐ隣にある前記選択された浮動ゲート以外の浮動ゲートである、選択されていない浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記第４電圧を印加する、
ことを特徴とする方法。
【請求項２９】
他方の側に前記第１制御ゲートがある前記選択された浮動ゲートの一方の側にある前記選択ゲートに対して前記第６電圧が印加される、請求項２８に記載の方法。
【請求項３０】
前記第１領域が前記選択された浮動ゲートの一方の側にあり、前記第２領域が前記選択された浮動ゲートの他方の側にあり、
前記第１電圧が前記第２電圧より低い、請求項２９に記載の方法。
【請求項３１】
前記第１ＮＡＮＤ構造の前記第２領域が、前記行方向に該第１ＮＡＮＤ構造の直ぐ隣にある第２ＮＡＮＤ構造の第２領域に対して共通に接続される、請求項３０に記載の方法。
【請求項３２】
さらに、前記第２ＮＡＮＤ構造の前記第１領域に対して、前記第１電圧より大きく前記第２電圧より小さい第７電圧を印加する、請求項３１に記載の方法。
【請求項１】
第１伝導型の半導体基板の上に形成されたＮＡＮＤフラッシュメモリ構造であって、
前記基板内の第２伝導型の第１領域と、
前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める、前記基板内の前記第２伝導型の第２領域と、
各々が前記チャネル領域から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、
互いに間隔をおいて配置され、各々が、前記チャネル領域から絶縁され１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された、複数の制御ゲートと、
各々が前記チャネル領域から絶縁され互いに間隔をおいて配置された複数の選択ゲートと、を備え、
前記複数の選択ゲートの各々が１対の浮動ゲートの間にある、ＮＡＮＤフラッシュメモリ構造。
【請求項２】
各浮動ゲートが１つの制御ゲートと１つの選択ゲートとの間にある、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項３】
各浮動ゲートが、前記基板内の１つのトレンチ内にあって該トレンチの側壁から間隔をおいて配置されている、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項４】
各制御ゲートが、１つのトレンチ内において該トレンチ内の１対の浮動ゲートに容量的に接続されかつ実質的にＴ字形状である、請求項３に記載のＮＡＮＤフラッシュメモリ構造。
【請求項５】
第１選択ゲートが、前記チャネル領域から絶縁され、前記第１領域の直ぐ隣にあり、第２選択ゲートが、前記チャネル領域から絶縁され、前記第２領域の直ぐ隣にある、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項６】
前記第１選択ゲート及び前記第２選択ゲートの各々が実質的に直線形状である、請求項５に記載のＮＡＮＤフラッシュメモリ構造。
【請求項７】
前記第１選択ゲート及び前記第２選択ゲートの各々が実質的に「Ｌ」字形状である、請求項５に記載のＮＡＮＤフラッシュメモリ構造。
【請求項８】
前記基板内の複数の第３領域をさらに備え、
前記複数の第３領域の各々が前記第２伝導型であって前記制御ゲートに容量的に接続されている、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項９】
前記第１領域と前記第２領域との間にある前記チャネル領域が、該第１領域と該第２領域との間にある連続したチャネル領域であり、各制御ゲートが実質的にＴ字形状である、請求項１に記載のＮＡＮＤフラッシュメモリ構造。
【請求項１０】
第１伝導型の半導体基板と複数のＮＡＮＤ構造とを備えたＮＡＮＤフラッシュメモリ構造のアレイであって、
前記複数のＮＡＮＤ構造の各々が、
前記基板内の第２伝導型の第１領域と、
第１の方向に前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める、前記基板内の前記第２伝導型の第２領域と、
各々が前記チャネル領域から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、
互いに間隔をおいて配置され、各々が、前記チャネル領域から絶縁され１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された、複数の制御ゲートと、
各々が、前記チャネル領域から絶縁され１対の浮動ゲートの間にあって互いに間隔をおいて配置された複数の選択ゲートと、
を含み、
前記第１の方向に対して実質的に垂直な第２の方向に互いに隣接する複数のＮＡＮＤ構造が、前記第２の方向に互いに接続された前記選択ゲートと、前記第２の方向に互いに接続された前記制御ゲートと、を有する、ＮＡＮＤフラッシュメモリ構造のアレイ。
【請求項１１】
各対の隣接する活性領域を分離する絶縁領域を有する、前記第１の方向に互いに平行な連続したストライプ状の複数の活性領域をさらに備え、
前記選択ゲートの各々が、１つのＮＡＮＤ構造を１つの絶縁領域を越えて前記第２の方向にある１つの隣接するＮＡＮＤ構造に接続し、
前記制御ゲートの各々が、１つのＮＡＮＤ構造を１つの絶縁領域を越えて前記第２の方向にある１つの隣接するＮＡＮＤ構造に接続する、請求項１０に記載のアレイ。
【請求項１２】
第１のＮＡＮＤ構造の前記第１領域が、前記第１の方向において前記第１のＮＡＮＤ構造の一方の側に隣接する第２のＮＡＮＤ構造の前記第１領域に対して電気的に接続され、
第１のＮＡＮＤ構造の前記第２領域が、前記第１の方向において前記第１のＮＡＮＤ構造の他方の側に隣接する第３のＮＡＮＤ構造の前記第２領域に対して電気的に接続された、請求項１１に記載のアレイ。
【請求項１３】
各浮動ゲートが１つの制御ゲートと１つの選択ゲートとの間にある、請求項１０に記載のアレイ。
【請求項１４】
各浮動ゲートが、前記基板内の１つのトレンチ内にあって該トレンチの側壁から間隔をおいて配置されている、請求項１０に記載のアレイ。
【請求項１５】
各制御ゲートが、１つのトレンチ内において該トレンチ内の１対の浮動ゲートに容量的に接続されかつ実質的にＴ字形状である、請求項１４に記載のアレイ。
【請求項１６】
前記基板内の複数の第３領域をさらに備え、
前記複数の第３領域の各々が、前記第２伝導型であって前記制御ゲートに容量的に接続される、請求項１０に記載のアレイ。
【請求項１７】
前記第１領域と前記第２領域との間にある前記チャネル領域が、該第１領域と該第２領域との間にある連続したチャネル領域であり、各制御ゲートが実質的にＴ字形状である、
請求項１０に記載のアレイ。
【請求項１８】
互いに電気的に直列に、かつ、共直線性をもつように接続された複数のＮＡＮＤ構造が、第１アドレスによりアドレス指定される第１端及び前記第１アドレスとは異なる第２アドレスによりアドレス指定される第２端で終わる、請求項１０に記載のアレイ。
【請求項１９】
第１伝導型の半導体基板に形成され、
各々が、前記基板内の第２伝導型の第１領域と、第１の行方向に対して実質的に垂直な列方向に前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める前記基板内の前記第２伝導型の第２領域と、各々が前記基板から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、１対の浮動ゲートの間にある選択ゲートと、を有し、１つの浮動ゲートが１つの選択ゲートと１つの制御ゲートとの間にある、複数のＮＡＮＤ構造を有し、
前記行方向に互いに隣接するＮＡＮＤ構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続された、
ＮＡＮＤフラッシュメモリ構造のアレイにおいて、前記第１の行方向に配置された複数の浮動ゲートを消去する方法であって、
選択された行にある選択された複数の浮動ゲートの一方の側の直ぐ隣にある、前記選択された行の制御ゲートに対して、負電圧を印加し、
選択された行にある選択された複数の浮動ゲートの他方の側の直ぐ隣にある、前記選択された行の選択ゲートに対して、正電圧を印加して、前記選択された行の制御ゲートと前記選択された行の選択ゲートとの間にある前記第１行の浮動ゲートの電荷を前記選択された行の選択ゲートにトンネリングさせることによって該第１の行の浮動ゲートが消去される、
ことを特徴とする方法。
【請求項２０】
さらに、すべての行の選択されていない制御ゲートに対して接地電圧を印加し、すべての行の選択されていない選択ゲートに対して接地電圧を印加する、請求項１９に記載の方法。
【請求項２１】
さらに、前記第１領域に対して接地電圧を印加し、前記第２領域に対して接地電圧を印加する、請求項２０に記載の方法。
【請求項２２】
さらに、正電圧が印加される行の選択ゲートの直ぐ隣にある第２の行の浮動ゲートの一方の側に対し直ぐ隣に位置する第１の行の、浮動ゲート以外の制御ゲートに対して、負電圧を印加し、
前記第１の行の浮動ゲート及び前記第２の行の浮動ゲートからの電荷が前記選択された行の選択ゲートにトンネリングすることによって、前記第１及び第２の行の浮動ゲートが同時に消去される、請求項１９に記載の方法。
【請求項２３】
第１伝導型の半導体基板に形成され、
各々が、前記基板内の第２伝導型の第１領域と、第１の行方向に対して実質的に垂直な列方向に前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める前記基板内の前記第２伝導型の第２領域と、各々が前記基板から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、１対の浮動ゲートの間にある選択ゲートと、を有し、１つの浮動ゲートが１つの選択ゲートと１つの制御ゲートとの間にある、複数のＮＡＮＤ構造を有し、
前記行方向に互いに隣接するＮＡＮＤ構造における前記選択ゲートが、前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続された、
ＮＡＮＤフラッシュメモリ構造のアレイにおいて、前記第１の行方向に配置された複数の浮動ゲートを消去する方法であって、
選択された行にある選択された複数の浮動ゲートの一方の側の直ぐ隣にある、前記選択された行の制御ゲートに対して、負電圧を印加し、
前記基板に正電圧を印加して、
前記選択された行の制御ゲートに隣接する前記第１の行の浮動ゲートからの電荷を前記基板にトンネリングさせることによって、前記第１の行の浮動ゲートが消去される、
ことを特徴とする方法。
【請求項２４】
さらに、すべての行の選択されていない制御ゲートに対して接地電圧を印加し、すべての行の選択されていない選択ゲートに対して接地電圧を印加する、請求項２３に記載の方法。
【請求項２５】
さらに、前記第１領域に対して接地電圧を印加し、前記第２領域に対して接地電圧を印加する、請求項２４に記載の方法。
【請求項２６】
第１伝導型の半導体基板に形成され、
各々が、前記基板内の第２伝導型の第１領域と、列方向に前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める前記基板内の前記第２伝導型の第２領域と、各々が前記基板から絶縁され、互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、１対の浮動ゲートの間にある選択ゲートと、を有し、１つの浮動ゲートが１つの選択ゲートと１つの制御ゲートとの間にある、複数のＮＡＮＤ構造を有し、
行方向に互いに隣接するＮＡＮＤ構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続され、前記行方向が、前記列方向に対して実質的に垂直である、ＮＡＮＤフラッシュメモリ構造のアレイにおいて、選択された浮動ゲートを読み出す方法であって、
前記第１領域に対して第１電圧を印加し、
一方が前記選択された浮動ゲートである２つの浮動ゲートの間にある第１制御ゲート以外の制御ゲートの各々に対して、前記チャネル領域のうちその上に前記制御ゲートに関連する前記２つの浮動ゲートが配置されるチャネル領域の部分を、該浮動ゲートの状態とは無関係にオン動作させるのに十分な第２電圧を印加し、
前記第１制御ゲートが間に位置している前記２つの浮動ゲートの直ぐ隣にある前記２つの選択ゲート以外の選択ゲートの各々に対して、前記第２電圧を印加し、
前記チャネル領域のうちその上に前記選択された浮動ゲートが配置されるチャネル領域の部分を、前記選択された浮動ゲートを消去するか又はプログラムするかに依存して強く又は弱くオン動作させるのに十分な第３電圧を、前記第１制御ゲートに印加し、
前記選択された浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記第３電圧を印加し、
前記第１制御ゲートの直ぐ隣にある前記選択された浮動ゲート以外の浮動ゲートである、選択されていない浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記チャネル領域のうちその上に前記選択されていない浮動ゲートが配置されるチャネル領域の部分を、前記選択されていない浮動ゲートをプログラムするか又は消去するかに関係なく、オン動作させるのに十分な第４電圧を印加し、
前記第２領域の電圧を検出して、前記選択された浮動ゲートの状態を判断する、
ことを特徴とする方法。
【請求項２７】
第１伝導型の半導体基板に形成され、
各々が、前記基板内の第２伝導型の第１領域と、列方向に前記第１領域から間隔をおいて配置されて該第１領域との間にチャネル領域を定める前記基板内の前記第２伝導型の第２領域と、各々が前記基板から絶縁され、互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、１対の浮動ゲートの間にある選択ゲートと、を有し、１つの浮動ゲートが１つの選択ゲートと１つの制御ゲートとの間にある、複数のＮＡＮＤ構造を有し、
行方向に互いに隣接するＮＡＮＤ構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続され、前記行方向が、前記列方向に対して実質的に垂直である、ＮＡＮＤフラッシュメモリ構造のアレイにおいて、選択された浮動ゲートを読み出す方法であって、
前記第１領域に対して第１電圧を印加し、
前記第２領域に対して第２電圧を印加し、
一方が前記選択された浮動ゲートである２つの浮動ゲートの間にある第１制御ゲート以外の制御ゲートの各々に対して、前記チャネル領域のうちその上に前記制御ゲートと関連する前記２つの浮動ゲートが配置されるチャネル領域の部分を、該浮動ゲートの状態とは無関係にオン動作させるのに十分な第３電圧を印加し、
前記第１制御ゲートが間に位置させられた前記２つの浮動ゲートの直ぐ隣にある２つの選択ゲート以外の選択ゲートの各々に対して、第４電圧を印加し、
前記第１制御ゲートに対して、前記チャネル領域のうちその上に前記選択された浮動ゲートが配置されるチャネル領域の部分を、前記選択された浮動ゲートを消去するか又はプログラムするかに依存して強く又は弱くオン動作させるのに十分な第５電圧を印加し、
前記選択された浮動ゲートの直ぐ隣にある前記選択ゲートに対して、第５電圧を印加し、
前記第１制御ゲートの直ぐ隣にある前記選択された浮動ゲート以外の浮動ゲートである、選択されていない浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記チャネル領域のうちその上に前記選択されていない浮動ゲートが配置されるチャネル領域の部分を、前記選択されていない浮動ゲートをプログラムするか又は消去するかに関係なく、オン動作させるのに十分な第６電圧を印加し、
前記第２領域の電流を検出して、前記選択された浮動ゲートの状態を判断する、
ことを特徴とする方法。
【請求項２８】
第１伝導型の半導体基板に設けられ、
前記基板内の第２伝導型の第１領域と、前記列方向に前記第１領域から間隔をおいて配置されて該第１領域との間に連続したチャネル領域を定める前記基板内の第２伝導型の第２領域と、各々が前記基板から絶縁され、互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、１対の浮動ゲートの間にある選択ゲートと、を有し、１つの浮動ゲートが１つの選択ゲートと１つの制御ゲートとの間にある、第１ＮＡＮＤ構造を含む複数の等しいＮＡＮＤ構造を有し、
行方向に互いに隣接するＮＡＮＤ構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続され、
前記行方向が前記列方向に対して実質的に垂直である、ＮＡＮＤフラッシュメモリ構造のアレイにおける前記第１ＮＡＮＤ構造の選択された浮動ゲートをプログラミングする方法であって、
前記第１領域に対して第１電圧を印加し、
前記第２領域に対して第２電圧を印加し、
一方が前記選択された浮動ゲートである２つの浮動ゲートの間にある第１制御ゲート以外の制御ゲートの各々に対して、前記チャネル領域のうちその上に前記制御ゲートに関連する前記２つの浮動ゲートが配置されるチャネル領域の部分を、該浮動ゲートの状態とは無関係にオン動作させるのに十分な第３電圧を印加し、
前記第１制御ゲートが間に位置させられた前記２つの浮動ゲートの直ぐ隣にある２つの選択ゲート以外の選択ゲートの各々に対して、前記チャネル領域のうちその上に前記２つの選択ゲートが配置されるチャネル領域の部分をオン動作させるのに十分な第４電圧を印加し、
前記第１制御ゲートに対して、前記チャネル領域のうちその上に前記選択された浮動ゲートが配置されるチャネル領域の部分をオン動作するのに十分な第５電圧を印加し、
前記選択された浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記チャネル領域のうちその上に前記選択ゲートが配置されるチャネル領域の部分をオン動作させるのに十分である、前記第４電圧より小さい第６電圧を印加し、
前記第１制御ゲートの直ぐ隣にある前記選択された浮動ゲート以外の浮動ゲートである、選択されていない浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記第４電圧を印加する、
ことを特徴とする方法。
【請求項２９】
他方の側に前記第１制御ゲートがある前記選択された浮動ゲートの一方の側にある前記選択ゲートに対して前記第６電圧が印加される、請求項２８に記載の方法。
【請求項３０】
前記第１領域が前記選択された浮動ゲートの一方の側にあり、前記第２領域が前記選択された浮動ゲートの他方の側にあり、
前記第１電圧が前記第２電圧より低い、請求項２９に記載の方法。
【請求項３１】
前記第１ＮＡＮＤ構造の前記第２領域が、前記行方向に該第１ＮＡＮＤ構造の直ぐ隣にある第２ＮＡＮＤ構造の第２領域に対して共通に接続される、請求項３０に記載の方法。
【請求項３２】
さらに、前記第２ＮＡＮＤ構造の前記第１領域に対して、前記第１電圧より大きく前記第２電圧より小さい第７電圧を印加する、請求項３１に記載の方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−３３９７７（Ｐ２０１３−３３９７７Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１２−２０２６８２（Ｐ２０１２−２０２６８２）
【出願日】平成２４年９月１４日（２０１２．９．１４）
【分割の表示】特願２００６−１２９０２８（Ｐ２００６−１２９０２８）の分割
【原出願日】平成１８年５月８日（２００６．５．８）
【出願人】（５００１４７５０６）シリコン ストーリッジ テクノロージー インコーポレイテッド (24)
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２４年９月１４日（２０１２．９．１４）
【分割の表示】特願２００６−１２９０２８（Ｐ２００６−１２９０２８）の分割
【原出願日】平成１８年５月８日（２００６．５．８）
【出願人】（５００１４７５０６）シリコン ストーリッジ テクノロージー インコーポレイテッド (24)
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
【Ｆターム（参考）】
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