【課題】半導体記憶装置の回路面積を削減する。
【解決手段】半導体記憶装置１０は、複数のメモリセルを有する第１のブロックを含むメモリセルアレイ１１−１と、複数のメモリセルを有する第２のブロックを含むメモリセルアレイ１１−２と、メモリセルアレイ１１−１及び１１−２に配設された複数のワード線と、複数のワード線のそれぞれに電圧を転送する複数の転送ゲートＳＷを有するロウデコーダ１２とを含む。第１のブロックに配設された複数のワード線は、第１及び第２のグループを有し、第２のブロックに配設された複数のワード線は、第３及び第４のグループを有する。上記第１及び第３のグループは、転送ゲートＳＷを共有する。 （もっと読む）

【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。 （もっと読む）

【課題】頁バッファをプレーンの中央部に位置させ、上側メモリレジスタと下側メモリレジスタを区分させる不揮発性メモリ装置を提供する。
【解決手段】第１メモリセルグループと接続される第１レジスタ及び第２メモリセルグループと接続される第２レジスタを含む頁バッファが提供され、各メモリセルに対して下位ビットプログラムを完了する段階と、第１レジスタのデータラッチ部の第１ノードに上位ビットデータを設定する段階と、上位ビットプログラムを行う段階と、第１検証電圧以上にプログラムされた場合、第１ノードに第１データを設定する段階と、第２検証電圧以上にプログラムされた場合、第１ノードに第１データと相反したレベルの第２データを設定する段階と、第３検証電圧以上にプログラムされた場合、第１ノードに第１データを設定する段階と、第１ノードに設定されたデータにより上位ビットプログラムを繰り返す段階を含む。 （もっと読む）

【課題】ＮＡＮＤフラッシュメモリ構造において、各セルについてのライン数を削減して、不揮発性メモリデバイスのピッチを改善すること。
【解決手段】分割ゲートＮＡＮＤフラッシュメモリ構造が、第１伝導型の半導体基板上に形成される。このＮＡＮＤ構造は、第２伝導型の第１領域と、基板内にこの第１領域から間隔をおいて配置されてこの第１領域との間にチャネル領域を定める、第２伝導型の第２領域と、を備える。各々が上記チャネル領域から絶縁された複数の浮動ゲートが、互いに間隔をおいて配置される。各々が上記チャネル領域から絶縁された複数の制御ゲートが、互いに間隔をおいて配置される。該制御ゲートの各々は、１対の浮動ゲートの間にあって該１対の浮動ゲートに容量的に接続される。各々が上記チャネル領域から絶縁された複数の選択ゲートが、互いに間隔をおいて配置される。該選択ゲートの各々は、１対の浮動ゲートの間にある。 （もっと読む）

【課題】回路面積の縮小を図る。
【解決手段】半導体記憶装置は、第１メモリセルに接続される第１ワード線ＣＧ１と、第２メモリセルに接続される第２ワード線ＣＧ２と、各メモリセルに対する書き込み動作を制御し、第１ワード線および第２ワード線と電気的に接続された電源回路２１を有する制御回路２と、第１ワード線と電源回路の間に設けられた第１転送スイッチＣＧＳＷ１と、第２ワード線と電源回路の間に設けられた第２転送スイッチＣＧＳＷ２と、を具備する。制御回路は、第１メモリセルに対する書き込み動作において、第１時刻で、第１転送スイッチおよび第２転送スイッチをオンし、第１ワード線および第２ワード線を昇圧させて、第１時刻後の第２時刻で、電源回路と第２ワード線との電気的な接続を切断して第２ワード線を浮遊状態とし、第２ワード線は書き込みパス電圧まで到達する。 （もっと読む）

【課題】読み出し動作を正確に実行する。
【解決手段】 制御回路は、メモリトランジスタの読み出し動作を実行する際、選択メモリトランジスタに接続される選択ワード線には、第１の電圧を印加する。選択メモリトランジスタを除く非選択メモリトランジスタに接続される非選択ワード線には、メモリトランジスタの保持データに拘わらずメモリトランジスタを導通させる第２の電圧を印加する。ビット線には、第３の電圧を印加する。ソース線のうち、選択メモリブロック中の前記選択メモリトランジスタが含まれるメモリストリングに接続される選択ソース線には第３の電圧より小さい第４の電圧を印加する。ソース線のうち、選択メモリブロック中の非選択のメモリストリングが接続される非選択ソース線には第３の電圧と略同一の第５の電圧を印加する。 （もっと読む）

【課題】メモリユニットの過消去／過書込を回避するとともに書込時間を短縮する。
【解決手段】メモリ制御回路は、メモリユニット(MU11)に格納されたデータ値を読み出すリード動作を実行し、リード動作によって読み出されたデータ値の反転値(XRD1)がメモリユニット(MU11)に書き込まれるようにメモリユニット(MU11)の第１および第２のフローティングゲートの電荷量を制御する反転書込動作を開始し、メモリユニット(MU11)への反転値(XRD1)の書き込みが完了する前に反転書込動作を終了し、メモリユニット(MU11)に書き込むべき書き込みデータ値(WD1)がメモリユニット(MU11)に書き込まれるようにメモリユニット(MU11)の第１および第２のフローティングゲートの電荷量を制御する通常書込動作を実行する。 （もっと読む）

【課題】ＲＯＭフューズブロックの領域の増加を抑制しつつ、試験中に新たに発生したバッドブロックの情報をより多く記憶することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、電源投入時において、第１の判定信号が入力され、第１の判定信号の論理をシフトさせながら記憶し、その後、テストモードにおいて、第２の判定信号が入力され、第２の判定信号のバッドブロックの判定に対応する論理のみがアドレスが対応する通常ブロックの論理に上書きされ、且つ、アドレス指定に連動して、記憶している論理が割り当てられたバッドブロックフラグ信号を順次出力するシフトレジスタ回路を備える。 （もっと読む）

【課題】カンパニー領域専用のブロックが不要な不揮発性半導体記憶装置の領域設定方法を提供する。
【解決手段】不揮発性半導体記憶装置１のメモリセルアレイ２のブロックに不良ブロックが含まれていた場合に、ブロックにユーザー領域とカンパニー領域とを設定する方法において、メモリセルアレイは複数のバンクに分かれていて、各バンクはユーザー領域として使用する複数の通常ブロックと、１つ以上の冗長ブロックとを有していて、カンパニー領域を所定バンクの冗長ブロックに初期設定するステップと、通常ブロックのうちのいずれかが不良ブロックであった場合に、当該不良ブロックの代わりに使用する代替ブロックを、当該不良ブロックが属するバンクの冗長ブロックに設定するステップと、代替ブロックがカンパニー領域と重なった場合に、カンパニー領域を、空いている冗長ブロックに移動させるステップとを有している。 （もっと読む）

【課題】チップ面積を縮小する。
【解決手段】半導体記憶装置は、メモリ１０と、メモリ１０との間のデータ転送を行い、第１のビット幅でデータを転送する第１のモードと、第２のビット幅でデータを転送する第２のモードとを有するデータ転送部１７とを含む。データ転送部１７は、メモリ１０から読み出された第１のデータを保持する第１のラッチ回路７０と、第１のモードにおいて、第１のデータのうち第１のビット幅を有する第２のデータを保持し、第２のモードにおいて、第１のデータのうち第２のビット幅を有する第３のデータを保持する第２のラッチ回路７１と、第１のラッチ回路７０と第２のラッチ回路７１とを接続し、第１及び第２のモードで共有されるデータバスとを含む。 （もっと読む）

【課題】 読み出し動作を高速に実行し、読み出しマージンを向上する。
【解決手段】 複数の不揮発性のレギュラーメモリセルにそれぞれ接続された所定数のレギュラービット線および所定数のレギュラーワード線とを各々含む一対のメモリ領域を有するレギュラーセクタと、一対のメインビット線と、一対のメモリ領域の間に配置され、一方および他方のメモリ領域のレギュラービット線を一方および他方のメインビット線にそれぞれ接続するスイッチと、リファレンスメモリセル、リファレンスビット線、リファレンスワード線を有するリファレンスセクタと、読み出し動作時に、リファレンスビット線を、データが読み出されるレギュラーメモリセルに接続されるメインビット線と異なるメインビット線に接続するリファレンススイッチと、メインビット線の電圧差を差動増幅するレギュラーセンスアンプとを有している。 （もっと読む）

【課題】 回路面積を縮小することが可能な電源発生回路を提供する。
【解決手段】 第１の昇圧回路11は、第１、第２動作モードにおいて、第１の電圧VPPを出力する。第１の出力回路15,16,17は、第１の昇圧回路に接続され、第１動作モード時に第１の電圧を第２の電圧VPGMHとして出力する。整流回路12は、第１の昇圧回路11に接続され、第１動作モード時に第１の電圧より低い第３の電圧VPGMINTを出力する。第２の出力回路18,19,20は、第１の昇圧回路11に接続され、第２動作モード時に整流回路12を短絡するとともに、第１の電圧VPPを第４の電圧VERAとして出力する。検知回路13は、第１、第２の出力回路から供給される第２、第４の電圧をそれぞれ検知する。 （もっと読む）

【課題】面積縮小が可能なセンスアンプを備えた半導体記憶装置を提供すること。
【解決手段】本実施形態に係る半導体記憶装置は、データ（“０”または“１”）を保持するメモリセルが配置されたメモリセルアレイと、偶数ビット線と、奇数ビット線と、複数のセンスアンプとを備え、前記センスアンプは、前記メモリセルから読み出された前記データを保持するラッチ回路（ＰＤＣ）と、配線（８３）にゲートが接続され、前記データの読み出し時、前記配線の電位に応じて前記ラッチ回路に読み出し前記データを供給する第１トランジスタ（７９）と、前記データの演算時、前記ラッチ回路に保持された前記データを前記配線に転送する第２トランジスタ（７３）と、前記データの書き込み時、前記ラッチ回路に保持された前記データを前記配線に転送する第３トランジスタ（７２）とを具備する。 （もっと読む）

【課題】ＳＬＣフラッシュメモリとＭＬＣフラッシュメモリとのそれぞれのメリットを状況に応じて得る。
【解決手段】実施の形態によるメモリシステム１は、ＭＬＣフラッシュメモリ１１２と、ブロック管理部１０２と、転記部（１０７、１０８および１０９）と、を備える。ＭＬＣフラッシュメモリ１１２は、ＳＬＣモードおよびＭＬＣモードのいずれでもデータの書込みが可能な複数のブロックを含む。ブロック管理部１０２は、有効データを格納しないブロックをフリーブロックとして管理する。転記部は、ブロック管理部１０２が管理するフリーブロックの数が所定の閾値Ｔｂｆ以下である場合、有効データを格納する１つ以上の使用ブロックを転記元ブロックとして選択し、転記元ブロックに格納されている有効データをフリーブロックにＭＬＣモードで転記する。 （もっと読む）

【課題】 面積の小さな半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、ラッチ回路を含んだバッファ13を含んでいる。所定数のラッチ回路からラッチ回路群が複数構成され、各ラッチ回路群において各ラッチ回路はそれぞれが転送回路を介して共通線に共通に接続されている。エラー訂正部3は、共通線と接続され、供給されたデータに含まれるエラービットの検出および訂正を行なう。データ転送制御部22は、ベリファイの対象のメモリセルからデータをバッファに読み出させ、所定数のラッチ回路群にわたって順次各ラッチ回路群中のラッチ回路が保持するデータの全てを対応する共通線に部分ベリファイデータとして読み出す。ベリファイ制御部21は、エラー訂正部に所定数のラッチ回路群の各々からの部分ベリファイデータの集合からなるベリファイデータに対してエラー検出を行なわせてベリファイデータ中のフェイルビットの有無を判定する。 （もっと読む）

【課題】 データの出力方向に柔軟性を持たせながら、小型化を図ることを可能とする不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置は、複数のメモリプレーンに跨ってワード線方向に沿って延びるワード線方向データバス線と、ワード線方向データバス線とビット線とを電気的に接続するか否かを切り替えるビットストリング選択回路と、ワード線方向データバス線に接続されるサブラッチ回路とを備える。ワード線方向データバス線、ビットストリング選択回路及びサブラッチ回路は、複数のメモリ領域の間においてワード線方向に沿って延びる帯状領域に設けられる。 （もっと読む）

【課題】追加のマスクや追加のプロセスを必要とせず、トランジスタを含む半導体装置に搭載することが可能なメモリ素子を実現する。
【解決手段】半導体装置を、絶縁膜１７と金属膜又は金属化合物膜１９とを積層した構造を有するメモリ素子１６と、メモリ素子１６と同一の積層構造を有するゲート構造を持つトランジスタとを備えるものとする。 （もっと読む）

【課題】各種の積層型マルチチップパッケージにおいて、各チップにチップアドレスを付して、各チップを区別することができる半導体記憶装置を提供する。
【解決手段】このメモリはイネーブル信号を受けるパッドをチップ間において共通に接続した複数のチップを積層して構成されている。チップアドレスメモリは自己のアドレスを示すチップアドレスを記憶できる。判定部は選択アドレスをチップアドレスと比較して一致判定を行う。制御信号設定部は判定部の判定に応じて制御信号を有効又は無効に設定する。チップアドレス設定部は複数のメモリセルに関するフェイルビット数に応じてチップアドレスをチップアドレスメモリへ格納するか否かを決定する。各チップは、メモリセルアレイ、チップアドレスメモリ、判定部、制御信号設定部およびチップアドレス設定部を備える。コントローラは、フェイルビット数に基づいて各チップに異なるチップアドレスを割り当てる。 （もっと読む）