半導体記憶装置
【課題】半導体記憶装置の回路面積を削減する。
【解決手段】半導体記憶装置１０は、複数のメモリセルを有する第１のブロックを含むメモリセルアレイ１１−１と、複数のメモリセルを有する第２のブロックを含むメモリセルアレイ１１−２と、メモリセルアレイ１１−１及び１１−２に配設された複数のワード線と、複数のワード線のそれぞれに電圧を転送する複数の転送ゲートＳＷを有するロウデコーダ１２とを含む。第１のブロックに配設された複数のワード線は、第１及び第２のグループを有し、第２のブロックに配設された複数のワード線は、第３及び第４のグループを有する。上記第１及び第３のグループは、転送ゲートＳＷを共有する。
【解決手段】半導体記憶装置１０は、複数のメモリセルを有する第１のブロックを含むメモリセルアレイ１１−１と、複数のメモリセルを有する第２のブロックを含むメモリセルアレイ１１−２と、メモリセルアレイ１１−１及び１１−２に配設された複数のワード線と、複数のワード線のそれぞれに電圧を転送する複数の転送ゲートＳＷを有するロウデコーダ１２とを含む。第１のブロックに配設された複数のワード線は、第１及び第２のグループを有し、第２のブロックに配設された複数のワード線は、第３及び第４のグループを有する。上記第１及び第３のグループは、転送ゲートＳＷを共有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一種としてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、様々な電子機器に使用されるようになってきており、製造コストを下げ、歩留りを向上させることが望まれている。そのための製造プロセスのシュリンクや回路規模の削減工夫は、近年においても要素技術として日々研究がなされている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、電気的に書き換え可能な複数のＥＥＰＲＯＭセルがマトリクス状に配置されたメモリセルアレイと、メモリセルアレイに配設された複数のワード線に電圧を転送するロウデコーダとを備えている。メモリセルアレイは、データ消去の単位である複数のブロックから構成されている。
【０００４】
ここで、メモリセルアレイのそれぞれ両側にロウデコーダが配置される場合がある。ロウデコーダは、ワード線に各種の高電圧を転送する必要があるため、サイズの大きいＭＯＳＦＥＴが用いられる。このため、ロウデコーダの回路面積が大きくなり、ひいてはＮＡＮＤ型フラッシュメモリの回路面積が増大してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−４４２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、回路面積を削減することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、複数のメモリセルを有する第１のブロックを含む第１のメモリセルアレイと、複数のメモリセルを有する第２のブロックを含む第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイに配設された複数のワード線と、前記複数のワード線のそれぞれに電圧を転送する複数の転送ゲートを有するロウデコーダとを具備し、前記第１のブロックに配設された複数のワード線は、第１及び第２のグループを有し、前記第２のブロックに配設された複数のワード線は、第３及び第４のグループを有し、前記第１及び第３のグループは、転送ゲートを共有する。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図。
【図２】図１に示すメモリセルアレイ及びロウデコーダの構成を示す回路図。
【図３】ロウデコーダの模式図。
【図４】ワード線の本数と転送ゲートの数との関係を説明する模式図。
【図５】不揮発性半導体記憶装置の動作を説明するために必要な回路を抽出して示した図。
【図６】読み出し動作を説明するタイミング図。
【図７】書き込み動作を説明するタイミング図。
【図８】消去動作を説明するタイミング図。
【図９】比較例に係るロウデコーダの構成を示す模式図。
【図１０】転送ゲート用のＭＯＳトランジスタのレイアウトを示す模式図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［１．不揮発性半導体記憶装置１０の構成］
図１は、本実施形態に係る不揮発性半導体記憶装置１０の構成を示すブロック図である。本実施形態では、不揮発性半導体記憶装置１０として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１１】
不揮発性半導体記憶装置１０は、複数のメモリセルアレイ１１を備えている。換言すると、１個のメモリセルアレイ１１が複数のメモリセルアレイ（以降、複数のプレーンと称する場合もある）に分割されている。本実施形態では、２つのメモリセルアレイ１１−１及び１１−２を例に挙げて説明する。以下の説明では、単にメモリセルアレイ１１と表記した場合は、メモリセルアレイ１１−１及び１１−２のいずれかを指すものとし、メモリセルアレイ１１−１及び１１−２を特に区別していない。
【００１２】
メモリセルアレイ１１は、複数のメモリセルがマトリクス状に配置されて構成されている。メモリセルは、電気的に書き換え可能なＥＥＰＲＯＭセルから構成される。メモリセルアレイ１１には、メモリセルの電圧を制御するために、複数のビット線ＢＬ、複数のワード線ＷＬ、及びソース線ＣＥＬＳＲＣが配設されている。メモリセルアレイ１１−１及び１１−２の各々には、個別のビット線ＢＬ及びワード線ＷＬが設けられている。また、メモリセルアレイ１１−１及び１１−２は、電気的に分離されたウェルにそれぞれ形成されている。
【００１３】
ロウデコーダ１２−１〜１２−３は、ワード線ＷＬに接続され、ワード線ＷＬの選択及び駆動を行う。また、ロウデコーダ１２−１は、メモリセルアレイ１１−１のワード線ＷＬを駆動する。ロウデコーダ１２−３は、メモリセルアレイ１１−２のワード線ＷＬを駆動する。メモリセルアレイ１１−１及び１１−２の間に設けられたロウデコーダ１２−２は、メモリセルアレイ１１−１及び１１−２に共有され、メモリセルアレイ１１−１及び１１−２のワード線ＷＬを駆動する。
【００１４】
センスアンプ１３−１及び１３−２はそれぞれ、メモリセルアレイ１１−１及び１１−２のビット線ＢＬに接続される。センスアンプ１３−１は、データの読み出し時にはビット線ＢＬのデータを検知し、データの書き込み時には書き込みデータに応じてビット線ＢＬの電圧を制御し、データの消去時にはビット線ＢＬの電圧を制御する。センスアンプ１３−２も、メモリセルアレイ１１−２に対してセンスアンプ１３−１と同じ動作を行うように構成されている。
【００１５】
カラムデコーダ１４−１及び１４−２はそれぞれ、アドレスデコーダ１５から送られるアドレスに応じて、メモリセルアレイ１１−１及び１１−２のビット線ＢＬを選択するカラム選択信号を生成し、このカラム選択信号をセンスアンプ１３−１及び１３−２に送る。
【００１６】
入出力バッファ（Ｉ／Ｏバッファ）１６は、外部（例えば、ホスト、又はメモリコントローラ１００）から送られるデータ（コマンド、アドレス、及び書き込みデータを含む）を受ける。また、Ｉ／Ｏバッファ１６は、コマンドをコントローラ１７に送り、アドレスをアドレスデコーダ１５に送り、書き込みデータをセンスアンプ１３−１及び１３−２に送る。さらに、Ｉ／Ｏバッファ１６は、センスアンプ１３−１及び１３−２によってメモリセルアレイ１１−１及び１１−２から読み出された読み出しデータを外部に出力する。
【００１７】
アドレスデコーダ１５は、Ｉ／Ｏバッファ１６から送られるアドレスをデコードし、カラムアドレスをカラムデコーダ１４−１及び１４−２に送り、ロウアドレスをロウデコーダ１２−１〜１２−３に送る。
【００１８】
コントローラ１７は、外部からライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、及びコマンドラッチイネーブル信号ＣＬＥなどの外部制御信号を受ける。コントローラ１７は、外部制御信号及びコマンドに基づいて、データの読み出し、書き込み及び消去のシーケンスを制御する制御信号を発生する。コントローラ１７は、この制御信号を用いて、不揮発性半導体記憶装置１０の各種動作を統括的に制御する。
【００１９】
電圧発生回路１８は、コントローラ１７から送られる制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧及び消去電圧など、メモリセルアレイ１１、ロウデコーダ１２及びセンスアンプ１３などの動作に必要な電圧を発生する。
【００２０】
ドライバ群１９は、後述する複数のドライバＤＲＶから構成される。ドライバ群１９は、電圧発生回路１８から各種電圧を受け、コントローラ１７から送られる制御信号に応じて、メモリセルアレイ１１、ロウデコーダ１２及びセンスアンプ１３などに所定のタイミングで各種電圧を供給する。
【００２１】
図２は、図１に示すメモリセルアレイ１１及びロウデコーダ１２の構成を示す回路図である。
【００２２】
メモリセルアレイ１１は、複数のブロックＢＬＫを備えている。各ブロックＢＬＫは、データの消去単位である。複数のブロックＢＬＫは、ビット線方向ＢＬＤに並ぶように配置されている。図２では、２つのブロックＢＬＫ（ｎ−１）及びＢＬＫｎのみ抽出して示している。
【００２３】
各ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを備えている。複数のＮＡＮＤストリングＮＳは、ワード線方向ＷＬＤに並ぶように配置されている。各ＮＡＮＤストリングＮＳは、複数のメモリセルＭＣ（メモリセルトランジスタともいう）と、２個の選択トランジスタＳＴ１及びＳＴ２とから構成されている。本実施形態では、２個のＮＡＮＤストリングＮＳを抽出して示しており、また、簡略化のために、各ＮＡＮＤストリングＮＳが８個のメモリセルＭＣを備えているものとする。選択トランジスタＳＴ１及びＳＴ２としては、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。
【００２４】
メモリセルＭＣは、半導体基板（ウェル）上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート電極）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。メモリセルＭＣは、浮遊ゲート構造に限らず、電荷蓄積層としての絶縁膜（例えば、窒化膜）に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であってもよい。メモリセルＭＣは、電荷蓄積層に注入された電子の多寡による閾値電圧の変化に応じて、例えば１ビットのデータを記憶することが可能である。
【００２５】
ＮＡＮＤストリング内で隣接するメモリセルＭＣ同士の電流経路は直列接続されている。直列接続されたメモリセルＭＣの一端は選択トランジスタＳＴ１のソースに接続され、他端は選択トランジスタＳＴ２のドレインに接続されている。
【００２６】
同一行にあるメモリセルＭＣの各制御ゲート電極は、ワード線方向ＷＬＤに延び、ワード線方向ＷＬＤに並ぶメモリセルＭＣで共通接続されている。この各制御ゲート電極がワード線ＷＬ０〜ＷＬ８のいずれかになる。同様にワード線方向ＷＬＤに並ぶ選択トランジスタＳＴ１（又はＳＴ２）の各ゲート電極は、ワード線方向ＷＬＤに延び、選択トランジスタＳＴ１（又はＳＴ２）で共通接続されている。この各ゲート電極が選択ゲート線ＳＧＤ（又はＳＧＳ）になる。各選択トランジスタＳＴ１のドレインは、複数のビット線ＢＬのいずれかに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに共通接続されている。
【００２７】
同一のワード線ＷＬに接続された複数のメモリセルＭＣはページを構成する。データの書き込み及び読み出しは、１つのページ内のメモリセルＭＣに対して一括して行なわれる。また、メモリセルアレイ１１は、複数のページのデータが一括して消去されるように構成されており、この消去の単位がブロックＢＬＫである。メモリセルアレイ１１−１の全てのブロックは共通のウェルに形成することができ、メモリセルアレイ１１−２の全てのブロックは共通のウェルに形成することができる。また、メモリセルアレイ１１−１及び１１−２のウェルは、電気的に分離されている。
【００２８】
ビット線ＢＬは、ブロックＢＬＫ間で、選択トランジスタＳＴ１のドレインを共通接続することができる。つまり、ブロックＢＬＫ（ｎ−１）及びＢＬＫｎ内において同一列にあるＮＡＮＤストリングＮＳは、同一のビット線ＢＬに接続することができる。
【００２９】
（ロウデコーダ１２−１〜１２−３の構成）
次に、ロウデコーダ１２−１〜１２−３の構成について説明する。なお、図２では、メモリセルアレイ１１−１及び１１−２のそれぞれに含まれる２個のブロックＢＬＫｎに対応する部分のロウデコーダ１２−１〜１２−３の構成を示している。従って、実際には、ブロックＢＬＫの数分だけ、図２のロウデコーダ１２がビット線方向ＢＬＤに並んで配置されている。図２に示した各種ドライバＤＲＶ（ＲＤＥＣ−ＤＲＶ、ＳＧＤ−ＤＲＶなど）は、図１のドライバ群１９に含まれる。ここで「ブロックの数」とは、メモリセルアレイ１１−１又はメモリセル１１−２のブロックの数である。
【００３０】
ロウデコーダ１２−１は、デコード回路２１、レベルシフタ（ＬＳ）２２、及びメモリセルアレイ１１−１のワード線ＷＬ０〜ＷＬ３用の転送ゲートWL0SW1〜WL3SW1を備えている。転送ゲートは、例えばＮチャネルＭＯＳＦＥＴから構成される。デコード回路２１及びレベルシフタ（ＬＳ）２２は、ブロックＢＬＫの数分だけ用意されている。
【００３１】
デコード回路２１は、例えば、アドレスデコーダ１５からブロックアドレスＢＡ（ＢＡ０〜ＢＡ２を含む）、及びロウデコーダ選択用アドレスＲＤＥＣｎを受ける。デコード回路２１は、これらのアドレスを用いて、ブロックＢＬＫｎの選択動作を行う。
【００３２】
レベルシフタ２２は、信号線ＶＲＤＥＣによってロウデコーダ用ドライバRDEC-DRVに接続されている。レベルシフタ２２は、デコード回路２１からの信号が活性化された場合に、ロウデコーダ用ドライバRDEC-DRVから供給される電圧ＶＲＤＥＣの電圧レベルを高くした転送信号ＴＧを生成する。
【００３３】
転送ゲートWL0SW1〜WL3SW1のドレインはそれぞれ、ワード線ＷＬ０〜ＷＬ３用ドライバWL0-DRV〜WL3-DRVに接続されている。転送ゲートWL0SW1〜WL3SW1のソースはそれぞれ、メモリセルアレイ１１−１のワード線ＷＬ０〜ＷＬ３に接続されている。転送ゲートWL0SW1〜WL3SW1のゲートには、転送信号ＴＧが入力されている。
【００３４】
ロウデコーダ１２−２は、メモリセルアレイ１１−１及び１１−２に共有されている。ロウデコーダ１２−２は、メモリセルアレイ１１−１及び１１−２のワード線ＷＬ４〜ＷＬ７用の転送ゲートWL4SW〜WL7SWと、メモリセルアレイ１１−１の選択ゲート線ＳＧＤ及びＳＧＳ用の転送ゲートSGDSW1及びSGSSW1と、メモリセルアレイ１１−２の選択ゲート線ＳＧＤ及びＳＧＳ用の転送ゲートSGDSW2及びSGSSW2とを備えている。なお、転送ゲートSGDSW1と転送ゲートSGDSW2は共有化することができる。また、転送ゲートSGSSW1と選転送ゲートSGSSW2も共有化することができる。その結果、回路面積を小さくすることができる。
【００３５】
転送ゲートWL4SW〜WL7SWのドレインはそれぞれ、ワード線ＷＬ４〜ＷＬ７用ドライバWL4-DRV〜WL7-DRVに接続されている。転送ゲートWL4SW〜WL7SWのソースはそれぞれ、メモリセルアレイ１１−１及び１１−２のワード線ＷＬ４〜ＷＬ７に接続されている。転送ゲートWL4SW〜WL7SWのゲートには、転送信号ＴＧが入力されている。
【００３６】
転送ゲートSGDSW1及びSGSSW1のドレインはそれぞれ、選択ゲート線ＳＧＤ及びＳＧＳ用ドライバSGD-DRV及びSGS-DRVに接続されている。転送ゲートSGDSW1及びSGSSW1のソースはそれぞれ、メモリセルアレイ１１−１の選択ゲート線ＳＧＤ及びＳＧＳに接続されている。転送ゲートSGDSW1及びSGSSW1のゲートには、転送信号ＴＧが入力されている。
【００３７】
転送ゲートSGDSW2及びSGSSW2のドレインはそれぞれ、選択ゲート線ＳＧＤ及びＳＧＳ用ドライバSGD-DRV及びSGS-DRVに接続されている。転送ゲートSGDSW2及びSGSSW2のソースはそれぞれ、メモリセルアレイ１１−２の選択ゲート線ＳＧＤ及びＳＧＳに接続されている。転送ゲートSGDSW2及びSGSSW2のゲートには、転送信号ＴＧが入力されている。なお、図２では、便宜上、転送ゲートWL4SW〜WL7SWのゲートと転送ゲートSGDSW1、SGSSW1、SGDSW2及びSGSSW2のゲートには同じ転送信号ＴＧが入力されるが、転送信号ＴＧの電圧は異なるようにすることができる。
【００３８】
また、メモリセルアレイ１１−１の選択ゲート線ＳＧＤ及びＳＧＳ用の転送ゲートSGDSW1及びSGSSW1、及び、メモリセルアレイ１１−２の選択ゲート線ＳＧＤ及びＳＧＳ用の転送ゲートSGDSW2及びSGSSW2は、ロウデコーダ１２−２に配置される場合に限られない。これら転送ゲートは、ロウデコーダ１２−１、１２−３に配置されていても良い。また、これら転送ゲートは、別々のロウデコーダ１２に配置されていても良い。
【００３９】
ロウデコーダ１２−３は、メモリセルアレイ１１−２のワード線ＷＬ０〜ＷＬ３用の転送ゲートWL0SW2〜WL3SW2を備えている。転送ゲートWL0SW2〜WL3SW2のドレインはそれぞれ、ワード線ＷＬ０〜ＷＬ３用ドライバWL0-DRV〜WL3-DRVに接続されている。転送ゲートWL0SW2〜WL3SW2のソースはそれぞれ、メモリセルアレイ１１−２のワード線ＷＬ０〜ＷＬ３に接続されている。転送ゲートWL0SW2〜WL3SW2のゲートには、転送信号ＴＧが入力されている。
【００４０】
纏めると、メモリセルアレイ１１−１のブロックＢＬＫｎに配設されたワード線ＷＬは、第１のグループ（ワード線ＷＬ０〜ＷＬ３）と第２のグループ（ワード線ＷＬ４〜ＷＬ７）に分割されている。第１のグループのワード線ＷＬ０〜ＷＬ３は、ロウデコーダ１２−１に接続され、第２のグループのワード線ＷＬ４〜ＷＬ７は、ロウデコーダ１２−２に接続されている。メモリセルアレイ１１−２のブロックＢＬＫｎに配設されたワード線ＷＬは、第３のグループ（ワード線ＷＬ０〜ＷＬ３）と第４のグループ（ワード線ＷＬ４〜ＷＬ７）に分割されている。第３のグループのワード線ＷＬ０〜ＷＬ３は、ロウデコーダ１２−３に接続され、第４のグループのワード線ＷＬ４〜ＷＬ７は、ロウデコーダ１２−２に接続されている。
【００４１】
なお、図が煩雑になるのを避けるために、図２のドライバＤＲＶと転送ゲートとを太線で結んでいるが、この太線は転送ゲートごとに設けられた複数の配線を示している。よって、ワード線用ドライバWL0-DRV〜WL7-DRVは、転送ゲートごとに異なる電圧を供給することができる。なお、ワード線ドライバWL0-DRV〜WL7-DRVは、それぞれのブロックＢＬＫの各ワード線ＷＬ０〜ＷＬ７に対応するワード線ドライバである。また、転送ゲートSGDSW2及びSGSSW2、及び、転送ゲートSGDSW2及びSGSSW2をロウデコーダ１２−２に配置することにより、配線の引き回しを容易にすることができる。
【００４２】
図２に示すように、本実施形態では、メモリセルアレイ１１−１及び１１−２間のロウデコーダ１２−２を１つに集約し、メモリセルアレイ１１−１及び１１−２でロウデコーダ１２−２を共有する。また、転送信号ＴＧは、ロウデコーダ１２−１〜１２−３で共有される。このため、メモリセルアレイ１１−１及び１１−２において同一ブロック番号のワード線ＷＬが同時に選択されることになる。
【００４３】
図３は、ロウデコーダ１２−１〜１２−３の模式図である。なお、図３には、メモリセルアレイ１１−１及び１１−２に含まれる８個のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）×２）を抽出して示している。
【００４４】
図３から理解できるように、本実施形態では、８個のブロックＢＬＫに対して４個のデコード回路２１しか必要としていない。また、メモリセルアレイ１１−１及び１１−２間には、ビット線方向ＢＬＤに一列に並ぶように転送ゲートを配置することができる。その結果、回路レイアウトを簡略化することができる。
【００４５】
図４は、ワード線の本数と転送ゲートの数との関係を説明する模式図である。図４から理解できるように、ブロックＢＬＫ２個あたりメモリセルアレイの片側に１個のブロック分のワード線の半分が転送ゲートと接続されることになる。これは、転送ゲートとワード線とを接続する際に、転送ゲートとワード線とを接続する配線のピッチに２倍余裕ができることを意味する。転送ゲートは、高電圧を転送できるようにサイズの大きいＭＯＳＦＥＴが用いられる。ここで、本実施形態の構造を適用することで、メモリの微細化による配線間ショートの発生を抑制することができる。
【００４６】
［２．動作］
次に、不揮発性半導体記憶装置１０の動作について説明する。図５は、不揮発性半導体記憶装置１０の動作を説明するために必要な回路を抽出して示した図である。図５には、メモリセルアレイ１１−１のうちデコード回路２１によって選択された選択ブロックＢＬＫ１ｍと、メモリセルアレイ１１−２のうち選択ブロックＢＬＫ１ｍと同じブロック番号のブロックＢＬＫ２ｍとを図示している。ここで、ブロックＢＬＫ１ｍ及びブロックＢＬＫ２ｍは、ロウデコーダ１２−２及びデコード回路２１を共有する。また、簡略化のために、ブロックＢＬＫ内のワード線は、ＷＬｎ及びＷＬ（ｎ＋１）のみ図示している。
【００４７】
図５では、メモリセルアレイ１１−１及び１１−２のウェルをそれぞれＷＥＬＬ１及びＷＥＬＬ２、メモリセルアレイ１１−１の選択ゲート線をＳＧＤ１及びＳＧＳ１、メモリセルアレイ１１−２の選択ゲート線をＳＧＤ２及びＳＧＳ２、メモリセルアレイ１１−１のワード線をＷＬ１ｎ及びＷＬ１（ｎ＋１）、メモリセルアレイ１１−２のワード線をＷＬ２ｎ及びＷＬ２（ｎ＋１）、メモリセルアレイ１１−１の選択トランジスタをＳＴ１１及びＳＴ２１、メモリセルアレイ１１−２の選択トランジスタをＳＴ１２及びＳＴ２２と表記する。また、ドライバWLn-DRVと転送ゲートWLnSW1及びWLnSW2とを接続する転送線をＣＧｎ、ドライバWL(n+1)-DRVと転送ゲートWL(n+1)SWとを接続する転送線をＣＧ（ｎ＋１）と表記する。図５に示したWELL1-DRVはウェルＷＥＬＬ１用ドライバ、WELL2-DRVはウェルＷＥＬＬ２用ドライバ、CELSRC-DRVはソース線ＣＥＬＳＲＣ用ドライバである。これらのドライバは、図１のドライバ群１９に含まれる。
【００４８】
以下に、不揮発性半導体記憶装置１０の読み出し動作、書き込み動作、及び消去動作について順に説明する。読み出し動作、書き込み動作、及び消去動作では、ワード線ＷＬの電圧は、コントローラ１７の制御に基づいてロウデコーダ１２−１〜１２−３が制御し、ビット線ＢＬの電圧は、コントローラ１７の制御に基づいてセンスアンプ１３−１及び１３−２が制御する。
【００４９】
図６は、読み出し動作を説明するタイミング図である。図５のメモリセルアレイ１１−１のワード線ＷＬ１ｎが選択されるものとする。各種電圧は、電圧発生回路１８によって発生され、ドライバ群１９によって所定のタイミングで対応する回路に供給される。
【００５０】
図６及び以下の説明において、ＶＳＧは転送ゲートが電源電圧ＶＤＤを転送可能な電圧、ＶＲＥＡＤはデータが書き込まれたメモリセルを導通可能な電圧、ＶＲＥＡＤＨは転送ゲートが電圧ＶＳＧ及び電圧ＶＲＥＡＤを転送可能な電圧、ＶＳＥＬはメモリセルＭＣに記憶されたデータを判定するための読み出し電圧である。
【００５１】
クロックＲ_ＣＬＫ１に応答して読み出し動作が開始されると、信号線ＶＲＤＥＣ及び転送信号線ＴＧには電圧ＶＲＥＡＤＨが印加される。これにより、ブロックＢＬＫ１ｍ及びＢＬＫ２ｍに接続される全ての転送ゲートがオンし、かつ電圧ＶＳＧ及び電圧ＶＲＥＡＤを転送可能な状態になる。選択ゲート線ＳＧＤ１及びＳＧＳ１には電圧ＶＳＧが印加され、選択トランジスタＳＴ１１及びＳＴ２１がオンする。ソース線ＣＥＬＳＲＣには接地電圧ＶＳＳが印加され、ウェルＷＥＬＬ１のノードには例えば、接地電圧ＶＳＳが印加される。
【００５２】
ワード線ＷＬ１（ｎ＋１）には電圧ＶＲＥＡＤが印加され、これに接続されたメモリセルＭＣ１（ｎ＋１）は、記憶データに関わらずオンする。ワード線ＷＬ１ｎには読み出し電圧ＶＳＥＬが印加され、これに接続されたメモリセルＭＣ１ｎは、記憶データに応じてオン又はオフする。すなわち、“１”データを記憶しているメモリセルの閾値電圧が“０”データを記憶しているメモリセルの閾値電圧より低いとすると、読み出し電圧ＶＳＥＬが印加されたメモリセルＭＣ１ｎは、“１”データを記憶している場合はオンし、“０”データを記憶している場合はオフする。これにより、メモリセルアレイ１１−１側のビット線ＢＬ０は、例えば、電源電圧ＶＤＤにプリチャージしておき、メモリセルＭＣ１ｎの記憶データが“０”データ又は“１”データかによって、ビット線電圧は電源電圧ＶＤＤを維持又は接地電圧ＶＳＳに低下する。その後、データセンス動作及びデータ出力動作が行われ、さらに各種電圧を初期状態に戻すリカバリーシーケンスが行われる。
【００５３】
ここで、メモリセルアレイ１１−２のデータは読み出さないため、本来は読み出し用の各種電圧をブロックＢＬＫ２ｍに印加する必要はない。ここで、本実施形態では、デコード回路２１をメモリセルアレイ１１−１とメモリセルアレイ１１−２で共有している。その結果、メモリセルアレイ１１−１及び１１−２が同時選択され、ブロックＢＬＫ２ｍには、ビット線ＢＬを除いて、選択ブロックＢＬＫ１ｍと同じ電圧が転送される。このとき、コントローラ１７は、メモリセルアレイ１１−２側のセンスアンプ１３−２を非活性にし、メモリセルアレイ１１−２のビット線ＢＬ１に接地電圧ＶＳＳを印加する（すなわち、ビット線ＢＬ１の電圧はリセット状態である）。これにより、メモリセルアレイ１１−２では、データセンス動作及びデータ出力動作が行われないため、メモリセルアレイ１１−２は、実質的には非読み出し状態と同じである。よって、メモリセルアレイ１１−１及び１１−２が同時選択された場合でも、メモリセルアレイ１１−１の読み出し動作に影響はない。
【００５４】
メモリセルアレイ１１−２のワード線ＷＬ２ｎを選択する場合は、ビット線ＢＬ０とビット線ＢＬ１の関係を入れ替えればよい。
【００５５】
次に、不揮発性半導体記憶装置１０の書き込み動作について説明する。図７は、書き込み動作を説明するタイミング図である。図５のメモリセルアレイ１１−１のワード線ＷＬ１ｎが選択されるものとする。
【００５６】
図７及び以下の説明において、電圧ＶＳＧＤは、選択トランジスタが接地電圧ＶＳＳ及び電源電圧ＶＤＤは転送できるが電源電圧ＶＤＤより大きい電圧は転送できない電圧である。ＶＰＧＭは書き込み電圧、ＶＰＡＳＳは選択ワード線に書き込み電圧ＶＰＧＭを印加している際に非選択ワード線のメモリセルを書き込み禁止とする非書き込みワード線電圧である。ＶＳＧＨは転送ゲートが電圧ＶＳＧを転送可能な電圧、ＶＰＧＭＨは転送ゲートが書き込み電圧ＶＰＧＭを転送可能な電圧である。
【００５７】
クロックＰ_ＣＬＫ１に応答して書き込み動作が開始されると、信号線ＶＲＤＥＣ及び転送信号線ＴＧには電圧ＶＳＧＨが印加される。これにより、ブロックＢＬＫ１ｍ及びＢＬＫ２ｍに接続される全ての転送ゲートがオンし、電圧ＶＳＧを転送可能な状態になる。選択ゲート線ＳＧＤ１及びＳＧＤ２には電圧ＶＳＧが印加され、選択トランジスタＳＴ１１及びＳＴ１２がオンする。そして、ビット線ＢＬ経由でメモリセルのチャネルを充電する。すなわち、メモリセルアレイ１１−１では、書き込みデータに応じてビット線ＢＬ０の電圧を接地電圧ＶＳＳ又は電源電圧ＶＤＤに充電する。
【００５８】
具体的には、メモリセルの閾値電圧を上昇させる（メモリセルＭＣに“０”データを書き込む）場合は、ビット線ＢＬ０を接地電圧ＶＳＳに充電する。これにより、ワード線ＷＬ１ｎとチャネルとの電位差が大きくなり、メモリセルＭＣの浮遊ゲート電極に電子が注入される。また、メモリセルの閾値電圧を維持する場合には、ビット線ＢＬ０を電源電圧ＶＤＤに充電する。ワード線に印加される電圧ＶＰＡＳＳ及び電圧ＶＰＧＭによるセルフブーストより、ワード線ＷＬ１ｎとチャネルとの電位差が十分大きくならず、メモリセルＭＣは書き込み禁止にされる。一方、メモリセルアレイ１１−２では、非書き込み状態（書き込み禁止状態）としたいため、ビット線ＢＬ１を電源電圧ＶＤＤに充電する。
【００５９】
続いて、クロックＰ_ＣＬＫ２に応答して、選択ゲート線ＳＧＤ１及びＳＧＤ１には電圧ＶＳＧＤが印加され、選択トランジスタＳＴ１１及びＳＴ１２がカットオフする。
【００６０】
続いて、クロックＰ_ＣＬＫ３に応答して、信号線ＶＲＤＥＣ及び転送信号線ＴＧには電圧ＶＰＧＭＨが印加される。ワード線ＷＬ１（ｎ＋１）及びＷＬ２（ｎ＋１）には電圧ＶＰＡＳＳが印加され、ワード線ＷＬ１ｎ及びＷＬ２ｎには書き込み電圧ＶＰＧＭが印加される。これにより、メモリセルアレイ１１−１では、ビット線ＢＬ０の電圧に応じて書き込みが行われる。一方、メモリセルアレイ１１−２では、メモリセルのチャネルが電源電圧ＶＤＤに充電されているため書き込みが行われない。その後、リカバリーシーケンスが行われる。
【００６１】
メモリセルアレイ１１−２のワード線ＷＬ２ｎを選択する場合は、ビット線ＢＬ０とビット線ＢＬ１の関係を入れ替えればよい。
【００６２】
次に、不揮発性半導体記憶装置１０の消去動作について説明する。図８は、消去動作を説明するタイミング図である。ＶＥＲＡは消去電圧である。
【００６３】
クロックＥ_ＣＬＫ１に応答して消去動作が開始されると、信号線ＶＲＤＥＣ及び転送信号線ＴＧには電圧ＶＳＧＨが印加される。これにより、ブロックＢＬＫ１ｍ及びＢＬＫ２ｍに接続される全ての転送ゲートがオンし、かつ電圧ＶＳＧを転送可能な状態になる。メモリセルアレイ１１−１の選択ゲート線ＳＧＤ１及びＳＧＳ１には電圧ＶＳＧが印加される。メモリセルアレイ１１−１及び１１−２が同時選択されるため、メモリセルアレイ１１−２の選択ゲート線ＳＧＤ２及びＳＧＳ２にも電圧ＶＳＧが印加される。ソース線ＣＥＬＳＲＣ及びビット線ＢＬ０には接地電圧ＶＳＳが印加される。その結果、メモリセルのチャネルが接地電圧ＶＳＳに放電される。
【００６４】
続いて、クロックＥ_ＣＬＫ２に応答して、メモリセルアレイ１１−１のウェルＷＥＬＬ１には消去電圧ＶＥＲＡが印加される。選択ゲート線ＳＧＤ１及びＳＧＳ１はフローティング状態に設定され、これにより、選択ゲート線ＳＧＤ１及びＳＧＳ１がウェルＷＥＬＬ１とのカップリングにより消去電圧ＶＥＲＡに充電され、選択ゲート線用の転送ゲートがカットオフする。一方、選択ゲート線ＳＧＤ２及びＳＧＳ２は、ウェルＷＥＬＬ２が接地電位ＶＳＳなので電圧ＶＳＧＤを維持する。ここで、転送ゲートSGDSW,SGSSWをメモリセルアレイ１１−１とメモリセルアレイ１１−２用に設ける（選択ゲート線ＳＧＤに対して転送ゲートSGDSW1,2を設け、選択ゲート線ＳＧＳに対して転送ゲートSGSSW1,2を設ける）ことにより、非選択のメモリセルアレイ１１−２の選択ゲート線ＳＧＤ２及びＳＧＳ２が消去電圧ＶＥＲＡに充電されることを防止することができる。ウェルＷＥＬＬ２には接地電位ＶＳＳが印加されているので、選択ゲート線ＳＧＤ２及びＳＧＳ２が高電圧に充電されると、選択ゲート線が電気的に破壊される可能性がある。そのため、転送ゲートをメモリセルアレイ１１−１とメモリセルアレイ１１−２用に設けることにより、選択ゲート線の電気的な破壊を防止することができる。また、選択ブロックＢＬＫ１ｍのワード線ＷＬ１ｎ及びＷＬ１（ｎ＋１）には接地電圧ＶＳＳが印加される。これにより、選択ブロックＢＬＫ１ｍ内の全てのメモリセルＭＣの浮遊ゲート電極から電子が引き抜かれ、選択ブロックＢＬＫ１ｍのデータが消去される。一方、メモリセルアレイ１１−２のウェルＷＥＬＬ２には接地電圧ＶＳＳが印加され、メモリセルアレイ１１−２は非選択状態となる。
【００６５】
ここで、メモリセルアレイ１１−１の非選択ブロックに関して説明する。この非選択ブロックに含まれるワード線ＷＬ（ＷＬｕｓｅｌと表記する）に接続される転送ゲートのゲート電極には、ロウデコーダ用ドライバRDEC-DRVから転送信号ＴＧとして接地電位ＶＳＳが印加される。そのため、ワード線ＷＬｕｓｅｌは、接地電位ＶＳＳが転送された後、ウェルＷＥＬＬ１とのカップリングにより消去電圧ＶＥＲＡに充電される。また、メモリセルアレイ１１−２のワード線ＷＬ２には、メモリセルアレイ１１−１のワード線ＷＬ１と同様に接地電圧ＶＳＳが印加されている。しかし、メモリセルアレイ１１−１のウェルＷＥＬＬ１には消去電圧ＶＥＲＡが印加されるため、ワード線ＷＬ１の電位が上昇する場合がある。この時、メモリセルアレイ１１−２のウェルＷＥＬＬ２は接地電位ＶＳＳとなっている。その結果、メモリセルアレイ１１−２のメモリセルが誤書き込みされる懸念がある。この対策のため、メモリセルアレイ１１−２のビット線ＢＬ１に電源電圧ＶＤＤを印加して、メモリセルアレイ１１−２のメモリセルのチャネルを電源電圧ＶＤＤに充電する。これにより、メモリセルアレイ１１−２の非選択ブロックでは、ワード線ＷＬｕｓｅｌとチャネルとの電圧差が十分に大きくならず、誤書き込みが防止される。
【００６６】
メモリセルアレイ１１−２を消去する場合は、ウェルＷＥＬＬ１とウェルＷＥＬＬ１の関係を入れ替えればよい。また、メモリセルアレイ１１−２を消去する場合は、ビット線ＢＬ１とビット線ＢＬ２との関係も入れ替えるようにしてもよい。
【００６７】
［３．比較例］
比較例として、メモリセルアレイ１１−１及び１１−２のそれぞれにロウデコーダを配置する場合を考える。図９は、比較例に係るロウデコーダの構成を示す模式図である。ロウデコーダは、各ワード線に接続された転送ゲートと、各ブロックに設けられたデコード回路とを備えている。
【００６８】
図９の比較例では、メモリセルアレイ１１−１の４個のブロック用に４個のデコード回路がメモリセルアレイ１１−１の左右に交互に配置され、さらに、メモリセルアレイ１１−２の４個のブロック用に４個のデコード回路がメモリセルアレイ１１−２の左右に交互に配置される。また、１個のデコード回路には、１個のブロック内の全てのワード線ＷＬに対応する数の転送ゲートが接続される。
【００６９】
図９（比較例）と図４（本実施形態）とを比較すると、本実施形態では、比較例に比べて、４個のデコード回路（すなわち、２列分のデコード回路）と、２個のブロック分の転送ゲート（すなわち、一列分の転送ゲート）とが削減可能となる。
【００７０】
［４．効果］
以上詳述したように本実施形態では、不揮発性半導体記憶装置１０は、２つのメモリセルアレイ１１−１及び１１−２と、メモリセルアレイ１１−１及び１１−２に配設された複数のワード線ＷＬの電圧を制御するロウデコーダ１２−１〜１２−３とを備えている。ロウデコーダ１２−１〜１２−３は、メモリセルアレイ１１−１及び１１−２に配設された複数のワード線ＷＬに各種電圧を転送する複数の転送ゲートＳＷを備えている。また、メモリセルアレイ１１−１の第１のブロックに配設された複数のワード線ＷＬは、第１及び第２のグループに分割され、同様に、メモリセルアレイ１１−２の第２のブロックに配設された複数のワード線ＷＬは、第３及び第４のグループに分割される。そして、上記第１及び第３のグループは、転送ゲートＳＷを共有するようにしている。
【００７１】
従って本実施形態によれば、ロウデコーダ１２−１〜１２−３の回路面積を削減することが可能となり、ひいては不揮発性半導体記憶装置１０の回路面積を削減することが可能となる。また、メモリセルアレイ１１−１の１つのブロックＢＬＫとメモリセルアレイ１１−２の１つのブロックＢＬＫとに対して１つのデコード回路２１しか必要でないため、ロウデコーダ１２−１〜１２−３の回路面積をより削減することができる。
【００７２】
また、転送ゲートとドライバＤＲＶとを接続する配線数も削減することができる。具体的には、図２において、ロウデコーダ１２−１に含まれる転送ゲートWL0SW1〜WL3SW1とドライバWL0-DRV〜WL3-DRVとを接続する配線と、ロウデコーダ１２−３に含まれる転送ゲートWL0SW2〜WL3SW2とドライバWL0-DRV〜WL3-DRVとを接続する配線とをメモリセルアレイ１１−１とメモリセルアレイ１１−２で共有することができる。さらに、ロウデコーダ１２−２に含まれる転送ゲートWL4SW〜WL7SWとドライバWL4-DRV〜WL7-DRVとを接続する配線は、メモリセルアレイ１１−１及び１１−２で共有することができる。これにより、不揮発性半導体記憶装置１０の回路面積をより削減することが可能となる。
【００７３】
また、ブロックＢＬＫ２個あたりメモリセルアレイの片側に１個のブロック分のワード線の半分が転送ゲートに接続される。これにより、メモリセルアレイの片側で転送ゲートとワード線とを接続する際に、転送ゲートとワード線とを接続する配線のピッチに２倍余裕ができる。転送ゲートは、高電圧を転送できるようにサイズの大きいＭＯＳＦＥＴが用いられる。しかし、本実施形態の構造を適用することで、不揮発性半導体記憶装置１０の微細化による配線間ショートの発生を抑制することができる。
【００７４】
特に、図１０に示すように、ビット線方向ＢＬＤにおいて、１ブロック分の幅に収まるように転送ゲート用のＭＯＳＦＥＴを配置することが出来る。図１０では、ビット線方向ＢＬＤにおいて２個の素子領域ＡＡが素子分離領域ＳＴＩに囲まれるように配置されている。この２個の素子領域に連続してビット線方向ＢＬＤに延びるゲート電極ＧＤが配置されている。ゲート電極ＧＤの両側における素子領域ＡＡ上にそれぞれコンタクトＣＮＴが配置されている。すなわち、２個の転送ゲート用のＭＯＳＦＥＴがビット線方向ＢＬＤに並ぶように配置されている。
【００７５】
ゲート電極ＧＤはレベルシフタＬＳに接続されている。それぞれの素子領域ＡＡに配置されたコンタクトＣＮＴの一方は、ワード線ＷＬ１、ＷＬ２に接続されている。他方のコンタクトＣＮＴはワード線ドライバWL-DRVに接続されている。
【００７６】
ここで、転送ゲート用のＭＯＳＦＥＴがビット線方向ＢＬＤにおいて１ブロック分の幅に収まらないと、ビット線方向ＢＬＤだけでなく、ワード線方向ＷＬＤに並ぶように転送ゲート用のＭＯＳＦＥＴを配置する必要がある。その結果、コンタクトＣＮＴとワード線ＷＬの配線が複雑になることが分かる。
【００７７】
一方、本実施形態では、１つのロウデコーダ１２に配置する転送ゲート用のＭＯＳＦＥＴの数を減らすことができる。また、転送ゲートは、高電圧を転送できるようにサイズの大きいＭＯＳＦＥＴが用いられるため微細化は難しい。その結果、微細化によりワード線ＷＬ間の間隔が狭くなってもビット線方向ＢＬＤにおいて、１ブロック分の幅に収まる用に転送ゲート用のＭＯＳＦＥＴを配置することが出来る。
【００７８】
また、本実施形態では、メモリセルアレイ１１−１のブロックＢＬＫとメモリセルアレイ１１−２のブロックＢＬＫとが同時に選択される。しかし、メモリセルアレイ１１−１のブロックＢＬＫにデータを書き込んでいる際に、実施形態で説明したようにメモリセルアレイ１１−２のビット線ＢＬの電圧制御を行うことで、メモリセルアレイ１１−２への誤書き込みを防ぐことができる。データの読み出し動作、及び消去動作についても同様である。
【００７９】
なお、本実施形態では、不揮発性半導体記憶装置１０が２つのメモリセルアレイ１１−１及び１１−２を備える構成としているが、３つ以上のメモリセルアレイに対しても本実施形態は適用できる。また、１つのブロックＢＬＫ内のワード線ＷＬを２つのグループに分割しているが、３つ以上のグループに分割するようにしてもよい。
【００８０】
また、本実施形態は、上記説明したロウデコーダと同様のものを有する半導体記憶装置全般に適用できる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１０…不揮発性半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、１４…カラムデコーダ、１５…アドレスデコーダ、１６…入出力バッファ、１７…コントローラ、１８…電圧発生回路、１９…ドライバ群、２１…デコード回路、２２…レベルシフタ、１００…ホスト。
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一種としてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、様々な電子機器に使用されるようになってきており、製造コストを下げ、歩留りを向上させることが望まれている。そのための製造プロセスのシュリンクや回路規模の削減工夫は、近年においても要素技術として日々研究がなされている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、電気的に書き換え可能な複数のＥＥＰＲＯＭセルがマトリクス状に配置されたメモリセルアレイと、メモリセルアレイに配設された複数のワード線に電圧を転送するロウデコーダとを備えている。メモリセルアレイは、データ消去の単位である複数のブロックから構成されている。
【０００４】
ここで、メモリセルアレイのそれぞれ両側にロウデコーダが配置される場合がある。ロウデコーダは、ワード線に各種の高電圧を転送する必要があるため、サイズの大きいＭＯＳＦＥＴが用いられる。このため、ロウデコーダの回路面積が大きくなり、ひいてはＮＡＮＤ型フラッシュメモリの回路面積が増大してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−４４２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、回路面積を削減することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、複数のメモリセルを有する第１のブロックを含む第１のメモリセルアレイと、複数のメモリセルを有する第２のブロックを含む第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイに配設された複数のワード線と、前記複数のワード線のそれぞれに電圧を転送する複数の転送ゲートを有するロウデコーダとを具備し、前記第１のブロックに配設された複数のワード線は、第１及び第２のグループを有し、前記第２のブロックに配設された複数のワード線は、第３及び第４のグループを有し、前記第１及び第３のグループは、転送ゲートを共有する。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図。
【図２】図１に示すメモリセルアレイ及びロウデコーダの構成を示す回路図。
【図３】ロウデコーダの模式図。
【図４】ワード線の本数と転送ゲートの数との関係を説明する模式図。
【図５】不揮発性半導体記憶装置の動作を説明するために必要な回路を抽出して示した図。
【図６】読み出し動作を説明するタイミング図。
【図７】書き込み動作を説明するタイミング図。
【図８】消去動作を説明するタイミング図。
【図９】比較例に係るロウデコーダの構成を示す模式図。
【図１０】転送ゲート用のＭＯＳトランジスタのレイアウトを示す模式図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［１．不揮発性半導体記憶装置１０の構成］
図１は、本実施形態に係る不揮発性半導体記憶装置１０の構成を示すブロック図である。本実施形態では、不揮発性半導体記憶装置１０として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１１】
不揮発性半導体記憶装置１０は、複数のメモリセルアレイ１１を備えている。換言すると、１個のメモリセルアレイ１１が複数のメモリセルアレイ（以降、複数のプレーンと称する場合もある）に分割されている。本実施形態では、２つのメモリセルアレイ１１−１及び１１−２を例に挙げて説明する。以下の説明では、単にメモリセルアレイ１１と表記した場合は、メモリセルアレイ１１−１及び１１−２のいずれかを指すものとし、メモリセルアレイ１１−１及び１１−２を特に区別していない。
【００１２】
メモリセルアレイ１１は、複数のメモリセルがマトリクス状に配置されて構成されている。メモリセルは、電気的に書き換え可能なＥＥＰＲＯＭセルから構成される。メモリセルアレイ１１には、メモリセルの電圧を制御するために、複数のビット線ＢＬ、複数のワード線ＷＬ、及びソース線ＣＥＬＳＲＣが配設されている。メモリセルアレイ１１−１及び１１−２の各々には、個別のビット線ＢＬ及びワード線ＷＬが設けられている。また、メモリセルアレイ１１−１及び１１−２は、電気的に分離されたウェルにそれぞれ形成されている。
【００１３】
ロウデコーダ１２−１〜１２−３は、ワード線ＷＬに接続され、ワード線ＷＬの選択及び駆動を行う。また、ロウデコーダ１２−１は、メモリセルアレイ１１−１のワード線ＷＬを駆動する。ロウデコーダ１２−３は、メモリセルアレイ１１−２のワード線ＷＬを駆動する。メモリセルアレイ１１−１及び１１−２の間に設けられたロウデコーダ１２−２は、メモリセルアレイ１１−１及び１１−２に共有され、メモリセルアレイ１１−１及び１１−２のワード線ＷＬを駆動する。
【００１４】
センスアンプ１３−１及び１３−２はそれぞれ、メモリセルアレイ１１−１及び１１−２のビット線ＢＬに接続される。センスアンプ１３−１は、データの読み出し時にはビット線ＢＬのデータを検知し、データの書き込み時には書き込みデータに応じてビット線ＢＬの電圧を制御し、データの消去時にはビット線ＢＬの電圧を制御する。センスアンプ１３−２も、メモリセルアレイ１１−２に対してセンスアンプ１３−１と同じ動作を行うように構成されている。
【００１５】
カラムデコーダ１４−１及び１４−２はそれぞれ、アドレスデコーダ１５から送られるアドレスに応じて、メモリセルアレイ１１−１及び１１−２のビット線ＢＬを選択するカラム選択信号を生成し、このカラム選択信号をセンスアンプ１３−１及び１３−２に送る。
【００１６】
入出力バッファ（Ｉ／Ｏバッファ）１６は、外部（例えば、ホスト、又はメモリコントローラ１００）から送られるデータ（コマンド、アドレス、及び書き込みデータを含む）を受ける。また、Ｉ／Ｏバッファ１６は、コマンドをコントローラ１７に送り、アドレスをアドレスデコーダ１５に送り、書き込みデータをセンスアンプ１３−１及び１３−２に送る。さらに、Ｉ／Ｏバッファ１６は、センスアンプ１３−１及び１３−２によってメモリセルアレイ１１−１及び１１−２から読み出された読み出しデータを外部に出力する。
【００１７】
アドレスデコーダ１５は、Ｉ／Ｏバッファ１６から送られるアドレスをデコードし、カラムアドレスをカラムデコーダ１４−１及び１４−２に送り、ロウアドレスをロウデコーダ１２−１〜１２−３に送る。
【００１８】
コントローラ１７は、外部からライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、及びコマンドラッチイネーブル信号ＣＬＥなどの外部制御信号を受ける。コントローラ１７は、外部制御信号及びコマンドに基づいて、データの読み出し、書き込み及び消去のシーケンスを制御する制御信号を発生する。コントローラ１７は、この制御信号を用いて、不揮発性半導体記憶装置１０の各種動作を統括的に制御する。
【００１９】
電圧発生回路１８は、コントローラ１７から送られる制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧及び消去電圧など、メモリセルアレイ１１、ロウデコーダ１２及びセンスアンプ１３などの動作に必要な電圧を発生する。
【００２０】
ドライバ群１９は、後述する複数のドライバＤＲＶから構成される。ドライバ群１９は、電圧発生回路１８から各種電圧を受け、コントローラ１７から送られる制御信号に応じて、メモリセルアレイ１１、ロウデコーダ１２及びセンスアンプ１３などに所定のタイミングで各種電圧を供給する。
【００２１】
図２は、図１に示すメモリセルアレイ１１及びロウデコーダ１２の構成を示す回路図である。
【００２２】
メモリセルアレイ１１は、複数のブロックＢＬＫを備えている。各ブロックＢＬＫは、データの消去単位である。複数のブロックＢＬＫは、ビット線方向ＢＬＤに並ぶように配置されている。図２では、２つのブロックＢＬＫ（ｎ−１）及びＢＬＫｎのみ抽出して示している。
【００２３】
各ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを備えている。複数のＮＡＮＤストリングＮＳは、ワード線方向ＷＬＤに並ぶように配置されている。各ＮＡＮＤストリングＮＳは、複数のメモリセルＭＣ（メモリセルトランジスタともいう）と、２個の選択トランジスタＳＴ１及びＳＴ２とから構成されている。本実施形態では、２個のＮＡＮＤストリングＮＳを抽出して示しており、また、簡略化のために、各ＮＡＮＤストリングＮＳが８個のメモリセルＭＣを備えているものとする。選択トランジスタＳＴ１及びＳＴ２としては、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。
【００２４】
メモリセルＭＣは、半導体基板（ウェル）上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート電極）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。メモリセルＭＣは、浮遊ゲート構造に限らず、電荷蓄積層としての絶縁膜（例えば、窒化膜）に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であってもよい。メモリセルＭＣは、電荷蓄積層に注入された電子の多寡による閾値電圧の変化に応じて、例えば１ビットのデータを記憶することが可能である。
【００２５】
ＮＡＮＤストリング内で隣接するメモリセルＭＣ同士の電流経路は直列接続されている。直列接続されたメモリセルＭＣの一端は選択トランジスタＳＴ１のソースに接続され、他端は選択トランジスタＳＴ２のドレインに接続されている。
【００２６】
同一行にあるメモリセルＭＣの各制御ゲート電極は、ワード線方向ＷＬＤに延び、ワード線方向ＷＬＤに並ぶメモリセルＭＣで共通接続されている。この各制御ゲート電極がワード線ＷＬ０〜ＷＬ８のいずれかになる。同様にワード線方向ＷＬＤに並ぶ選択トランジスタＳＴ１（又はＳＴ２）の各ゲート電極は、ワード線方向ＷＬＤに延び、選択トランジスタＳＴ１（又はＳＴ２）で共通接続されている。この各ゲート電極が選択ゲート線ＳＧＤ（又はＳＧＳ）になる。各選択トランジスタＳＴ１のドレインは、複数のビット線ＢＬのいずれかに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに共通接続されている。
【００２７】
同一のワード線ＷＬに接続された複数のメモリセルＭＣはページを構成する。データの書き込み及び読み出しは、１つのページ内のメモリセルＭＣに対して一括して行なわれる。また、メモリセルアレイ１１は、複数のページのデータが一括して消去されるように構成されており、この消去の単位がブロックＢＬＫである。メモリセルアレイ１１−１の全てのブロックは共通のウェルに形成することができ、メモリセルアレイ１１−２の全てのブロックは共通のウェルに形成することができる。また、メモリセルアレイ１１−１及び１１−２のウェルは、電気的に分離されている。
【００２８】
ビット線ＢＬは、ブロックＢＬＫ間で、選択トランジスタＳＴ１のドレインを共通接続することができる。つまり、ブロックＢＬＫ（ｎ−１）及びＢＬＫｎ内において同一列にあるＮＡＮＤストリングＮＳは、同一のビット線ＢＬに接続することができる。
【００２９】
（ロウデコーダ１２−１〜１２−３の構成）
次に、ロウデコーダ１２−１〜１２−３の構成について説明する。なお、図２では、メモリセルアレイ１１−１及び１１−２のそれぞれに含まれる２個のブロックＢＬＫｎに対応する部分のロウデコーダ１２−１〜１２−３の構成を示している。従って、実際には、ブロックＢＬＫの数分だけ、図２のロウデコーダ１２がビット線方向ＢＬＤに並んで配置されている。図２に示した各種ドライバＤＲＶ（ＲＤＥＣ−ＤＲＶ、ＳＧＤ−ＤＲＶなど）は、図１のドライバ群１９に含まれる。ここで「ブロックの数」とは、メモリセルアレイ１１−１又はメモリセル１１−２のブロックの数である。
【００３０】
ロウデコーダ１２−１は、デコード回路２１、レベルシフタ（ＬＳ）２２、及びメモリセルアレイ１１−１のワード線ＷＬ０〜ＷＬ３用の転送ゲートWL0SW1〜WL3SW1を備えている。転送ゲートは、例えばＮチャネルＭＯＳＦＥＴから構成される。デコード回路２１及びレベルシフタ（ＬＳ）２２は、ブロックＢＬＫの数分だけ用意されている。
【００３１】
デコード回路２１は、例えば、アドレスデコーダ１５からブロックアドレスＢＡ（ＢＡ０〜ＢＡ２を含む）、及びロウデコーダ選択用アドレスＲＤＥＣｎを受ける。デコード回路２１は、これらのアドレスを用いて、ブロックＢＬＫｎの選択動作を行う。
【００３２】
レベルシフタ２２は、信号線ＶＲＤＥＣによってロウデコーダ用ドライバRDEC-DRVに接続されている。レベルシフタ２２は、デコード回路２１からの信号が活性化された場合に、ロウデコーダ用ドライバRDEC-DRVから供給される電圧ＶＲＤＥＣの電圧レベルを高くした転送信号ＴＧを生成する。
【００３３】
転送ゲートWL0SW1〜WL3SW1のドレインはそれぞれ、ワード線ＷＬ０〜ＷＬ３用ドライバWL0-DRV〜WL3-DRVに接続されている。転送ゲートWL0SW1〜WL3SW1のソースはそれぞれ、メモリセルアレイ１１−１のワード線ＷＬ０〜ＷＬ３に接続されている。転送ゲートWL0SW1〜WL3SW1のゲートには、転送信号ＴＧが入力されている。
【００３４】
ロウデコーダ１２−２は、メモリセルアレイ１１−１及び１１−２に共有されている。ロウデコーダ１２−２は、メモリセルアレイ１１−１及び１１−２のワード線ＷＬ４〜ＷＬ７用の転送ゲートWL4SW〜WL7SWと、メモリセルアレイ１１−１の選択ゲート線ＳＧＤ及びＳＧＳ用の転送ゲートSGDSW1及びSGSSW1と、メモリセルアレイ１１−２の選択ゲート線ＳＧＤ及びＳＧＳ用の転送ゲートSGDSW2及びSGSSW2とを備えている。なお、転送ゲートSGDSW1と転送ゲートSGDSW2は共有化することができる。また、転送ゲートSGSSW1と選転送ゲートSGSSW2も共有化することができる。その結果、回路面積を小さくすることができる。
【００３５】
転送ゲートWL4SW〜WL7SWのドレインはそれぞれ、ワード線ＷＬ４〜ＷＬ７用ドライバWL4-DRV〜WL7-DRVに接続されている。転送ゲートWL4SW〜WL7SWのソースはそれぞれ、メモリセルアレイ１１−１及び１１−２のワード線ＷＬ４〜ＷＬ７に接続されている。転送ゲートWL4SW〜WL7SWのゲートには、転送信号ＴＧが入力されている。
【００３６】
転送ゲートSGDSW1及びSGSSW1のドレインはそれぞれ、選択ゲート線ＳＧＤ及びＳＧＳ用ドライバSGD-DRV及びSGS-DRVに接続されている。転送ゲートSGDSW1及びSGSSW1のソースはそれぞれ、メモリセルアレイ１１−１の選択ゲート線ＳＧＤ及びＳＧＳに接続されている。転送ゲートSGDSW1及びSGSSW1のゲートには、転送信号ＴＧが入力されている。
【００３７】
転送ゲートSGDSW2及びSGSSW2のドレインはそれぞれ、選択ゲート線ＳＧＤ及びＳＧＳ用ドライバSGD-DRV及びSGS-DRVに接続されている。転送ゲートSGDSW2及びSGSSW2のソースはそれぞれ、メモリセルアレイ１１−２の選択ゲート線ＳＧＤ及びＳＧＳに接続されている。転送ゲートSGDSW2及びSGSSW2のゲートには、転送信号ＴＧが入力されている。なお、図２では、便宜上、転送ゲートWL4SW〜WL7SWのゲートと転送ゲートSGDSW1、SGSSW1、SGDSW2及びSGSSW2のゲートには同じ転送信号ＴＧが入力されるが、転送信号ＴＧの電圧は異なるようにすることができる。
【００３８】
また、メモリセルアレイ１１−１の選択ゲート線ＳＧＤ及びＳＧＳ用の転送ゲートSGDSW1及びSGSSW1、及び、メモリセルアレイ１１−２の選択ゲート線ＳＧＤ及びＳＧＳ用の転送ゲートSGDSW2及びSGSSW2は、ロウデコーダ１２−２に配置される場合に限られない。これら転送ゲートは、ロウデコーダ１２−１、１２−３に配置されていても良い。また、これら転送ゲートは、別々のロウデコーダ１２に配置されていても良い。
【００３９】
ロウデコーダ１２−３は、メモリセルアレイ１１−２のワード線ＷＬ０〜ＷＬ３用の転送ゲートWL0SW2〜WL3SW2を備えている。転送ゲートWL0SW2〜WL3SW2のドレインはそれぞれ、ワード線ＷＬ０〜ＷＬ３用ドライバWL0-DRV〜WL3-DRVに接続されている。転送ゲートWL0SW2〜WL3SW2のソースはそれぞれ、メモリセルアレイ１１−２のワード線ＷＬ０〜ＷＬ３に接続されている。転送ゲートWL0SW2〜WL3SW2のゲートには、転送信号ＴＧが入力されている。
【００４０】
纏めると、メモリセルアレイ１１−１のブロックＢＬＫｎに配設されたワード線ＷＬは、第１のグループ（ワード線ＷＬ０〜ＷＬ３）と第２のグループ（ワード線ＷＬ４〜ＷＬ７）に分割されている。第１のグループのワード線ＷＬ０〜ＷＬ３は、ロウデコーダ１２−１に接続され、第２のグループのワード線ＷＬ４〜ＷＬ７は、ロウデコーダ１２−２に接続されている。メモリセルアレイ１１−２のブロックＢＬＫｎに配設されたワード線ＷＬは、第３のグループ（ワード線ＷＬ０〜ＷＬ３）と第４のグループ（ワード線ＷＬ４〜ＷＬ７）に分割されている。第３のグループのワード線ＷＬ０〜ＷＬ３は、ロウデコーダ１２−３に接続され、第４のグループのワード線ＷＬ４〜ＷＬ７は、ロウデコーダ１２−２に接続されている。
【００４１】
なお、図が煩雑になるのを避けるために、図２のドライバＤＲＶと転送ゲートとを太線で結んでいるが、この太線は転送ゲートごとに設けられた複数の配線を示している。よって、ワード線用ドライバWL0-DRV〜WL7-DRVは、転送ゲートごとに異なる電圧を供給することができる。なお、ワード線ドライバWL0-DRV〜WL7-DRVは、それぞれのブロックＢＬＫの各ワード線ＷＬ０〜ＷＬ７に対応するワード線ドライバである。また、転送ゲートSGDSW2及びSGSSW2、及び、転送ゲートSGDSW2及びSGSSW2をロウデコーダ１２−２に配置することにより、配線の引き回しを容易にすることができる。
【００４２】
図２に示すように、本実施形態では、メモリセルアレイ１１−１及び１１−２間のロウデコーダ１２−２を１つに集約し、メモリセルアレイ１１−１及び１１−２でロウデコーダ１２−２を共有する。また、転送信号ＴＧは、ロウデコーダ１２−１〜１２−３で共有される。このため、メモリセルアレイ１１−１及び１１−２において同一ブロック番号のワード線ＷＬが同時に選択されることになる。
【００４３】
図３は、ロウデコーダ１２−１〜１２−３の模式図である。なお、図３には、メモリセルアレイ１１−１及び１１−２に含まれる８個のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）×２）を抽出して示している。
【００４４】
図３から理解できるように、本実施形態では、８個のブロックＢＬＫに対して４個のデコード回路２１しか必要としていない。また、メモリセルアレイ１１−１及び１１−２間には、ビット線方向ＢＬＤに一列に並ぶように転送ゲートを配置することができる。その結果、回路レイアウトを簡略化することができる。
【００４５】
図４は、ワード線の本数と転送ゲートの数との関係を説明する模式図である。図４から理解できるように、ブロックＢＬＫ２個あたりメモリセルアレイの片側に１個のブロック分のワード線の半分が転送ゲートと接続されることになる。これは、転送ゲートとワード線とを接続する際に、転送ゲートとワード線とを接続する配線のピッチに２倍余裕ができることを意味する。転送ゲートは、高電圧を転送できるようにサイズの大きいＭＯＳＦＥＴが用いられる。ここで、本実施形態の構造を適用することで、メモリの微細化による配線間ショートの発生を抑制することができる。
【００４６】
［２．動作］
次に、不揮発性半導体記憶装置１０の動作について説明する。図５は、不揮発性半導体記憶装置１０の動作を説明するために必要な回路を抽出して示した図である。図５には、メモリセルアレイ１１−１のうちデコード回路２１によって選択された選択ブロックＢＬＫ１ｍと、メモリセルアレイ１１−２のうち選択ブロックＢＬＫ１ｍと同じブロック番号のブロックＢＬＫ２ｍとを図示している。ここで、ブロックＢＬＫ１ｍ及びブロックＢＬＫ２ｍは、ロウデコーダ１２−２及びデコード回路２１を共有する。また、簡略化のために、ブロックＢＬＫ内のワード線は、ＷＬｎ及びＷＬ（ｎ＋１）のみ図示している。
【００４７】
図５では、メモリセルアレイ１１−１及び１１−２のウェルをそれぞれＷＥＬＬ１及びＷＥＬＬ２、メモリセルアレイ１１−１の選択ゲート線をＳＧＤ１及びＳＧＳ１、メモリセルアレイ１１−２の選択ゲート線をＳＧＤ２及びＳＧＳ２、メモリセルアレイ１１−１のワード線をＷＬ１ｎ及びＷＬ１（ｎ＋１）、メモリセルアレイ１１−２のワード線をＷＬ２ｎ及びＷＬ２（ｎ＋１）、メモリセルアレイ１１−１の選択トランジスタをＳＴ１１及びＳＴ２１、メモリセルアレイ１１−２の選択トランジスタをＳＴ１２及びＳＴ２２と表記する。また、ドライバWLn-DRVと転送ゲートWLnSW1及びWLnSW2とを接続する転送線をＣＧｎ、ドライバWL(n+1)-DRVと転送ゲートWL(n+1)SWとを接続する転送線をＣＧ（ｎ＋１）と表記する。図５に示したWELL1-DRVはウェルＷＥＬＬ１用ドライバ、WELL2-DRVはウェルＷＥＬＬ２用ドライバ、CELSRC-DRVはソース線ＣＥＬＳＲＣ用ドライバである。これらのドライバは、図１のドライバ群１９に含まれる。
【００４８】
以下に、不揮発性半導体記憶装置１０の読み出し動作、書き込み動作、及び消去動作について順に説明する。読み出し動作、書き込み動作、及び消去動作では、ワード線ＷＬの電圧は、コントローラ１７の制御に基づいてロウデコーダ１２−１〜１２−３が制御し、ビット線ＢＬの電圧は、コントローラ１７の制御に基づいてセンスアンプ１３−１及び１３−２が制御する。
【００４９】
図６は、読み出し動作を説明するタイミング図である。図５のメモリセルアレイ１１−１のワード線ＷＬ１ｎが選択されるものとする。各種電圧は、電圧発生回路１８によって発生され、ドライバ群１９によって所定のタイミングで対応する回路に供給される。
【００５０】
図６及び以下の説明において、ＶＳＧは転送ゲートが電源電圧ＶＤＤを転送可能な電圧、ＶＲＥＡＤはデータが書き込まれたメモリセルを導通可能な電圧、ＶＲＥＡＤＨは転送ゲートが電圧ＶＳＧ及び電圧ＶＲＥＡＤを転送可能な電圧、ＶＳＥＬはメモリセルＭＣに記憶されたデータを判定するための読み出し電圧である。
【００５１】
クロックＲ_ＣＬＫ１に応答して読み出し動作が開始されると、信号線ＶＲＤＥＣ及び転送信号線ＴＧには電圧ＶＲＥＡＤＨが印加される。これにより、ブロックＢＬＫ１ｍ及びＢＬＫ２ｍに接続される全ての転送ゲートがオンし、かつ電圧ＶＳＧ及び電圧ＶＲＥＡＤを転送可能な状態になる。選択ゲート線ＳＧＤ１及びＳＧＳ１には電圧ＶＳＧが印加され、選択トランジスタＳＴ１１及びＳＴ２１がオンする。ソース線ＣＥＬＳＲＣには接地電圧ＶＳＳが印加され、ウェルＷＥＬＬ１のノードには例えば、接地電圧ＶＳＳが印加される。
【００５２】
ワード線ＷＬ１（ｎ＋１）には電圧ＶＲＥＡＤが印加され、これに接続されたメモリセルＭＣ１（ｎ＋１）は、記憶データに関わらずオンする。ワード線ＷＬ１ｎには読み出し電圧ＶＳＥＬが印加され、これに接続されたメモリセルＭＣ１ｎは、記憶データに応じてオン又はオフする。すなわち、“１”データを記憶しているメモリセルの閾値電圧が“０”データを記憶しているメモリセルの閾値電圧より低いとすると、読み出し電圧ＶＳＥＬが印加されたメモリセルＭＣ１ｎは、“１”データを記憶している場合はオンし、“０”データを記憶している場合はオフする。これにより、メモリセルアレイ１１−１側のビット線ＢＬ０は、例えば、電源電圧ＶＤＤにプリチャージしておき、メモリセルＭＣ１ｎの記憶データが“０”データ又は“１”データかによって、ビット線電圧は電源電圧ＶＤＤを維持又は接地電圧ＶＳＳに低下する。その後、データセンス動作及びデータ出力動作が行われ、さらに各種電圧を初期状態に戻すリカバリーシーケンスが行われる。
【００５３】
ここで、メモリセルアレイ１１−２のデータは読み出さないため、本来は読み出し用の各種電圧をブロックＢＬＫ２ｍに印加する必要はない。ここで、本実施形態では、デコード回路２１をメモリセルアレイ１１−１とメモリセルアレイ１１−２で共有している。その結果、メモリセルアレイ１１−１及び１１−２が同時選択され、ブロックＢＬＫ２ｍには、ビット線ＢＬを除いて、選択ブロックＢＬＫ１ｍと同じ電圧が転送される。このとき、コントローラ１７は、メモリセルアレイ１１−２側のセンスアンプ１３−２を非活性にし、メモリセルアレイ１１−２のビット線ＢＬ１に接地電圧ＶＳＳを印加する（すなわち、ビット線ＢＬ１の電圧はリセット状態である）。これにより、メモリセルアレイ１１−２では、データセンス動作及びデータ出力動作が行われないため、メモリセルアレイ１１−２は、実質的には非読み出し状態と同じである。よって、メモリセルアレイ１１−１及び１１−２が同時選択された場合でも、メモリセルアレイ１１−１の読み出し動作に影響はない。
【００５４】
メモリセルアレイ１１−２のワード線ＷＬ２ｎを選択する場合は、ビット線ＢＬ０とビット線ＢＬ１の関係を入れ替えればよい。
【００５５】
次に、不揮発性半導体記憶装置１０の書き込み動作について説明する。図７は、書き込み動作を説明するタイミング図である。図５のメモリセルアレイ１１−１のワード線ＷＬ１ｎが選択されるものとする。
【００５６】
図７及び以下の説明において、電圧ＶＳＧＤは、選択トランジスタが接地電圧ＶＳＳ及び電源電圧ＶＤＤは転送できるが電源電圧ＶＤＤより大きい電圧は転送できない電圧である。ＶＰＧＭは書き込み電圧、ＶＰＡＳＳは選択ワード線に書き込み電圧ＶＰＧＭを印加している際に非選択ワード線のメモリセルを書き込み禁止とする非書き込みワード線電圧である。ＶＳＧＨは転送ゲートが電圧ＶＳＧを転送可能な電圧、ＶＰＧＭＨは転送ゲートが書き込み電圧ＶＰＧＭを転送可能な電圧である。
【００５７】
クロックＰ_ＣＬＫ１に応答して書き込み動作が開始されると、信号線ＶＲＤＥＣ及び転送信号線ＴＧには電圧ＶＳＧＨが印加される。これにより、ブロックＢＬＫ１ｍ及びＢＬＫ２ｍに接続される全ての転送ゲートがオンし、電圧ＶＳＧを転送可能な状態になる。選択ゲート線ＳＧＤ１及びＳＧＤ２には電圧ＶＳＧが印加され、選択トランジスタＳＴ１１及びＳＴ１２がオンする。そして、ビット線ＢＬ経由でメモリセルのチャネルを充電する。すなわち、メモリセルアレイ１１−１では、書き込みデータに応じてビット線ＢＬ０の電圧を接地電圧ＶＳＳ又は電源電圧ＶＤＤに充電する。
【００５８】
具体的には、メモリセルの閾値電圧を上昇させる（メモリセルＭＣに“０”データを書き込む）場合は、ビット線ＢＬ０を接地電圧ＶＳＳに充電する。これにより、ワード線ＷＬ１ｎとチャネルとの電位差が大きくなり、メモリセルＭＣの浮遊ゲート電極に電子が注入される。また、メモリセルの閾値電圧を維持する場合には、ビット線ＢＬ０を電源電圧ＶＤＤに充電する。ワード線に印加される電圧ＶＰＡＳＳ及び電圧ＶＰＧＭによるセルフブーストより、ワード線ＷＬ１ｎとチャネルとの電位差が十分大きくならず、メモリセルＭＣは書き込み禁止にされる。一方、メモリセルアレイ１１−２では、非書き込み状態（書き込み禁止状態）としたいため、ビット線ＢＬ１を電源電圧ＶＤＤに充電する。
【００５９】
続いて、クロックＰ_ＣＬＫ２に応答して、選択ゲート線ＳＧＤ１及びＳＧＤ１には電圧ＶＳＧＤが印加され、選択トランジスタＳＴ１１及びＳＴ１２がカットオフする。
【００６０】
続いて、クロックＰ_ＣＬＫ３に応答して、信号線ＶＲＤＥＣ及び転送信号線ＴＧには電圧ＶＰＧＭＨが印加される。ワード線ＷＬ１（ｎ＋１）及びＷＬ２（ｎ＋１）には電圧ＶＰＡＳＳが印加され、ワード線ＷＬ１ｎ及びＷＬ２ｎには書き込み電圧ＶＰＧＭが印加される。これにより、メモリセルアレイ１１−１では、ビット線ＢＬ０の電圧に応じて書き込みが行われる。一方、メモリセルアレイ１１−２では、メモリセルのチャネルが電源電圧ＶＤＤに充電されているため書き込みが行われない。その後、リカバリーシーケンスが行われる。
【００６１】
メモリセルアレイ１１−２のワード線ＷＬ２ｎを選択する場合は、ビット線ＢＬ０とビット線ＢＬ１の関係を入れ替えればよい。
【００６２】
次に、不揮発性半導体記憶装置１０の消去動作について説明する。図８は、消去動作を説明するタイミング図である。ＶＥＲＡは消去電圧である。
【００６３】
クロックＥ_ＣＬＫ１に応答して消去動作が開始されると、信号線ＶＲＤＥＣ及び転送信号線ＴＧには電圧ＶＳＧＨが印加される。これにより、ブロックＢＬＫ１ｍ及びＢＬＫ２ｍに接続される全ての転送ゲートがオンし、かつ電圧ＶＳＧを転送可能な状態になる。メモリセルアレイ１１−１の選択ゲート線ＳＧＤ１及びＳＧＳ１には電圧ＶＳＧが印加される。メモリセルアレイ１１−１及び１１−２が同時選択されるため、メモリセルアレイ１１−２の選択ゲート線ＳＧＤ２及びＳＧＳ２にも電圧ＶＳＧが印加される。ソース線ＣＥＬＳＲＣ及びビット線ＢＬ０には接地電圧ＶＳＳが印加される。その結果、メモリセルのチャネルが接地電圧ＶＳＳに放電される。
【００６４】
続いて、クロックＥ_ＣＬＫ２に応答して、メモリセルアレイ１１−１のウェルＷＥＬＬ１には消去電圧ＶＥＲＡが印加される。選択ゲート線ＳＧＤ１及びＳＧＳ１はフローティング状態に設定され、これにより、選択ゲート線ＳＧＤ１及びＳＧＳ１がウェルＷＥＬＬ１とのカップリングにより消去電圧ＶＥＲＡに充電され、選択ゲート線用の転送ゲートがカットオフする。一方、選択ゲート線ＳＧＤ２及びＳＧＳ２は、ウェルＷＥＬＬ２が接地電位ＶＳＳなので電圧ＶＳＧＤを維持する。ここで、転送ゲートSGDSW,SGSSWをメモリセルアレイ１１−１とメモリセルアレイ１１−２用に設ける（選択ゲート線ＳＧＤに対して転送ゲートSGDSW1,2を設け、選択ゲート線ＳＧＳに対して転送ゲートSGSSW1,2を設ける）ことにより、非選択のメモリセルアレイ１１−２の選択ゲート線ＳＧＤ２及びＳＧＳ２が消去電圧ＶＥＲＡに充電されることを防止することができる。ウェルＷＥＬＬ２には接地電位ＶＳＳが印加されているので、選択ゲート線ＳＧＤ２及びＳＧＳ２が高電圧に充電されると、選択ゲート線が電気的に破壊される可能性がある。そのため、転送ゲートをメモリセルアレイ１１−１とメモリセルアレイ１１−２用に設けることにより、選択ゲート線の電気的な破壊を防止することができる。また、選択ブロックＢＬＫ１ｍのワード線ＷＬ１ｎ及びＷＬ１（ｎ＋１）には接地電圧ＶＳＳが印加される。これにより、選択ブロックＢＬＫ１ｍ内の全てのメモリセルＭＣの浮遊ゲート電極から電子が引き抜かれ、選択ブロックＢＬＫ１ｍのデータが消去される。一方、メモリセルアレイ１１−２のウェルＷＥＬＬ２には接地電圧ＶＳＳが印加され、メモリセルアレイ１１−２は非選択状態となる。
【００６５】
ここで、メモリセルアレイ１１−１の非選択ブロックに関して説明する。この非選択ブロックに含まれるワード線ＷＬ（ＷＬｕｓｅｌと表記する）に接続される転送ゲートのゲート電極には、ロウデコーダ用ドライバRDEC-DRVから転送信号ＴＧとして接地電位ＶＳＳが印加される。そのため、ワード線ＷＬｕｓｅｌは、接地電位ＶＳＳが転送された後、ウェルＷＥＬＬ１とのカップリングにより消去電圧ＶＥＲＡに充電される。また、メモリセルアレイ１１−２のワード線ＷＬ２には、メモリセルアレイ１１−１のワード線ＷＬ１と同様に接地電圧ＶＳＳが印加されている。しかし、メモリセルアレイ１１−１のウェルＷＥＬＬ１には消去電圧ＶＥＲＡが印加されるため、ワード線ＷＬ１の電位が上昇する場合がある。この時、メモリセルアレイ１１−２のウェルＷＥＬＬ２は接地電位ＶＳＳとなっている。その結果、メモリセルアレイ１１−２のメモリセルが誤書き込みされる懸念がある。この対策のため、メモリセルアレイ１１−２のビット線ＢＬ１に電源電圧ＶＤＤを印加して、メモリセルアレイ１１−２のメモリセルのチャネルを電源電圧ＶＤＤに充電する。これにより、メモリセルアレイ１１−２の非選択ブロックでは、ワード線ＷＬｕｓｅｌとチャネルとの電圧差が十分に大きくならず、誤書き込みが防止される。
【００６６】
メモリセルアレイ１１−２を消去する場合は、ウェルＷＥＬＬ１とウェルＷＥＬＬ１の関係を入れ替えればよい。また、メモリセルアレイ１１−２を消去する場合は、ビット線ＢＬ１とビット線ＢＬ２との関係も入れ替えるようにしてもよい。
【００６７】
［３．比較例］
比較例として、メモリセルアレイ１１−１及び１１−２のそれぞれにロウデコーダを配置する場合を考える。図９は、比較例に係るロウデコーダの構成を示す模式図である。ロウデコーダは、各ワード線に接続された転送ゲートと、各ブロックに設けられたデコード回路とを備えている。
【００６８】
図９の比較例では、メモリセルアレイ１１−１の４個のブロック用に４個のデコード回路がメモリセルアレイ１１−１の左右に交互に配置され、さらに、メモリセルアレイ１１−２の４個のブロック用に４個のデコード回路がメモリセルアレイ１１−２の左右に交互に配置される。また、１個のデコード回路には、１個のブロック内の全てのワード線ＷＬに対応する数の転送ゲートが接続される。
【００６９】
図９（比較例）と図４（本実施形態）とを比較すると、本実施形態では、比較例に比べて、４個のデコード回路（すなわち、２列分のデコード回路）と、２個のブロック分の転送ゲート（すなわち、一列分の転送ゲート）とが削減可能となる。
【００７０】
［４．効果］
以上詳述したように本実施形態では、不揮発性半導体記憶装置１０は、２つのメモリセルアレイ１１−１及び１１−２と、メモリセルアレイ１１−１及び１１−２に配設された複数のワード線ＷＬの電圧を制御するロウデコーダ１２−１〜１２−３とを備えている。ロウデコーダ１２−１〜１２−３は、メモリセルアレイ１１−１及び１１−２に配設された複数のワード線ＷＬに各種電圧を転送する複数の転送ゲートＳＷを備えている。また、メモリセルアレイ１１−１の第１のブロックに配設された複数のワード線ＷＬは、第１及び第２のグループに分割され、同様に、メモリセルアレイ１１−２の第２のブロックに配設された複数のワード線ＷＬは、第３及び第４のグループに分割される。そして、上記第１及び第３のグループは、転送ゲートＳＷを共有するようにしている。
【００７１】
従って本実施形態によれば、ロウデコーダ１２−１〜１２−３の回路面積を削減することが可能となり、ひいては不揮発性半導体記憶装置１０の回路面積を削減することが可能となる。また、メモリセルアレイ１１−１の１つのブロックＢＬＫとメモリセルアレイ１１−２の１つのブロックＢＬＫとに対して１つのデコード回路２１しか必要でないため、ロウデコーダ１２−１〜１２−３の回路面積をより削減することができる。
【００７２】
また、転送ゲートとドライバＤＲＶとを接続する配線数も削減することができる。具体的には、図２において、ロウデコーダ１２−１に含まれる転送ゲートWL0SW1〜WL3SW1とドライバWL0-DRV〜WL3-DRVとを接続する配線と、ロウデコーダ１２−３に含まれる転送ゲートWL0SW2〜WL3SW2とドライバWL0-DRV〜WL3-DRVとを接続する配線とをメモリセルアレイ１１−１とメモリセルアレイ１１−２で共有することができる。さらに、ロウデコーダ１２−２に含まれる転送ゲートWL4SW〜WL7SWとドライバWL4-DRV〜WL7-DRVとを接続する配線は、メモリセルアレイ１１−１及び１１−２で共有することができる。これにより、不揮発性半導体記憶装置１０の回路面積をより削減することが可能となる。
【００７３】
また、ブロックＢＬＫ２個あたりメモリセルアレイの片側に１個のブロック分のワード線の半分が転送ゲートに接続される。これにより、メモリセルアレイの片側で転送ゲートとワード線とを接続する際に、転送ゲートとワード線とを接続する配線のピッチに２倍余裕ができる。転送ゲートは、高電圧を転送できるようにサイズの大きいＭＯＳＦＥＴが用いられる。しかし、本実施形態の構造を適用することで、不揮発性半導体記憶装置１０の微細化による配線間ショートの発生を抑制することができる。
【００７４】
特に、図１０に示すように、ビット線方向ＢＬＤにおいて、１ブロック分の幅に収まるように転送ゲート用のＭＯＳＦＥＴを配置することが出来る。図１０では、ビット線方向ＢＬＤにおいて２個の素子領域ＡＡが素子分離領域ＳＴＩに囲まれるように配置されている。この２個の素子領域に連続してビット線方向ＢＬＤに延びるゲート電極ＧＤが配置されている。ゲート電極ＧＤの両側における素子領域ＡＡ上にそれぞれコンタクトＣＮＴが配置されている。すなわち、２個の転送ゲート用のＭＯＳＦＥＴがビット線方向ＢＬＤに並ぶように配置されている。
【００７５】
ゲート電極ＧＤはレベルシフタＬＳに接続されている。それぞれの素子領域ＡＡに配置されたコンタクトＣＮＴの一方は、ワード線ＷＬ１、ＷＬ２に接続されている。他方のコンタクトＣＮＴはワード線ドライバWL-DRVに接続されている。
【００７６】
ここで、転送ゲート用のＭＯＳＦＥＴがビット線方向ＢＬＤにおいて１ブロック分の幅に収まらないと、ビット線方向ＢＬＤだけでなく、ワード線方向ＷＬＤに並ぶように転送ゲート用のＭＯＳＦＥＴを配置する必要がある。その結果、コンタクトＣＮＴとワード線ＷＬの配線が複雑になることが分かる。
【００７７】
一方、本実施形態では、１つのロウデコーダ１２に配置する転送ゲート用のＭＯＳＦＥＴの数を減らすことができる。また、転送ゲートは、高電圧を転送できるようにサイズの大きいＭＯＳＦＥＴが用いられるため微細化は難しい。その結果、微細化によりワード線ＷＬ間の間隔が狭くなってもビット線方向ＢＬＤにおいて、１ブロック分の幅に収まる用に転送ゲート用のＭＯＳＦＥＴを配置することが出来る。
【００７８】
また、本実施形態では、メモリセルアレイ１１−１のブロックＢＬＫとメモリセルアレイ１１−２のブロックＢＬＫとが同時に選択される。しかし、メモリセルアレイ１１−１のブロックＢＬＫにデータを書き込んでいる際に、実施形態で説明したようにメモリセルアレイ１１−２のビット線ＢＬの電圧制御を行うことで、メモリセルアレイ１１−２への誤書き込みを防ぐことができる。データの読み出し動作、及び消去動作についても同様である。
【００７９】
なお、本実施形態では、不揮発性半導体記憶装置１０が２つのメモリセルアレイ１１−１及び１１−２を備える構成としているが、３つ以上のメモリセルアレイに対しても本実施形態は適用できる。また、１つのブロックＢＬＫ内のワード線ＷＬを２つのグループに分割しているが、３つ以上のグループに分割するようにしてもよい。
【００８０】
また、本実施形態は、上記説明したロウデコーダと同様のものを有する半導体記憶装置全般に適用できる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１０…不揮発性半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、１４…カラムデコーダ、１５…アドレスデコーダ、１６…入出力バッファ、１７…コントローラ、１８…電圧発生回路、１９…ドライバ群、２１…デコード回路、２２…レベルシフタ、１００…ホスト。
【特許請求の範囲】
【請求項１】
複数のメモリセルを有する第１のブロックを含む第１のメモリセルアレイと、
複数のメモリセルを有する第２のブロックを含む第２のメモリセルアレイと、
前記第１及び第２のメモリセルアレイに配設された複数のワード線と、
前記複数のワード線のそれぞれに電圧を転送する複数の転送ゲートを有するロウデコーダと、
を具備し、
前記第１のブロックに配設された複数のワード線は、第１及び第２のグループを有し、
前記第２のブロックに配設された複数のワード線は、第３及び第４のグループを有し、
前記第１及び第３のグループは、転送ゲートを共有することを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第３のグループに共有された第１の転送ゲートは、前記第１のメモリセルアレイと前記第２のメモリセルアレイとの間に配置され、
前記第２のグループに接続された第２の転送ゲートは、前記第１のメモリセルアレイの前記第１の転送ゲートと反対側に配置され、
前記第４のグループに接続された第３の転送ゲートは、前記第２のメモリセルアレイの前記第１の転送ゲートと反対側に配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ロウデコーダは、前記第１及び第２のブロックに接続された複数の転送ゲートを同時に選択するデコード回路を含むことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
動作モードに応じて前記複数のワード線の電圧を前記複数の転送ゲートに供給するドライバをさらに具備し、
前記ドライバは、前記第１乃至第３の転送ゲートのゲート電極に同じ電圧を供給することを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第１のブロックに接続された第１のビット線と、
前記第２のブロックに接続された第２のビット線と、
前記第１のブロックからデータを消去する場合に、前記第１のブロックが形成された第１のウェルに消去電圧を印加する制御回路と、
をさらに具備し、
前記制御回路は、前記第１のブロックからデータを消去する場合に、前記第２のブロックが形成された第２のウェルに接地電圧を印加し、前記第１のビット線に第１の電圧を与え、前記第２のビット線に前記第１の電圧よりも高い第２の電圧を与えることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項１】
複数のメモリセルを有する第１のブロックを含む第１のメモリセルアレイと、
複数のメモリセルを有する第２のブロックを含む第２のメモリセルアレイと、
前記第１及び第２のメモリセルアレイに配設された複数のワード線と、
前記複数のワード線のそれぞれに電圧を転送する複数の転送ゲートを有するロウデコーダと、
を具備し、
前記第１のブロックに配設された複数のワード線は、第１及び第２のグループを有し、
前記第２のブロックに配設された複数のワード線は、第３及び第４のグループを有し、
前記第１及び第３のグループは、転送ゲートを共有することを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第３のグループに共有された第１の転送ゲートは、前記第１のメモリセルアレイと前記第２のメモリセルアレイとの間に配置され、
前記第２のグループに接続された第２の転送ゲートは、前記第１のメモリセルアレイの前記第１の転送ゲートと反対側に配置され、
前記第４のグループに接続された第３の転送ゲートは、前記第２のメモリセルアレイの前記第１の転送ゲートと反対側に配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ロウデコーダは、前記第１及び第２のブロックに接続された複数の転送ゲートを同時に選択するデコード回路を含むことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
動作モードに応じて前記複数のワード線の電圧を前記複数の転送ゲートに供給するドライバをさらに具備し、
前記ドライバは、前記第１乃至第３の転送ゲートのゲート電極に同じ電圧を供給することを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第１のブロックに接続された第１のビット線と、
前記第２のブロックに接続された第２のビット線と、
前記第１のブロックからデータを消去する場合に、前記第１のブロックが形成された第１のウェルに消去電圧を印加する制御回路と、
をさらに具備し、
前記制御回路は、前記第１のブロックからデータを消去する場合に、前記第２のブロックが形成された第２のウェルに接地電圧を印加し、前記第１のビット線に第１の電圧を与え、前記第２のビット線に前記第１の電圧よりも高い第２の電圧を与えることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−１１４７０１（Ｐ２０１３−１１４７０１Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２５７２９８（Ｐ２０１１−２５７２９８）
【出願日】平成２３年１１月２５日（２０１１．１１．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２５日（２０１１．１１．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]