【課題】消去状態におけるセル電流の値の変動を抑制可能な不揮発性半導体記憶装置の提供。
【解決手段】基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域１１１と、前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域１２１と、前記第１の方向に延びるよう形成された複数のビット線１３１とを備え、前記複数のビット線の同じ側の端部に電気的に接続されたセンスアンプ回路１４１と、前記素子領域上に、前記素子領域と前記ビット線とを電気的に接続するよう形成された複数のビット線コンタクトＣＢとを備える。前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎ≧２）を含み、第Ｋの領域（２≦Ｋ≦Ｎ）は、第Ｋ−１の領域よりも前記センスアンプ回路から遠い位置に位置し、前記第Ｋの領域内の前記ビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記ビット線コンタクトのコンタクト抵抗よりも低い。 （もっと読む）

【課題】メモリセルへのデータ書き込み動作を高速に実行することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のしきい値電圧分布Ｅｒ、Ａ〜Ｃに割り付けられ、複数ページの情報からなる複数ビットの情報を記憶することが可能なメモリセルＭＣを複数配列させたメモリセルアレイ１と、ビット線ＢＬ及びワード線ＷＬに電圧を印加してメモリセルＭＣが導通するしきい値を変化させることによりメモリセルＭＣに情報を書き込む読み出し／書き込み制御回路３とを備える。読み出し／書き込み制御回路３は、同一のワード線ＷＬ１に接続された複数のメモリセルＭＣ１−０〜ＭＣ１−３に情報を書き込む際、複数のメモリセルＭＣ１−０〜ＭＣ１−３に対応するビット線ＢＬ０〜ＢＬ３に、書き込もうとする情報によって異なる電圧を印加する。 （もっと読む）

【課題】バースト読み出し時にデータの読み出しにおけるデータ線のアクセスを好適に制御する方法を提供すること。
【解決手段】複数のメモリセルを連続的にバーストアクセスする場合、メモリセルの読み出し動作の際に、制御回路の制御に基づき充電回路によりビット線の活性／非活性を切り替える第一ステップと、制御回路の制御に基づきワード線の活性／非活性を切り替える第二ステップとを有することにより、バースト読み出しの際、ビット線の活性／非活性を切り替える制御と、ワード線の活性／非活性を切り替える制御とを、個別に行うことができ、各々の制御を好適に行うことができる。 （もっと読む）

【課題】複数ビットの書き込みを安定的に行うことができるとともに、読み出し時の消費電力を低減させることのできる不揮発性半導体記憶装置を提供する。
【解決手段】アンチヒューズ素子を含むメモリセル１１が配置されたメモリセルアレイ１を２つのメモリバンクＭＢ１、ＭＢ２に分割し、２つの昇圧回路２により、それぞれのメモリバンクのアンチヒューズ素子へ供給する書き込みおよび読み出し電圧ＶＢＰ１、ＶＢＰ２を発生させる。昇圧回路制御部３は、その２つの昇圧回路２に対して書き込み電圧および読み出し電圧の発生を指示する。ワード線選択部４は、アドレス信号の同じアドレス値に対して、書き込み時と読み出し時とでは異なるワード線を活性化させる。書き込みビット線選択部５は、書き込み時に、全ビット線の中から同時に書き込みを行うビット線を選択し、読み出しビット線選択部６は、読み出し時に、データの出力を行うビット線を選択する。 （もっと読む）

【課題】従来に比べてより多くの置換情報を保持することができ、不揮発性半導体記憶装置の不良救済率が改善され、歩留り向上につながる置換情報記憶素子アレイおよびそれを用いた置換情報読出し装置を提供する。
【解決手段】置換情報記憶素子アレイは、不揮発性半導体記憶装置の各バンクに対応するＮ本のワード線と、複数のビット線と、複数の記憶素子とを具備し、前記記憶素子は、ワード線毎にビット線を変えてビット線とワード線の交点に対角線上に配置される。ワード線ドライバ、ゲート回路、センスアンプおよび制御回路は、前記置換情報記憶素子アレイを用いて不揮発性半導体記憶装置の書込み・消去動作と読出し動作の両方で置換情報を同時に読出すことを可能とするために２組設けられる。 （もっと読む）

【課題】不揮発性メモリの使い勝手を向上させるためにバッファを追加すると、チップ面積が増加する。
【解決手段】トップアレイブロックのメモリセルＭ０２からビット線ＢＬ２にデータを読み出すとき、スイッチ素子Ｓ１とＳ１０１を閉じて、そのデータをボトムアレイブロックのビット線ＢＬ１０２に電荷の形で蓄えさせる。スイッチ素子Ｓ１を開いてセンスアンプ６を起動すれば、メモリセルＭ０２から読み出されてボトムアレイブロックのビット線ＢＬ１０２に保持されているデータを、フラッシュメモリの外部に出力することができる。このようにしてデータを出力している間に、トップアレイブロックのビット線ＢＬ２の電位のプリジャージを行って、次の読み出し動作を開始することも可能である。 （もっと読む）

【課題】不揮発性メモリセルから記憶情報を高速に読み出すことができる半導体装置を提供する。
【解決手段】マイクロコンピュータは、内部バス６８と、前記内部バスに結合されている中央演算部６１と、前記内部バスに結合された不揮発性メモリ６３とを含む。前記不揮発性メモリは、第１ゲートと第２ゲートとを含む複数の不揮発メモリセルと、前記複数の不揮発メモリセルの一つの前記第１ゲートに結合された第１回路２１と、前記複数の不揮発メモリセルの一つの前記第２ゲートに結合された第２回路２２と、前記第１回路に供給する第１電圧と前記第２回路に供給する第２電圧とを生成する電圧生成回路ＶＳ，７７と、を含む。前記第１回路のゲート耐圧は前記第２回路のゲート耐圧より低い。 （もっと読む）

【課題】電気的に書き換え可能なオンチップ不揮発性メモリに対する読み出し速度を速くする。
【解決手段】 本発明のデータ処理装置は、中央処理装置とアクセス可能な不揮発性記憶回路を具備する。不揮発記憶回路は、各々のメモリセルは複数の第１ビット線の対応する１つの第１ビット線に結合され、２つの第１ビット線の各々は選択回路を介して対応する１つの第１増幅回路に結合される。また、第１増幅回路は対応する複数の第２ビット線に結合され、第２ビット線は対応する複数の第２増幅回路に結合され、第２増幅回路はバスに結合される。読み出し動作において、中央処理装置からの信号に従って、選択回路は２つの第１ビット線と対応する１つの第１増幅回路とを結合する。書き込み動作において、１つの第１増幅回路に結合されたところの２つの第１ビット線に結合された２つのメモリセルの各々は異なるデータを格納する。 （もっと読む）

【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおいて、リード動作およびヴェリファイ動作を高速化できるようにする。
【解決手段】たとえば、メモリセルアレイ１０に対し、ページバッファを２つのグループ（３１，３２）に分割し、その分割した位置でワード線ＷＬｉを２分割（ＷＬｌ＿ｉ，ＷＬｒ＿ｉ）する。ピーク電流を低減させるために、２回に分けてリード動作およびヴェリファイ動作を行う場合、まず、ワード線ＷＬｌ＿ｉによって選択されるメモリセルトランジスタの、リード動作およびヴェリファイ動作を開始する。もし、そのメモリセルトランジスタがコンダクティングセルの場合には、対応するビット線ＢＬ０〜ＢＬｍの電荷をディスチャージさせた後、直ちに、ワード線ＷＬｒ＿ｉによって選択されるメモリセルトランジスタの、リード動作およびヴェリファイ動作を開始する。 （もっと読む）

【課題】消費電流（消費電力）が増加するのを抑制するとともに、メモリセルのアクセス時間が長くなるのを抑制することが可能なメモリを提供する。
【解決手段】このメモリ（ダイオードＲＯＭ）は、複数のワード線ＷＬと、複数のワード線ＷＬに交差するように配置される複数のビット線ＢＬと、複数のワード線ＷＬの各々に接続され、対応するワード線ＷＬが選択されることによりオン状態になる選択トランジスタ２と、選択トランジスタ２のソース／ドレイン領域の一方にカソードが接続されるダイオード３をそれぞれ含む複数のメモリセル４と、選択トランジスタ２のソース／ドレイン領域の他方側に接続されるソース線Ｓ０〜Ｓ３と、ソース線Ｓ０〜Ｓ３に接続され、選択されたメモリセル４から読み出されるデータを判別するためのデータ判別回路１１とを備え、ビット線ＢＬの駆動能力は、ビット線ＢＬが配置される位置によって異なるように構成されている。 （もっと読む）

【課題】メモリセルのソース端子に接続されるソース線へのバイアス電圧の供給を好適に行うことにより、非選択のメモリセルにおけるリーク電流の低減を図ることができる不揮発性記憶装置及びそのバイアス制御方法を提供する。
【解決手段】複数のメモリセルを備えたメモリセルアレイ２０Ａ、２０Ｂを有する不揮発性記憶装置１０であって、メモリセルアレイ２０Ａ、２０Ｂは、ゲート端子が非共通接続とされた複数のメモリセルの各ドレイン端子に共通接続されるビット線Ｂ１、Ｂ２と、ゲート端子が共通接続とされた複数のメモリセルの各ソース端子に共通接続され、ビット線Ｂ１、Ｂ２に直交して配置されるソース線Ｓ１、Ｓ２と、ソース線Ｓ１、Ｓ２をソースバイアス線ＳＢに接続する第１ソース選択スイッチ４１、４２と、を備える。 （もっと読む）

【課題】消費電流の低減やアクセス時間の短縮化を図ることが可能な不揮発性記憶装置および不揮発性記憶装置の制御方法を提供すること。
【解決手段】不揮発性記憶装置１は、ブースタコントローラ回路１０、ブースタ回路２０、レベルシフト回路３０、Ｙデコーダ４０、本体回路５０を備える。ブースタコントローラ回路１０に備えられるナンドゲートＮＤ１、ノアゲートＮＲ１、ノアゲートＮＲ２からは、キック信号ＫＩＣＫ０ないしＫＩＣＫ２が出力される。ブースタ回路２０は昇圧系統Ｂ０ないしＢ２を備え、それぞれキック信号ＫＩＣＫ０ないしＫＩＣＫ２が入力される。コラムアドレスｃｏｌａｄｄの７番地から８番地への遷移に応じて、ナンドゲートＮＤ１およびノアゲートＮＲ１から出力されるキック信号ＫＩＣＫ０およびＫＩＣＫ１がハイレベルへ遷移するため、昇圧系統Ｂ１に加えて、昇圧系統Ｂ０が活性化される。 （もっと読む）

【課題】本発明は、コンタクトルールの緩和化を実現し、歩留まりを向上させる不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】メモリセルユニットＭＵが有する第１の選択ゲートＧ１は、実線Ｌ１とＸ方向に延びる選択ゲート駆動線ＳＧＳとの交点に配され、Ｘ方向に並ぶメモリセルユニットＭＵ間で共通配線されている。第２の選択ゲートＧ２を構成する第１ゲートトランジスタＳ１は、実線Ｌ１とＸ方向に延びる第１選択ゲート駆動線ＳＧＤ１との交点にそれぞれ配され、Ｘ方向に並ぶメモリセルユニットＭＵ間で第１選択ゲート駆動線ＳＧＤ１によって共通配線され、第２ゲートトランジスタＳ２は、実線Ｌ１と第２選択ゲート駆動線ＳＧＤ２との交点に配され、第２選択ゲート駆動線ＳＧＤ２によってＸ方向に並ぶメモリセルユニットＭＵ間で共通配線されている。 （もっと読む）

【課題】半導体装置に設けられた不揮発性メモリ回路部の面積を小さくする。
【解決手段】フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の電荷注入放出部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。容量部Ｃは、データ書き込み・消去用の電荷注入放出部ＣＷＥとデータ読み出し用のＭＩＳ・ＦＥＴＱＲとの間に配置した。データ書き込み・消去用の電荷注入放出部ＣＷＥでは、チャネル全面のＦＮトンネル電流によりデータの書き込みおよび消去を行う。 （もっと読む）

【課題】本発明は、開発コストや開発期間の増大を抑えつつ、従来よりも高温下における書込特性の優れた半導体記憶装置を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、アドレスデコーダ２を構成する電界効果トランジスタのうち、昇圧回路１の出力電圧が印加される電界効果トランジスタは、そのチャネル長がプロセスの最小値よりも大きな値に設計されており、また、メモリセルアレイ１を構成するメモリセルを各々分離するフィールド酸化膜のうち、互いに隣接するビットラインＢＬ間に設けられたフィールド酸化膜は、その距離がプロセスの最小値よりも大きな値に設計されている。 （もっと読む）

【課題】面積を削減可能な半導体記憶装置及びそのデータ読み出し方法を提供すること。
【解決手段】メモリセルがマトリクス状に配置されたメモリセルアレイと１０、同一列にある前記メモリセルを共通接続するビット線と、データの読み出し時において、前記ビット線にプリチャージ電位を与えるプリチャージ回路６１と、前記ビット線に読み出されたデータを増幅する第１センスアンプ５１とを具備し、前記第１センスアンプ５１は、前記プリチャージ回路６１によって前記ビット線に与えられた前記プリチャージ電位を基準電位に用いて、前記ビット線に読み出されたデータを判別する。 （もっと読む）

【課題】ダミービット線に隣接するノーマルビット線のメモリセルに対しても、安定的にデータを読み出すことが可能な不揮発性半導体メモリ装置を提供することにある。
【解決手段】メモリセルのデータ読み取り精度が改善されるダミービット線構造の不揮発性半導体メモリ装置が開示される。本発明の不揮発性半導体メモリ装置は、ノーマルビット線及びダミービット線を備える。前記ダミービット線は、複数のダミービット線部分を持つ。また、本発明の不揮発性半導体メモリ装置は、共通ソース線及びウェルを備える。前記複数のダミービット線部分の中の一部は前記共通ソース線に接続され、前記複数のダミービット線部分の中の他の一部は前記ウェルに接続される。よって、本発明の不揮発性半導体メモリ装置では、ダミービット線に隣接するノーマルビット線のメモリセルに対しても、選択されるメモリセルのデータは安定的に読み出され得る。 （もっと読む）

【課題】 実用に適した回路構成を持つ、倍ピッチセルを備えた不揮発性半導体記憶装置を有する半導体集積回路装置を提供する。
【解決手段】 第１メモリセルユニット（ＭＵ１）の電流通路の一端、及び第２メモリセルユニット（ＭＵ２）の電流通路の一端に共通接続された第１ビット線（ＢＬ１）と、第３メモリセルユニット（ＭＵ３）の電流通路の一端に接続された第２ビット線（ＢＬ２）と、第１メモリセルユニット（ＭＵ１）の電流通路の他端に接続された第１ソース線（ＳＬ１）と、第２メモリセルユニット（ＭＵ２）の電流通路の他端、及び第３メモリセルユニット（ＭＵ３）の電流通路の他端に共通接続された第２ソース線（ＳＬ２）とを具備する。 （もっと読む）

【課題】 過消去状態の不揮発性メモリトランジスタに対する書き戻し処理を効率化する。
【解決手段】 半導体装置は各々に複数個の不揮発性メモリトランジスタが割り当てられたページをワード線１本に対して複数ページ有する。不揮発性メモリトランジスタは電荷蓄積領域からエレクトロンを放出させる消去処理によって閾値電圧が低くされ、電荷蓄積領域にエレクトロンを注入するプログラム処理によって閾値電圧が高くされる。制御回路（１６）は初期化コマンドに応答して、ワード線単位の消去処理によって閾値電圧分布の上裾をその目標レベルよりも低くした後、その閾値電圧分布の下裾をその目標レベルよりも高くするためのページ単位のプログラム処理を行なう前に、ワード線単位のプログラム処理を行なう。ワード線単位のプログラム処理によって不揮発性メモリトランジスタの閾値電圧分布の下裾は全体として嵩上げされる。 （もっと読む）

【課題】多値データの高速化な読み出しを可能とする。
【解決手段】メモリセルＭＣは、複数ビットのデータを記憶する。第１のセンスアンプＧ３は、メモリセルＭＣから出力された電流と基準電流生成回路Ｇ５から出力された第１の基準電流とを比較する。ラッチ回路Ｇ４は、第１のセンスアンプＧ３の出力信号を保持する。基準電流生成回路Ｇ５は、ラッチ回路Ｇ４から出力される第１のビットデータに応じて、メモリセルＭＣから第２のビットデータを読み出すための第２の基準電流を出力する。 （もっと読む）