不揮発性半導体記憶装置
【課題】消去状態におけるセル電流の値の変動を抑制可能な不揮発性半導体記憶装置の提供。
【解決手段】基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域１１１と、前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域１２１と、前記第１の方向に延びるよう形成された複数のビット線１３１とを備え、前記複数のビット線の同じ側の端部に電気的に接続されたセンスアンプ回路１４１と、前記素子領域上に、前記素子領域と前記ビット線とを電気的に接続するよう形成された複数のビット線コンタクトＣＢとを備える。前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎ≧２）を含み、第Ｋの領域（２≦Ｋ≦Ｎ）は、第Ｋ−１の領域よりも前記センスアンプ回路から遠い位置に位置し、前記第Ｋの領域内の前記ビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記ビット線コンタクトのコンタクト抵抗よりも低い。
【解決手段】基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域１１１と、前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域１２１と、前記第１の方向に延びるよう形成された複数のビット線１３１とを備え、前記複数のビット線の同じ側の端部に電気的に接続されたセンスアンプ回路１４１と、前記素子領域上に、前記素子領域と前記ビット線とを電気的に接続するよう形成された複数のビット線コンタクトＣＢとを備える。前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎ≧２）を含み、第Ｋの領域（２≦Ｋ≦Ｎ）は、第Ｋ−１の領域よりも前記センスアンプ回路から遠い位置に位置し、前記第Ｋの領域内の前記ビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記ビット線コンタクトのコンタクト抵抗よりも低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関し、例えば、ＮＡＮＤメモリに適用されるものである。
【背景技術】
【０００２】
ＮＡＮＤメモリ等の不揮発性メモリでは、メモリセルからのデータの読み出しがセンスアンプ（Ｓ／Ａ）により行われる。センスアンプは、ビット線上の電圧又は電流の変化を検出及び増幅することで、メモリセルの記憶データを読み出す回路である。
【０００３】
しかしながら、ＮＡＮＤメモリ等の不揮発性メモリには、消去状態におけるセル電流の値が、メモリセルとセンスアンプとの距離に応じて変動するという問題がある。理由は、メモリセルとセンスアンプとの間のビット線抵抗が、両者間の距離に応じて増加するからである。
【０００４】
そして、このようなセル電流の値の変動は、メモリの微細化に伴い、より顕著になるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−７８７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、消去状態におけるセル電流の値の変動を抑制可能な不揮発性半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様の不揮発性半導体記憶装置は、例えば、基板と、前記基板内において、前記基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域とを備える。更に、前記装置は、前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域と、前記基板上に、前記第１の方向に延びるよう形成された複数のビット線とを備える。更に、前記装置は、前記複数のビット線の同じ側の端部に電気的に接続されたセンスアンプ回路と、前記素子領域上に、前記素子領域と前記ビット線とを電気的に接続するよう形成された複数のビット線コンタクトとを備える。そして、前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎは２以上の整数）を含み、第Ｋの領域（Ｋは２からＮの任意の整数）は、第Ｋ−１の領域よりも前記センスアンプ回路から遠い位置に位置する。また、前記第Ｋの領域内の前記ビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記ビット線コンタクトのコンタクト抵抗よりも低く、各々の前記素子領域の幅は、前記メモリセルアレイ領域内において、前記センスアンプ回路からの距離によらず一定である。
【０００８】
また、本発明の別の態様の不揮発性半導体記憶装置は、例えば、基板と、前記基板内において、前記基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域と、前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域とを備える。更に、前記装置は、前記基板上に前記第１の方向に延びるよう形成され、第１の側の端部で前記基板上の第１のセンスアンプ回路に電気的に接続された複数の第１のビット線と、前記基板上に前記第１の方向に延びるよう形成され、第２の側の端部で前記基板上の第２のセンスアンプ回路に電気的に接続された複数の第２のビット線とを備える。更に、前記装置は、前記素子領域上に、前記素子領域と前記第１のビット線とを電気的に接続するよう形成された複数の第１のビット線コンタクトと、前記素子領域上に、前記素子領域と前記第２のビット線とを電気的に接続するよう形成された複数の第２のビット線コンタクトとを備える。そして、前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎは２以上の整数）を含み、第Ｋの領域（Ｋは２からＮの任意の整数）は、第Ｋ−１の領域よりも前記第１のセンスアンプ回路から遠い位置に位置し、前記第Ｋの領域内の前記第１のビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記第１のビット線コンタクトのコンタクト抵抗よりも低い。また、前記第Ｋの領域は、前記第Ｋ−１の領域よりも前記第２のセンスアンプ回路に近い位置に位置し、前記第Ｋの領域内の前記第２のビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記第２のビット線コンタクトのコンタクト抵抗よりも高い。また、各々の前記素子領域の幅は、前記メモリセルアレイ領域内において、前記第１及び第２のセンスアンプ回路からの距離によらず一定である。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
【図２】図１の不揮発性半導体記憶装置の断面（Ｉ−Ｉ’断面）を示した側方断面図である。
【図３】図１の不揮発性半導体記憶装置の断面（Ｊ−Ｊ’断面）を示した側方断面図である。
【図４】図１の不揮発性半導体記憶装置におけるビット線コンタクトの構成を説明するための平面図である。
【図５】ビット線コンタクトの第１の構成例を示した側方断面図である。
【図６】ビット線コンタクトの第２の構成例を示した側方断面図である。
【図７】ビット線コンタクトの第３の構成例を示した平面図である。
【図８】第２実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
【図９】図８の不揮発性半導体記憶装置における第１及び第２のビット線コンタクトの構成を説明するための平面図である。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を、図面に基づいて説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。図１の不揮発性半導体記憶装置は、ＮＡＮＤメモリとなっている。
【００１２】
図１には、基板１０１内に形成され、ＡＡ（Active Area）領域に相当する複数の素子領域１１１と、同じく基板１０１内に形成され、ＳＴＩ（Shallow Trench Isolation）領域に相当する複数の素子分離領域１１２が示されている。
【００１３】
図１には更に、基板１０１の主面に平行で、互いに直交するＸ方向及びＹ方向が示されている。素子分離領域１１２は、基板１０１内に、Ｙ方向に延びるよう形成されている。素子分離領域１１２は、基板１０１上の素子分離溝に埋め込まれた素子分離絶縁膜により実現されており、基板１０１を複数の素子領域１１１に分離している。
【００１４】
素子領域１１１は、基板１０１内において、Ｙ方向に延びるよう素子分離領域１１２により区画されている。素子領域１１１と素子分離領域１１２は、図１に示すように、共にＹ方向に延びており、Ｘ方向に沿って交互に形成されている。Ｙ方向は、本開示の第１の方向の例であり、Ｘ方向は、本開示の第２の方向の例である。
【００１５】
図１には更に、素子領域１１１上に形成された複数のＮＡＮＤストリングＳＴＲを含むメモリセルアレイ領域１２１が示されている。各ＮＡＮＤストリングＳＴＲは、後述するように、１つの素子領域１１１上に一列に配置された複数のメモリセルトランジスタと、この素子領域１１１上に、これらのメモリセルトランジスタを挟むよう配置された２つの選択トランジスタとを含んでいる。
【００１６】
図１には更に、基板１０１上に、Ｙ方向に延びるよう形成された複数のビット線１３１と、同じく基板１０１上に、Ｘ方向に延びるよう形成された複数のソース線１３２が示されている。ビット線１３１は、素子領域１１１のほぼ直上に形成されている。また、ビット線１３１は、素子領域１１１上に形成されたビット線コンタクトＣBにより、素子領域１１１に電気的に接続されている。同様に、ソース線１３２は、素子領域１１１上に形成されたソース線コンタクトＣSにより、素子領域１１１に電気的に接続されている。なお、ソース線コンタクトＣSの平面形状は、図１に示すような穴形状以外の形状であってもよい。例えば、ソース線コンタクトＣSの平面形状は、Ｘ方向に延びるように形成された溝形状であってもよい。
【００１７】
ソース線コンタクトＣSは、図１に示すように、素子領域１１１とソース線１３２との交点に配置されている。また、ビット線コンタクトＣBは、Ｙ方向に隣接するソース線コンタクトＣS同士の間に配置されている。また、ＮＡＮＤストリングＳＴＲは、Ｙ方向に隣接するソース線コンタクトＣSとビット線コンタクトＣBとの間に配置されている。
【００１８】
図１には更に、複数のセンスアンプ（Ｓ／Ａ）を含むセンスアンプ回路１４１と、ロウデコーダ１４２が示されている。
【００１９】
センスアンプ回路１４１は、複数のビット線１３１の同じ側の端部に配置されている。具体的には、センスアンプ回路１４１は、これらのビット線１３１の＋Ｙ方向側及び−Ｙ方向側の端部のうち、同じ−Ｙ方向側の端部でこれらのビット線１３１に接続されている。なお、ここで「ビット線１３１に接続されている」とは、トランジスタ等の回路素子を介して接続されている場合も含まれる。
【００２０】
同様に、ロウデコーダ１４２は、複数のソース線１３２の同じ側の端部に配置されている。なお、ソース線１３２の選択は、ソース線ドライバ（図示せず）により行われる。
【００２１】
図１では、各素子領域１１１の幅が、符号Ｗで示されている。本実施形態では、各素子領域１１１の幅Ｗは、メモリセルアレイ領域１２１内において、センスアンプ回路１４１からの距離によらず一定となっている。そのため、本実施形態によれば、素子領域１１１の加工マージンを向上させることができ、素子領域１１１の幅、及び素子分離領域１１２の幅を狭くすることが可能となる。
【００２２】
図２は、図１の半導体記憶装置の断面を示した側方断面図である。図２は、図１に示すＩ−Ｉ’線に沿った断面図となっている。
【００２３】
図２には、基板１０１内のウェル領域１０２と、ウェル領域１０２上（詳細にはウェル領域１０２内の素子領域１１１上）に形成された一列のＮＡＮＤストリングＳＴＲが示されている。ＮＡＮＤストリングＳＴＲは、複数のメモリセルトランジスタＭＣと、これらを挟むよう配置された２つの選択トランジスタＳＴとを含んでいる。ここで、ＮＡＮＤストリングＳＴＲ中のメモリセルトランジスタＭＣの選択は、ロウデコーダ１４２により行われる。
【００２４】
各メモリセルトランジスタＭＣは、素子領域１１１上に順々に積層されたゲート絶縁膜２１１と、浮遊ゲート２１２と、ゲート間絶縁膜２１３と、制御ゲート２１４とを含んでいる。
【００２５】
また、各選択トランジスタＳＴは、素子領域１１１上に順々に積層された第１絶縁膜２２１と、第１電極層２２２と、第２絶縁膜２２３と、第２電極層２２４とを含んでいる。第１電極層２２２と第２電極層２２４は、第２絶縁膜２２３に設けられた開口部Ｈにより導通されており、選択トランジスタＳＴのゲート電極となっている。一方、第１絶縁膜２２１は、選択トランジスタＳＴのゲート絶縁膜となっている。
【００２６】
ＮＡＮＤストリングＳＴＲを構成するメモリセルトランジスタＭＣと選択トランジスタＳＴは、素子領域１１１内に形成された拡散層２０１により直列に接続されている。
【００２７】
図２には更に、基板１０１上に順々に形成された層間絶縁膜２３１，２３２が示されている。図２には更に、層間絶縁膜２３１内において、一方の選択トランジスタＳＴの側方の拡散層２０１上に形成されたソース線コンタクトＣSと、層間絶縁膜２３１，２３２内において、もう一方の選択トランジスタＳＴの側方の拡散層２０１上に形成されたビット線コンタクトＣBが示されている。
【００２８】
図２には更に、層間絶縁膜２３１及びソース線コンタクトＣS上に形成されたソース線１３２と、層間絶縁膜２３１，２３２及びビット線コンタクトＣB上に形成されたビット線１３１が示されている。本実施形態では、ソース線１３２よりもビット線１３１の方が上層に配置されており、ソース線１３２とビット線１３１は接することなく交差している。
【００２９】
図３は、図１の半導体記憶装置の断面を示した側方断面図である。図３は、図１に示すＪ−Ｊ’線に沿った断面図となっている。
【００３０】
図３には、ウェル領域１０２内の素子領域１１１上に形成された３つのメモリセルトランジスタＭＣが示されている。図３には更に、ウェル領域１０２を複数の素子領域１１１に分離している素子分離領域１１２が示されている。
【００３１】
図３に示すように、ゲート間絶縁膜２１３及び制御ゲート２１４は、Ｘ方向に隣接するメモリセルトランジスタＭＣ間に連続して形成されている。この制御ゲート２１４は、半導体記憶装置のワード線を構成している。また、制御ゲート２１４上には、層間絶縁膜２３１，２３２を介して、ビット線１３１が配置されている。
【００３２】
以下、図１を再び参照し、本実施形態におけるビット線１３１及びビット線コンタクトＣBについて、より詳細に説明する。
【００３３】
図１には、メモリセルアレイ領域１２１内のブロックとして、センスアンプ回路１４１に比較的近いブロックＢ1と、センスアンプ回路１４１から比較的遠いブロックＢ2が例示されている。ここで、ブロックは、Ｘ方向に隣接したＮＡＮＤストリングＳＴＲから構成されている。
【００３４】
ブロックＢ2とセンスアンプ回路１４１との距離は、ブロックＢ1とセンスアンプ回路１４１との距離よりも遠いため、ブロックＢ2とセンスアンプ回路１４１との間のビット線抵抗は、ブロックＢ1とセンスアンプ回路１４１との間のビット線抵抗よりも高くなる。
【００３５】
本発明者らの検討結果によると、近年のＮＡＮＤメモリでは、書き込み状態におけるＮＡＮＤストリングＳＴＲの抵抗は、１０ＭΩ程度であり、消去状態におけるＮＡＮＤストリングＳＴＲの抵抗は、１ＭΩ程度である（例えば、１ストリングに６４個のＮＡＮＤセルが含まれている場合）。一方、１本当たり（センスアンプ回路１４１側の端からセンスアンプ１４１と反対側の端まで）のビット線１３１の抵抗は、２ＭΩ程度である。よって、ブロックとセンスアンプ回路１４１との距離に応じたビット線抵抗の増大は、消去状態におけるセル電流の値に大いに影響がある。そして、この影響は、ＮＡＮＤメモリの微細化に伴いより顕著になる。
【００３６】
そこで、本実施形態では、ビット線抵抗の増大をコンタクト抵抗の減少により相殺するよう、ビット線コンタクトＣBのコンタクト抵抗を、ビット線コンタクトＣBとセンスアンプ回路１４１との距離に応じて減少させる。
【００３７】
本発明者らの検討結果によると、ビット線コンタクトＣBの抵抗は、１個当たり１００ＫΩ〜１０ＭΩ程度であり、ビット線コンタクトＣBの抵抗の減少によるビット線抵抗の増大の相殺は、十分に可能である。この詳細については、図４を参照して説明することにする。
【００３８】
図４は、図１の半導体記憶装置におけるビット線コンタクトＣBの構成を説明するための平面図である。
【００３９】
本実施形態では、メモリセルアレイ領域１２１を、図４に示すように、第１から第Ｎの領域Ｒ1〜ＲN（Ｎは２以上の整数）に分割する。ここで、第Ｋの領域ＲK（Ｋは２からＮの任意の整数）は、第Ｋ−１の領域ＲK-1よりもセンスアンプ回路１４１から遠い位置に位置している。即ち、第１から第Ｎの領域Ｒ1〜ＲNは、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に、センスアンプ回路１４１からの距離が遠くなっている。
【００４０】
そして、本実施形態では、ビット線コンタクトＣBのコンタクト抵抗は、各領域ごとに異なる値に設定されている。より詳細には、第Ｋの領域ＲK内のビット線コンタクトＣBのコンタクト抵抗は、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBのコンタクト抵抗よりも低く設定されている。即ち、ビット線コンタクトＣBのコンタクト抵抗は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に減少している。
【００４１】
これにより、本実施形態では、ブロックとセンスアンプ１４１との距離に応じたビット線抵抗の増大が、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺されている。これにより、本実施形態では、消去状態又は書き込み状態におけるセル電流の値の変動を抑制することが可能となっている。
【００４２】
なお、メモリセルアレイ領域１２１の分割数Ｎは、２以上であれば、いくつであっても構わない。分割数Ｎが多くなると、ビット線コンタクトＣBの製造工程はより複雑化するが、反面、コンタクト抵抗の減らし方をより細かく調整することが可能となる。
【００４３】
また、本実施形態では、第１から第Ｎの領域Ｒ1〜ＲNは、Ｘ方向に延びる帯状の形状となっているが、その他の形状となっていても構わない。
【００４４】
また、第１から第Ｎの領域Ｒ1〜ＲNの各々には、１つのブロックが含まれていてもよいし、複数のブロックが含まれていてもよい。また、それぞれの領域に含まれるブロックの数は、ブロックごとに異なっていてもよい。
【００４５】
また、本実施形態では、ビット線抵抗の増大を、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺することができるため、ビット線抵抗の増大を相殺すべく、各素子領域１１１の幅Ｗ（図１参照）をセンスアンプ回路１４１からの距離に応じて変化させる必要はない。図１では、各素子領域１１１の幅Ｗは、メモリセルアレイ領域１２１内において、センスアンプ回路１４１からの距離によらず一定に設定されている。これにより、本実施形態では、素子領域１１１の加工マージンを向上させることができ、素子領域１１１の幅、及び素子分離領域１１２の幅をより狭くすることが可能となる。また、素子領域１１１幅のＷが、センスアンプ回路１４１からの距離によって変動してしまうと、メモリセルトランジスタＭＣの特性が、センスアンプ回路１４１からの距離によって異なってしまう。その結果、書き込み動作、読み出し動作等が複雑化してしまう。一方、センスアンプ回路１４１からの距離によらず素子領域１１１の幅Ｗが一定であると、メモリセルトランジスタＭＣの特性は、センスアンプ回路１４１からの距離に依存しない。
【００４６】
以下、図５〜図７を参照し、ビット線コンタクトＣBの第１から第３の構成例について説明する。
【００４７】
（１）第１の構成例
図５は、ビット線コンタクトＣBの第１の構成例を示した側方断面図である。
【００４８】
図５(Ａ)には、第Ｋの領域ＲK内のビット線コンタクトＣBが示されている。図５(Ａ)では、第Ｋの領域ＲK内のビット線コンタクトＣBの下部に形成された拡散層２０１の不純物濃度が、ＸKで示されている。注入不純物は、例えば、リン又はヒ素である。
【００４９】
また、図５(Ｂ)には、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBが示されている。図５(Ｂ)では、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBの下部に形成された拡散層２０１の不純物濃度が、ＸK-1で示されている。
【００５０】
第１の構成例では、第Ｋの領域ＲK内における不純物濃度ＸKが、第Ｋ−１の領域ＲK-1内における不純物濃度ＸK-1よりも大きく設定されている。即ち、不純物濃度は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に増大している。
【００５１】
これにより、第Ｋの領域ＲK内のビット線コンタクトＣBのコンタクト抵抗は、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBのコンタクト抵抗よりも低くなっている。これにより、第１の構成例では、ビット線抵抗の増大が、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺されている。
【００５２】
第１の構成例では、第１から第Ｎの領域Ｒ1〜ＲNの不純物濃度Ｘ1〜ＸNは、例えば、1×1020cm-3から1×1022cm-3の範囲内の値に設定される。
【００５３】
例えばＮ＝３の場合、不純物濃度Ｘ1，Ｘ2，Ｘ3はそれぞれ、1×1020cm-3，1×1021cm-3，1×1022cm-3に設定してもよいし、より範囲を狭めて、5×1020cm-3，1×1021cm-3，5×1021cm-3に設定してもよい。
【００５４】
第１の構成例によれば、コンタクト抵抗の増大を、拡散層２０１を形成する際の不純物注入工程の調整により実現することが可能となる。
【００５５】
（２）第２の構成例
図６は、ビット線コンタクトＣBの第２の構成例を示した側方断面図である。
【００５６】
図６(Ａ)には、第Ｋの領域ＲK内のビット線コンタクトＣBが示されている。図６(Ａ)では、第Ｋの領域ＲK内のビット線コンタクトＣBの掘れ量が、ＤKで示されている。掘れ量とは、基板１０１の主面に対するビット線コンタクトＣBの下面の深さを意味する。
【００５７】
また、図６(Ｂ)には、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBが示されている。図６(Ｂ)では、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBの掘れ量が、ＤK-1で示されている。
【００５８】
第２の構成例では、第Ｋの領域ＲK内における掘れ量ＤKが、第Ｋ−１の領域ＲK-1内における掘れ量ＤK-1よりも大きく設定されている。即ち、掘れ量は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に増大している。
【００５９】
これにより、第Ｋの領域ＲK内のビット線コンタクトＣBのコンタクト抵抗は、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBのコンタクト抵抗よりも低くなっている。これにより、第２の構成例では、ビット線抵抗の増大が、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺されている。
【００６０】
第２の構成例では、第１から第Ｎの領域Ｒ1〜ＲNの掘れ量Ｄ1〜ＤNは、例えば、０ｎｍから１００ｎｍの範囲内の値に設定される。
【００６１】
第２の構成例によれば、コンタクト抵抗の増大を、ビット線コンタクトＣB用のコンタクトホールを形成する際のエッチング工程の調整により実現することが可能となる。掘れ量の大きさは例えば、当該エッチング工程のエッチング時間を変化させることで調整可能である。
【００６２】
（３）第３の構成例
図７は、ビット線コンタクトＣBの第３の構成例を示した平面図である。
【００６３】
図７(Ａ)には、第Ｋの領域ＲK内のビット線コンタクトＣBの平面形状が示されている。図７(Ａ)では、基板１０１の主面に平行な断面における、第Ｋの領域ＲK内のビット線コンタクトＣBの断面積が、ＳKで示されている。
【００６４】
また、図７(Ｂ)には、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBの平面形状が示されている。図７(Ｂ)では、上記の断面における、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBの断面積が、ＳK-1で示されている。
【００６５】
第３の構成例では、第Ｋの領域ＲK内における断面積ＳKが、第Ｋ−１の領域ＲK-1内における断面積ＳK-1よりも大きく設定されている。即ち、断面積は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に増大している。
【００６６】
これにより、第Ｋの領域ＲK内のビット線コンタクトＣBのコンタクト抵抗は、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBのコンタクト抵抗よりも低くなっている。これにより、第３の構成例では、ビット線抵抗の増大が、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺されている。
【００６７】
第３の構成例によれば、コンタクト抵抗の増大を、ビット線コンタクトＣB用のコンタクトホールを形成する際のパターニング工程の調整により実現することが可能となる。
【００６８】
なお、ビット線コンタクトＣBの平面形状は、四角形でも、それ以外の形状であっても構わない。
【００６９】
以上のように、本実施形態では、メモリセルアレイ領域１２１を、第１の領域Ｒ1、・・・第Ｎの領域ＲNの順にセンスアンプ回路１４１から遠ざかる第１から第Ｎの領域Ｒ1〜ＲNに分割し、第Ｋの領域ＲK（Ｋは２からＮの任意の整数）内のビット線コンタクトＣBのコンタクト抵抗を、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBのコンタクト抵抗よりも低く設定する。
【００７０】
これにより、本実施形態では、ビット線抵抗の増大を、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺し、消去状態におけるセル電流の値の変動を抑制することが可能となる。
【００７１】
また、本実施形態では、各素子領域１１１の幅Ｗは、メモリセルアレイ領域１２１内において、センスアンプ回路１４１からの距離によらず一定に設定されている。
【００７２】
これにより、本実施形態では、素子領域１１１の加工マージンを向上させることができ、素子領域１１１の幅、及び素子分離領域１１２の幅を狭くすることが可能となる。
【００７３】
なお、本実施形態では、上述した第１から第３の構成例を、それぞれ単独で適用してもよいし、２つ以上を組み合わせて適用してもよい。
【００７４】
以下、第１実施形態の変形例に相当する第２実施形態について説明する。第２実施形態については、第１実施形態との相違点を中心に説明する。
【００７５】
（第２実施形態）
図８は、第２実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
【００７６】
図８には、Ｙ方向に延びるよう形成され、−Ｙ方向側の端部で基板１０１上の第１のセンスアンプ回路１４１1に電気的に接続された複数の第１のビット線１３１1と、同じくＹ方向に延びるよう形成され、＋Ｙ方向側の端部で基板１０１上の第２のセンスアンプ回路１４１2に電気的に接続された複数の第２のビット線１３１2が示されている。
【００７７】
第１のビット線１３１1と第２のビット線１３１2は、Ｘ方向に沿って交互に配置されており、いわゆる櫛型構造のビット線を構成している。なお、−Ｙ方向側の端部は、第１の側の端部の例であり、＋Ｙ方向側の端部は、第２の側の端部の例である。
【００７８】
第１のビット線１３１1は、図８に示すように、素子領域１１１上に形成された第１のビット線コンタクトＣB1により、素子領域１１１に電気的に接続されている。また、第２のビット線１３１2は、素子領域１１１上に形成された第２のビット線コンタクトＣB2により、素子領域１１１に電気的に接続されている。
【００７９】
本実施形態では、第１実施形態と同様、ビット線抵抗の増大をコンタクト抵抗の減少により相殺するよう、ビット線コンタクトのコンタクト抵抗を、ビット線コンタクトとセンスアンプ回路との距離に応じて減少させる。
【００８０】
但し、本実施形態では、第１のビット線コンタクトＣB1のコンタクト抵抗については、第１のビット線コンタクトＣB1と第１のセンスアンプ回路１４１1との距離に応じて減少させる。一方、第２のビット線コンタクトＣB2のコンタクト抵抗については、第２のビット線コンタクトＣB2と第２のセンスアンプ回路１４１2との距離に応じて減少させる。
【００８１】
これにより、本実施形態では、第１のビット線１３１1と第２のビット線１３１2のいずれについても、ビット線抵抗の増大をコンタクト抵抗の減少により相殺することが可能となる。この詳細については、図９を参照して説明することにする。
【００８２】
図９は、図８の半導体記憶装置における第１及び第２のビット線コンタクトＣB1，ＣB2の構成を説明するための平面図である。
【００８３】
本実施形態では、第１実施形態と同様、メモリセルアレイ領域１２１を、第１から第Ｎの領域Ｒ1〜ＲNに分割する（図４参照）。図９には、第１から第Ｎの領域Ｒ1〜ＲNのうち、第Ｋ及び第Ｋ−１の領域ＲK，ＲK-1が示されている。
【００８４】
本実施形態では、第Ｋの領域ＲKは、第Ｋ−１の領域ＲK-1よりも第１のセンスアンプ回路１４１1から遠い位置に位置しており、且つ、第Ｋ−１の領域ＲK-1よりも第２のセンスアンプ回路１４１2に近い位置に位置している。即ち、第１から第Ｎの領域Ｒ1〜ＲNは、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に、第１のセンスアンプ回路１４１1からの距離が遠くなっており、且つ、第２のセンスアンプ回路１４１2への距離が近くなっている。
【００８５】
そして、本実施形態では、第１及び第２のビット線コンタクトＣB1，ＣB2のコンタクト抵抗がそれぞれ、各領域ごとに異なる値に設定されている。
【００８６】
まず、第Ｋの領域ＲK内の第１のビット線コンタクトＣB1のコンタクト抵抗は、第Ｋ−１の領域ＲK-1内の第１のビット線コンタクトＣB1のコンタクト抵抗よりも低く設定されている。即ち、第１のビット線コンタクトＣB1のコンタクト抵抗は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に減少している。
【００８７】
一方、第Ｋの領域ＲK内の第２のビット線コンタクトＣB2のコンタクト抵抗は、第Ｋ−１の領域ＲK-1内の第２のビット線コンタクトＣB2のコンタクト抵抗よりも高く設定されている。即ち、第２のビット線コンタクトＣB2のコンタクト抵抗は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に増大している。
【００８８】
これにより、本実施形態では、第１のビット線１３１1については、ブロックと第１のセンスアンプ１４１1との距離に応じたビット線抵抗の増大が、第１のビット線コンタクトＣB1のコンタクト抵抗の減少により相殺されている。
【００８９】
一方、第２のビット線１３１2については、ブロックと第２のセンスアンプ１４１2との距離に応じたビット線抵抗の増大が、第２のビット線コンタクトＣB2のコンタクト抵抗の減少により相殺されている。
【００９０】
これにより、本実施形態では、ビット線（１３１1，１３１2）の両側にセンスアンプ回路（１４１1，１４１2）が設けられている場合において、消去状態におけるセル電流の値の変動を抑制することが可能となっている。
【００９１】
なお、本実施形態では、上述の第１から第３の構成例のうち、第３の構成例を適用することが望ましい。即ち、第１及び第２のビット線コンタクトＣB1，ＣB2のコンタクト抵抗の調整を、不純物濃度や掘れ量の調整ではなく、ビット線コンタクトの断面積の調整により行うことが望ましい。理由は、不純物濃度や掘れ量を１本のビット線置きに変化させるのは微細化の観点から比較的難しいのに対し、ビット線コンタクトの断面積を１本のビット線置きに変化させるのは比較的容易であるからである。例えば、ビット線コンタクトを形成する際に用いるリソグラフィのマスクにおけるビット線コンタクトの寸法を、１本のビット線置きに変化させればよいからである。
【００９２】
図９には、本実施形態に対して、第３の構成例を適用した様子が示されている。図９では、第Ｋの領域ＲK内の第１のビット線コンタクトＣB1の断面積が、第Ｋ−１の領域ＲK-1内の第１のビット線コンタクトＣB1の断面積よりも大きく設定されている。一方、第Ｋの領域ＲK内の第２のビット線コンタクトＣB2の断面積は、第Ｋ−１の領域ＲK-1内の第２のビット線コンタクトＣB2の断面積よりも小さく設定されている。
【００９３】
以上のように、本実施形態では、メモリセルアレイ領域１２１を、第１の領域Ｒ1、・・・第Ｎの領域ＲNの順に第１のセンスアンプ回路１４１1から遠ざかり、且つ、第２のセンスアンプ回路１４１2に近づく第１から第Ｎの領域Ｒ1〜ＲNに分割する。
【００９４】
更に、第Ｋの領域ＲK（Ｋは２からＮの任意の整数）内の第１のビット線コンタクトＣB1のコンタクト抵抗を、第Ｋ−１の領域ＲK-1内の第１のビット線コンタクトＣB1のコンタクト抵抗よりも低く設定する。更に、第Ｋの領域ＲK内の第２のビット線コンタクトＣB2のコンタクト抵抗を、第Ｋ−１の領域ＲK-1内の第２のビット線コンタクトＣB2のコンタクト抵抗よりも高く設定する。
【００９５】
これにより、本実施形態では、ビット線（１３１1，１３１2）の両側にセンスアンプ回路（１４１1，１４１2）が設けられている場合において、ビット線抵抗の増大を、ビット線コンタクト（ＣB1，ＣB2）のコンタクト抵抗の減少により相殺し、消去状態におけるセル電流の値の変動を抑制することが可能となる。
【００９６】
また、本実施形態では、図８に示すように、各素子領域１１１の幅Ｗは、メモリセルアレイ領域１２１内において、第１のセンスアンプ回路１４１1からの距離、及び第２のセンスアンプ回路１４１2からの距離によらず一定に設定されている。
【００９７】
これにより、本実施形態では、第１実施形態と同様、素子領域１１１の加工マージンを向上させることができ、素子領域１１１の幅、及び素子分離領域１１２の幅を狭くすることが可能となる。
【００９８】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００９９】
１０１ 基板
１０２ ウェル領域
１１１ 素子領域
１１２ 素子分離領域
１２１ メモリセルアレイ領域
１３１ ビット線
１３２ ソース線
１４１ センスアンプ回路
１４２ ロウデコーダ
２０１ 拡散層
２１１ ゲート絶縁膜
２１２ 浮遊ゲート
２１３ ゲート間絶縁膜
２１４ 制御ゲート
２２１ 第１絶縁膜
２２２ 第１電極層
２２３ 第２絶縁膜
２２４ 第２電極層
２３１，２３２，２３３ 層間絶縁膜
ＳＴＲ ＮＡＮＤストリング
ＭＣ メモリセルトランジスタ
ＳＴ 選択トランジスタ
ＣB ビット線コンタクト
ＣS ソース線コンタクト
Ｈ 開口部
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関し、例えば、ＮＡＮＤメモリに適用されるものである。
【背景技術】
【０００２】
ＮＡＮＤメモリ等の不揮発性メモリでは、メモリセルからのデータの読み出しがセンスアンプ（Ｓ／Ａ）により行われる。センスアンプは、ビット線上の電圧又は電流の変化を検出及び増幅することで、メモリセルの記憶データを読み出す回路である。
【０００３】
しかしながら、ＮＡＮＤメモリ等の不揮発性メモリには、消去状態におけるセル電流の値が、メモリセルとセンスアンプとの距離に応じて変動するという問題がある。理由は、メモリセルとセンスアンプとの間のビット線抵抗が、両者間の距離に応じて増加するからである。
【０００４】
そして、このようなセル電流の値の変動は、メモリの微細化に伴い、より顕著になるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−７８７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、消去状態におけるセル電流の値の変動を抑制可能な不揮発性半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様の不揮発性半導体記憶装置は、例えば、基板と、前記基板内において、前記基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域とを備える。更に、前記装置は、前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域と、前記基板上に、前記第１の方向に延びるよう形成された複数のビット線とを備える。更に、前記装置は、前記複数のビット線の同じ側の端部に電気的に接続されたセンスアンプ回路と、前記素子領域上に、前記素子領域と前記ビット線とを電気的に接続するよう形成された複数のビット線コンタクトとを備える。そして、前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎは２以上の整数）を含み、第Ｋの領域（Ｋは２からＮの任意の整数）は、第Ｋ−１の領域よりも前記センスアンプ回路から遠い位置に位置する。また、前記第Ｋの領域内の前記ビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記ビット線コンタクトのコンタクト抵抗よりも低く、各々の前記素子領域の幅は、前記メモリセルアレイ領域内において、前記センスアンプ回路からの距離によらず一定である。
【０００８】
また、本発明の別の態様の不揮発性半導体記憶装置は、例えば、基板と、前記基板内において、前記基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域と、前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域とを備える。更に、前記装置は、前記基板上に前記第１の方向に延びるよう形成され、第１の側の端部で前記基板上の第１のセンスアンプ回路に電気的に接続された複数の第１のビット線と、前記基板上に前記第１の方向に延びるよう形成され、第２の側の端部で前記基板上の第２のセンスアンプ回路に電気的に接続された複数の第２のビット線とを備える。更に、前記装置は、前記素子領域上に、前記素子領域と前記第１のビット線とを電気的に接続するよう形成された複数の第１のビット線コンタクトと、前記素子領域上に、前記素子領域と前記第２のビット線とを電気的に接続するよう形成された複数の第２のビット線コンタクトとを備える。そして、前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎは２以上の整数）を含み、第Ｋの領域（Ｋは２からＮの任意の整数）は、第Ｋ−１の領域よりも前記第１のセンスアンプ回路から遠い位置に位置し、前記第Ｋの領域内の前記第１のビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記第１のビット線コンタクトのコンタクト抵抗よりも低い。また、前記第Ｋの領域は、前記第Ｋ−１の領域よりも前記第２のセンスアンプ回路に近い位置に位置し、前記第Ｋの領域内の前記第２のビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記第２のビット線コンタクトのコンタクト抵抗よりも高い。また、各々の前記素子領域の幅は、前記メモリセルアレイ領域内において、前記第１及び第２のセンスアンプ回路からの距離によらず一定である。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
【図２】図１の不揮発性半導体記憶装置の断面（Ｉ−Ｉ’断面）を示した側方断面図である。
【図３】図１の不揮発性半導体記憶装置の断面（Ｊ−Ｊ’断面）を示した側方断面図である。
【図４】図１の不揮発性半導体記憶装置におけるビット線コンタクトの構成を説明するための平面図である。
【図５】ビット線コンタクトの第１の構成例を示した側方断面図である。
【図６】ビット線コンタクトの第２の構成例を示した側方断面図である。
【図７】ビット線コンタクトの第３の構成例を示した平面図である。
【図８】第２実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
【図９】図８の不揮発性半導体記憶装置における第１及び第２のビット線コンタクトの構成を説明するための平面図である。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を、図面に基づいて説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。図１の不揮発性半導体記憶装置は、ＮＡＮＤメモリとなっている。
【００１２】
図１には、基板１０１内に形成され、ＡＡ（Active Area）領域に相当する複数の素子領域１１１と、同じく基板１０１内に形成され、ＳＴＩ（Shallow Trench Isolation）領域に相当する複数の素子分離領域１１２が示されている。
【００１３】
図１には更に、基板１０１の主面に平行で、互いに直交するＸ方向及びＹ方向が示されている。素子分離領域１１２は、基板１０１内に、Ｙ方向に延びるよう形成されている。素子分離領域１１２は、基板１０１上の素子分離溝に埋め込まれた素子分離絶縁膜により実現されており、基板１０１を複数の素子領域１１１に分離している。
【００１４】
素子領域１１１は、基板１０１内において、Ｙ方向に延びるよう素子分離領域１１２により区画されている。素子領域１１１と素子分離領域１１２は、図１に示すように、共にＹ方向に延びており、Ｘ方向に沿って交互に形成されている。Ｙ方向は、本開示の第１の方向の例であり、Ｘ方向は、本開示の第２の方向の例である。
【００１５】
図１には更に、素子領域１１１上に形成された複数のＮＡＮＤストリングＳＴＲを含むメモリセルアレイ領域１２１が示されている。各ＮＡＮＤストリングＳＴＲは、後述するように、１つの素子領域１１１上に一列に配置された複数のメモリセルトランジスタと、この素子領域１１１上に、これらのメモリセルトランジスタを挟むよう配置された２つの選択トランジスタとを含んでいる。
【００１６】
図１には更に、基板１０１上に、Ｙ方向に延びるよう形成された複数のビット線１３１と、同じく基板１０１上に、Ｘ方向に延びるよう形成された複数のソース線１３２が示されている。ビット線１３１は、素子領域１１１のほぼ直上に形成されている。また、ビット線１３１は、素子領域１１１上に形成されたビット線コンタクトＣBにより、素子領域１１１に電気的に接続されている。同様に、ソース線１３２は、素子領域１１１上に形成されたソース線コンタクトＣSにより、素子領域１１１に電気的に接続されている。なお、ソース線コンタクトＣSの平面形状は、図１に示すような穴形状以外の形状であってもよい。例えば、ソース線コンタクトＣSの平面形状は、Ｘ方向に延びるように形成された溝形状であってもよい。
【００１７】
ソース線コンタクトＣSは、図１に示すように、素子領域１１１とソース線１３２との交点に配置されている。また、ビット線コンタクトＣBは、Ｙ方向に隣接するソース線コンタクトＣS同士の間に配置されている。また、ＮＡＮＤストリングＳＴＲは、Ｙ方向に隣接するソース線コンタクトＣSとビット線コンタクトＣBとの間に配置されている。
【００１８】
図１には更に、複数のセンスアンプ（Ｓ／Ａ）を含むセンスアンプ回路１４１と、ロウデコーダ１４２が示されている。
【００１９】
センスアンプ回路１４１は、複数のビット線１３１の同じ側の端部に配置されている。具体的には、センスアンプ回路１４１は、これらのビット線１３１の＋Ｙ方向側及び−Ｙ方向側の端部のうち、同じ−Ｙ方向側の端部でこれらのビット線１３１に接続されている。なお、ここで「ビット線１３１に接続されている」とは、トランジスタ等の回路素子を介して接続されている場合も含まれる。
【００２０】
同様に、ロウデコーダ１４２は、複数のソース線１３２の同じ側の端部に配置されている。なお、ソース線１３２の選択は、ソース線ドライバ（図示せず）により行われる。
【００２１】
図１では、各素子領域１１１の幅が、符号Ｗで示されている。本実施形態では、各素子領域１１１の幅Ｗは、メモリセルアレイ領域１２１内において、センスアンプ回路１４１からの距離によらず一定となっている。そのため、本実施形態によれば、素子領域１１１の加工マージンを向上させることができ、素子領域１１１の幅、及び素子分離領域１１２の幅を狭くすることが可能となる。
【００２２】
図２は、図１の半導体記憶装置の断面を示した側方断面図である。図２は、図１に示すＩ−Ｉ’線に沿った断面図となっている。
【００２３】
図２には、基板１０１内のウェル領域１０２と、ウェル領域１０２上（詳細にはウェル領域１０２内の素子領域１１１上）に形成された一列のＮＡＮＤストリングＳＴＲが示されている。ＮＡＮＤストリングＳＴＲは、複数のメモリセルトランジスタＭＣと、これらを挟むよう配置された２つの選択トランジスタＳＴとを含んでいる。ここで、ＮＡＮＤストリングＳＴＲ中のメモリセルトランジスタＭＣの選択は、ロウデコーダ１４２により行われる。
【００２４】
各メモリセルトランジスタＭＣは、素子領域１１１上に順々に積層されたゲート絶縁膜２１１と、浮遊ゲート２１２と、ゲート間絶縁膜２１３と、制御ゲート２１４とを含んでいる。
【００２５】
また、各選択トランジスタＳＴは、素子領域１１１上に順々に積層された第１絶縁膜２２１と、第１電極層２２２と、第２絶縁膜２２３と、第２電極層２２４とを含んでいる。第１電極層２２２と第２電極層２２４は、第２絶縁膜２２３に設けられた開口部Ｈにより導通されており、選択トランジスタＳＴのゲート電極となっている。一方、第１絶縁膜２２１は、選択トランジスタＳＴのゲート絶縁膜となっている。
【００２６】
ＮＡＮＤストリングＳＴＲを構成するメモリセルトランジスタＭＣと選択トランジスタＳＴは、素子領域１１１内に形成された拡散層２０１により直列に接続されている。
【００２７】
図２には更に、基板１０１上に順々に形成された層間絶縁膜２３１，２３２が示されている。図２には更に、層間絶縁膜２３１内において、一方の選択トランジスタＳＴの側方の拡散層２０１上に形成されたソース線コンタクトＣSと、層間絶縁膜２３１，２３２内において、もう一方の選択トランジスタＳＴの側方の拡散層２０１上に形成されたビット線コンタクトＣBが示されている。
【００２８】
図２には更に、層間絶縁膜２３１及びソース線コンタクトＣS上に形成されたソース線１３２と、層間絶縁膜２３１，２３２及びビット線コンタクトＣB上に形成されたビット線１３１が示されている。本実施形態では、ソース線１３２よりもビット線１３１の方が上層に配置されており、ソース線１３２とビット線１３１は接することなく交差している。
【００２９】
図３は、図１の半導体記憶装置の断面を示した側方断面図である。図３は、図１に示すＪ−Ｊ’線に沿った断面図となっている。
【００３０】
図３には、ウェル領域１０２内の素子領域１１１上に形成された３つのメモリセルトランジスタＭＣが示されている。図３には更に、ウェル領域１０２を複数の素子領域１１１に分離している素子分離領域１１２が示されている。
【００３１】
図３に示すように、ゲート間絶縁膜２１３及び制御ゲート２１４は、Ｘ方向に隣接するメモリセルトランジスタＭＣ間に連続して形成されている。この制御ゲート２１４は、半導体記憶装置のワード線を構成している。また、制御ゲート２１４上には、層間絶縁膜２３１，２３２を介して、ビット線１３１が配置されている。
【００３２】
以下、図１を再び参照し、本実施形態におけるビット線１３１及びビット線コンタクトＣBについて、より詳細に説明する。
【００３３】
図１には、メモリセルアレイ領域１２１内のブロックとして、センスアンプ回路１４１に比較的近いブロックＢ1と、センスアンプ回路１４１から比較的遠いブロックＢ2が例示されている。ここで、ブロックは、Ｘ方向に隣接したＮＡＮＤストリングＳＴＲから構成されている。
【００３４】
ブロックＢ2とセンスアンプ回路１４１との距離は、ブロックＢ1とセンスアンプ回路１４１との距離よりも遠いため、ブロックＢ2とセンスアンプ回路１４１との間のビット線抵抗は、ブロックＢ1とセンスアンプ回路１４１との間のビット線抵抗よりも高くなる。
【００３５】
本発明者らの検討結果によると、近年のＮＡＮＤメモリでは、書き込み状態におけるＮＡＮＤストリングＳＴＲの抵抗は、１０ＭΩ程度であり、消去状態におけるＮＡＮＤストリングＳＴＲの抵抗は、１ＭΩ程度である（例えば、１ストリングに６４個のＮＡＮＤセルが含まれている場合）。一方、１本当たり（センスアンプ回路１４１側の端からセンスアンプ１４１と反対側の端まで）のビット線１３１の抵抗は、２ＭΩ程度である。よって、ブロックとセンスアンプ回路１４１との距離に応じたビット線抵抗の増大は、消去状態におけるセル電流の値に大いに影響がある。そして、この影響は、ＮＡＮＤメモリの微細化に伴いより顕著になる。
【００３６】
そこで、本実施形態では、ビット線抵抗の増大をコンタクト抵抗の減少により相殺するよう、ビット線コンタクトＣBのコンタクト抵抗を、ビット線コンタクトＣBとセンスアンプ回路１４１との距離に応じて減少させる。
【００３７】
本発明者らの検討結果によると、ビット線コンタクトＣBの抵抗は、１個当たり１００ＫΩ〜１０ＭΩ程度であり、ビット線コンタクトＣBの抵抗の減少によるビット線抵抗の増大の相殺は、十分に可能である。この詳細については、図４を参照して説明することにする。
【００３８】
図４は、図１の半導体記憶装置におけるビット線コンタクトＣBの構成を説明するための平面図である。
【００３９】
本実施形態では、メモリセルアレイ領域１２１を、図４に示すように、第１から第Ｎの領域Ｒ1〜ＲN（Ｎは２以上の整数）に分割する。ここで、第Ｋの領域ＲK（Ｋは２からＮの任意の整数）は、第Ｋ−１の領域ＲK-1よりもセンスアンプ回路１４１から遠い位置に位置している。即ち、第１から第Ｎの領域Ｒ1〜ＲNは、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に、センスアンプ回路１４１からの距離が遠くなっている。
【００４０】
そして、本実施形態では、ビット線コンタクトＣBのコンタクト抵抗は、各領域ごとに異なる値に設定されている。より詳細には、第Ｋの領域ＲK内のビット線コンタクトＣBのコンタクト抵抗は、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBのコンタクト抵抗よりも低く設定されている。即ち、ビット線コンタクトＣBのコンタクト抵抗は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に減少している。
【００４１】
これにより、本実施形態では、ブロックとセンスアンプ１４１との距離に応じたビット線抵抗の増大が、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺されている。これにより、本実施形態では、消去状態又は書き込み状態におけるセル電流の値の変動を抑制することが可能となっている。
【００４２】
なお、メモリセルアレイ領域１２１の分割数Ｎは、２以上であれば、いくつであっても構わない。分割数Ｎが多くなると、ビット線コンタクトＣBの製造工程はより複雑化するが、反面、コンタクト抵抗の減らし方をより細かく調整することが可能となる。
【００４３】
また、本実施形態では、第１から第Ｎの領域Ｒ1〜ＲNは、Ｘ方向に延びる帯状の形状となっているが、その他の形状となっていても構わない。
【００４４】
また、第１から第Ｎの領域Ｒ1〜ＲNの各々には、１つのブロックが含まれていてもよいし、複数のブロックが含まれていてもよい。また、それぞれの領域に含まれるブロックの数は、ブロックごとに異なっていてもよい。
【００４５】
また、本実施形態では、ビット線抵抗の増大を、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺することができるため、ビット線抵抗の増大を相殺すべく、各素子領域１１１の幅Ｗ（図１参照）をセンスアンプ回路１４１からの距離に応じて変化させる必要はない。図１では、各素子領域１１１の幅Ｗは、メモリセルアレイ領域１２１内において、センスアンプ回路１４１からの距離によらず一定に設定されている。これにより、本実施形態では、素子領域１１１の加工マージンを向上させることができ、素子領域１１１の幅、及び素子分離領域１１２の幅をより狭くすることが可能となる。また、素子領域１１１幅のＷが、センスアンプ回路１４１からの距離によって変動してしまうと、メモリセルトランジスタＭＣの特性が、センスアンプ回路１４１からの距離によって異なってしまう。その結果、書き込み動作、読み出し動作等が複雑化してしまう。一方、センスアンプ回路１４１からの距離によらず素子領域１１１の幅Ｗが一定であると、メモリセルトランジスタＭＣの特性は、センスアンプ回路１４１からの距離に依存しない。
【００４６】
以下、図５〜図７を参照し、ビット線コンタクトＣBの第１から第３の構成例について説明する。
【００４７】
（１）第１の構成例
図５は、ビット線コンタクトＣBの第１の構成例を示した側方断面図である。
【００４８】
図５(Ａ)には、第Ｋの領域ＲK内のビット線コンタクトＣBが示されている。図５(Ａ)では、第Ｋの領域ＲK内のビット線コンタクトＣBの下部に形成された拡散層２０１の不純物濃度が、ＸKで示されている。注入不純物は、例えば、リン又はヒ素である。
【００４９】
また、図５(Ｂ)には、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBが示されている。図５(Ｂ)では、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBの下部に形成された拡散層２０１の不純物濃度が、ＸK-1で示されている。
【００５０】
第１の構成例では、第Ｋの領域ＲK内における不純物濃度ＸKが、第Ｋ−１の領域ＲK-1内における不純物濃度ＸK-1よりも大きく設定されている。即ち、不純物濃度は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に増大している。
【００５１】
これにより、第Ｋの領域ＲK内のビット線コンタクトＣBのコンタクト抵抗は、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBのコンタクト抵抗よりも低くなっている。これにより、第１の構成例では、ビット線抵抗の増大が、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺されている。
【００５２】
第１の構成例では、第１から第Ｎの領域Ｒ1〜ＲNの不純物濃度Ｘ1〜ＸNは、例えば、1×1020cm-3から1×1022cm-3の範囲内の値に設定される。
【００５３】
例えばＮ＝３の場合、不純物濃度Ｘ1，Ｘ2，Ｘ3はそれぞれ、1×1020cm-3，1×1021cm-3，1×1022cm-3に設定してもよいし、より範囲を狭めて、5×1020cm-3，1×1021cm-3，5×1021cm-3に設定してもよい。
【００５４】
第１の構成例によれば、コンタクト抵抗の増大を、拡散層２０１を形成する際の不純物注入工程の調整により実現することが可能となる。
【００５５】
（２）第２の構成例
図６は、ビット線コンタクトＣBの第２の構成例を示した側方断面図である。
【００５６】
図６(Ａ)には、第Ｋの領域ＲK内のビット線コンタクトＣBが示されている。図６(Ａ)では、第Ｋの領域ＲK内のビット線コンタクトＣBの掘れ量が、ＤKで示されている。掘れ量とは、基板１０１の主面に対するビット線コンタクトＣBの下面の深さを意味する。
【００５７】
また、図６(Ｂ)には、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBが示されている。図６(Ｂ)では、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBの掘れ量が、ＤK-1で示されている。
【００５８】
第２の構成例では、第Ｋの領域ＲK内における掘れ量ＤKが、第Ｋ−１の領域ＲK-1内における掘れ量ＤK-1よりも大きく設定されている。即ち、掘れ量は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に増大している。
【００５９】
これにより、第Ｋの領域ＲK内のビット線コンタクトＣBのコンタクト抵抗は、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBのコンタクト抵抗よりも低くなっている。これにより、第２の構成例では、ビット線抵抗の増大が、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺されている。
【００６０】
第２の構成例では、第１から第Ｎの領域Ｒ1〜ＲNの掘れ量Ｄ1〜ＤNは、例えば、０ｎｍから１００ｎｍの範囲内の値に設定される。
【００６１】
第２の構成例によれば、コンタクト抵抗の増大を、ビット線コンタクトＣB用のコンタクトホールを形成する際のエッチング工程の調整により実現することが可能となる。掘れ量の大きさは例えば、当該エッチング工程のエッチング時間を変化させることで調整可能である。
【００６２】
（３）第３の構成例
図７は、ビット線コンタクトＣBの第３の構成例を示した平面図である。
【００６３】
図７(Ａ)には、第Ｋの領域ＲK内のビット線コンタクトＣBの平面形状が示されている。図７(Ａ)では、基板１０１の主面に平行な断面における、第Ｋの領域ＲK内のビット線コンタクトＣBの断面積が、ＳKで示されている。
【００６４】
また、図７(Ｂ)には、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBの平面形状が示されている。図７(Ｂ)では、上記の断面における、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBの断面積が、ＳK-1で示されている。
【００６５】
第３の構成例では、第Ｋの領域ＲK内における断面積ＳKが、第Ｋ−１の領域ＲK-1内における断面積ＳK-1よりも大きく設定されている。即ち、断面積は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に増大している。
【００６６】
これにより、第Ｋの領域ＲK内のビット線コンタクトＣBのコンタクト抵抗は、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBのコンタクト抵抗よりも低くなっている。これにより、第３の構成例では、ビット線抵抗の増大が、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺されている。
【００６７】
第３の構成例によれば、コンタクト抵抗の増大を、ビット線コンタクトＣB用のコンタクトホールを形成する際のパターニング工程の調整により実現することが可能となる。
【００６８】
なお、ビット線コンタクトＣBの平面形状は、四角形でも、それ以外の形状であっても構わない。
【００６９】
以上のように、本実施形態では、メモリセルアレイ領域１２１を、第１の領域Ｒ1、・・・第Ｎの領域ＲNの順にセンスアンプ回路１４１から遠ざかる第１から第Ｎの領域Ｒ1〜ＲNに分割し、第Ｋの領域ＲK（Ｋは２からＮの任意の整数）内のビット線コンタクトＣBのコンタクト抵抗を、第Ｋ−１の領域ＲK-1内のビット線コンタクトＣBのコンタクト抵抗よりも低く設定する。
【００７０】
これにより、本実施形態では、ビット線抵抗の増大を、ビット線コンタクトＣBのコンタクト抵抗の減少により相殺し、消去状態におけるセル電流の値の変動を抑制することが可能となる。
【００７１】
また、本実施形態では、各素子領域１１１の幅Ｗは、メモリセルアレイ領域１２１内において、センスアンプ回路１４１からの距離によらず一定に設定されている。
【００７２】
これにより、本実施形態では、素子領域１１１の加工マージンを向上させることができ、素子領域１１１の幅、及び素子分離領域１１２の幅を狭くすることが可能となる。
【００７３】
なお、本実施形態では、上述した第１から第３の構成例を、それぞれ単独で適用してもよいし、２つ以上を組み合わせて適用してもよい。
【００７４】
以下、第１実施形態の変形例に相当する第２実施形態について説明する。第２実施形態については、第１実施形態との相違点を中心に説明する。
【００７５】
（第２実施形態）
図８は、第２実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
【００７６】
図８には、Ｙ方向に延びるよう形成され、−Ｙ方向側の端部で基板１０１上の第１のセンスアンプ回路１４１1に電気的に接続された複数の第１のビット線１３１1と、同じくＹ方向に延びるよう形成され、＋Ｙ方向側の端部で基板１０１上の第２のセンスアンプ回路１４１2に電気的に接続された複数の第２のビット線１３１2が示されている。
【００７７】
第１のビット線１３１1と第２のビット線１３１2は、Ｘ方向に沿って交互に配置されており、いわゆる櫛型構造のビット線を構成している。なお、−Ｙ方向側の端部は、第１の側の端部の例であり、＋Ｙ方向側の端部は、第２の側の端部の例である。
【００７８】
第１のビット線１３１1は、図８に示すように、素子領域１１１上に形成された第１のビット線コンタクトＣB1により、素子領域１１１に電気的に接続されている。また、第２のビット線１３１2は、素子領域１１１上に形成された第２のビット線コンタクトＣB2により、素子領域１１１に電気的に接続されている。
【００７９】
本実施形態では、第１実施形態と同様、ビット線抵抗の増大をコンタクト抵抗の減少により相殺するよう、ビット線コンタクトのコンタクト抵抗を、ビット線コンタクトとセンスアンプ回路との距離に応じて減少させる。
【００８０】
但し、本実施形態では、第１のビット線コンタクトＣB1のコンタクト抵抗については、第１のビット線コンタクトＣB1と第１のセンスアンプ回路１４１1との距離に応じて減少させる。一方、第２のビット線コンタクトＣB2のコンタクト抵抗については、第２のビット線コンタクトＣB2と第２のセンスアンプ回路１４１2との距離に応じて減少させる。
【００８１】
これにより、本実施形態では、第１のビット線１３１1と第２のビット線１３１2のいずれについても、ビット線抵抗の増大をコンタクト抵抗の減少により相殺することが可能となる。この詳細については、図９を参照して説明することにする。
【００８２】
図９は、図８の半導体記憶装置における第１及び第２のビット線コンタクトＣB1，ＣB2の構成を説明するための平面図である。
【００８３】
本実施形態では、第１実施形態と同様、メモリセルアレイ領域１２１を、第１から第Ｎの領域Ｒ1〜ＲNに分割する（図４参照）。図９には、第１から第Ｎの領域Ｒ1〜ＲNのうち、第Ｋ及び第Ｋ−１の領域ＲK，ＲK-1が示されている。
【００８４】
本実施形態では、第Ｋの領域ＲKは、第Ｋ−１の領域ＲK-1よりも第１のセンスアンプ回路１４１1から遠い位置に位置しており、且つ、第Ｋ−１の領域ＲK-1よりも第２のセンスアンプ回路１４１2に近い位置に位置している。即ち、第１から第Ｎの領域Ｒ1〜ＲNは、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に、第１のセンスアンプ回路１４１1からの距離が遠くなっており、且つ、第２のセンスアンプ回路１４１2への距離が近くなっている。
【００８５】
そして、本実施形態では、第１及び第２のビット線コンタクトＣB1，ＣB2のコンタクト抵抗がそれぞれ、各領域ごとに異なる値に設定されている。
【００８６】
まず、第Ｋの領域ＲK内の第１のビット線コンタクトＣB1のコンタクト抵抗は、第Ｋ−１の領域ＲK-1内の第１のビット線コンタクトＣB1のコンタクト抵抗よりも低く設定されている。即ち、第１のビット線コンタクトＣB1のコンタクト抵抗は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に減少している。
【００８７】
一方、第Ｋの領域ＲK内の第２のビット線コンタクトＣB2のコンタクト抵抗は、第Ｋ−１の領域ＲK-1内の第２のビット線コンタクトＣB2のコンタクト抵抗よりも高く設定されている。即ち、第２のビット線コンタクトＣB2のコンタクト抵抗は、第１の領域Ｒ1、第２の領域Ｒ2、第３の領域Ｒ3、・・・第Ｎの領域ＲNの順に増大している。
【００８８】
これにより、本実施形態では、第１のビット線１３１1については、ブロックと第１のセンスアンプ１４１1との距離に応じたビット線抵抗の増大が、第１のビット線コンタクトＣB1のコンタクト抵抗の減少により相殺されている。
【００８９】
一方、第２のビット線１３１2については、ブロックと第２のセンスアンプ１４１2との距離に応じたビット線抵抗の増大が、第２のビット線コンタクトＣB2のコンタクト抵抗の減少により相殺されている。
【００９０】
これにより、本実施形態では、ビット線（１３１1，１３１2）の両側にセンスアンプ回路（１４１1，１４１2）が設けられている場合において、消去状態におけるセル電流の値の変動を抑制することが可能となっている。
【００９１】
なお、本実施形態では、上述の第１から第３の構成例のうち、第３の構成例を適用することが望ましい。即ち、第１及び第２のビット線コンタクトＣB1，ＣB2のコンタクト抵抗の調整を、不純物濃度や掘れ量の調整ではなく、ビット線コンタクトの断面積の調整により行うことが望ましい。理由は、不純物濃度や掘れ量を１本のビット線置きに変化させるのは微細化の観点から比較的難しいのに対し、ビット線コンタクトの断面積を１本のビット線置きに変化させるのは比較的容易であるからである。例えば、ビット線コンタクトを形成する際に用いるリソグラフィのマスクにおけるビット線コンタクトの寸法を、１本のビット線置きに変化させればよいからである。
【００９２】
図９には、本実施形態に対して、第３の構成例を適用した様子が示されている。図９では、第Ｋの領域ＲK内の第１のビット線コンタクトＣB1の断面積が、第Ｋ−１の領域ＲK-1内の第１のビット線コンタクトＣB1の断面積よりも大きく設定されている。一方、第Ｋの領域ＲK内の第２のビット線コンタクトＣB2の断面積は、第Ｋ−１の領域ＲK-1内の第２のビット線コンタクトＣB2の断面積よりも小さく設定されている。
【００９３】
以上のように、本実施形態では、メモリセルアレイ領域１２１を、第１の領域Ｒ1、・・・第Ｎの領域ＲNの順に第１のセンスアンプ回路１４１1から遠ざかり、且つ、第２のセンスアンプ回路１４１2に近づく第１から第Ｎの領域Ｒ1〜ＲNに分割する。
【００９４】
更に、第Ｋの領域ＲK（Ｋは２からＮの任意の整数）内の第１のビット線コンタクトＣB1のコンタクト抵抗を、第Ｋ−１の領域ＲK-1内の第１のビット線コンタクトＣB1のコンタクト抵抗よりも低く設定する。更に、第Ｋの領域ＲK内の第２のビット線コンタクトＣB2のコンタクト抵抗を、第Ｋ−１の領域ＲK-1内の第２のビット線コンタクトＣB2のコンタクト抵抗よりも高く設定する。
【００９５】
これにより、本実施形態では、ビット線（１３１1，１３１2）の両側にセンスアンプ回路（１４１1，１４１2）が設けられている場合において、ビット線抵抗の増大を、ビット線コンタクト（ＣB1，ＣB2）のコンタクト抵抗の減少により相殺し、消去状態におけるセル電流の値の変動を抑制することが可能となる。
【００９６】
また、本実施形態では、図８に示すように、各素子領域１１１の幅Ｗは、メモリセルアレイ領域１２１内において、第１のセンスアンプ回路１４１1からの距離、及び第２のセンスアンプ回路１４１2からの距離によらず一定に設定されている。
【００９７】
これにより、本実施形態では、第１実施形態と同様、素子領域１１１の加工マージンを向上させることができ、素子領域１１１の幅、及び素子分離領域１１２の幅を狭くすることが可能となる。
【００９８】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００９９】
１０１ 基板
１０２ ウェル領域
１１１ 素子領域
１１２ 素子分離領域
１２１ メモリセルアレイ領域
１３１ ビット線
１３２ ソース線
１４１ センスアンプ回路
１４２ ロウデコーダ
２０１ 拡散層
２１１ ゲート絶縁膜
２１２ 浮遊ゲート
２１３ ゲート間絶縁膜
２１４ 制御ゲート
２２１ 第１絶縁膜
２２２ 第１電極層
２２３ 第２絶縁膜
２２４ 第２電極層
２３１，２３２，２３３ 層間絶縁膜
ＳＴＲ ＮＡＮＤストリング
ＭＣ メモリセルトランジスタ
ＳＴ 選択トランジスタ
ＣB ビット線コンタクト
ＣS ソース線コンタクト
Ｈ 開口部
【特許請求の範囲】
【請求項１】
基板と、
前記基板内において、前記基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域と、
前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域と、
前記基板上に、前記第１の方向に延びるよう形成された複数のビット線と、
前記複数のビット線の同じ側の端部に電気的に接続されたセンスアンプ回路と、
前記素子領域上に、前記素子領域と前記ビット線とを電気的に接続するよう形成された複数のビット線コンタクトとを備え、
前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎは２以上の整数）を含み、
第Ｋの領域（Ｋは２からＮの任意の整数）は、第Ｋ−１の領域よりも前記センスアンプ回路から遠い位置に位置し、
前記第Ｋの領域内の前記ビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記ビット線コンタクトのコンタクト抵抗よりも低く、
各々の前記素子領域の幅は、前記メモリセルアレイ領域内において、前記センスアンプ回路からの距離によらず一定である、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第Ｋの領域内の前記ビット線コンタクトの下部に形成された拡散層の不純物濃度は、前記第Ｋ−１の領域内の前記ビット線コンタクトの下部に形成された拡散層の不純物濃度よりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第Ｋの領域内の前記ビット線コンタクトの掘れ量は、前記第Ｋ−１の領域内の前記ビット線コンタクトの掘れ量よりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記基板の主面に平行な面において、前記第Ｋの領域内の前記ビット線コンタクトの面積は、前記第Ｋ−１の領域内の前記ビット線コンタクトの面積よりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
基板と、
前記基板内において、前記基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域と、
前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域と、
前記基板上に前記第１の方向に延びるよう形成され、第１の側の端部で前記基板上の第１のセンスアンプ回路に電気的に接続された複数の第１のビット線と、
前記基板上に前記第１の方向に延びるよう形成され、第２の側の端部で前記基板上の第２のセンスアンプ回路に電気的に接続された複数の第２のビット線と、
前記素子領域上に、前記素子領域と前記第１のビット線とを電気的に接続するよう形成された複数の第１のビット線コンタクトと、
前記素子領域上に、前記素子領域と前記第２のビット線とを電気的に接続するよう形成された複数の第２のビット線コンタクトとを備え、
前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎは２以上の整数）を含み、
第Ｋの領域（Ｋは２からＮの任意の整数）は、第Ｋ−１の領域よりも前記第１のセンスアンプ回路から遠い位置に位置し、
前記第Ｋの領域内の前記第１のビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記第１のビット線コンタクトのコンタクト抵抗よりも低く、
前記第Ｋの領域は、前記第Ｋ−１の領域よりも前記第２のセンスアンプ回路に近い位置に位置し、
前記第Ｋの領域内の前記第２のビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記第２のビット線コンタクトのコンタクト抵抗よりも高く、
各々の前記素子領域の幅は、前記メモリセルアレイ領域内において、前記第１及び第２のセンスアンプ回路からの距離によらず一定である、
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記基板の主面に平行な面において、前記第Ｋの領域内の前記第１のビット線コンタクトの面積は、前記第Ｋ−１の領域内の前記第１のビット線コンタクトの面積よりも大きく、
前記基板の主面に平行な面において、前記第Ｋの領域内の前記第２のビット線コンタクトの面積は、前記第Ｋ−１の領域内の前記第２のビット線コンタクトの面積よりも小さい、
ことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項１】
基板と、
前記基板内において、前記基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域と、
前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域と、
前記基板上に、前記第１の方向に延びるよう形成された複数のビット線と、
前記複数のビット線の同じ側の端部に電気的に接続されたセンスアンプ回路と、
前記素子領域上に、前記素子領域と前記ビット線とを電気的に接続するよう形成された複数のビット線コンタクトとを備え、
前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎは２以上の整数）を含み、
第Ｋの領域（Ｋは２からＮの任意の整数）は、第Ｋ−１の領域よりも前記センスアンプ回路から遠い位置に位置し、
前記第Ｋの領域内の前記ビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記ビット線コンタクトのコンタクト抵抗よりも低く、
各々の前記素子領域の幅は、前記メモリセルアレイ領域内において、前記センスアンプ回路からの距離によらず一定である、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第Ｋの領域内の前記ビット線コンタクトの下部に形成された拡散層の不純物濃度は、前記第Ｋ−１の領域内の前記ビット線コンタクトの下部に形成された拡散層の不純物濃度よりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第Ｋの領域内の前記ビット線コンタクトの掘れ量は、前記第Ｋ−１の領域内の前記ビット線コンタクトの掘れ量よりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記基板の主面に平行な面において、前記第Ｋの領域内の前記ビット線コンタクトの面積は、前記第Ｋ−１の領域内の前記ビット線コンタクトの面積よりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
基板と、
前記基板内において、前記基板の主面に平行な第１の方向に延びるよう区画された複数の素子領域と、
前記素子領域上に形成された複数のメモリセルを含むメモリセルアレイ領域と、
前記基板上に前記第１の方向に延びるよう形成され、第１の側の端部で前記基板上の第１のセンスアンプ回路に電気的に接続された複数の第１のビット線と、
前記基板上に前記第１の方向に延びるよう形成され、第２の側の端部で前記基板上の第２のセンスアンプ回路に電気的に接続された複数の第２のビット線と、
前記素子領域上に、前記素子領域と前記第１のビット線とを電気的に接続するよう形成された複数の第１のビット線コンタクトと、
前記素子領域上に、前記素子領域と前記第２のビット線とを電気的に接続するよう形成された複数の第２のビット線コンタクトとを備え、
前記メモリセルアレイ領域は、第１から第Ｎの領域（Ｎは２以上の整数）を含み、
第Ｋの領域（Ｋは２からＮの任意の整数）は、第Ｋ−１の領域よりも前記第１のセンスアンプ回路から遠い位置に位置し、
前記第Ｋの領域内の前記第１のビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記第１のビット線コンタクトのコンタクト抵抗よりも低く、
前記第Ｋの領域は、前記第Ｋ−１の領域よりも前記第２のセンスアンプ回路に近い位置に位置し、
前記第Ｋの領域内の前記第２のビット線コンタクトのコンタクト抵抗は、前記第Ｋ−１の領域内の前記第２のビット線コンタクトのコンタクト抵抗よりも高く、
各々の前記素子領域の幅は、前記メモリセルアレイ領域内において、前記第１及び第２のセンスアンプ回路からの距離によらず一定である、
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記基板の主面に平行な面において、前記第Ｋの領域内の前記第１のビット線コンタクトの面積は、前記第Ｋ−１の領域内の前記第１のビット線コンタクトの面積よりも大きく、
前記基板の主面に平行な面において、前記第Ｋの領域内の前記第２のビット線コンタクトの面積は、前記第Ｋ−１の領域内の前記第２のビット線コンタクトの面積よりも小さい、
ことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−８９７４７（Ｐ２０１２−８９７４７Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１０−２３６５４６（Ｐ２０１０−２３６５４６）
【出願日】平成２２年１０月２１日（２０１０．１０．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２２年１０月２１日（２０１０．１０．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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