【課題】高速動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、制御可能な閾値に基づいてデータを記憶し、データの消去状態において正の閾値分布を有し、制御電極を有する複数のメモリセルを含む。複数のワード線(WL)は、複数のメモリセルの制御電極と選択的に電気的に接続され、メモリセルへのデータの書き込みに先立って特定の電位へと充電される。電圧生成回路(9)は、出力において電圧を出力し、出力の電位を放電する放電経路(DP2)を含む。接続回路(WF)は、電圧生成回路と特定のワード線とに選択的に接続され、接続されているワード線を特定の電位を供給する供給ノードに選択的に接続する。 （もっと読む）

【課題】不揮発性半導体メモリの書き換え時に、適切なパルス電圧および適切なパルス幅を備える信号を印加可能な不揮発性半導体記憶装置を提供することである。
【解決手段】本発明にかかる不揮発性半導体記憶装置は、記録されている情報を所定のパルス電圧および所定のパルス幅を備える信号を印加することで書き換え可能な不揮発性半導体メモリ１１と、不揮発性半導体メモリ１１の書き換えを制御する書き換え制御部１２と、を備える。書き換え制御部１２は、不揮発性半導体メモリの総書き換え回数に基づき仮のパルス電圧および仮のパルス幅の少なくとも一つを決定する。更に、決定された仮のパルス電圧および仮のパルス幅の少なくとも一つを不揮発性半導体メモリ１１の温度に基づいて補正することで、書き換え時に不揮発性半導体メモリ１１に印加する信号のパルス電圧およびパルス幅の少なくとも一つを決定する。 （もっと読む）

【課題】メモリセルのしきい値分布の拡大を抑制しつつ、書き込みの高速化を図る。
【解決手段】書き込み制御部７ａは、メモリセルの低レベル領域と高レベル領域を検索する条件ベリファイ動作を行い、条件ベリファイ動作以降の書き込み動作において前記低レベル領域と前記高レベル領域の書き込み電圧を共通に設定するとともに、前記低レベル領域と前記高レベル領域のビット線電圧を別個に設定する。 （もっと読む）

【課題】 メモリアレイ上のワード線に印加される電界を低減し、チップ面積を低減可能な半導体記憶装置を提供する。
【解決手段】 フラッシュメモリ１００は、メモリアレイ１１０と、メモリアレイ１１０の行方向の端部に配置され、アドレス信号に基づきメモリアレイ内の特定のメモリブロックを選択し、選択されたメモリブロックに選択信号を出力するワード線デコーダ１２０と、
メモリアレイ１１０Ａと１１０Ｂの間に配置され、選択信号に基づきメモリセルに供給される動作電圧のスイッチングを行うスイッチ回路、および選択信号を昇圧する昇圧回路を含むワード線駆動回路１３０とを有する。ワード線デコーダ１２０は、選択信号を搬送する配線WR(i)を有し、配線WR(i)は、ワード線駆動回路１３０のスイッチ回路に接続される。 （もっと読む）

【課題】非選択メモリセルの閾値電圧の変動を抑制することのできる読み出し動作を実行することができる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、データ読み出し動作を制御する制御回路とを備える。制御回路は、選択メモリセルに接続された選択ワード線に、２つの隣接する閾値電圧分布の間の電圧に設定される読み出し電圧を印加し、データ書き込み済みのメモリセルに接続された第１の非選択ワード線に、データ書き込み済みのメモリセルが有する複数の閾値電圧分布の種類に関らずデータ書き込み済みのメモリセルを導通させ得るように設定された第１の読み出しパス電圧を印加し、データが未書き込みのメモリセルに接続された第２の非選択ワード線に、読み出し電圧のうち最大の値を有する最大読み出し電圧より小さくなるように設定された第２の読み出しパス電圧を印加する。 （もっと読む）

【課題】セル間干渉によるしきい値電圧の変動を低減させる。
【解決手段】不揮発性半導体記憶装置は、第１及び第２の選択ゲートトランジスタ、並びに第１及び第２の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングからなるセルユニットと、メモリセルに第１の選択ゲートトランジスタ側から第２の選択ゲートトランジスタ側へ下位ページデータ及び下位ページデータに応じた上位ページデータを順次書き込むデータ書き込み手段とを備える。データ書き込み手段は、選択メモリセルに対して下位ページデータを書き込む第１の書き込み動作と、選択メモリセルに対して第２の選択ゲートトランジスタ側に隣接するｎ個（ｎは２以上の整数）の非選択メモリセルに対する第１の書き込み動作が終了した後に、選択メモリセルに対して上位ページデータを書き込む第２の書き込み動作とを行う。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置１は、メモリセルアレイ１０と、ビット線ＢＬと、ソース線ＳＬと、センス回路１３とを備える。メモリセルアレイ１０は、半導体基板４０上に積層されたメモリセルＭＴが直列接続されたメモリストリング１６を有する。ビット線ＢＬは、いずれかのメモリストリング１６に接続され、データを転送可能である。ソース線ＳＬは、いずれかのメモリストリング１６に接続され、データの読み出し時において、ビット線ＢＬから読み出し電流が流れ込む。センス回路１３は、ビット線ＢＬに接続され、読み出しデータをセンスする。センス回路１３の動作タイミングは、ソース線ＳＬに流れる電流に基づいて決定される。 （もっと読む）

【課題】メモリセルの過消去を防止し、データの誤書き込みを低減した不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、メモリストリングに隣接するダミーに接続された第１配線、並びに、メモリセル毎に接続された第２配線を有するセルアレイを備え、ダミーセルに隣接する前記メモリセルを第１対象メモリセル、第１対象メモリセルに隣接する前記メモリセルを第２対象メモリセルとし、第１配線に印加される電圧を隣接第１配線電圧とし、第１対象メモリセルに接続された第２配線に印加される電圧を第２配線電圧とし、第２対象メモリセルに接続された第２配線に印加される電圧を第３配線電圧とした場合、駆動回路は、消去動作時において、第１配線電圧よりも第３配線電圧が小さい場合、第１配線電圧と第３配線電圧の差を第１配線電圧と第２配線電圧の差よりも小さくする。 （もっと読む）

【課題】ライトパラメータを効率よく探索することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、パラメータセットを初期値から変更して生成した新たな２以上のパラメータセットを用いて半導体メモリセルに情報を書き込み、その半導体メモリセルについて変換回路の出力を取得し、変換回路の出力の最大値が得られたパラメータセットと、最小値が得られたパラメータセットとをパラメータ空間上で結ぶ延長上に位置する、他のパラメータセットを、新たな初期値として設定して検証を再実施し、書き込んだ情報と読み出した情報が一致する半導体メモリセルについては、初期値を用いた検証を終了する。 （もっと読む）

【課題】回路面積の縮小を図る。
【解決手段】半導体記憶装置は、第１メモリセルに接続される第１ワード線ＣＧ１と、第２メモリセルに接続される第２ワード線ＣＧ２と、各メモリセルに対する書き込み動作を制御し、第１ワード線および第２ワード線と電気的に接続された電源回路２１を有する制御回路２と、第１ワード線と電源回路の間に設けられた第１転送スイッチＣＧＳＷ１と、第２ワード線と電源回路の間に設けられた第２転送スイッチＣＧＳＷ２と、を具備する。制御回路は、第１メモリセルに対する書き込み動作において、第１時刻で、第１転送スイッチおよび第２転送スイッチをオンし、第１ワード線および第２ワード線を昇圧させて、第１時刻後の第２時刻で、電源回路と第２ワード線との電気的な接続を切断して第２ワード線を浮遊状態とし、第２ワード線は書き込みパス電圧まで到達する。 （もっと読む）

【課題】 ビット線選択回路の小型化を図るとともにビット線の駆動時間を高速に行うことができる半導体記憶装置を提供する。
【解決手段】 フラッシュメモリ１０は、セルユニットＮＵが行列状に複数配置されたメモリアレイ１００と、セルユニットＮＵに接続されたビット線を選択するビット線選択回路２００とを有する。ビット線選択回路２００は、偶数ビット線GBL_e、奇数ビット線GBL_oをセンス回路に選択的に接続するための選択トランジスタSEL_e、SEL_o、BLSを含む第１の選択部２１０と、偶数ビット線GBL_eおよび奇数ビット線GBL_oに選択的にバイアス電圧を印加するためのバイアストランジスタYSEL_e、YSEL_oとを含む第２の選択部２２０とを有する。第２の選択部２２０のバイアストランジスタYSEL_e、YSEL_oは、記憶素子と共通のウエル内に形成される。 （もっと読む）

【課題】複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、選択メモリストリング内の選択メモリトランジスタのデータを選択的に消去し、選択メモリストリング内の非選択メモリトランジスタ及び非選択メモリストリングに対する消去動作を禁止する。制御回路は、選択メモリストリングの半導体層をフローティング状態としたのち、選択メモリストリング内の非選択メモリトランジスタのゲートに接続される非選択ワード線に第１電圧を印加し、選択メモリストリング内の選択メモリトランジスタのゲートに接続される選択ワード線に前記第１電圧よりも小さい第２電圧を印加する。 （もっと読む）

【課題】誤書込みを抑制した不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、書込み動作時、複数のビット線中の書込み禁止ビット線の電圧を第１電圧まで上げた後、書込み禁止ビット線をフローティング状態とする。続いて、制御回路は、書込み禁止ビット線以外の書込みビット線の電圧を第２電圧まで上げ、これに伴うカップリングにより書込み禁止ビット線の電圧を上げる。これにより、制御回路は、書込み禁止ビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を禁止する。一方、制御回路は、書込みビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を実行する。 （もっと読む）

【課題】不揮発性メモリ装置を提供する。
【解決手段】多数のワードラインに接続されたメインメモリセルと少なくとも１本のダミーワードラインに接続されたダミーセルとを含むメモリセルアレイと、アドレス、及び命令を受信し、多数のワードラインのうち、アドレスに基づいて選択されたワードラインが、少なくとも１本のダミーワードラインと隣接しているか否かによって、少なくとも１本のダミーワードラインの電圧を異ならせて制御するためのアクセス回路と、を含む不揮発性メモリ装置。 （もっと読む）

【課題】チップ面積を削減することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。電源回路は、電圧を生成するポンプ回路と、ポンプ回路の出力端子に接続され、出力端子の電圧値が所定の値を下回った場合にポンプ回路へ制御信号を出力するリミッタ回路と、出力端子に一端が接続され、出力端子の電圧を調整するように構成されたキャパシタと、キャパシタの他端に接続され、制御信号に基づき所定の電流値の定電流を用いてキャパシタを充電するブースト回路と、ブースト回路の充電動作を停止させるスイッチとを備える。キャパシタは、メモリセルアレイの直下に設けられる。 （もっと読む）

【課題】
誘電体電荷トラップメモリの動作速度及び／又は耐久性を向上させる技術を提供する。
【解決手段】
メモリデバイスは、ワードライン及びビットラインを含む誘電体電荷トラップ構造メモリセルのアレイを含む。該アレイに、読み出し、プログラム及び消去の動作を制御するように構成された制御回路が結合される。コントローラは、該アレイのメモリセル内の誘電体電荷トラップ構造を熱アニールする支援回路を備えるように構成される。熱アニールのための熱を誘起するために、ワードラインドライバ及び前記ワードライン終端回路を用いて、ワードラインに電流を誘起することができる。熱アニールは、サイクルダメージからの回復のために、通常動作とインターリーブされて適用されることが可能である。また、熱アニールは、消去のようなミッション機能中に適用されることもでき、それにより該機能の性能を向上させ得る。 （もっと読む）

【課題】書き込み不良の減少に有利な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、複数のビット線とワード線との交差位置に配置され、電流経路が直列に接続される複数のメモリセル列を備えるメモリセルアレイ１と、前記メモリセルアレイに与える電圧を発生させる電圧発生回路７と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路４とを具備し、前記メモリセルのデータ書き込み動作において、前記制御回路４は、前記メモリセル列の非選択ワード線に第１書き込みパス電圧を印加し、前記選択ワード線が書き込み電圧に達した後、前記非選択ワード線に、前記第１書き込みパス電圧よりも大きい第２書き込みパス電圧に達するまで電圧を更に印加するように制御する。 （もっと読む）

【課題】消費電力および消費電流を低減することが可能な不揮発性半導体メモリを提供する。
【解決手段】複数のメモリセルを含むメモリセルアレイと、入出力パッドと、メモリセルから読み出したデータを、入出力パッドを介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、入出力パッドを介して入力するためのＩ／Ｏ回路と、メモリセルの、書き込み、読み出し、又は消去動作に必要な第１の電源電圧が印加される第１の電源電圧パッドと、第１の電源電圧よりも低く且つＩ／Ｏ回路に供給するための第２の電源電圧が印加される第２の電源電圧パッドと、第１の電源電圧を降圧し、第２の電源電圧よりも高い第１の降圧電圧を出力する第１の降圧回路と、第２の電源電圧を降圧し、第１の降圧電圧よりも低い第２の降圧電圧を出力する第２の降圧回路と、第１の降圧電圧が供給される第１の内部回路と、第２の降圧電圧が供給される第２の内部回路を備える。 （もっと読む）

【課題】読み出しストレス（Read Stress）を減少でき、読み出し不良（Read Disturb不良）の減少に有利な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、電流経路が直列に接続される複数のメモリセルと、その両端に接続される選択トランジスタにより構成されるセルユニットを備えるメモリセルアレイ１と、前記メモリセルアレイに与える電圧を発生させる電圧発生回路７と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路４とを具備する。前記メモリセルのデータ読み出し動作において、前記制御回路４は、前記セルユニットの非選択ワード線に与えられる電圧を、第１読み出しパス電圧に達するまでの第１傾きθVR1が、前記選択トランジスタの選択電圧に達するまでの傾きθVSGよりも小さくなるように、かつ、前記非選択ワード線が、前記選択電圧よりも遅く立ち上げられるように制御する。 （もっと読む）